KR102118153B1 - Display device having narrow bezel and fabricating method thereof - Google Patents

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KR102118153B1 KR1020130091042A KR20130091042A KR102118153B1 KR 102118153 B1 KR102118153 B1 KR 102118153B1 KR 1020130091042 A KR1020130091042 A KR 1020130091042A KR 20130091042 A KR20130091042 A KR 20130091042A KR 102118153 B1 KR102118153 B1 KR 102118153B1
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Abstract

본 발명은 표시장치에 관한 것으로, 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널; 상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및 상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로를 포함한다. The present invention relates to a display device, comprising: a display panel including vertical data lines, vertical gate lines, and horizontal gate lines connected to the vertical gate lines, and a pixel array in which pixels are arranged in a matrix; A data driving circuit that supplies data voltages to the vertical data lines; And a gate driving circuit formed directly on the substrate of the display panel to supply gate pulses to the vertical gate lines.

Description

네로우 베젤을 갖는 표시장치{DISPLAY DEVICE HAVING NARROW BEZEL AND FABRICATING METHOD THEREOF}DISPLAY DEVICE HAVING NARROW BEZEL AND FABRICATING METHOD THEREOF}

본 발명은 네로우 베젤을 갖는 표시장치에 관한 것이다.
The present invention relates to a display device having a narrow bezel.

평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되고 있다.The flat panel display includes a liquid crystal display device (LCD), a plasma display panel (PDP), an organic light emitting display device (OLED), and an electrophoretic display device: EPD). The liquid crystal display device displays an image by controlling an electric field applied to liquid crystal molecules according to a data voltage. Due to the development of process technology and driving technology, the active matrix type liquid crystal display device is being applied to almost all display devices, from small mobile devices to large-sized TVs, due to low price and high performance.

평판 표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 줄여 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 할 수 있다. 일반적으로, 표시패널의 좌우 가장자리에 게이트 드라이브 IC(Integrated Circuit)가 배치된다. 따라서, 표시패널의 좌우 베젤 내에 게이트 드라이브 IC가 접합되는 영역, 게이트 드라이브 IC와 액티브 영역의 수평 게이트 라인들을 연결하는 게이트 링크(gate link) 영역 등이 확보되어야 한다. 이러한 평판 표시장치의 구조적 문제로 인하여 네로우 베젤을 구현하기가 어렵다.
Manufacturers of flat panel display devices are making various attempts to implement a narrow bezel. The narrow-bezel technology can reduce the bezel in which an image is not displayed at the edge of the display panel, thereby making the effective screen size of the image displayed on the display panel of the same size relatively large. In general, a gate drive IC (Integrated Circuit) is disposed on left and right edges of the display panel. Therefore, a region in which the gate drive IC is bonded in the left and right bezels of the display panel, a gate link region connecting the horizontal gate lines of the gate drive IC and the active region, etc. must be secured. Due to the structural problem of the flat panel display device, it is difficult to implement a narrow bezel.

본 발명은 베젤을 최소화할 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of minimizing the bezel.

본 발명의 표시장치는 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널; 상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및 상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로를 포함한다.
The display device of the present invention includes a display panel including vertical data lines, vertical gate lines, and horizontal gate lines connected to the vertical gate lines, and the pixel array including pixels arranged in a matrix; A data driving circuit that supplies a data voltage to the vertical data lines; And a gate driving circuit formed directly on the substrate of the display panel to supply gate pulses to the vertical gate lines.

본 발명은 수직 게이트 라인들에 게이트 펄스를 공급하기 위한 게이트 구동회로를 표시패널의 기판 상에 직접 형성함으로써 표시패널의 좌우 베젤을 최소화할 수 있다. 나아가, 본 발명은 게이트 구동회로에 입력되는 클럭신호 배선들을 데이터 패드들과 데이터 링크들로부터 분리시킴으로써 클럭신호로 인한 데이터 전압의 왜곡을 방지할 수 있다.
The present invention can minimize left and right bezels of the display panel by directly forming a gate driving circuit for supplying gate pulses to the vertical gate lines on the substrate of the display panel. Furthermore, the present invention can prevent the distortion of the data voltage due to the clock signal by separating the clock signal wires input to the gate driving circuit from the data pads and data links.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 소스 드라이브 IC가 실장된 COF와 표시패널의 연결을 보여 주는 평면도이다.
도 3 및 도 4는 도 2에서 표시패널의 A 부분을 확대하여 클럭 배선 영역, 데이터 패드 및 링크 영역, 및 게이트 시프트 레지스트 영역을 보여 주는 평면도들이다.
도 5는 도 3 및 도 4에 도시된 표시패널의 A 부분의 종단면 구조를 보여 주는 단면도이다.
도 6은 게이트 시프트 레지스터의 일예를 보여 주는 회로도이다.
도 7은 도 6에서 제N 스테이지를 상세히 보여 주는 회로도이다.
도 8은 도 7에 도시된 제N 스테이지의 동작을 보여 주는 파형도이다.
도 9 내지 도 13은 수직 게이트 라인들과 수평 게이트 라인들의 다양한 연결 방법을 보여 주는 평면도들이다.
도 14는 본 발명의 실시예에 따른 픽셀 어레이의 일 예를 보여 주는 도면이다.
도 15는 도 14와 같은 픽셀 어레이에 인가되는 데이터 전압과 게이트 펄스의 일예를 보여 주는 파형도이다.
도 16은 픽셀 어레이의 단면 구조를 보여 주는 단면도이다.
도 17은 도 4에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 클럭 배선 영역의 단면 구조를 보여 주는 단면도이다.
도 18 및 도 19는 도 2에서 표시패널의 A 부분의 다른 실시예를 보여 주는 평면도들이다.
도 20은 도 18 및 도 19에 도시된 A 부분의 종단면 구조를 보여 주는 단면도이다. 1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
2 is a plan view showing a connection between a COF on which a source drive IC is mounted and a display panel.
3 and 4 are plan views showing a clock wiring region, a data pad and link region, and a gate shift resist region by enlarging portion A of the display panel in FIG. 2.
5 is a cross-sectional view showing a longitudinal sectional structure of part A of the display panel shown in FIGS. 3 and 4.
6 is a circuit diagram showing an example of a gate shift register.
7 is a circuit diagram showing in detail the N-th stage in FIG. 6.
FIG. 8 is a waveform diagram showing the operation of the N-th stage shown in FIG. 7.
9 to 13 are plan views showing various connection methods of vertical gate lines and horizontal gate lines.
14 is a view showing an example of a pixel array according to an embodiment of the present invention.
15 is a waveform diagram showing an example of a data voltage and a gate pulse applied to the pixel array shown in FIG. 14.
16 is a cross-sectional view showing a cross-sectional structure of a pixel array.
FIG. 17 is a cross-sectional view showing a cross-sectional structure of the clock wiring region by cutting along the line “I-I'” in FIG. 4.
18 and 19 are plan views illustrating another embodiment of part A of the display panel in FIG. 2.
20 is a cross-sectional view showing a longitudinal sectional structure of part A shown in FIGS. 18 and 19.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Throughout the specification, the same reference numerals refer to substantially the same components. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description is omitted.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. The names of the components used in the following description are selected in consideration of the ease of writing the specification, and may be different from the names of actual products.

본 발명의 표시장치는 액정표시장치(LCD), 플라즈마 디스플레이 패널(PDP), 유기발광 표시장치(OLED), 전기영동 표시장치(EPD) 등의 평판 표시장치 기반으로 제작될 수 있다. 이하에서 표시장치의 일 예로 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다. 예컨대, 본 발명의 표시장치는 픽셀들에 데이터 전압과 게이트전압(또는 스캔전압)이 인가되는 어떠한 평판 표시장치로도 제작될 수 있다.The display device of the present invention may be manufactured based on a flat panel display device such as a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), or an electrophoretic display (EPD). Hereinafter, a liquid crystal display device will be mainly described as an example of the display device, but is not limited thereto. For example, the display device of the present invention can be made of any flat panel display device to which data voltage and gate voltage (or scan voltage) are applied to pixels.

도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(PNL), 표시패널 구동회로, 타이밍 콘트롤러(Timing Controller: TCON) 등을 포함한다. 1 and 2, the display device of the present invention includes a display panel (PNL), a display panel driving circuit, a timing controller (TCON), and the like.

표시패널(PNL)의 액티브 영역(A/A)은 입력 영상 데이터를 표시한다. 액티브 영역(A/A)은 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 액정표시장치의 경우에, 표시패널(PNL)은 (Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 구조의 액정모드로도 구현될 수 있다. 표시패널(PNL)은 트랜지스터(Thin Film Transistor) 어레이 기판, 컬러필터 어레이 기판, 및 그 기판들 사이에 형성된 액정층을 포함한다. 액티브 영역(A/A) 밖의 베젤(BZ)은 비표시 영역이다.The active area A/A of the display panel PNL displays input image data. The active area A/A includes a pixel array in which pixels are arranged in a matrix form. In the case of a liquid crystal display device, the display panel PNL is a liquid crystal mode of any known structure such as (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, or FFS (Fringe Field Switching). Can be implemented. The display panel PNL includes a thin film transistor array substrate, a color filter array substrate, and a liquid crystal layer formed between the substrates. The bezel BZ outside the active area A/A is a non-display area.

TFT 어레이 기판은 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 수직 데이터 라인들(VD), 수직 게이트 라인들(VG), 및 수직 공통 라인들(VC)을 포함한다. 수직 데이터 라인들(VD)에는 데이터 전압이 공급되고, 수직 게이트 라인들(VG)에는 데이터 전압에 동기되는 게이트 펄스가 공급된다. 수직 공통 라인들(VC)에는 공통전압(Vcom)이 공급된다. The TFT array substrate includes vertical wirings and horizontal wirings. The vertical wires are formed along the vertical direction (y-axis direction) of the display panel PNL. The horizontal wires are formed along the horizontal direction (x-axis direction) of the display panel PNL and are orthogonal to the vertical wires. The vertical wires include vertical data lines VD, vertical gate lines VG, and vertical common lines VC. The data voltage is supplied to the vertical data lines VD, and a gate pulse synchronized with the data voltage is supplied to the vertical gate lines VG. The common voltage Vcom is supplied to the vertical common lines VC.

수평 배선들은 수직 게이트 라인들(VG)을 통해 게이트 펄스를 전달 받는 수평 게이트 라인들(HG)을 포함한다. 수평 게이트 라인들(HG)은 수직 게이트 라인들(VG)과 연결되어 수직 게이트 라인들(VG)을 통해 게이트 펄스를 공급받는다.The horizontal wires include horizontal gate lines HG receiving a gate pulse through the vertical gate lines VG. The horizontal gate lines HG are connected to the vertical gate lines VG to receive a gate pulse through the vertical gate lines VG.

TFT 어레이 기판에는 수직 데이터 라인들(VD)과 수평 게이트 라인들(HG)의 교차부마다 TFT들이 형성된다. TFT는 수평 게이트 라인(HG)으로부터의 게이트 펄스에 응답하여 수직 데이터 라인(VD)으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 픽셀들의 공통전극(2)은 수직 공통 라인들(VC)과 연결된다. 공통전압(Vcom)은 수직 공통 라인들(VC)을 통해 모든 픽셀들의 공통전극(2)에 인가된다. 공통전극(2)과 화소전극(1)은 ITO(Indium Tin Oxide)와 같은 투명전극으로 형성될 수 있다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 화소전극(1)에 연결되어 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. 컬러필터 어레이 기판은 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 컬러필터 어레이 기판과 TFT 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.TFTs are formed on the TFT array substrate at each intersection of the vertical data lines VD and the horizontal gate lines HG. The TFT supplies the data voltage from the vertical data line VD to the pixel electrode 1 of the liquid crystal cell Clc in response to the gate pulse from the horizontal gate line HG. Each of the liquid crystal cells Clc is driven by a voltage difference between the pixel electrode 1 charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied. The common electrode 2 of pixels is connected to the vertical common lines VC. The common voltage Vcom is applied to the common electrode 2 of all pixels through the vertical common lines VC. The common electrode 2 and the pixel electrode 1 may be formed of transparent electrodes such as ITO (Indium Tin Oxide). The storage capacitor Cst is connected to the pixel electrode 1 of the liquid crystal cell Clc to maintain the voltage of the liquid crystal cell Clc for one frame period. The color filter array substrate includes a color filter and a black matrix. A polarizing plate is attached to each of the color filter array substrate and the TFT array substrate of the display panel PNL, and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

표시패널 구동회로는 데이터전압을 출력하는 데이터 구동회로와, 게이트 펄스를 출력하는 게이트 구동회로를 포함한다. The display panel driving circuit includes a data driving circuit outputting a data voltage and a gate driving circuit outputting a gate pulse.

데이터 구동회로는 다수의 소스 드라이브 IC(SIC)를 포함한다. 소스 드라이브 IC(SIC)는 도 2와 같이 COF(Chip on film), TCP(tape carrier packages) 등과 같은 연성회로기판 상에 실장될 수 있다. 이하에서, 연성회로기판을 COF로 설명하지만, 이에 한정되지 않는다. The data driving circuit includes a number of source drive ICs (SICs). The source drive IC (SIC) may be mounted on a flexible circuit board, such as chip on film (COF), tape carrier packages (TCP), as shown in FIG. 2. Hereinafter, the flexible circuit board will be described as COF, but is not limited thereto.

소스 드라이브 IC(SIC)는 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생한다. COF의 입력 단자들은 ACF(Anisotropic Conductive Film)를 통해 PCB(Printed Circuit Board)의 출력 단자들에 접합되고, COF의 출력 단자들은 표시패널(PNL)의 상단 또는 하단 베젤에서 ACF를 통해 TFT 어레이 기판의 데이터 패드 및 링크 영역(도 3 및 도 18의 12)에 접합된다. COF의 출력 단자들은 TFT 어레이 기판 상에 형성된 데이터 패드에 1:1로 연결된다. 소스 드라이브 IC(SIC)로부터 출력된 데이터 전압은 COF의 출력단과 데이터 패드를 통해 수직 데이터 라인들(VD)에 공급된다. 공통전압(Vcom)은 COF의 더미 채널을 통해 수직 공통 라인들(VC)에 공급될 수 있다. COF의 더미 채널 출력 단자는 소스 드라이브 IC(SIC)에 연결되지 않고 공통전압(Vcom)을 출력하는 직류 전원 회로의 출력단에 연결된다. 직류 전원 회로는 직류-직류 변환기(DC-DC Converter)를 포함한 파워 IC(PIC)로 구현되어 PCB 상에 실장된다. 파워 IC(PIC)는 공통전압(Vcom), 게이트 하이 전압, 게이트 로우 전압, 감마기준전압 등 표시패널(PNL)의 구동에 필요한 직류 전원을 출력한다. 아날로그 감마보상전압은 감마기준전압으로부터 분압되어 소스 드라이브 IC(SIC)의 디지털-아날로그 변환기(DAC)에 입력된다.The source drive IC (SIC) converts digital video data into an analog gamma compensation voltage using a digital to analog converter (ADC) to generate a data voltage. The input terminals of the COF are bonded to the output terminals of the printed circuit board (PCB) through an anisotropic conductive film (ACF), and the output terminals of the COF are connected to the TFT array board through ACF at the upper or lower bezel of the display panel (PNL). It is bonded to the data pad and link regions (12 in FIGS. 3 and 18). The output terminals of the COF are connected 1:1 to the data pad formed on the TFT array substrate. The data voltage output from the source drive IC SIC is supplied to the vertical data lines VD through the output terminal of the COF and a data pad. The common voltage Vcom may be supplied to vertical common lines VC through a dummy channel of COF. The dummy channel output terminal of the COF is not connected to the source drive IC (SIC) but is connected to the output terminal of the DC power circuit that outputs the common voltage Vcom. The DC power circuit is implemented as a power IC (PIC) including a DC-DC converter and mounted on a PCB. The power IC (PIC) outputs a DC power required for driving the display panel PNL such as a common voltage Vcom, a gate high voltage, a gate low voltage, and a gamma reference voltage. The analog gamma compensation voltage is divided from the gamma reference voltage and input to the digital-to-analog converter (DAC) of the source drive IC (SIC).

도 2 및 도 3에서 소스 드라이브 IC들(SIC)이 COF를 통해 표시패널(PNL)에 연결되는 예를 보여 주고 있지만, 소스 드라이브 IC들(SIC)을 표시패널(PNL)에 연결하는 방법은 이에 한정되지 않는다. 예를 들어, 소스 드라이브 IC들(SIC)은 COF 없이 COG(Chip On Glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접착될 수 있다. 이 경우에, 소스 드라이브 IC들(SIC)의 출력 단자들은 표시패널(PNL)의 상단 또는 하단 베젤에서 데이터 패드 및 링크 영역(도 3 및 도 18의 12)에 직접 접착된다. 2 and 3 show an example in which the source drive ICs SIC are connected to the display panel PNL through COF, but the method of connecting the source drive ICs SIC to the display panel PNL is It is not limited. For example, the source drive ICs SIC may be directly adhered to the substrate of the display panel PNL by a COG (Chip On Glass) process without COF. In this case, the output terminals of the source drive ICs SIC are directly bonded to the data pad and link area (12 in FIGS. 3 and 18) on the upper or lower bezel of the display panel PNL.

게이트 구동회로는 도시하지 않은 레벨 시프터(Level shifter)와, 게이트 시프트 레지스터(Gate shift register, 이하 "GIP S/R"이라 함)를 포함한다.The gate driving circuit includes a level shifter (not shown) and a gate shift register (hereinafter referred to as "GIP S/R").

레벨 시프터는 도면에서 생략되었다. 레벨 시프터는 본원 출원인에 의해 출원된 국내 특허 출원 10-2009-0131289(2009. 12. 24), 미국 특허 등록 8,405,595(2013/03/26) 등에 개시된 레벨 시프터로 구현될 수 있으나 이에 한정되지 않는다. 레벨 시프터는 타이밍 콘트롤러(TCON)와 게이트 시프트 레지스터(GIP S/R) 사이에 설치되어 타이밍 콘트롤러(TCON)로부터 입력되는 게이트 스타트 펄스, 게이트 시프트 클럭, 및 n 개의 클럭신호들의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(Gate High Voltage)과 게이트 로우 전압(Gate High Voltage)으로 레벨 시프팅한다. TTL 로직 레벨 전압은 0V와 3.3V 사이에서 스윙하는 전압이다. 게이트 하이 전압과 게이트 로우 전압은 시프트 레지스터(GIP S/R)와 표시패널(PNL)의 액티브 영역(A/A)에 형성된 TFT들의 동작 전압으로 설정된다. 예를 들어, 게이트 하이 전압은 대략 15V 이상의 전압이고, 게이트 로우 전압은 0V 이하의 전압이다. The level shifter has been omitted from the drawing. The level shifter may be implemented as a level shifter disclosed in Korean Patent Application 10-2009-0131289 (December 24, 2009), US Patent Registration 8,405,595 (2013/03/26) filed by the applicant, but is not limited thereto. The level shifter is installed between the timing controller (TCON) and the gate shift register (GIP S/R), and the gate start pulse, the gate shift clock, and the TTL (transistor-transistor-) of n clock signals input from the timing controller (TCON). Logic) Level shift the logic level voltage into a gate high voltage and a gate high voltage. The TTL logic level voltage is the voltage swinging between 0V and 3.3V. The gate high voltage and the gate low voltage are set to the operating voltages of the TFTs formed in the shift register (GIP S/R) and the active area (A/A) of the display panel (PNL). For example, the gate high voltage is a voltage of approximately 15 V or more, and the gate low voltage is a voltage of 0 V or less.

게이트 시프트 레지스터(GIR S/R)는 게이트 인 패널(Gate In Panel, GIP) 공정으로 액티브 영역(A/A)의 픽셀 어레이와 함께 표시패널(PNL)의 TFT 어레이 기판 상에 직접 형성된다. 게이트 시프트 레지스터(GIP S/R)는 종속적으로 접속된 다수의 스테이지들을 포함한다. 게이트 시프트 레지스터(GIP S/R)의 스테이지들은 스타트 신호와 클럭신호를 입력 받아 게이트펄스를 발생하고 클럭신호에 응답하여 게이트펄스를 시프트시킴으로써 수직 게이트 라인들(VG)에 게이트 펄스를 순차적으로 공급한다. 게이트 시프트 레지스터(GIP S/R)는 도 2와 같이 소스 드라이브 IC(SIC)가 실정된 COF와 가까운 표시패널(PNL)의 상단 또는 하단 베젤 내에 형성된다. 따라서, 본 발명의 표시패널(PNL)에서 좌측 또는 우측 베젤(BZ)은 게이트 드라이브 IC 접합 영역과 게이트 링크 영역을 포함하지 않으므로 그 크기가 최소화될 수 있다. The gate shift register GIR S/R is formed directly on the TFT array substrate of the display panel PNL together with the pixel array of the active area A/A by a gate in panel (GIP) process. The gate shift register (GIP S/R) includes a number of stages that are connected in series. The stages of the gate shift register (GIP S/R) receive a start signal and a clock signal to generate a gate pulse and shift the gate pulse in response to the clock signal to sequentially supply gate pulses to the vertical gate lines VG. . The gate shift register (GIP S/R) is formed in the upper or lower bezel of the display panel PNL close to the COF where the source drive IC SIC is determined, as shown in FIG. 2. Therefore, in the display panel PNL of the present invention, the left or right bezel BZ does not include the gate drive IC junction region and the gate link region, so that the size can be minimized.

타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(TCON)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 게이트 타이밍 제어신호는 클럭신호를 포함한다. 클럭신호는 레벨 시프터를 통해 레벨 시프팅되고 PCB와 COF 상에 형성된 클럭신호 배선들을 통해 게이트 시프트 레지스터(GIP S/R)에 공급될 수 있다. The timing controller TCON transmits digital video data of the input image received from the host system SYSTEM to the source drive ICs SIC. The timing controller TCON receives timing signals such as a vertical sync signal Vsync, a horizontal sync signal Hsync, a data enable signal DE, and a main clock CLK from the host system SYSTEM. These timing signals are synchronized with the digital video data of the input image. The timing controller TCON is a source timing control signal for controlling the operation timing of the source drive ICs SIC by using the timing signals Vsync, Hsync, DE, and CLK, and for controlling the operation timing of the gate driving circuit. A gate timing control signal is generated. The gate timing control signal includes a clock signal. The clock signal may be level shifted through a level shifter and supplied to the gate shift register (GIP S/R) through clock signal wires formed on the PCB and COF.

호스트 시스템(Host System, SYSTEM)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(SYSTEM)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(SYSTEM)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(TCON)로 전송한다.The host system (Host System) may be implemented as any one of a television system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system. The host system converts digital video data (RGB) of the input image into a format suitable for the display panel (PNL). The host system SYSTEM transmits timing signals Vsync, Hsync, DE, and MCLK together with digital video data of the input image to the timing controller TCON.

COF 내에 소스 드라이브 IC와 게이트 드라이브 IC를 함께 실장하는 방법이 고려될 수 있다. 표시패널(PNL)에서 게이트 라인들(VG, HG)의 개수는 수직 데이터 라인들(VD)의 개수 보다 훨씬 적다. 따라서, 표시패널(PNL)의 구동에 필요한 게이트 드라이브 IC의 개수는 소스 드라이브 IC 보다 적다. 이 때문에 COF에 소스 드라이브 IC와 게이트 드라이브 IC를 함께 실장하는 방법은 필요 이상으로 게이트 드라이브 IC를 사용하여 구동회로 비용을 상승시킬 수 있다. A method of mounting the source drive IC and the gate drive IC together in the COF can be considered. The number of gate lines VG and HG in the display panel PNL is much less than the number of vertical data lines VD. Therefore, the number of gate drive ICs required for driving the display panel PNL is less than that of the source drive ICs. For this reason, the method of mounting the source drive IC and the gate drive IC together in the COF can increase the driving circuit cost by using the gate drive IC more than necessary.

게이트 시프트 레지스터(GIP S/R)에 입력되는 클럭신호 전압의 스윙폭은 데이터전압의 스윙폭에 비하여 크다. 이로 인하여, 클럭신호 배선이 COF의 출력 단자들에 연결된 데이터 패드(Data pad, 도 4의 DPAD) 또는 데이터 링크(Data link, 도 4의 DLINK)과 교차하면, 클럭신호 배선과 수직 데이터 라인(VD)의 커플링(Coupling)으로 인하여 클럭신호 전압에 의해 데이터전압이 왜곡될 수 있다. 데이터 패드(DPAD)는 데이터 링크(DLINK)를 경유하여 수직 데이터 라인(VD)에 연결된다. 데이터 패드는 소스 드라이브 IC(SIC)의 출력 단자 또는 COF의 출력 단자에 접촉하여 소스 드라이브 IC(SIC)로부터 출력되는 데이터전압을 수직 데이터 라인(VD)에 공급한다. 데이터 링크들(DLINK)은 COF의 출력 단자들을 수직 데이터 라인(VD)의 끝단에 형성된 데이터 패드들에 1:1로 연결한다. 데이터 링크들(DLINK) 간의 간격(pitch)은 COF의 출력 단자들 간의 간격과 데이터 패드들 간의 간격을 보상하기 위하여 데이터 패드들에 가까울수록 넓어진다.The swing width of the clock signal voltage input to the gate shift register (GIP S/R) is greater than that of the data voltage. For this reason, when the clock signal wiring crosses a data pad (DPAD in FIG. 4) or a data link (DLINK in FIG. 4) connected to the output terminals of the COF, the clock signal wiring and the vertical data line (VD) ), the data voltage may be distorted by the clock signal voltage due to coupling. The data pad DPAD is connected to the vertical data line VD via a data link DLINK. The data pad contacts the output terminal of the source drive IC (SIC) or the output terminal of the COF to supply the data voltage output from the source drive IC (SIC) to the vertical data line VD. The data links DLINK connect the output terminals of the COF 1:1 to data pads formed at the ends of the vertical data line VD. The pitch between the data links (DLINK) is widened as it gets closer to the data pads to compensate for the gap between the output terminals of the COF and the data pads.

클럭신호 배선은 도 4와 같이, 수평 방향(도 1에서 x축 방향)을 따라 길게 형성된 클럭 버스 라인(11a)과, 그 클럭 버스 라인(11a)으로부터 분기되어 게이트 시프트 레지스터(GIP S/R)까지 연장된 클럭 링크 라인들(11b)를 포함한다. As shown in Fig. 4, the clock signal wiring is branched from the clock bus line 11a formed long along the horizontal direction (in the x-axis direction in Fig. 1) and the gate bus register 11a, and a gate shift register (GIP S/R) And clock link lines 11b extending to.

본 발명은 네로우 베젤을 구현하고 구동회로 비용을 줄이기 위하여 게이트 시프트 레지스터(GIP S/R)를 소스 드라이브 IC(SIC)와 가까운 표시패널(PNL)의 상단 또는 하단 베젤 내에서 GIP 공정을 이용하여 기판 상에 직접 형성한다. 또한, 본 발명은 데이터 전압의 왜곡을 방지하기 위하여, 도 3 내지 도 19와 같은 방법으로 클럭신호 배선들을 데이터 패드(DPAD)와 데이터 링크(DLINK)로부터 분리시킨다. 따라서, 클럭신호 배선(11a, 11b)은 수직 데이터 라인(VD)에 연결된 데이터 패드(DPAD)와 데이터 링크(DLINK)와 교차되지 않는다. 그 결과, 클럭신호 배선(11a, 11b)과 수직 데이터 라인(VD)를 통해 표시패널(PNL)에 공급되는 데이터 신호는 게이트 시프트 레지스터(GIP S/R)의 클럭신호에 영향을 받지 않는다. The present invention uses a GIP process within the upper or lower bezel of the display panel (PNL) close to the source drive IC (SIC) to implement the narrow bezel and reduce the driving circuit cost. Form directly on the substrate. In addition, the present invention separates the clock signal wires from the data pad DPAD and the data link DLINK in the same manner as in FIGS. 3 to 19 to prevent distortion of the data voltage. Therefore, the clock signal wirings 11a and 11b do not intersect with the data pad DPAD and data link DLINK connected to the vertical data line VD. As a result, the data signal supplied to the display panel PNL through the clock signal wirings 11a and 11b and the vertical data line VD is not affected by the clock signal of the gate shift register (GIP S/R).

도 3 및 도 4는 도 2에서 표시패널(PNL)의 A 부분을 확대하여 클럭 배선 영역, 데이터 패드 및 링크 영역, 및 게이트 시프트 레지스트 영역을 보여 주는 평면도들이다. 도 5는 도 3 및 도 4에 도시된 표시패널의 A 부분의 종단면 구조를 보여 주는 단면도이다. 3 and 4 are plan views showing a clock wiring region, a data pad and link region, and a gate shift resist region by enlarging portion A of the display panel PNL in FIG. 2. 5 is a cross-sectional view showing a longitudinal sectional structure of part A of the display panel shown in FIGS. 3 and 4.

도 3 내지 도 5를 참조하면, 표시패널(PNL)의 상단 또는 하단 베젤은 클럭 배선 영역(이하, "GIP CLK 배선 영역"이라 함)(10), 데이터 패드 및 링크 영역(이하, "DATA PAD & LINK 영역"이라 함)(12), 및 게이트 시프트 레지스터 영역(이하, "GIP S/R 영역"이라 함)(14)을 포함한다. 3 to 5, the upper or lower bezel of the display panel PNL includes a clock wiring area (hereinafter referred to as “GIP CLK wiring area”) 10, a data pad and a link area (hereinafter “DATA PAD”) & LINK area") 12, and a gate shift register area (hereinafter, "GIP S/R area") 14.

GIP CLK 배선 영역(10)은 표시패널(PNL)의 상단 또는 끝단과 가까운 영역이다. GIP CLK 배선 영역(10)에는 클럭 버스 라인들(11a)과, 클럭 버스 라인들(11a)로부터 분기된 클럭 링크들(11b)이 형성된다. 클럭 버스 라인들(11a)에는 게이트 시프트 레지스터(GIR S/R)의 동작에 필요한 클럭신호들(CLK1~CLK6)이 공급된다. 클럭 버스 라인들(11a)은 표시패널(PNL)의 기판 상단 또는 하단의 끝단에서 수평 방향(도 1에서 x축 방향)을 따라 길게 형성된다. 클럭 링크들(11b)은 클럭 버스 라인들(11a)로부터 수직 방향(도 1에서 y축 방향)으로 분기하여 클럭 버스 라인들(11a)을 게이트 시프트 레지스터(GIP S/R)의 클럭 입력 단자들에 연결한다.The GIP CLK wiring area 10 is an area close to the top or end of the display panel PNL. Clock bus lines 11a and clock links 11b branched from the clock bus lines 11a are formed in the GIP CLK wiring region 10. Clock signals CLK1 to CLK6 necessary for the operation of the gate shift register GIR S/R are supplied to the clock bus lines 11a. The clock bus lines 11a are formed long along a horizontal direction (in the x-axis direction in FIG. 1) at the ends of the upper or lower substrates of the display panel PNL. The clock links 11b branch from the clock bus lines 11a in a vertical direction (in the y-axis direction in FIG. 1) to clock clock lines 11a clock input terminals of the gate shift register (GIP S/R). Connect to.

DATA PAD & LINK 영역(12)은 GIP CLK 배선 영역(10)과 GIP S/R 영역(14) 사이에 위치한다. DATA PAD & LINK 영역(12)에는 데이터 패드들(DPAD)이 형성되고 또한, 데이터 패드(DPAD)들과 수직 데이터 라인들(VD) 사이에 연결된 데이터 링크들(DLINK)이 형성된다. 클럭 링크들(11b)은 DATA PAD & LINK 영역(12)을 가로 질러 게이트 시프트 레지스터(GIP S/R)의 클럭 입력 단자들에 연결된다.The DATA PAD & LINK area 12 is located between the GIP CLK wiring area 10 and the GIP S/R area 14. Data pads DPAD are formed in the DATA PAD & LINK area 12, and data links DLINK connected between the data pads DPAD and vertical data lines VD are formed. The clock links 11b are connected to the clock input terminals of the gate shift register (GIP S/R) across the DATA PAD & LINK area 12.

GIP S/R 영역(14)은 DATA PAD & LINK 영역(12)과 액티브 영역(A/A) 사이에 위치한다. GIP S/R 영역(14)에는 게이트 시프트 레지스터(GIP S/R)이 형성된다.The GIP S/R area 14 is located between the DATA PAD & LINK area 12 and the active area (A/A). In the GIP S/R area 14, a gate shift register (GIP S/R) is formed.

도 4에서, SB는 검사 공정에서 일시적으로 이용되는 쇼팅바(shorting bar)이다. 쇼팅바(SB)는 데이터 패드들(DPAD)을 공통으로 연결한다. 쇼팅바(SB)는 검사 공정에서 테스트 지그(Test Jig)의 프로브 핀(Probe pin)에 연결되어 테스트 지그로부터의 테스트 신호를 수직 데이터 라인들(VD)에 인가한다. 표시패널(PNL)의 TFT 어레이 기판은 스크라이빙 라인(Scribing line, SL)을 따라 커팅(Cutting)된다. 따라서, 스크라이빙 공정 이후에 쇼팅바(SB)는 표시패널(PNL)의 TFT 어레이 기판으로부터 분리되어 제거된다. 도 5에서, 밀봉재(Sealant, 22)는 컬러필터 어레이 기판(21)과 TFT 어레이 기판(23)을 접합한다. "BM"은 컬러필터 어레이 기판(21)의 가장자리에 형성된 블랙 매트릭스이다. In Fig. 4, SB is a shorting bar that is temporarily used in the inspection process. The shorting bar SB commonly connects the data pads DPAD. The shorting bar SB is connected to a probe pin of a test jig in the inspection process to apply a test signal from the test jig to vertical data lines VD. The TFT array substrate of the display panel PNL is cut along a scribing line SL. Therefore, after the scribing process, the shorting bar SB is separated and removed from the TFT array substrate of the display panel PNL. In Fig. 5, a sealant 22 seals the color filter array substrate 21 and the TFT array substrate 23. "BM" is a black matrix formed on the edge of the color filter array substrate 21.

본 발명의 게이트 시프트 레지스터(GIP S/R)는 다양한 형태로 구현될 수 있다. 도 6 내지 도 8은 본 발명의 게이트 시프트 레지스터(GIP S/R)의 일 예를 나타내는 것으로, 이에 한정되지 않는다는 것에 주의하여야 한다. 도 6은 게이트 시프트 레지스터(GIP S/R)의 일예를 보여 주는 회로도이다. 도 7은 도 6에서 제N 스테이지(STn)를 상세히 보여 주는 회로도이다. 도 8은 도 7에 도시된 제N 스테이지(STn)의 동작을 보여 주는 파형도이다. The gate shift register (GIP S/R) of the present invention can be implemented in various forms. It should be noted that FIGS. 6 to 8 show an example of the gate shift register (GIP S/R) of the present invention, but are not limited thereto. 6 is a circuit diagram showing an example of a gate shift register (GIP S/R). 7 is a circuit diagram illustrating in detail the N-th stage STn in FIG. 6. FIG. 8 is a waveform diagram showing the operation of the N-th stage STn shown in FIG. 7.

도 6 내지 도 8을 참조하면, 게이트 시프트 레지스터(GIP S/R)는 종속적으로 접속된 다수의 스테이지들(STn-2 ~ STn+2)을 포함하여 GIP 공정으로 표시패널(PNL)의 기판 상에 픽셀 어레이와 함께 직접 형성된다. 게이트 시프트 레지스터(GIP S/R)는 수직 게이트 라인들(VG)에 게이트 펄스를 순차적으로 공급한다. 게이트 시프트 레지스터(GIP S/R)는 소스 드라이브 IC(SIC)와 가까운 표시패널(PNL)의 상단 또는 하단의 기판 상에 형성된다. 게이트 시프트 레지스터(GIP S/R)는 레벨 시프터로부터 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 신호들(VST, CLK1~CLK4, VDD, VDDE, VDDO)를 입력받아 동작한다. 도 6에서, VDD는 고전위 전원 전압으로서 게이트 하이 전압으로 설정될 수 있다. 오드 게이트 하이 전압(VDDH)과 이븐 게이트 하이 전압(VDDL)은 게이트 시프트 레지스터(GIP S/R)의 스테이지들(STn-2 ~ STn+2) 각각에서 제1 및 제2 QB 노드들(QBO, QBE)에 인가되는 전압을 주기적으로 반전시켜 제1 및 제2 QB 노드들(QBO, QBE)의 전압이 게이트 전압으로 인가되는 풀다운 트랜지스터들(Pull-down transistor, T7O 및 T7E)의 직류 게이트 바이어스 스트레스(DC gate bias stress)를 보상한다. 오드 게이트 하이 전압(VDDH)은 도 8과 같은 기수 번째 프레임 기간(Odd Frame) 동안 게이트 하이 전압으로 발생되고 우수 번째 프레임 기간(Even Frame) 동안 게이트 로우 전압으로 발생될 수 있다. 이븐 게이트 하이 전압(VDDL)은 기수 번째 프레임 기간(Odd Frame) 동안 게이트 로우 전압으로 발생되고 우수 번째 프레임 기간(Even Frame) 동안 게이트 하이 전압으로 발생될 수 있다.6 to 8, the gate shift register (GIP S/R) includes a plurality of stages (STn-2 to STn+2) that are subordinately connected to the substrate of the display panel (PNL) by a GIP process. On is formed directly with the pixel array. The gate shift register (GIP S/R) sequentially supplies gate pulses to the vertical gate lines (VG). The gate shift register (GIP S/R) is formed on the upper or lower substrate of the display panel PNL close to the source drive IC SIC. The gate shift register (GIP S/R) operates by receiving signals (VST, CLK1 to CLK4, VDD, VDDE, and VDDO) swinging between the gate high voltage and the gate low voltage from the level shifter. In FIG. 6, VDD may be set as a gate high voltage as a high potential power supply voltage. The odd gate high voltage VDDH and the even gate high voltage VDDL are the first and second QB nodes QBO, respectively, in the stages STn-2 to STn+2 of the gate shift register GIP S/R, respectively. QBE) by periodically inverting the voltage applied to the DC voltage of the first and second QB nodes (QBO, QBE) is applied to the gate voltage of the pull-down transistors (Pull-down transistor, T7O and T7E) DC gate bias stress (DC gate bias stress) is compensated. The odd gate high voltage VDDH may be generated as a gate high voltage during an odd frame period as illustrated in FIG. 8 and a gate low voltage during an even frame period (Even Frame). The even gate high voltage VDDL may be generated as a gate low voltage during an odd frame period (Odd Frame) and may be generated as a gate high voltage during an even frame period (Even Frame).

제N(N은 양의 정수) 스테이지(STN)의 스타트 단자에는 스타트 펄스(VST), 또는 제N-2 스테이지(STN-2)의 출력이 스타트 펄스(VST)로서 입력된다. 제N 스테이지(STN)의 리셋 단자에는 제N+2 스테이지(STN+2)의 출력(VNEXT)이 입력된다. 제N 스테이지(S수에는 게이트 하이 전압(VDD), 오드 게이트 하이 전압(VDDH), 이븐 게이트 하이 전압(VDDL), 게이트 로우 전압(VSS) 등의 전원 전압이 공급된다. 제N 스테이지(STN)의 출력 단자는 표시패널(PNL)의 제N 수직 게이트 라인과 연결된다. 제N 스테이지(STN)는 출력 단자를 사이에 두고 연결된 풀업 트랜지스터(T6) 및 풀다운 트랜지스터들(T7O, T7E)과, 풀업 트랜지스터(T6)를 제어하는 Q 노드(Q), 풀다운 트랜지스터들(T7O, T7E)를 제어하는 제1 출력단자에 연결된 풀다운 트랜지스터들(T7C, T7D)을 제어하는 제1 및 제2 QB 노드(QB1, QB2), 및 Q 노드(Q)와 QB 노드들을(QBO, QBE)의 전압을 스위칭하는 트랜지스터들(T1~T5E) 등을 포함한다. The start pulse VST or the output of the N-2 stage STN-2 is input to the start terminal of the Nth (N is a positive integer) stage STN as the start pulse VST. The output VNEXT of the N+2th stage STN+2 is input to the reset terminal of the Nth stage STN. Power supply voltages such as the gate high voltage VDD, the odd gate high voltage VDDH, the even gate high voltage VDDL, and the gate low voltage VSS are supplied to the N-th stage S number. The output terminal of is connected to the Nth vertical gate line of the display panel PNL The Nth stage STN is a pull-up transistor T6 and pull-down transistors T7O and T7E connected with an output terminal interposed therebetween, and a pull-up. Q node Q controlling transistor T6, first and second QB nodes QB1 controlling pull-down transistors T7C and T7D connected to first output terminals controlling pull-down transistors T7O and T7E , QB2), and transistors T1 to T5E for switching voltages of Q nodes Q and QB nodes QBO and QBE.

제1 트랜지스터(T1)는 스타트 신호(VST) 또는 제n-2 스테이지(STn-1)의 출력을 제2 트랜지스터(T2)에 공급하는 다이오드로 동작한다. 제1 트랜지스터(T1)의 게이트전극과 드레인전극은 스타트 단자에 연결된다. 제1 트랜지스터(T1)의 소스전극은 제2 트랜지스터(T2)의 드레인전극에 연결된다. 제2 트랜지스터(T2)는 제1 클럭신호(CLK1)에 응답하여 스타트 신호(VST)의 전압을 Q 노드(Q)에 공급하여 Q 노드를 충전한다. 제2 트랜지스터(T2)의 게이트전극에는 제1 클럭신호(CLK1)가 입력된다. 제2 트랜지스터(T2)의 드레인전극은 제1 트랜지스터(T1)의 소스전극에 연결되고, 제2 트랜지스터(T2)의 소스전극은 Q 노드(Q)에 연결된다. The first transistor T1 operates as a diode that supplies the output of the start signal VST or the n-2 stage STn-1 to the second transistor T2. The gate electrode and the drain electrode of the first transistor T1 are connected to the start terminal. The source electrode of the first transistor T1 is connected to the drain electrode of the second transistor T2. The second transistor T2 charges the Q node by supplying the voltage of the start signal VST to the Q node Q in response to the first clock signal CLK1. The first clock signal CLK1 is input to the gate electrode of the second transistor T2. The drain electrode of the second transistor T2 is connected to the source electrode of the first transistor T1, and the source electrode of the second transistor T2 is connected to the Q node Q.

풀업 트랜지스터(T6)는 Q 노드(Q)가 충전된 상태에서 제2 클럭신호(CLK2)가 입력되면 턴온(turn-on)되어 제2 클럭신호(CLK2)의 전압으로 출력 단자(OUTN)를 충전시킨다. 풀업 트랜지스터(T6)의 드레인전극에는 제2 클럭신호(CLK2)가 입력된다. 풀업 트랜지스터(T6)의 게이트전극은 Q 노드(Q)에 연결되고, 풀업 트랜지스터(T6)의 소스전극은 출력 단자(OUTN)에 연결된다. 따라서, 제N 스테이지(STN)는 제2 클럭신호(CLK2)에 응답하여 게이트 펄스를 발생한다. When the second clock signal CLK2 is input while the Q node Q is charged, the pull-up transistor T6 is turned on to charge the output terminal OUTN with the voltage of the second clock signal CLK2. Order. The second clock signal CLK2 is input to the drain electrode of the pull-up transistor T6. The gate electrode of the pull-up transistor T6 is connected to the Q node Q, and the source electrode of the pull-up transistor T6 is connected to the output terminal OUTN. Therefore, the N-th stage STN generates a gate pulse in response to the second clock signal CLK2.

제3Q 트랜지스터(T1)는 제4 클럭신호(CLK4)에 응답하여 Q 노드(Q)를 방전시킨다. 제3Q 트랜지스터(T3Q)의 게이트전극에는 제4 클럭신호(CLK4)가 입력된다. 제3Q 트랜지스터(T3Q)의 드레인전극은 Q 노드(Q)에 연결되고, 그 소스전극은 저전위 전압원에 연결된다. 저전위 전압원은 게이트 로우 전압(VSS)을 발생한다.The third Q transistor T1 discharges the Q node Q in response to the fourth clock signal CLK4. The fourth clock signal CLK4 is input to the gate electrode of the 3Q transistor T3Q. The drain electrode of the 3Q transistor T3Q is connected to the Q node Q, and its source electrode is connected to the low potential voltage source. The low potential voltage source generates a gate low voltage (VSS).

제3O 트랜지스터(T3O)는 제1 QB 노드(QBO)가 충전될 때 그 제1 QB 노드(QBO)의 전압에 응답하여 턴-온되어 Q 노드(Q)를 방전시킨다. 제3O 트랜지스터(T3O)의 게이트전극은 제1 QB 노드(QBO)에 연결되고, 제3O 트랜지스터(T3O)의 드레인전극은 Q 노드(Q)에 연결된다. 제3O 트랜지스터(T3O)의 소스전극은 저전위 전압원에 연결된다. 제3E 트랜지스터(T3E)는 제2 QB 노드(QBE)가 충전될 때 그 제2 QB 노드(QBE)의 전압에 응답하여 턴-온되어 Q 노드(Q)를 방전시킨다. 제3E 트랜지스터(T3E)의 게이트전극은 제2 QB 노드(QBE)에 연결되고, 제3E 트랜지스터(T3E)의 드레인전극은 Q 노드(Q)에 연결된다. 제3E 트랜지스터(T3E)의 소스전극은 저전위 전압원에 연결된다.The third O transistor T3O is turned on in response to the voltage of the first QB node QBO when the first QB node QBO is charged to discharge the Q node Q. The gate electrode of the 3O transistor T3O is connected to the first QB node QBO, and the drain electrode of the 3O transistor T3O is connected to the Q node Q. The source electrode of the 3O transistor T3O is connected to a low potential voltage source. The 3E transistor T3E is turned on in response to the voltage of the second QB node QBE when the second QB node QBE is charged to discharge the Q node Q. The gate electrode of the 3E transistor T3E is connected to the second QB node QBE, and the drain electrode of the 3E transistor T3E is connected to the Q node Q. The source electrode of the 3E transistor T3E is connected to a low potential voltage source.

제4O 트랜지스터(T4O)는 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QBO)를 충전시켜 오드 게이트 하이 전압(VDDH)으로 제1 풀다운 트랜지스터(T7O)와 제3O 트랜지스터(T3O)를 턴온시킨다. 제4O 트랜지스터(T4O)의 게이트전극에는 제4 클럭신호(CLK4)가 입력되고, 그 드레인전극에는 오드 게이트 하이 전압(VDDH)이 입력된다. 제4O 트랜지스터(T4O)의 소스전극은 제1 QB 노드(QBO)에 연결된다. 제4E 트랜지스터(T4E)는 제4 클럭신호(CLK4)에 응답하여 제2 QB 노드(QBE)를 충전시켜 이븐 게이트 하이 전압(VDDL)으로 제2 풀다운 트랜지스터(T7E)와 제3E 트랜지스터(T3E)를 턴온시킨다. 제4E 트랜지스터(T4E)의 게이트전극에는 제4 클럭신호(CLK4)가 입력되고, 그 드레인전극에는 이븐 게이트 하이 전압(VDDL)이 입력된다. 제4E 트랜지스터(T4E)의 소스전극은 제2 QB 노드(QBE)에 연결된다. 따라서, 제4O 트랜지스터(T4O)는 기수 번째 프레임 기간에 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QB)를 충전시킨다. 제4E 트랜지스터(T4E)는 기수 번째 프레임 기간에 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QB)를 충전시킨다. The fourth O transistor T4O charges the first QB node QBO in response to the fourth clock signal CLK4, and the first pull-down transistor T7O and the third O transistor T3O with an odd gate high voltage VDDH. Turn it on. A fourth clock signal CLK4 is input to the gate electrode of the 4O transistor T4O, and an odd gate high voltage VDDH is input to the drain electrode. The source electrode of the 4O transistor T4O is connected to the first QB node QBO. The 4E transistor T4E charges the second QB node QBE in response to the fourth clock signal CLK4 to connect the second pull-down transistor T7E and the 3E transistor T3E with an even gate high voltage VDDL. Turn it on. A fourth clock signal CLK4 is input to the gate electrode of the 4E transistor T4E, and an even gate high voltage VDDL is input to the drain electrode. The source electrode of the 4E transistor T4E is connected to the second QB node QBE. Accordingly, the 4O transistor T4O charges the first QB node QB in response to the fourth clock signal CLK4 in the odd-numbered frame period. The 4E transistor T4E charges the first QB node QB in response to the fourth clock signal CLK4 during the odd frame period.

제5O 트랜지스터(T5O)는 스타트 신호(VST)에 응답하여 제1 QB 노드(QBO)를 방전시켜 제1 풀다운 트랜지스터(T7O)와 제3O 트랜지스터(T3O)를 턴오프시킨다. 제5O 트랜지스터(T5O)의 게이트전극에는 스타트 신호(VST)가 입력된다. 제5O 트랜지스터(T5O)의 드레인전극은 Q 노드에 연결되고, 그 소스전극은 저전위 전압원에 연결된다. 제5E 트랜지스터(T5E)는 스타트 신호(VST)에 응답하여 제2 QB 노드(QBE)를 방전시켜 제2 풀다운 트랜지스터(T7E)와 제3E 트랜지스터(T3E)를 턴오프시킨다. 제5E 트랜지스터(T5E)의 게이트전극에는 스타트 신호(VST)가 입력된다. 제5E 트랜지스터(T5E)의 드레인전극은 Q 노드에 연결되고, 그 소스전극은 저전위 전압원에 연결된다.The fifth O transistor T5O discharges the first QB node QBO in response to the start signal VST to turn off the first pull-down transistor T7O and the third O transistor T3O. The start signal VST is input to the gate electrode of the 5O transistor T5O. The drain electrode of the 5O transistor T5O is connected to the Q node, and the source electrode is connected to the low potential voltage source. The 5E transistor T5E discharges the second QB node QBE in response to the start signal VST to turn off the second pull-down transistor T7E and the 3E transistor T3E. The start signal VST is input to the gate electrode of the 5E transistor T5E. The drain electrode of the 5E transistor T5E is connected to the Q node, and its source electrode is connected to the low potential voltage source.

제1 풀다운 트랜지스터(T7O)는 기수 번째 프레임 기간 동안 제1 QB 노드(QBO)가 충전될 때 턴온되어 출력단자(OUTN)를 방전시킨다. 제1 풀다운 트랜지스터(T7O)의 게이트전극은 제1 QB 노드(QBO)에 연결된다. 제1 풀다운 트랜지스터(T7O)의 드레인전극은 출력단자(OUTN)에 연결되고, 제1 풀다운 트랜지스터(T7O)의 소스전극은 저전위 전압원에 연결된다. 제2 풀다운 트랜지스터(T7E)는 우수 번째 프레임 기간 동안 제2 QB 노드(QBE)가 충전될 때 턴온되어 출력단자(OUTN)를 방전시킨다. 제2 풀다운 트랜지스터(T7E)의 게이트전극은 제2 QB 노드(QBE)에 연결된다. 제2 풀다운 트랜지스터(T7E)의 드레인전극은 출력단자(OUTN)에 연결되고, 제2 풀다운 트랜지스터(T7E)의 소스전극은 저전위 전압원에 연결된다. The first pull-down transistor T7O is turned on when the first QB node QBO is charged during the odd-numbered frame period to discharge the output terminal OUTN. The gate electrode of the first pull-down transistor T7O is connected to the first QB node QBO. The drain electrode of the first pull-down transistor T7O is connected to the output terminal OUTN, and the source electrode of the first pull-down transistor T7O is connected to the low potential voltage source. The second pull-down transistor T7E is turned on when the second QB node QBE is charged during the superior frame period to discharge the output terminal OUTN. The gate electrode of the second pull-down transistor T7E is connected to the second QB node QBE. The drain electrode of the second pull-down transistor T7E is connected to the output terminal OUTN, and the source electrode of the second pull-down transistor T7E is connected to the low potential voltage source.

수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)은 절연층을 사이에 두고 분리된 금속층들로 형성된다. 예를 들어, 수평 게이트 라인들(HG)은 TFT 어레이 기판 상에 형성된 제1 금속 패턴으로 형성되고, 제1 금속 패턴은 절연층으로 덮여질 수 있다. 수직 게이트 라인들(VG)은 절연층 상에 형성되는 제2 금속 패턴으로 형성될 수 있다. 제N 수직 게이트 라인은 제N 수평 게이트 라인과 그 교차되는 게이트 콘택부(GC)에서 절연층을 관통하는 콘택홀(Contact hole)을 통해 제N 수평 게이트 라인에 연결될 수 있다. 표시패널(PNL)에서 수직 배선들의 개수는 수평 배선들 보다 많다. 따라서, 표시패널(PNL)에서 게이트 콘택부들(GC)은 도 9 내지 도 13과 같이 액티브 어레이(A/A)의 일부 영역에 형성될 수 있다. The vertical gate lines VG and the horizontal gate lines HG are formed of metal layers separated by an insulating layer. For example, the horizontal gate lines HG may be formed of a first metal pattern formed on a TFT array substrate, and the first metal pattern may be covered with an insulating layer. The vertical gate lines VG may be formed of a second metal pattern formed on the insulating layer. The N-th vertical gate line may be connected to the N-th horizontal gate line through a contact hole penetrating the insulating layer in the gate contact part GC intersecting the N-th horizontal gate line. The number of vertical wires in the display panel PNL is greater than that of the horizontal wires. Accordingly, the gate contact portions GC in the display panel PNL may be formed in some regions of the active array A/A as illustrated in FIGS. 9 to 13.

게이트 펄스는 게이트 라인들(VG, HG)의 저항(R)과 기생 용량(C)으로 인하여 지연된다. 표시패널(PNL)의 크기가 커질수록 게이트 라인들(VG, HG)의 길이가 커지므로 게이트 펄스의 RC 딜레이(delay)는 더 커진다. 본 발명은 도 9 내지 도 12와 같이 2 개의 수직 게이트 라인들(VG)을 통해 한 개의 수평 게이트 라인(HG)의 양측에 게이트 펄스를 동시에 인가하는 더블 피딩(double feeding)으로 게이트 펄스의 지연을 보상할 수 있다. 본 발명은 표시패널(PNL)의 크기가 작거나 게이트 라인들(VG, HG)의 RC 딜레이가 작은 패널의 경우에, 도 13과 같이 1 개의 수직 게이트 라인(VG)을 통해 한 개의 수평 게이트 라인(HG)에 게이트 펄스를 인가할 수도 있다.The gate pulse is delayed due to the resistance R and parasitic capacitance C of the gate lines VG and HG. As the size of the display panel PNL increases, the length of the gate lines VG and HG increases, so that the RC delay of the gate pulse increases. In the present invention, as shown in FIGS. 9 to 12, the delay of the gate pulse is double-feeding by simultaneously applying the gate pulse to both sides of one horizontal gate line HG through the two vertical gate lines VG. Can compensate. In the present invention, in the case of a panel having a small size of the display panel PNL or a small RC delay of the gate lines VG and HG, one horizontal gate line through one vertical gate line VG as shown in FIG. 13. A gate pulse may be applied to (HG).

도 9 내지 도 13은 수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)의 다양한 연결 방법을 보여 주는 평면도들이다. 9 to 13 are plan views showing various connection methods of the vertical gate lines VG and the horizontal gate lines HG.

도 9 내지 도 12를 참조하면, 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/SR B)는 소스 드라이브 IC들과 가깝게 배치되도록 표시패널(PNL)의 상단 또는 하단 베젤에 형성될 수 있다. 제1 게이트 시프트 레지스터(GIP S/R A)와 제2 게이트 시프트 레지스터(GIP S/SR B) 사이에는 게이트 시프트 레지스터가 없는 비 GIP 영역(NGIP)이 존재한다. 제1 게이트 시프트 레지스터(GIP S/R A)이 형성되는 제1 GIP S/R 영역을 수직으로 연장한 표시패널(PNL)의 좌측 영역에 제1 그룹의 수직 게이트 라인들(VG1a~VG4a)과 수직 데이터 라인들(VD)이 형성될 수 있다. 제2 게이트 시프트 레지스터(GIP S/R B)이 형성되는 제2 GIP S/R 영역을 수직으로 연장한 표시패널(PNL)의 우측 영역에 제2 그룹의 수직 게이트 라인들(VG1b~VG4b)과 수직 데이터 라인들(VD)이 형성될 수 있다. 제1 그룹에 속한 하나의 수직 게이트 라인(VG1a~VG4a)과, 제2 그룹에 속한 하나의 수직 게이트 라인(VG1b~VG4b)은 좌우 게이트 콘택부(GC)를 통해 하나의 수평 게이트 라인(HG1~HG4)에 연결되어 그 수평 게이트 라인(HG1~HG4)에 동시에 게이트 펄스를 공급한다. 따라서, 한 쌍의 수직 게이트 라인은 게이트펄스의 지연을 보상하기 위하여, 하나의 수평 게이트 라인 양측에 게이트 펄스를 인가한다.9 to 12, the first and second gate shift registers GIP S/RA and GIP S/SR B are formed on the upper or lower bezel of the display panel PNL to be disposed close to the source drive ICs. Can be. Between the first gate shift register (GIP S/R A) and the second gate shift register (GIP S/SR B), a non-GIP area NGIP without a gate shift register exists. The first group of vertical gate lines VG1a to VG4a are vertical to the left region of the display panel PNL extending the first GIP S/R region where the first gate shift register GIP S/RA is formed. Data lines VD may be formed. The second group of vertical gate lines VG1b to VG4b are perpendicular to the right region of the display panel PNL extending the second GIP S/R region where the second gate shift register GIP S/RB is formed vertically. Data lines VD may be formed. One vertical gate line (VG1a to VG4a) belonging to the first group and one vertical gate line (VG1b to VG4b) belonging to the second group are one horizontal gate line (HG1 to) through the left and right gate contact portions GC. HG4) to simultaneously supply gate pulses to the horizontal gate lines HG1 to HG4. Therefore, a pair of vertical gate lines applies gate pulses to both sides of one horizontal gate line in order to compensate for delay of the gate pulse.

액티브 영역(A/A) 내에서 비 GIP 영역(NGIP)을 수직으로 연장할 때 포함되는 액티브 영역(A/A)의 일부에는 수직 게이트 라인들(VG)이 없이 수직 데이터 라인(VD), 수직 공통 라인(VC), 그리고 기타 픽셀에 영향을 주지 않는 신호 배선이 형성될 수 있다. A portion of the active area A/A included when extending the non-GIP area NGIP vertically within the active area A/A has no vertical gate lines VG, and a vertical data line VD. Signal lines that do not affect the common line VC and other pixels may be formed.

수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)은 게이트 콘택부(GC)를 통해 연결된다. 가까운 게이트 콘택부들(GC)을 잇는 가상의 게이트 콘택 라인(GCL)은 사다리꼴(또는 역 V자) 또는 V자 형태일 수 있다. The vertical gate lines VG and the horizontal gate lines HG are connected through the gate contact portion GC. The virtual gate contact line GCL connecting the adjacent gate contact parts GC may be trapezoidal (or inverted V-shaped) or V-shaped.

제1 게이트 시프트 레지스터(GIP S/R A)는 표시패널(PNL)의 좌측에 배치된 수직 게이트 라인들(VG1a~VG4a)에 게이트 펄스를 순차적으로 공급한다. 이와 동시에 제2 게이트 시프트 레지스터(GIP S/R B)는 타이밍 콘트롤러(TCON)의 제어 하에 제1 게이트 시프트 레지스터(GIP S/R A)에 동기하여 표시패널(PNL)의 우측에 배치된 수직 게이트 라인들(VG1a~VG4a)에 게이트 펄스를 순차적으로 공급한다. 도 10의 예에서, 제1 수직 게이트 라인쌍(VG1a, VG1b)을 통해 제1 수평 게이트 라인(HG1)의 양측에 게이트 펄스가 동시에 인가된 후에, 제2 수직 게이트 라인쌍(VG2a, VG2b)을 통해 제2 수평 게이트 라인(HG2)에 게이트 펄스가 동시에 인가된다. 이어서, 제3 수직 게이트 라인쌍(VG3a, VG3b)을 통해 제3 수평 게이트 라인(HG3)의 양측에 게이트 펄스가 동시에 인가된 후에, 제4 수직 게이트 라인쌍(VG4a, VG4b)을 통해 제4 수평 게이트 라인(HG4)에 게이트 펄스가 동시에 인가된다.The first gate shift register GIP S/R A sequentially supplies gate pulses to the vertical gate lines VG1a to VG4a arranged on the left side of the display panel PNL. At the same time, the second gate shift register GIP S/RB is vertical gate lines arranged on the right side of the display panel PNL in synchronization with the first gate shift register GIP S/RA under the control of the timing controller TCON. Gate pulses are sequentially supplied to (VG1a to VG4a). In the example of FIG. 10, after the gate pulses are simultaneously applied to both sides of the first horizontal gate line HG1 through the first vertical gate line pairs VG1a and VG1b, the second vertical gate line pairs VG2a and VG2b are applied. The gate pulse is simultaneously applied to the second horizontal gate line HG2. Subsequently, after gate pulses are simultaneously applied to both sides of the third horizontal gate line HG3 through the third vertical gate line pairs VG3a and VG3b, the fourth horizontal through the fourth vertical gate line pairs VG4a and VG4b. The gate pulse is simultaneously applied to the gate line HG4.

도 11을 참조하면, 표시패널(PNL)의 좌측과 우측 상단(또는 하단)에 제1 및 제2 비 GIP 영역(44a, 44b)이 확보된다. 제1 및 제2 비 GIP 영역(44a, 44b) 사이의 GIP S/R 영역(42)에 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)가 형성된다. 게이트 콘택 라인들(GCL)은 표시패널(PNL)의 상단에서 하단으로 갈수록 벌어지는 역 V자 형태로 형성될 수 있다. 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)는 게이트펄스의 지연을 보상하기 위하여 한 쌍의 수직 게이트 라인을 통해 수평 게이트 라인에 게이트펄스를 인가하고, 그 게이트 펄스를 미리 정해진 스캐닝 방향을 따라 시프트시킨다. 수직 게이트 라인들은 비 GIP 영역(44a, 44b)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(42)을 수직으로 연장한 액티브 영역(A/A)에 형성된다.Referring to FIG. 11, first and second non-GIP regions 44a and 44b are secured to the upper left (or lower) sides of the display panel PNL. First and second gate shift registers GIP S/R A and GIP S/R B are formed in the GIP S/R region 42 between the first and second non-GIP regions 44a and 44b. The gate contact lines GCL may be formed in an inverted V-shape spreading from the top to the bottom of the display panel PNL. The first and second gate shift registers (GIP S/RA, GIP S/RB) apply a gate pulse to the horizontal gate line through a pair of vertical gate lines to compensate for the delay of the gate pulse, and apply the gate pulse. Shift along a predetermined scanning direction. The vertical gate lines are not formed in the active region A/A vertically extending the non-GIP regions 44a and 44b, but are formed in the active region A/A extending the GIP S/R region 42 vertically. do.

도 12를 참조하면, 표시패널(PNL)의 좌측과 우측 상단(또는 하단)에 제1 및 제2 비 GIP 영역(48a, 48b)이 확보된다. 제1 및 제2 비 GIP 영역(48a, 48b) 사이의 GIP S/R 영역(46)에 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)가 형성된다. 게이트 콘택 라인들(GCL)은 표시패널(PNL)의 상단에서 하단으로 갈수록 좁아지는 V자 형태로 형성될 수 있다. 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)는 게이트펄스의 지연을 보상하기 위하여 한 쌍의 수직 게이트 라인을 통해 수평 게이트 라인에 게이트펄스를 인가하고, 그 게이트 펄스를 미리 정해진 스캐닝 방향을 따라 시프트시킨다. 수직 게이트 라인들은 비 GIP 영역(48a, 48b)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(46)을 수직으로 연장한 액티브 영역(A/A)에 형성된다. Referring to FIG. 12, first and second non-GIP regions 48a and 48b are secured to the upper left (or lower) sides of the display panel PNL. First and second gate shift registers GIP S/R A and GIP S/R B are formed in the GIP S/R region 46 between the first and second non-GIP regions 48a and 48b. The gate contact lines GCL may be formed in a V shape that becomes narrower from the top to the bottom of the display panel PNL. The first and second gate shift registers (GIP S/RA, GIP S/RB) apply a gate pulse to the horizontal gate line through a pair of vertical gate lines to compensate for the delay of the gate pulse, and apply the gate pulse. Shift along a predetermined scanning direction. The vertical gate lines are not formed in the active region A/A vertically extending the non-GIP regions 48a and 48b, but are formed in the active region A/A extending the GIP S/R region 46 vertically. do.

도 13을 참조하면, 표시패널(PNL)의 좌측 또는 우측 상단(또는 하단)에 비 GIP 영역(54)이 확보된다. 비 GIP 영역(54)를 제외한 표시패널(PNL)의 상단에 확보된 GIP S/R 영역(52)에 게이트 시프트 레지스터(GIP S/R)가 형성된다. 수직 게이트 라인들과 수평 게이트 라인들은 게이트 콘택부(GC)를 통해 1:1로 연결된다. 게이트 시프트 레지스터(GIP S/R)는 수직 게이트 라인들에 게이트펄스를 순차적으로 공급한다. 수직 게이트 라인들은 비 GIP 영역(54)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(52)을 수직으로 연장한 액티브 영역(A/A)에 형성된다.Referring to FIG. 13, a non-GIP region 54 is secured at the upper left (or lower) side of the display panel PNL. A gate shift register (GIP S/R) is formed in the GIP S/R region 52 secured at the top of the display panel PNL except for the non-GIP region 54. The vertical gate lines and the horizontal gate lines are connected 1:1 through the gate contact portion GC. The gate shift register (GIP S/R) sequentially supplies gate pulses to vertical gate lines. The vertical gate lines are not formed in the active region A/A vertically extending the non-GIP region 54, but are formed in the active region A/A extending the GIP S/R region 52 vertically.

본 발명은 액티브 영역(A/A) 내에서 수직 배선들의 개수를 줄이고 소스 드라이브 IC(SIC)의 소비 전력을 줄이기 위하여 도 14와 같은 픽셀 어레이로 액티브 영역(A/A)을 형성할 수 있다. 본 발명의 픽셀 어레이 구조는 도 14에 한정되지 않는다는 것에 주의하여야 한다. 도 14에서, PIX1~PIX16은 화소전극이다. T1~T16은 TFT이다. The present invention can form an active area (A/A) with a pixel array as shown in FIG. 14 in order to reduce the number of vertical wires in the active area (A/A) and reduce power consumption of the source drive IC (SIC). It should be noted that the pixel array structure of the present invention is not limited to FIG. 14. In Fig. 14, PIX1 to PIX16 are pixel electrodes. T1 to T16 are TFTs.

도 14 및 도 15를 참조하면, 수평 방향으로 이웃한 픽셀들 사이에는 한 개의 수직 배선만 존재한다. 예를 들어, 제1 및 제2 픽셀 전극들(PIX1, PIX2) 사이에는 제1 수직 게이트 라인(VG1)만 배치되고, 제2 및 제3 픽셀 전극들(PIX2, PIX3) 사이에는 제2 수직 데이터 라인(VD2)만 배치된다. 이러한 수직 배선들의 배치 방법은 수평 방향에서 이웃한 픽셀들 간에 형성되는 블랙 매트릭스의 폭을 줄일 수 있다. Referring to FIGS. 14 and 15, only one vertical line exists between pixels horizontally adjacent to each other. For example, only the first vertical gate line VG1 is disposed between the first and second pixel electrodes PIX1 and PIX2, and second vertical data is disposed between the second and third pixel electrodes PIX2 and PIX3. Only the line VD2 is arranged. The arrangement of the vertical wires can reduce the width of the black matrix formed between adjacent pixels in the horizontal direction.

본 발명은 도 14와 같은 픽셀 어레이를 이용하여 픽셀 어레이에서 도트 인버젼(Dot inversion) 형태로 데이터 전압의 극성을 반전시켜 플리커(flicker)를 최소화하고, 소스 드라이브 IC(SIC)의 출력 채널들을 통해 출력되는 전압의 극성을 변하게 하지 않으므로 소스 드라이브 IC(SIC)의 소비 전력과 발열양을 줄일 수 있다. 소스 드라이브 IC(SIC)는 기수 번째 프레임 기간 동안 기수 번째 출력 채널들을 통해 제1 극성으로 유지되는 데이터 전압을 출력하고, 우수 번째 출력 채널들을 통해 제2 극성으로 극성이 유지되는 데이터 전압을 출력한다. 이어서, 소스 드라이브 IC(SIC)는 우수 번째 프레임 기간 동안, 기수 번째 출력 채널들을 통해 제2 극성으로 유지되는 데이터 전압을 출력하고, 우수 번째 출력 채널들을 통해 제1 극성으로 극성이 유지되는 데이터 전압을 출력한다. 따라서, 소스 드라이브 IC(SIC)는 1 프레임 기간 동안 특정 출력 채널을 통해 출력되는 데이터 전압의 극성을 반전시키지 않고 이웃한 출력 채널들을 통해 출력되는 데이터 전압들의 극성을 반전시키는 컬럼 인버젼(Column inversion) 회로로 구현될 수 있다. The present invention inverts the polarity of the data voltage in the form of dot inversion in the pixel array using the pixel array shown in FIG. 14 to minimize flicker, and through the output channels of the source drive IC (SIC). Since the polarity of the output voltage does not change, power consumption and heat generation of the source drive IC (SIC) can be reduced. The source drive IC (SIC) outputs a data voltage maintained in the first polarity through the odd output channels during the odd frame period, and outputs a data voltage maintained in the polarity in the second polarity through the superior output channels. Subsequently, the source drive IC (SIC) outputs a data voltage maintained in the second polarity through odd-numbered output channels and a data voltage maintained in polarity through the even-numbered output channels during the even-numbered output channels. Output. Therefore, the source drive IC (SIC) does not invert the polarity of the data voltage output through a specific output channel during one frame period, and inverts the polarity of the data voltages output through neighboring output channels (Column inversion). It can be implemented as a circuit.

표시패널(PNL)의 제1 수평 라인에서 제1 수직 게이트 라인(VG1)을 사이에 두고 수평으로 이웃한 제1 및 제2 픽셀은 제1 수직 데이터 라인(VD1)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제1 픽셀이 제1 TFT(T1)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제2 픽셀이 제2 TFT(T2)를 통해 제1 극성의 데이터전압(+G)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제3 수직 게이트 라인(VG3)을 사이에 두고 수평으로 이웃한 제3 및 제4 픽셀은 제2 수직 데이터 라인(VD2)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제4 픽셀이 제4 TFT(T4)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제3 픽셀이 제3 TFT(T3)를 통해 제2 극성의 데이터전압(-B)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제5 수직 게이트 라인(VG5)을 사이에 두고 수평으로 이웃한 제5 및 제6 픽셀은 제3 수직 데이터 라인(VD3)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제6 픽셀이 제6 TFT(T6)를 통해 제1 극성의 데이터전압(+B)을 충전한 다음, 제5 픽셀이 제5 TFT(T5)를 통해 제1 극성의 데이터전압(+G)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제1 수직 공통 라인(VC)을 사이에 두고 수평으로 이웃한 제7 및 제8 픽셀은 제4 수직 데이터 라인(VD4)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제7 픽셀이 제7 TFT(T7)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제8 픽셀이 제8 TFT(T8)를 통해 제2 극성의 데이터전압(-G)을 충전한다. The first and second pixels horizontally neighboring the first horizontal line of the display panel PNL with the first vertical gate line VG1 therebetween are of the first polarity supplied through the first vertical data line VD1. Data voltage is continuously charged. The first pixel charges the data voltage (+R) of the first polarity through the first TFT (T1), and then the second pixel receives the data voltage (+G) of the first polarity through the second TFT (T2). Charge it. The third and fourth pixels horizontally neighboring the first horizontal line of the display panel PNL with the third vertical gate line VG3 therebetween are of the second polarity supplied through the second vertical data line VD2. Data voltage is continuously charged. After the fourth pixel charges the data voltage (-R) of the second polarity through the fourth TFT (T4), the third pixel receives the data voltage (-B) of the second polarity through the third TFT (T3). Charge it. The fifth and sixth pixels horizontally neighboring the first horizontal line of the display panel PNL with the fifth vertical gate line VG5 therebetween are of the first polarity supplied through the third vertical data line VD3. Data voltage is continuously charged. After the sixth pixel charges the data voltage (+B) of the first polarity through the sixth TFT (T6), the fifth pixel receives the data voltage (+G) of the first polarity through the fifth TFT (T5). Charge. The seventh and eighth pixels horizontally neighboring the first horizontal line of the display panel PNL with the first vertical common line VC therebetween are of the second polarity supplied through the fourth vertical data line VD4. The data voltage is continuously charged. The seventh pixel charges the data voltage (-R) of the second polarity through the seventh TFT (T7), and then the eighth pixel receives the data voltage (-G) of the second polarity through the eighth TFT (T8). Charge it.

표시패널(PNL)의 제2 수평 라인에서 제1 수직 게이트 라인(VG1)을 사이에 두고 수평으로 이웃한 제9 및 제10 픽셀은 제2 수직 데이터 라인(VD2)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제9 픽셀이 제9 TFT(T9)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제10 픽셀이 제10 TFT(T10)를 통해 제2 극성의 데이터전압(-G)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제3 수직 게이트 라인(VG3)을 사이에 두고 수평으로 이웃한 제11 및 제12 픽셀은 제3 수직 데이터 라인(VD3)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제12 픽셀이 제12 TFT(T12)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제11 픽셀이 제11 TFT(T11)를 통해 제1 극성의 데이터전압(+B)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제5 수직 게이트 라인(VG5)을 사이에 두고 수평으로 이웃한 제13 및 제14 픽셀은 제4 수직 데이터 라인(VD4)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제14 픽셀이 제14 TFT(T14)를 통해 제2 극성의 데이터전압(-B)을 충전한 다음, 제13 픽셀이 제13 TFT(T13)를 통해 제2 극성의 데이터전압(-G)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제1 수직 공통 라인(VC)을 사이에 두고 수평으로 이웃한 제15 및 제16 픽셀은 제5 수직 데이터 라인(VD5)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제15 픽셀이 제15 TFT(T15)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제16 픽셀이 제16 TFT(T16)를 통해 제1 극성의 데이터전압(+G)을 충전한다.The ninth and tenth pixels horizontally neighboring the second horizontal line of the display panel PNL with the first vertical gate line VG1 therebetween are of the second polarity supplied through the second vertical data line VD2. Data voltage is continuously charged. The ninth pixel charges the data voltage (-R) of the second polarity through the ninth TFT (T9), and then the tenth pixel receives the data voltage (-G) of the second polarity through the tenth TFT (T10). Charge it. The 11th and 12th pixels horizontally neighboring the second horizontal line of the display panel PNL with the third vertical gate line VG3 therebetween are of the first polarity supplied through the third vertical data line VD3. Data voltage is continuously charged. The 12th pixel charges the data voltage (+R) of the first polarity through the 12th TFT (T12), and then the 11th pixel receives the data voltage (+B) of the first polarity through the 11th TFT (T11). Charge it. The 13th and 14th pixels horizontally adjacent to each other with the fifth vertical gate line VG5 interposed between the second horizontal line of the display panel PNL are of the second polarity supplied through the fourth vertical data line VD4. Data voltage is continuously charged. The 14th pixel charges the data voltage (-B) of the second polarity through the 14th TFT (T14), and then the 13th pixel receives the data voltage (-G) of the second polarity through the 13th TFT (T13). Charge. The 15th and 16th pixels horizontally neighboring the second horizontal line of the display panel PNL with the first vertical common line VC therebetween are of the first polarity supplied through the fifth vertical data line VD5. Data voltage is continuously charged. The 15th pixel charges the data voltage (+R) of the first polarity through the 15th TFT (T15), and then the 16th pixel receives the data voltage (+G) of the first polarity through the 16th TFT (T16). Charge it.

도 16은 픽셀 어레이의 단면 구조를 보여 주는 단면도이다. 도 17은 도 4에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 GIP CLK 배선 영역의 단면 구조를 보여 주는 단면도이다. 도 16은 FFS 모드의 TFT 어레이 기판 구조를 예시하였으나, 본 발명의 액정표시장치는 도 1과 같이 어떠한 액정 모드로도 구현 가능하므로 FFS 모드에 한정되지 않는다는 것에 주의하여야 한다. 16 is a cross-sectional view showing a cross-sectional structure of a pixel array. FIG. 17 is a cross-sectional view showing the cross-sectional structure of the GIP CLK wiring region by cutting along the line “I-I” in FIG. 4. 16 illustrates the structure of the TFT array substrate in the FFS mode, it should be noted that the liquid crystal display device of the present invention is not limited to the FFS mode since it can be implemented in any liquid crystal mode as shown in FIG. 1.

도 16을 참조하면, 기판(SUBS) 상에 게이트 금속 패턴들(GM)이 형성된다. 게이트 금속 패턴들(GM)은 수평 게이트라인들(HG), 게이트 패드들(GPAD), 데이터 패드들(DPAD), 및 클럭신호 배선들(도 4의 11a 및 11b)을 포함한다. 게이트 금속 패턴들(GM)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속 또는 Cu/MoTi의 이중 금속층일 수 있다. 게이트 패드들(GPAD)은 콘택홀들을 통해 수직 게이트 라인들(VG)에 1:1로 연결되고 게이트 시프트 레지스터(GIP S/R)의 출력 단자에 1:1로 연결된다. 데이터 패드들(GPAD)은 콘택홀들을 통해 수직 데이터 라인들(VD)에 1:1로 연결되고 소스 드라이브 IC(SIC)의 출력 단자들에 1:1로 연결된다.Referring to FIG. 16, gate metal patterns GM are formed on the substrate SUBS. The gate metal patterns GM include horizontal gate lines HG, gate pads GPAD, data pads DPAD, and clock signal lines (11a and 11b of FIG. 4 ). The gate metal patterns GM may be at least one of copper (Cu), aluminum (Al), and molybdenum (Mo), or a double metal layer of Cu/MoTi. The gate pads GPAD are connected 1:1 to the vertical gate lines VG through contact holes and 1:1 connected to the output terminal of the gate shift register GIP S/R. The data pads GPAD are connected 1:1 to the vertical data lines VD through contact holes and 1:1 to the output terminals of the source drive IC SIC.

게이트 금속 패턴들(GM) 위에는 게이트 절연막(GI)이 덮여지고, 게이트 절연막(GI) 위에 반도체 액티브 패턴(ACT)이 형성되고, 반도체 액티브 패턴(ACT) 위에 소스-드레인 금속 패턴들(SDM)이 형성된다. 반도체 액티브 패턴(ACT)과 소스-드레인 금속 패턴들(SDM)은 동시에 패터닝되어 같은 형태로 적층된다. 소스-드레인 금속 패턴들(SDM)은 수직 데이터 라인들(VD), 수직 게이트 라인들(VG), 수직 공통 라인들(VC)을 포함한다. 소스-드레인 금속 패턴들(SDM)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속으로 형성될 수 있다.The gate insulating layer GI is covered on the gate metal patterns GM, the semiconductor active pattern ACT is formed on the gate insulating layer GI, and source-drain metal patterns SDM are formed on the semiconductor active pattern ACT. Is formed. The semiconductor active pattern ACT and the source-drain metal patterns SDM are simultaneously patterned and stacked in the same shape. The source-drain metal patterns SDM include vertical data lines VD, vertical gate lines VG, and vertical common lines VC. The source-drain metal patterns SDM may be formed of one or more metals of copper (Cu), aluminum (Al), and molybdenum (Mo).

제1 패시베이션층(passivation, PAS1)은 소스-드레인 금속 패턴들(SDM)을 덮도록 게이트 절연막(GI) 상에 형성되고, 제1 패시베이션층(PAS1) 상에는 두꺼운 유기 보호층(PAC)이 형성된다. 제1 패시베이션층(PAS1)은 질화 실리콘(SiNx)과 같은 무기 절연막으로 형성될 수 있다. 유기 보호층(PAC)은 포토 아크릴(Photo-acryl)로 형성될 수 있다. 제1 패시베이션층(PAS1)은 유기 보호막(PAC)과 반도체 액티브 패턴이 직접 접촉할 때 누설 전류가 발생하므로 그들 사이에 형성되어 누설 전류를 차단한다. 유기 보호막(PAC) 위에 투명 전극 패턴들이 형성된다. 투명 전극 패턴들은 ITO(Indium Tin Oxide)와 같은 투명 전도성 물질로 형성되며, 공통전극(COM(ITO))과 도시하지 않은 링크 패턴을 포함한다. 공통전극(COM(ITO))은 유기 보호막(PAC)과 제1 패시베이션층(PAS1)을 관통하여 수직 공통 라인(VC)을 노출하는 콘택홀을 통해 수직 공통 라인(VC)과 연결된다. 공통전극(COM(ITO))은 픽셀 전극들(PIX(ITO))과 프린지 필드를 형성한다. 링크 패턴은 유기 보호막(PAC)과 제1 패시베이션층(PAS1)을 관통하여 수직 게이트 라인(VG3)을 노출하는 콘택홀과, 유기 보호막(PAC)과 제1 패시베이션층(PAS1) 및 게이트 절연막(GI)을 관통하여 수평 게이트 라인(HG)을 노출하는 콘택홀을 통해 수직 게이트 라인(VG)과 수평 게이트 라인(HG)을 연결한다. 투명 전극 패턴들 위에는 제2 패시베이션층(PAS2)이 형성되고, 그 위에 투명 전극 패턴들로 픽셀 전극들(PIX(ITO))이 형성된다. 제2 패시베이션층(PAS2)은 질화 실리콘(SiNx)과 같은 무기 절연막으로 형성될 수 있다. The first passivation layer (passivation, PAS1) is formed on the gate insulating layer GI to cover the source-drain metal patterns SDM, and the thick organic protective layer PAC is formed on the first passivation layer PAS1. . The first passivation layer PAS1 may be formed of an inorganic insulating film such as silicon nitride (SiNx). The organic protective layer (PAC) may be formed of photo-acryl. The first passivation layer PAS1 forms a leakage current when the organic passivation layer PAC and the semiconductor active pattern are in direct contact, and is formed therebetween to block the leakage current. Transparent electrode patterns are formed on the organic passivation layer (PAC). The transparent electrode patterns are formed of a transparent conductive material such as ITO (Indium Tin Oxide), and include a common electrode (COM(ITO)) and a link pattern (not shown). The common electrode COM(ITO) is connected to the vertical common line VC through a contact hole through the organic passivation layer PAC and the first passivation layer PAS1 to expose the vertical common line VC. The common electrode COM(ITO) forms a fringe field with the pixel electrodes PIX(ITO). The link pattern includes a contact hole that penetrates the organic passivation layer (PAC) and the first passivation layer (PAS1) to expose the vertical gate line (VG3), the organic passivation layer (PAC), the first passivation layer (PAS1), and the gate insulating layer (GI) ) To connect the vertical gate line VG and the horizontal gate line HG through a contact hole exposing the horizontal gate line HG. The second passivation layer PAS2 is formed on the transparent electrode patterns, and the pixel electrodes PIX(ITO) are formed on the transparent electrode patterns. The second passivation layer PAS2 may be formed of an inorganic insulating film such as silicon nitride (SiNx).

도 4에서 쇼팅바(SB)는 투명 전극 패턴(ITO(SB))으로 형성될 수 있다. 쇼팅바(SB)는 검사 공정 이후에 스크라이빙 라인(SL)을 따라 분리되고 아무런 신호가 인가되지 않으므로 클럭 신호 배선들이나 데이터전압에 영향을 주지 않는다. 더욱이 쇼팅바(SB)는 유전율(ε)이 작고 두꺼운 유기 보호막(PAC)을 사이에 두고 클럭 신호 배선들(11a, 11b)과 중첩되므로 그 클럭 신호 배선들(11a, 11b)에 영향을 주지 않는다. 도 4에서, 쇼팅바(SB)는 생략될 수 있다. In FIG. 4, the shorting bar SB may be formed of a transparent electrode pattern (ITO(SB)). The shorting bar SB is separated along the scribing line SL after the inspection process and no signal is applied, so it does not affect the clock signal wires or data voltage. Moreover, the shorting bar SB has a small dielectric constant ε and overlaps the clock signal wires 11a and 11b with a thick organic passivation layer PAC interposed therebetween, and thus does not affect the clock signal wires 11a and 11b. . In FIG. 4, the shorting bar SB may be omitted.

도 18 및 도 19는 도 2에서 표시패널(PNL)의 A 부분의 다른 실시예를 보여 주는 평면도들이다. 도 20은 도 18 및 도 19에 도시된 A 부분의 종단면 구조를 보여 주는 단면도이다. 18 and 19 are plan views illustrating another embodiment of part A of the display panel PNL in FIG. 2. 20 is a cross-sectional view showing a longitudinal sectional structure of part A shown in FIGS. 18 and 19.

도 18 내지 도 20을 참조하면, 표시패널(PNL)의 상단 또는 하단 베젤은 GIP CLK 배선 영역(10), DATA PAD & LINK 영역(12), 및 GIP S/R 영역(14)을 포함한다. 18 to 20, the upper or lower bezel of the display panel PNL includes a GIP CLK wiring area 10, a DATA PAD & LINK area 12, and a GIP S/R area 14.

GIP CLK 배선 영역(10)은 표시패널(PNL)의 상단 또는 끝단과 가까운 영역이다. GIP CLK 배선 영역(10)에는 클럭 버스 라인들(11a)과, 클럭 버스 라인들(11a)로부터 분기된 클럭 링크들(11b)이 형성된다. 클럭 버스 라인들(11a)에는 게이트 시프트 레지스터(GIR S/R)의 동작에 필요한 클럭신호들(CLK1~CLK6)이 공급된다. 클럭 버스 라인들(11a)은 표시패널(PNL)의 기판 상단 또는 하단의 끝단에서 수평 방향(도 1에서 x축 방향)을 따라 길게 형성된다. 클럭 링크들(11b)은 클럭 버스 라인들(11a)로부터 수직 방향(도 1에서 y축 방향)으로 분기하여 클럭 버스 라인들(11a)을 게이트 시프트 레지스터(GIP S/R)의 클럭 입력 단자들에 연결한다.The GIP CLK wiring area 10 is an area close to the top or end of the display panel PNL. Clock bus lines 11a and clock links 11b branched from the clock bus lines 11a are formed in the GIP CLK wiring region 10. Clock signals CLK1 to CLK6 necessary for the operation of the gate shift register GIR S/R are supplied to the clock bus lines 11a. The clock bus lines 11a are formed long along a horizontal direction (in the x-axis direction in FIG. 1) at the ends of the upper or lower substrates of the display panel PNL. The clock links 11b branch from the clock bus lines 11a in a vertical direction (in the y-axis direction in FIG. 1) to clock clock lines 11a clock input terminals of the gate shift register (GIP S/R). Connect to.

GIP S/R 영역(14)은 GIP CLK 배선 영역(10)과 DATA PAD & LINK 영역(12) 사이에 위치한다. GIP S/R 영역(14)에는 게이트 시프트 레지스터(GIP S/R)이 형성된다.The GIP S/R area 14 is located between the GIP CLK wiring area 10 and the DATA PAD & LINK area 12. In the GIP S/R area 14, a gate shift register (GIP S/R) is formed.

DATA PAD & LINK 영역(12)은 GIP S/R 영역(14)과 액티브 영역(A/A) 사이에 위치한다. DATA PAD & LINK 영역(12)에는 데이터 패드들(DPAD)이 형성되고 또한, 데이터 패드(DPAD)들과 수직 데이터 라인들(VD) 사이에 연결된 데이터 링크들(DLINK)이 형성된다. The DATA PAD & LINK area 12 is located between the GIP S/R area 14 and the active area (A/A). Data pads DPAD are formed in the DATA PAD & LINK area 12, and data links DLINK connected between the data pads DPAD and vertical data lines VD are formed.

도 18 내지 도 20의 실시예는 표시패널(PNL)의 좌우 베젤을 최소화할 수 있게 하고, 클럭신호 배선들(11a, 11b)을 데이터 링크들(DLINK) 및 수직 데이터 라인들(VD)과 분리시킴으로써 클럭신호로 인한 데이터 전압의 왜곡을 방지할 수 있다. 18 to 20 can minimize left and right bezels of the display panel PNL and separate clock signal lines 11a and 11b from data links DLINK and vertical data lines VD. By doing so, distortion of the data voltage due to the clock signal can be prevented.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the contents described in the detailed description, but should be defined by the claims.

PNL : 표시패널 10 : GIP CLK 배선 영역
12 : DATA PAD & LINK 영역 14 : GIP S/R 영역
VD : 수직 데이터 라인 VG : 수직 게이트 라인
VC : 수직 공통 라인 HG : 수평 게이트 라인PNL: Display panel 10: GIP CLK wiring area
12: DATA PAD & LINK area 14: GIP S/R area
VD: Vertical data line VG: Vertical gate line
VC: vertical common line HG: horizontal gate line

Claims (14)

삭제delete 삭제delete 삭제delete 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널;
상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및
상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로는,
스타트 신호와 클럭신호를 입력 받아 게이트펄스를 발생하고 상기 클럭신호에 응답하여 상기 게이트펄스를 시프트시키는 게이트 시프트 레지스터를 포함하며,
상기 게이트 구동회로에 상기 클럭신호를 공급하기 위한 클럭 배선이 상기 표시패널의 기판 상에 형성되고,
상기 표시패널의 상단 또는 하단 베젤은 클럭 배선 영역, 데이터 패드 및 링크 영역, 및 게이트 시프트 레지스터 영역을 포함하고,
상기 클럭 배선 영역은 상기 표시패널의 상단 또는 끝단과 가까운 영역에 위치하고 상기 클럭 배선들을 포함하고,
상기 데이터 패드 및 링크 영역은 상기 클럭 배선 영역과 상기 게이트 시프트 레지스터 영역 사이에서 상기 수직 데이터 라인들에 연결된 데이터 링크와 데이터 패드를 포함하고,
상기 게이트 시프트 레지스터 영역은 상기 데이터 패드 및 링크 영역과 상기 픽셀 어레이 사이에 형성된 상기 게이트 시프트 레지스터를 포함하고,
상기 클럭 배선들은 상기 데이터 패드 및 링크 영역을 가로 질러 상기 게이트 시프트 레지스터에 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.A display panel including vertical data lines, vertical gate lines, and horizontal gate lines connected to the vertical gate lines, and including a pixel array in which pixels are arranged in a matrix;
A data driving circuit that supplies a data voltage to the vertical data lines; And
And a gate driving circuit formed directly on the substrate of the display panel to supply gate pulses to the vertical gate lines,
The gate driving circuit,
It includes a gate shift register that receives a start signal and a clock signal to generate a gate pulse and shifts the gate pulse in response to the clock signal.
Clock wiring for supplying the clock signal to the gate driving circuit is formed on the substrate of the display panel,
The upper or lower bezel of the display panel includes a clock wiring area, a data pad and link area, and a gate shift register area,
The clock wiring area is located in a region close to the top or end of the display panel and includes the clock wiring,
The data pad and link area include a data link and a data pad connected to the vertical data lines between the clock wiring area and the gate shift register area,
The gate shift register area includes the gate shift register formed between the data pad and link area and the pixel array,
The clock wires are connected to the gate shift register across the data pad and the link area, and a display device having a narrow bezel. 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널;
상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및
상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로는,
스타트 신호와 클럭신호를 입력 받아 게이트펄스를 발생하고 상기 클럭신호에 응답하여 상기 게이트펄스를 시프트시키는 게이트 시프트 레지스터를 포함하며,
상기 게이트 구동회로에 상기 클럭신호를 공급하기 위한 클럭 배선이 상기 표시패널의 기판 상에 형성되고,
상기 표시패널의 상단 또는 하단 베젤은 클럭 배선 영역, 데이터 패드 및 링크 영역, 및 게이트 시프트 레지스터 영역을 포함하고,
상기 클럭 배선 영역은 상기 표시패널의 상단 또는 끝단과 가까운 영역에 위치하고 상기 클럭 배선들을 포함하고,
상기 게이트 시프트 레지스터 영역은 상기 클럭 배선 영역과 상기 데이터 패드 및 링크 영역 사이에 형성된 상기 게이트 시프트 레지스터를 포함하고,
상기 데이터 패드 및 링크 영역은 상기 게이트 시프트 레지스터 영역과 상기 픽셀 어레이 사이에서 상기 수직 데이터 라인들에 연결된 데이터 링크와 데이터 패드를 포함하고,
상기 클럭 배선들은 상기 게이트 시프트 레지스터에 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.A display panel including vertical data lines, vertical gate lines, and horizontal gate lines connected to the vertical gate lines, and including a pixel array in which pixels are arranged in a matrix;
A data driving circuit that supplies a data voltage to the vertical data lines; And
And a gate driving circuit formed directly on the substrate of the display panel to supply gate pulses to the vertical gate lines,
The gate driving circuit,
And a gate shift register that receives a start signal and a clock signal to generate a gate pulse and shifts the gate pulse in response to the clock signal,
Clock wiring for supplying the clock signal to the gate driving circuit is formed on the substrate of the display panel,
The upper or lower bezel of the display panel includes a clock wiring area, a data pad and link area, and a gate shift register area,
The clock wiring area is located in a region close to the top or end of the display panel and includes the clock wiring,
The gate shift register area includes the gate shift register formed between the clock wiring area and the data pad and link area,
The data pad and link area includes a data link and a data pad connected to the vertical data lines between the gate shift register area and the pixel array,
The clock wiring is a display device having a narrow bezel, characterized in that connected to the gate shift register. 제 4 항 또는 제 5 항에 있어서,
상기 데이터 구동회로는
상기 데이터 전압을 출력하는 소스 드라이브 IC(Integrated Circuit); 및
상기 소스 드라이브 IC가 실장된 COF(Chip on film)을 포함하고,
상기 COF의 출력 단자들은 상기 표시패널의 상단 또는 하단 베젤에서 상기 데이터 패드 및 링크 영역에 접합되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 4 or 5,
The data driving circuit
A source drive IC (Integrated Circuit) for outputting the data voltage; And
The source drive IC includes a COF (Chip on film) mounted,
A display device having a narrow bezel, wherein the output terminals of the COF are bonded to the data pad and the link region at the upper or lower bezel of the display panel. 제 4 항 또는 제 5 항에 있어서,
상기 데이터 구동회로는
상기 데이터 전압을 출력하는 소스 드라이브 IC(Integrated Circuit)를 포함하고,
상기 소스 드라이브 IC는 상기 표시패널의 상단 또는 하단 베젤에서 기판 상에 직접 접착되고,
상기 소스 드라이브 IC의 출력 단자들은 상기 표시패널의 상단 또는 하단 베젤에서 상기 데이터 패드 및 링크 영역에 접착되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 4 or 5,
The data driving circuit
And a source drive IC (Integrated Circuit) for outputting the data voltage,
The source drive IC is directly adhered to the substrate at the top or bottom bezel of the display panel,
A display device having a narrow bezel, wherein the output terminals of the source drive IC are adhered to the data pad and the link area at the upper or lower bezel of the display panel. 제 4 항 또는 제 5 항에 있어서,
상기 클럭 배선들은,
상기 클럭신호가 공급되는 수평 방향의 클럭 버스 라인들과, 상기 클럭 버스 라인들로부터 수직으로 분기된 클럭 링크들을 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
The method of claim 4 or 5,
The clock wiring,
A display device having a narrow bezel comprising clock bus lines in a horizontal direction to which the clock signal is supplied and clock links branched vertically from the clock bus lines.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881488B2 (en) 2020-09-10 2024-01-23 Samsung Display Co., Ltd. Display panel
KR20240030093A (en) 2022-08-29 2024-03-07 주식회사 중우나라 Display module for tiling

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106155405B (en) * 2015-04-28 2024-04-26 安徽精卓光显技术有限责任公司 Flexible circuit board and electronic equipment using same
KR102461392B1 (en) 2017-10-26 2022-10-31 엘지디스플레이 주식회사 OLED display Panel and OLED display device
KR102573291B1 (en) * 2017-12-29 2023-08-30 엘지디스플레이 주식회사 Light emitting display device
KR102520698B1 (en) * 2018-11-23 2023-04-11 엘지디스플레이 주식회사 Organic Light Emitting Diode display panel
CN116153232B (en) * 2023-04-18 2023-07-11 惠科股份有限公司 Gamma voltage compensation circuit, compensation method and display device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010072363A (en) * 2008-09-18 2010-04-02 Toshiba Mobile Display Co Ltd Liquid crystal display device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721943B1 (en) * 2005-08-12 2007-05-25 삼성에스디아이 주식회사 Organic Electro Luminescence Display Device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010072363A (en) * 2008-09-18 2010-04-02 Toshiba Mobile Display Co Ltd Liquid crystal display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881488B2 (en) 2020-09-10 2024-01-23 Samsung Display Co., Ltd. Display panel
KR20240030093A (en) 2022-08-29 2024-03-07 주식회사 중우나라 Display module for tiling

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