KR20070074176A - 액정표시장치 - Google Patents

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Abstract

고해상도 모델인 VGA급의 트리플 게이트 방식 액정표시장치에서도 충분한 데이터 충전율을 확보하기 위한 액정표시장치가 개시된다. 표시패널은 복수의 화소부가 정의된 표시영역과 표시 영역을 둘러싸는 비표시 영역으로 이루어진다. 제1 게이트 회로부는 제1 및 제5 클럭신호에 기초하여 제1 홀수번째 게이트 배선들에 게이트 신호를 출력하고, 제2 게이트 회로부는 제2 및 제6 클럭신호에 기초하여 제2 홀수번째 게이트 배선들에 게이트 신호를 출력한다. 제3 게이트 회로부는 제3 및 제7 클럭신호에 기초하여 제1 짝수번째 게이트 배선들에 게이트 신호를 출력하고, 제4 게이트 회로부는 제4 및 제8 클럭신호에 기초하여 제2 짝수번째 게이트 배선들에 게이트 신호를 출력한다. 데이터 구동부는 게이트 신호에 동기하여 데이터 배선들에 라인 데이터를 출력한다. 이에 따라, 게이트 신호를 출력하기 위한 게이트 회로부를 4개 영역으로 구분하여 교차 구동함으로써, 충분한 게이트 신호의 펄스 폭을 확보하여 데이터 충전율을 향상시킬 수 있다.
게이트 회로, 쉬프트 레지스터, 클럭신호

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도이다..
도 2는 도 1에 도시된 구동부를 설명하기 위한 구성 블록도이다..
도 3은 도 1에 도시된 제1 게이트 회로부에 대한 구성 블록도이다.
도 4는 도 1에 도시된 제2 게이트 회로부에 대한 구성 블록도이다.
도 5는 도 1에 도시된 제3 게이트 회로부에 대한 구성 블록도이다.
도 6은 도 1에 도시된 제4 게이트 회로부에 대한 구성 블록도이다.
도 7은 도 1에 도시된 액정표시장치의 동작을 설명하기 위한 입출력 신호 파형도들이다.
<도면의 주요부분에 대한 부호의 설명>
GL1 ~GL4n: 게이트 배선 DL1 ~ DLm: 데이터 배선
PA1:제1 비표시 영역 PA2: 제2 비표시 영역
PA3: 제3 비표시 영역 TFT: 박막트랜지스터
CLC: 액정 커패시터 VCOM: 공통전압
100: 표시 패널 110: 제1 기판
120: 제2 기판 210: 구동부
220: 제1 게이트 회로부 230: 제2 게이트 회로부
240: 제3 게이트 회로부 250: 제4 게이트 회로부
300: 연성인쇄회로기판
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 데이터 충전율을 향상시키기 위한 액정표시장치에 관한 것이다.
일반적으로 액정표시장치는 액정을 사이에 두고 대향하는 제1 기판 및 제2 기판으로 구성되는 표시 패널과, 표시 패널을 구동하기 위한 구동회로부를 포함한다. 표시 패널은 게이트 배선들과 데이터 배선들이 교차 형성되어 정의된 다수의 화소부들이 구성되어 영상이 디스플레이 되는 표시 영역과, 표시영역을 둘러싸는 비표시 영역으로 이루어진다.
구동회로부는 게이트 배선들에 순차적으로 게이트 신호를 공급하는 게이트 구동회로아, 데이터 배선들에 영상 데이터 신호를 공급하는 데이터 구동회로를 포함하며, 게이트 구동회로는 표시 패널의 비표시 영역에 실장된다.
최근 액정표시장치는 점차 고해상도 및 대형화되는 추세이다. 이로 인해서 패널의 로드가 커져 RC 딜레이는 증가하는 반면에 게이트 배선의 수는 증가하여 게이트 신호의 펄스폭이 짧아지고 있다. 따라서 게이트 신호의 펄스폭이이 짧아짐에 따라서 데이터 전압을 충전하기 위한 충전시간이 상대적으로 짧아짐에 따라서 데이터 전압의 충전율이 저하되는 문제점이 발생한다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 신호의 펄스폭을 충분히 확보하기 위한 액정표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 액정표시장치는 표시 패널, 제1 게이트 회로부, 제2 게이트 회로부, 제3 게이트 회로부, 제4 게이트 회로부를 포함한다. 상기 표시 패널은 4n개의 게이트 배선들과 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부들이 형성된 표시영역과, 상기 표시 영역을 둘러싸는 비표시 영역으로 이루어진다. 상기 제1 게이트 회로부는 제및 제5 클럭신호에 기초하여 1번째 내지 2n번째 게이트 배선 중에서 제1 홀수번째 게이트 배선에 게이트 신호를 출력한다. 상기 제2 게이트 회로부는 제2 및 제6 클럭신호에 기초하여 2n+1번째 내지 4n번째 게이트 배선 중에서 제2 홀수번째 게이트 배선에 게이트 신호를 출력한다. 상기 제3 게이트 회로부는 제3 및 네7 클럭신호에 기초하여 상기 1번째 내지 2n번째 게이트 배선 중에서 제1 짝수번째 게이트 배선에 게이트 신호를 출력한다. 상기 제4 게이트 회로부는 제4 및 제8 클럭신호에 기초하여 상기 2n+1번째 내지 4n번째 게이트 배선 중에서 제2 짝수번째 게이트 배선에 게이트 신호를 출력한다.
이러한 액정표시장치에 의하면, 충전율을 향상시키기 위한 충분한 게이트 신호의 펄스 폭을 확보할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도이고, 도 2는 도 1에 도시된 구동부를 설명하기 위한 구성 블록도이다.
도시된 바와 같이, 본 발명에 따른 액정표시장치는 표시 패널(100), 구동회로부 및 연성인쇄회로기판(300)을 포함하며, 연성인쇄회로기판(Flexible printed circuit board; 이하 FPC라 함)은 외부의 시스템과 구동회로부를 전기적으로 연결한다.
표시 패널(100)은 제1 기판 및 제2 기판(110, 120)과 두 기판(110, 120) 사이에 개재된 액정층(미도시)으로 구성되고, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(PA1, PA2, PA3)으로 구분된다.
제1 기판(110)의 표시 영역(DA)에는 교차 형성되는 복수의 게이트 배선 및 데이터 배선(GL1~GLn, DL1~DLm)에 의해 매트릭스 형태의 화소부들이 정의되고, 각 화소부마다 스위칭 소자인 박막트랜지스터(TFT)와 제1 전계생성전극인 화소전극(미도시)을 구비하며, 비표시 영역(PA1, PA2, PA3)에는 구동회로부가 형성된다. 이 때, 화소전극(미도시)은 박막트랜지스터(TFT)에 전기적으로 연결된다.
제2 기판(120)에는 제1 기판(110)의 화소부들에 대응하여 컬러필터(미도시)들이 형성되고, 화소전극에 대향하는 공통전극(미도시)이 형성된다. 여기서 공통전극은 화소전극 및 두 전극 사이의 액정층과 함께 화소부에 형성되는 액정 커패시터(CLC)로 정의된다.
비표시 영역(PA1, PA2, PA3)에 형성되는 구동회로부는 구동부(210), 제1, 제2, 제3, 제4 게이트 회로부(220, 230, 240, 250)를 포함한다. 구동부(210)는 단일 칩 형태로 제3 비표시 영역(PA3)에 실장되며, 연성인쇄회로기판(300)을 통해 외부 시스템으로부터 영상 데이터(210a)와 동기신호들(210b)을 입력받는다.
구동부(210)는 제어부(212), 전압발생부(213), 제1 게이트 제어부(214), 제2 게이트 제어부(215), 제3 게이트 제어부(216), 제4 게이트 제어부(217) 및 데이터 구동부(218)를 포함한다.
제어부(210)는 외부 시스템으로부터 수직 및 수평 동기신호, 메인 클럭신호, 데이터 인에이블 신호 등의 동기신호들(210b)과 영상 데이터(210a)를 입력받아, 동기신호들(210b)을 기초로 하여 제1 내지 제4 게이트 제어부(214, 215, 216, 217)와 데이터 구동부(218)에 제어신호들을 공급하며, 영상 데이터를 데이터 구동부(218)에서 처리 가능한 데이터로 변환하여 공급한다.
여기서, 제1 게이트 제어부(214)로 공급되는 제1 게이트 제어신호들(212b)은 제1 수직개시신호(STV1), 제1 클럭신호(CLK1), 제5 클럭신호(CLK5)를 포함하고, 제2 게이트 제어부(215)로 공급되는 제2 게이트 제어신호들(212c)은 제2 수직개시신호(STV2), 제2 클럭신호(CLK2), 제6 클럭신호(CLK6)를 포함하며, 제3 게이트 제어부(216)로 공급되는 제3 게이트 제어신호들(212d)은 제3 수직개시신호(STV3), 제3 클럭신호(CLK3), 제7 클럭신호(CLK7)를 포함하고, 제4 게이트 제어부(217)로 공급되는 제4 게이트 제어신호들(212e)은 제4 수직개시신호(STV4), 제4 클럭신호(CLK4), 제8 클럭신호(CLK8)를 포함한다. 제어부(212)로부터 데이터 구동부(218)로 공급되는 데이터 제어신호들(212f)은 수평개시신호, 로드신호, 반전신호를 포함한다.
또한, 제어부(212)는 전압발생부(213)에 메인 클럭신호, 반전신호등의 제어신호들(212g)을 공급한다.
전압발생부는(213) 외부로부터 인가된 전원전압을 이용하여 각 부에서 필요로 하는 구동전압들을 생성하여 공급하며, 구동전압들은 제1 내지 제4 게이트 제어부(214, 215, 216, 217)에 공급되는 게이트 전압들(VDD, VSS)과, 데이터 구동부에 공급되는 감마기준전압들(VREF)과, 제2 기판(120)의 공통전극에 공급되는 공통전압(VCOM)을 포함한다.
제1 게이트 제어부(214)는 입력받은 제1 게이트 제어신호들(212b)과 게이트 전압들(VDD,VSS)을 제1 게이트 회로부(220)에 공급하고, 제2 게이트 제어부(215)는 입력받은 제2 게이트 제어신호들(212c)과 게이트 전압들(VDD, VSS)을 제2 게이트 회로부(230)에 공급하며, 제3 게이트 제어부(216)는 입력받은 제3 게이트 제어신호들(212d)과 게이트 전압들(VDD, VSS)을 제3 게이트 회로부(240)에 공급하고, 제4 게이트 제어부(217)는 입력받은 제4 게이트 제어신호들(212e)과 게이트 전압들(VDD, VSS)을 제4 게이트 회로부(250)에 공급한다.
데이터 구동부(218)는 입력받은 감마기준전압(VREF)에 기초하여 제어부(212)로부터 입력받은 영상 데이터(212a)를 아날로그 신호로 변환한 후, 데이터 제어신호들(212f)에 동기하여 데이터 배선(DL1~DLm)들에 공급한다.
한편, 제1 게이트 회로부(220)는 집적회로 형태로 제1 비표시 영역(PA1)에 형성되며, 구동부(210)로부터 공급되는 제1 수직개시신호(STV1), 제1 및 제5 클럭신호(CLK1, CLK5)를 포함하는 제1 게이트 제어신호들(212b)과 게이트 전압들(VDD, VSS)에 기초하여 1 ~ 2n번째 게이트 배선 중에서 제1 홀수번째 게이트 배선들에 순차적으로 게이트 신호를 출력한다.
제2 게이트 회로부(230)는 집적회로 형태로 제1 비표시 영역(PA1)에 형성되며, 구동부(210)로부터 공급되는 제2 수직개시신호(STV2), 제2 및 제6 클럭신호(CLK2, CLK6)를 포함하는 제2 게이트 제어신호들(212c)과 게이트 전압들(VDD, VSS)에 기초하여 2n+1 ~ 4n 번째 게이트 배선 중에서 제2 홀수번째 게이트 배선들에 순차적으로 게이트 신호를 출력한다.
제3 게이트 회로부(240)는 집적회로 형태로 제1 비표시 영역(PA1)과 표시영역(DA)을 사이에 두고 마주보는 제2 비표시 영역(PA2)에 형성되며, 구동부(210)로부터 공급되는 제3 수직개시신호(STV3), 제3 및 제7 클럭신호(CLK3, CLK7)를 포함하는 제3 게이트 제어신호들(212d)과 게이트 전압들(VDD, VSS)에 기초하여 1 ~ 2n번째 게이트 배선 중에서 제1 짝수번째 게이트 배선들에 순차적으로 게이트 신호를 출력한다.
제4 게이트 회로부(250)는 집적회로 형태로 제1 비표시 영역(PA1)과 표시영역(DA)을 사이에 두고 마주보는 제2 비표시 영역(PA2)에 형성되며, 구동부(210)로부터 공급되는 제4 수직개시신호(STV4), 제4 및 제8 클럭신호(CLK4, CLK8)를 포함하는 제4 게이트 제어신호들(212e)과 게이트 전압들(VDD, VSS)에 기초하여 2n+1 ~ 4n번째 게이트 배선 중에서 제2 짝수번째 게이트 배선들에 순차적으로 게이트 신호 를 출력한다.
도 3은 도 1에 도시된 제1 게이트 회로부에 대한 구성 블록도이고, 도 4는 도 1에 도시된 제2 게이트 회로부에 대한 구성 블록도이며, 도 5는 도 1에 도시된 제3 게이트 회로부에 대한 구성 블록도이고, 도 6은 도 1에 도시된 제4 게이트 회로부에 대한 구성 블록도이다.
도시한 바와 같이, 제1 게이트 회로부(220)는 서로 종속적으로 연결된 n+1 개의 오드 스테이지(Odd stage, SR1_O1 ~ SR1_On+1)로 이루어진 하나의 쉬프트 레지스터를 포함하며, n+1 개의 오드 스테이지는 n개의 구동 스테이지와 1개의 더미(dummy) 스테이지로 이루어진다.
여기서 각 오드 스테이지(SR1_O1 ~ SR1_On+1)는 입력단자(IN). 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT), 제2 출력단자(SOUT)를 포함하며, 홀수 번째 오드 스테이지의 클럭단자(CK)에는 제1 클럭신호(CLK1)가 공급되고, 짝수 번째 오드 스테이지의 클럭단자(CK)에는 제5 클럭신호(CLK5)가 공급된다.
각 오드 스테이지(SR1_O1 ~ SR1_On+1)의 제1 출력단자(GOUT)는 입력받은 제1 또는 제5 클럭신호(CLK1, CLK5)에 동기된 게이트 신호를 출력한다. 즉, 홀수 번째 오드 스테이지는 제1 클럭신호(CLK1)에 동기된 게이트 신호를 출력하고, 짝수 번째 오드 스테이지는 제5 클럭신호(CLK5)에 동기된 게이트 신호를 출력한다. 이 때, 더미 스테이지를 제외한 n개의 구동 스테이지의 제1 출력단자(GOUT)는 표시영역(DA)에 구비된 1 ~ 2n번째 게이트 배선(GL1 ~ GL2n) 중에서 제1 홀수번째 게이트 배선에 일대일 대응하여 연결된다.
따라서 n개의 구동 스테이지의 제1 출력단자(GOUT)로부터 출력된 게이트 신호는 1 ~ 2n번째 게이트 배선(GL1 ~ GL2n) 중에서 제1 홀수번째 게이트 배선에 순차적으로 인가된다. 한편, 더미 스테이지의 제1 출력단자(GOUT)는 대응하여 연결되는 게이트 배선(GL)이 존재하지 않기 때문에 플로팅 상태로 유지된다.
각 오드 스테이지(SR1_O1 ~ SR1_On+1)의 제2 출력단자(SOUT)는 입력받은 제1 또는 제5 클럭신호(CLK1, CLK5)를 스테이지 구동신호로 출력한다. 즉, 홀수 번째 오드 스테이지는 제1 클럭신호(CLK1)를 스테이지 구동신호로 출력하고, 짝수 번째 오드 스테이지는 제5 클럭신호(CLK5)를 스테이지 구동신호로 출력한다.
각 오드 스테이지(SR1_O1 ~ SR1_On+1)의 입력단자(IN)는 전단 오드 스테이지의 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신하고, 제어단자(CT)는 다음단 오드 스테이지의 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신한다.
이 때, 전단 오드 스테이지가 존재하지 않는 첫 번째 오드 스테이지(SR1_O1)의 입력단자(IN)에는 제1 수직개시신호(STV1)가 공급되며, 다음단 오드 스테이지가 존재하지 않는 더미 스테이지(SR1_On+1)의 제어단자(CT)에도 제1 수직개시신호(VST1)가 공급된다.
한편, 각 오드 스테이지(SR1_O1 ~ SR1_On+1)는 제1 전압단자 및 제2 전압단자 (VDD, VSS)를 더 포함하며, 제1 전압단자(VDD)에는 게이트 온전압이 공급되고, 제2 전압단자(VSS)에는 게이트 오프전압이 공급된다.
도 4에 도시된 바와 같이, 제2 게이트 회로부(230)는 서로 종속적으로 연결된 n+1개의 오드 스테이지(SR2_O1 ~ SR2_On+1)로 이루어진 하나의 쉬프트 레지스터를 포함하며, n+1개의 오드 스테이지는 n개의 구동 스테이지와 1개의 더미 스테이지로 이루어진다.
각 오드 스테이지(SR2_O1 ~ SR2_On+1)는 입력단자(IN), 클럭단자(CLK), 제어단자(ct), 제1 출력단자 및 제2 출력단자(SOUT)를 포함하며, 홀수 번째 오드 스테이지의 클럭단자(Cl)에는 제2 클럭신호(CLK2)가 공급되고, 짝수 번째 오드 스테이지의 클럭단자(CK)에는 제6 클럭신호(CLK6)가 공급된다.
각 오드 스테이지(SR2_O1 ~ SR2_On+1)의 제1 출력단자(GOUT)는 입력받은 제2 또는 제6 클럭신호(CLK2, CLK6)에 동기된 게이트 신호를 출력하며, 더미 스테이지를 제외한 n개의 구동 스테이지의 제1 출력단자(GOUT)는 표시영역(DA)에 구비된 2n+1 ~ 4n번째 게이트 배선 중에서 제2 홀수번째 게이트 배선에 일대일 대응하여 연결된다. 한편, 더미 스테이지의 제1 출력단자(SOUT)는 대응하여 연결되는 게이트 배선(GL)이 존재하지 않기 때문에 플로팅 상태로 유지된다.
각 오드 스테이지(SR2_O1 ~ SR2_On+1)의 제2 출력단자(SOUT)는 입력받은 제2 또는 제6 클럭신호(CLK2, CLK6)를 스테이지 구동신호로 출력한다. 오드 스테이지의 입력단자(IN)는 전단 오드 스테이지에서 출력되는 스테이지 구동신호를 수신하고, 제어단자(CT)는 다음단 오드 스테이지에서 출력되는 스테이지 구동신호를 수신한다. 이 때, 전단 오드 스테이지가 존재하지 않는 첫 번째 오드 스테이지(SR2_O1)의 입력단자(IN)와, 다음단 오드 스테이지가 존재하지 않는 더미 스테이지(SR2_On+1)의 제어단자(CT)는 제2 수직개시신호(STV2)가 공급된다.
한편, 각 오드 스테이지(SR2_O1 ~ SR2_On+1)는 제1 전압단자 및 제2 전압단자(VDD, VSS)를 더 포함하며, 제1 전압단자(VDD)에는 게이트 온전압이 공급되고, 제2 전압단자(VSS)에는 게이트 오프전압이 공급된다.
도 5에 도시된 바와 같이, 제3 게이트 회로부(240)는 서로 종속적으로 연결된 n+1 개의 이븐 스테이지(even stage, SR3_E1 ~ SR3_En+1)로 이루어진 하나의 쉬프트 레지스터를 포함하며, n+1개의 이븐 스테이지는 n개의 구동 스테이지와 1개의 더미 스테이지로 이루어진다.
각 이븐 스테이지(SR3_E1 ~ SR3_En+1)는 입력단자(IN). 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT), 제2 출력단자(SOUT)를 포함하며, 홀수 번째 이븐 스테이지의 클럭단자(CK)에는 제3 클럭신호(CLK3)가 공급되고, 짝수 번째 이븐 스테이지의 클럭단자(CK)에는 제7 클럭신호(CLK7)가 공급된다.
또한, 각 이븐 스테이지(SR3_E1 ~ SR3_En+1)의 제1 출력단자(GOUT)는 입력받은 제3 또는 제7 클럭신호(CLK3, CLK7)에 동기된 신호를 출력한다. 즉, 홀수 번째 이븐 스테이지는 제3 클럭신호(CLK3)에 동기된 게이트 신호를 출력하고, 짝수 번째 이븐 스테이지는 제7 클럭신호(CLK7)에 동기된 게이트 신호를 출력한다. 이 때, 더미 스테이지를 제외한 n 개의 구동 스테이지의 제1 출력단자(GOUT)는 표시영역(DA)에 구비된 1 ~ 2n번째 게이트 배선 중에서 제1 짝수번째 게이트 배선에 일대일 대응하여 연결된다.
따라서 n개의 구동 스테이지의 제1 출력단자(GOUT)로부터 출력된 게이트 신호는 1 ~ 2n번째 게이트 배선 중에서 제1 짝수번째 게이트 배선에 순차적으로 인가된다. 한편, 더미 스테이지(SR3_En+1)의 제1 출력단자(GOUT)는 대응하여 연결되는 게이트 배선(GL)이 존재하지 않기 때문에 플로팅 상태로 유지된다.
각 이븐 스테이지(SR3_E1 ~ SR3_En+1)의 제2 출력단자(SOUT)는 입력받은 제3 또는 제7 클럭신호(CLK3, CLK7)를 스테이지 구동신호로 출력한다. 즉, 홀수 번째 이븐 스테이지는 제3 클럭신호(CLK3)를, 짝수 번째 이븐 스테이지는 제7 클럭신호(CLK7)를 스테이지 구동신호로 출력한다.
각 이븐 스테이지(SR3_E1 ~ SR3_En+1)의 입력단자(IN)는 전단 스테이지로부터 출력된 스테이지 구동신호를 수신하고, 제어단자(CT)는 다음단 스테이지로부터 출력된 스테이지 구동신호를 수신한다.
이 때, 전단 이븐 스테이지가 존재하지 않는 첫 번째 이븐 스테이지(SR3_E1)의 입력단자(IN)와, 다음단 이븐 스테이지가 존재하지 않는 더미 스테이지(SR3_En+1)의 제어단자에는 제3 수직개시신호(STV3)가 공급된다.
한편, 각 이븐 스테이지(SR3_E1 ~ S3R_En+1)는 제1 전압단자 및 제2 전압단자를(VDD, VSS) 더 포함하며, 제1 전압단자(VDD)에는 게이트 온전압이 공급되고, 제2 전압단자(VSS) 에는 게이트 오프전압이 공급된다.
도 6에 도시된 바와 같이, 제4 게이트 회로부(250)는 서로 종속적으로 연결된 n+1개의 이븐 스테이지(SR4_E1 ~ SR4_En+1)로 이루어진 하나의 쉬프트 레지스터를 포함하며, n+1개의 이븐 스테이지는 n 개의 구동 스테이지와 1개의 더미 스테이지로 이루어진다.
각 이븐 스테이지(SR4_E1 ~ SR4_En+1)는 입력단자(IN), 클럭단자(CK), 제어단자(CT), 제1 출력단자 및 제2 출력단자(GOUT, SOUT)를 포함하며, 홀수 번째 이븐 스테이지의 클럭단자(CK)에는 제4 클럭신호(CLK4)가 공급되고, 짝수 번째 이븐 스테이지의 클럭단자(CK)에는 제8 클럭신호(CLK8)가 공급된다.
각 이븐 스테이지(SR4_E1 ~ SR4_En+1)의 제1 출력단자(GOUT)는 입력받은 제4 또는 제8 클럭신호(CLK4, CLK8)에 동기된 게이트 신호를 출력하며, 더미 스테이지를 제외한 n 개의 구동 스테이지의 제1 출력단자(GOUT)는 표시영역(DA)에 구비된 2n+1 ~ 4n번째 게이트 배선 중에서 제2 짝수번째 게이트 배선에 일대일 대응하여 연결된다. 한편, 더미 스테이지(SR4_En+1)의 제1 출력단자(GOUT)는 대응하여 연결되는 게이트 배선(GL)이 존재하지 않기 때문에 플로팅 상태로 유지된다.
각 이븐 스테이지(SR4_E1 ~ SR4_En+1)의 제2 출력단자(SOUT)는 입력받은 제4 또는 제8 클럭신호(CLK4, CLK8)를 스테이지 구동신호로 출력한다.
각 이븐 스테이지(SR4_E1 ~ SR4_En+1)의 입력단자(IN)는 전단 이븐 스테이지에서 출력되는 스테이지 구동신호를 수신하고, 제어단자(CT)는 다음단 이븐 스테이지에서 출력되는 스테이지 구동신호를 수신한다. 이 때, 전단 이븐 스테이지가 존재하지 않는 첫 번째 이븐 스테이지(SR4_E1)의 입력단자(IN)와, 다음단 이븐 스테이지가 존재하지 않는 더미 스테이지(SR4_En+1)의 제어단자(CT)는 제4 수직개시신호(STV4)가 공급된다.
한편, 각 이븐 스테이지(SR4_E1 ~ SR4_En+1)는 제1 전압단자 및 제2 전압단자(VDD, VSS)를 더 포함하며, 제1 전압단자(VDD)에는 게이트 온전압이 공급되고, 제2 전압단자(VSS)에는 게이트 오프전압이 공급된다.
도 7은 도 1에 도시된 액정표시장치의 동작을 설명하기 위한 입출력 신호 파형도이다.
도 1 내지 도 7를 참조하면, 제1 내지 제4 수직개시신호(STV1, STV2, STV3, STV4)는 4H 구간에 대응하는 펄스 폭을 가지며, 순차적으로 1H 만큼씩 지연되어 인가된다. 즉, 제2 수직개시신호(STV2)는 제1 수직개시신호보(STV1)다 1H 만큼 지연되어 인가되고, 제3 수직개시신호(STV3)는 제2 수직개시신호(STV2)보다 1H 만큼 지연되어 인가되며, 제4 수 직개시신호(STV4)는 제3 수직개시신호(STV3)보다 1H 만큼 지연되어 인가된다.
제1 내지 제8 클럭신호(CLK1 내지 CLK8)는 4H 구간에 대응하는 펄스 폭과 8H 구간에 대응하는 주기를 가진다. 제1 내지 제4 클럭신호(CLK1, CLK2, CLK3, CLK4)는 각각 제1 내지 제4 수직개시신호(STV1 STV2, STV3, TV4)에 동기하여 인가되며, 제5 내지 제8 클럭신호(CLK5, CLK6, CLK7, CLK8)는 각각 제1 내지 제4 클럭신호(CLK1, CLK2, CLK3, CLK4)와 위상이 반대이다. 즉, 제5 클럭신호(CLK5)는 제1 클럭신호(CLK1)와, 제6 클럭신호(CLK6)는 제2 클럭신호(CLK2)와, 제7 클럭신호(CLK7)는 제3 클럭신호(CLK3)와, 제8 클럭신호(CLK8)는 제4 클럭신호(CLK4)와 각각 위상이 반대이다. 따라서 제5 내지 제8 클럭신호(CLK5, CLK6, CLK7, CLK8)는 순차적으로 1H 만큼씩 지연되어 인가된다.
이러한 신호들을 입력받은 각 게이트 회로부(220, 230, 240, 250)는 대응하는 복수의 게이트 배선(GL)에 순차적으로 게이트 신호를 출력하며, 제1 내지 제4 게이트 회로부(220, 230, 240, 250)는 각각 제1 내지 제4 수직개시신호(STV1, STV2, STV3, STV4)에 동기하여 게이트 신호를 출력하기 시작한다. 즉, 제1, 제2, 제3, 제4 게이트 회로부(220, 230, 240, 250) 순으로 1H 만큼씩 지연되어 게이트 신호를 출력하기 시작한다. 또한, 제1 내지 제4 게이트 회로부(220, 230, 240, 250)는 서로 위상이 반대인 두 클럭신호에 동기하여 게이트 신호를 출력한다.
따라서 게이트 신호는 1, 2n+1, 2, 2n+2 …4n-1, 4n번째 게이트 배선 순으로 1H 만큼씩 지연되어 출력되며, 게이트 신호는 클럭신호에 대응하여 출력되므로 4H 구간에 대응하는 펄스 폭을 갖는다.
이러한 게이트 신호들에 동기하여 상기 데이터 구동부(218)는 1수평화소열에 대응하는 라인 데이터(D01)를 데이터 배선들에 출력하며, 구체적으로는 제n 게이트 신호의 후기 1H 구간동안 제n 수평화소열에 충전되는 제n 라인 데이터가 출력된다. 일예로 제1 게이트 신호의 후기 1H 구간동안 첫 번째 수평화소열의 라인 데이터가 출력된다.
이 때, 제1 게이트 신호(G1)와 초기 3H 구간이 중첩되는 제2n+1 게이트 신호(G2n+1)에 의해 제2n+1 수평화소열은 제1 라인 데이터로 프리차징 되어 충전율을 향상시키는 효과를 갖는다. 또한, 인버젼 방식에 무관하게 프리차징시에 동일극성의 데이터가 인가되므로 소비전력을 개선하는 효과를 가져온다.
한편, 언급한 바 있듯이 게이트 신호는 순차 구동하는 제1 내지 제4 게이트 회로부(220, 230, 240, 250)에 의해 1, 2n+1, 2, 2n+2 …4n-1, 4n번째 게이트 배선 순으로 인가되므로, 데이터 구동부(218)는 게이트 신호가 인가되는 순서에 동기하여 1, 2n+1, 2, 2n+2 …4n-1, 4n번째 수평화소열 순으로 영상 데이터를 출력한다.
이하, 본 발명에 따른 게이트 신호의 펄스 폭 증가효과를 다음의 표 1를 참조하여 설명한다.
표 1은 해상도별 게이트 신호의 펄스폭을 표시하였으며, 비교예의 게이트 신호 펄스 폭은 제1 및 제2 게이트 회로부를 구비하여 각각 홀수 번째 게이트 배선 및 짝수 번째 게이트 배선으로 게이트 신호를 인가하는 듀얼 게이트 회로부 방식의 액정표시장치이다.
해상도 비교예 게이트 신호 펄스폭 실시예 게이트 신호 펄스폭
WqVGA(480 ×272) Triple-gate 40.8 us 91.6 us
VGA(640 ×480) Triple-gate 23.0 us 46.0 us
XGA(1024 ×768) 43.6 us 87.2 us
UXGA(1600 ×1200) 27.6 us 55.2 us
표 1을 통해 알 수 있듯이, 본 발명의 실시예에 따른 액정표시장치는 비교예에 따른 듀얼 게이트 회로부를 포함하는 액정표시장치에 대하여 게이트 신호의 펄스 폭을 2배로 확보할 수 있다. 이로 인해서 고해상도 모델의 일예로 한 프레임 구간동안에 1920개의 게이트 배선이 순차적으로 구동하는 VGA급의 트리플 게이트(Triple-gate) 방식에서도 충분한 게이트 신호의 펄스 폭을 확보할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 1~2n 까지의 홀수 번째 게이트 신호들을 출력하는 제1 게이트 회로부, 2n+1~4n 까지의 홀수 번째 게이트 신호들을 출력하는 제2 게이트 회로부, 1~2n 까지의 짝수 번째 게이트 신호들을 출력하는 제3 게이트 회로부, 2n+1~4n 까지의 짝수 번째 게이트 신호들을 출력하는 제2 게이트 회로부를 구비한다. 이에 따라서 제1, 제2, 제3, 제4 게이트 회로부를 순차적으로 구동시킴으로써, 고해상도 액정표시장치(예컨대, VGA급의 트리플 게이트 방식)에서도 충분한 게이트 신호의 펄스 폭을 확보하여 데이터 충전율을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 4n개의 게이트 배선들과 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부들이 형성된 표시영역과, 상기 표시 영역을 둘러싸는 비표시 영역으로 이루어진 표시 패널;
    제1 및 제5 클럭신호에 기초하여 1번째 내지 2n번째 게이트 배선 중에서 제1 홀수번째 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부;
    제2 및 제6 클럭신호에 기초하여 2n+1번째 내지 4n번째 게이트 배선 중에서 제2 홀수번째 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부;
    제3 및 네7 클럭신호에 기초하여 상기 1번째 내지 2n번째 게이트 배선 중에서 제1 짝수번째 게이트 배선에 게이트 신호를 출력하는 제3 게이트 회로부; 및
    제4 및 제8 클럭신호에 기초하여 상기 2n+1번째 내지 4n번째 게이트 배선 중에서 제2 짝수번째 게이트 배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 제1 내지 제4 게이트 회로부는 종속적으로 연결된 복수의 스테이지로 구성되며, 각 스테이지는 입력단자, 제어단자, 클럭단자, 제1 및 제2 출력단자를 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서, 상기 제1 및 제2 게이트 회로부는 상기 비표시영역 중 제1 영역에 형성되고,
    상기 제3 및 제4 게이트 회로부는 상기 비표시 영역 중 상기 제1 영역과 마주하는 제2 영역에 형성되는 것을 특징으로 하는 액정표시장치.
  4. 제1항에 있어서, 상기 제1 내지 제4 게이트 회로부에는 1H 만큼씩 순차적으로 지연된 제1 내지 제4 수직개시신호가 각각 인가되는 것을 특징으로 하는 액정표시장치.
  5. 제4항에 있어서, 상기 제1 내지 제4 클럭신호는 각각 상기 제1 내지 제4 수직개시신호에 동기되어 인가되며,
    상기 제5 내지 제8 클럭신호는 상기 제1 내지 제4 클럭신호와 각각 위상이 반전된 것을 특징으로 하는 액정표시장치.
  6. 제4항에 있어서, 상기 제1 내지 제8 클럭신호는 4H 구간에 대응하는 펄스폭과, 8H 구간에 대응하는 주기를 갖는 것을 특징으로 하는 액정표시장치.
  7. 제1항에 있어서, 상기 게이트 배선들은 제1 홀수번째 게이트 배선, 제2 홀수번째 게이트 배선, 제1 짝수번째 게이트 배선 및 제2 짝수번째 게이트 배선 순으로 게이트 신호가 인가되는 것을 특징으로 하는 액정표시장치.
  8. 제7항에 있어서, 상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부를 더 포함하며,
    상기 데이터 구동부는 상기 게이트 신호가 인가되는 제1 홀수번째 게이트 배선, 제2 홀수번째 게이트 배선, 제1 짝수번째 게이트 배선 및 제2 짝수번째 게이트 배선에 대응하여 데이터 신호를 출력하는 것을 특징으로 하는 액정표시장치.
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