KR20070071483A - Method of manufacturing mim capacitor of semiconductor device - Google Patents

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Abstract

A method for fabricating an MIM capacitor of a semiconductor device is provided to prevent the surface of a dielectric layer from being directly damaged by an ashing process for removing a photoresist layer pattern after an alignment key is formed, by performing a process for forming the alignment key while using a hard mask. A first interlayer dielectric layer(201) having a lower copper interconnection(202), a dielectric layer(203) and a hard mask are sequentially formed on a semiconductor substrate(200). A photoresist layer pattern for defining an alignment key formation region is formed on the hard mask. The hard mask, the dielectric layer and the first interlayer dielectric are etched to form an alignment key(206) by using the photoresist layer pattern as an etch mask. The photoresist layer pattern is removed. The hard mask is removed. An upper electrode is formed on the dielectric layer corresponding to the lower copper interconnection. After copper is filled in the alignment key, a second interlayer dielectric(209) having a dual damascene pattern(210) is formed on the resultant structure. An upper copper interconnection is formed in the dual damascene pattern.

Description

반도체 소자의 ＭＩＭ 캐패시터 제조방법{Method of manufacturing MIM capacitor of semiconductor device}Method of manufacturing MIM capacitor of semiconductor device

도 1a 및 도 1b는 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법의 문제점을 설명하기 위한 사진.1A and 1B are photographs for explaining problems of a method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the prior art.

도 2a 내지 도 2c는 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.2A through 2C are cross-sectional views sequentially illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to another exemplary embodiment of the prior art.

도 3은 종래기술의 다른 실시예에 따른 문제점을 설명하기 위한 사진.Figure 3 is a photograph for explaining a problem according to another embodiment of the prior art.

도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호설명><Code Description of Main Parts of Drawing>

200: 반도체 기판 201: 제 1 층간절연막200: semiconductor substrate 201: first interlayer insulating film

202: 구리배선 203: 유전막202: copper wiring 203: dielectric film

204: 하드마스크 205: 제 1 감광막 패턴204: Hard Mask 205: First Photosensitive Film Pattern

206: 정렬 키 207: 상부전극막206: alignment key 207: upper electrode film

207a: 상부전극 208: 제 2 감광막 패턴207a: upper electrode 208: second photosensitive film pattern

209: 제 2 층간절연막 210: 듀얼 다마신 패턴209: second interlayer insulating film 210: dual damascene pattern

211: 상부 구리배선211: upper copper wiring

본 발명은 반도체 소자의 MIM 캐패시터 제조방법에 관한 것으로서, 특히, MIM 캐패시터 형성 공정을 단순화할 수 있고, 안정적인 MIM 캐패시터를 구현할 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a MIM capacitor of a semiconductor device, and more particularly, to a method of manufacturing a MIM capacitor of a semiconductor device capable of simplifying a MIM capacitor forming process and realizing a stable MIM capacitor.

복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터와 캐패시터를 필요로 한다. 특히 캐패시터는 교류 전류에 대해 통과 기능을 갖고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다.Non-memory semiconductors with complex functions typically require registers and capacitors. In particular, the capacitor has a pass function against the alternating current and does not pass the DC current, which is essential in analog devices.

회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있다. 상기 MIM 캐패시터는 아날로그/알에프(analog/RF) 소자나 혼합 신호(mixed signal) 등의 대표적인 수동(passive) 소자이며, 그 구조에 있어서 많은 발전을 하고 있다. Capacitors on the circuit have evolved from poly-insulator-poly (PIP) and currently use metal-insulator-metal (MIM) structures. The MIM capacitor is a typical passive device such as an analog / RF device or a mixed signal, and has made much progress in its structure.

일반적으로, 알루미늄(Al) 배선에 적용되는 MIM 캐패시터는 TiN막 또는 Ti막을 상하부 전극으로 사용하여 금속배선 사이에 삽입하여 제조하고 있으며, 최근 구리(Cu)배선에서는 보다 다양한 구조를 가지는 MIM 캐패시터가 개발되고 있다. In general, MIM capacitors applied to aluminum (Al) wirings are manufactured by inserting TiN films or Ti films as upper and lower electrodes between metal wirings, and recently, MIM capacitors having more diverse structures have been developed in copper (Cu) wiring. It is becoming.

이 중에서도 하부 구리배선의 일부를 하부전극으로 사용하고, 그 하부전극의 절연막과 상부 전극이 적층되는 구조의 MIM 캐패시터가 많이 사용되고 있다. 이러한 MIM 캐패시터는, 상부전극을 형성하기 위한 식각 공정만 필요하므로, MIM 캐패시터를 형성하기 위한 마스크의 절감과 공정의 단순화 등 여러 장점을 가지고 있다.Among them, a part of the lower copper wiring is used as the lower electrode, and a MIM capacitor having a structure in which the insulating film and the upper electrode of the lower electrode are stacked is used in many cases. Since the MIM capacitor needs only an etching process for forming the upper electrode, the MIM capacitor has various advantages such as a reduction of a mask and a simplification of the process for forming the MIM capacitor.

그러나, 상술한 바와 같은 장점에도 불구하고, 상기 하부전극이 형성된 절연막 상에 유전막 및 상부전극막이 증착된 후에는, MIM 패턴 형성을 위한 포토(photo) 공정의 진행이 불가능하다는 문제점이 있다. 즉, 상부전극막이 증착되고 나면, MIM 캐패시터 패턴 형성을 위한 정렬 키(alignment key)가 금속인 상부전극막에 가리어져 보이지 않기 때문에, 상부전극막을 증착하기 전에 MIM 캐패시터 패턴 형성을 위한 정렬 키 형성공정이 요구된다. However, despite the advantages described above, after the dielectric film and the upper electrode film are deposited on the insulating film on which the lower electrode is formed, there is a problem that the photo process for forming the MIM pattern is impossible. That is, after the upper electrode film is deposited, the alignment key for forming the MIM capacitor pattern is not hidden by the upper electrode film made of metal, and thus, the alignment key forming process for forming the MIM capacitor pattern before depositing the upper electrode film. Is required.

이러한 구리배선에서 MIM 캐패시터를 형성하기 위한 정렬 키 형성 방법에는 여러가지가 있는데, MIM 캐패시터를 형성하기 전에 절연층의 일부를 깊게 식각하는, 단차를 이용한 정렬 키 형성 방법이 대표적이다.There are many methods for forming an alignment key for forming a MIM capacitor in such a copper wiring, and a typical method for forming an alignment key using a step, in which a portion of the insulating layer is deeply etched before forming the MIM capacitor, is typical.

그러나, 상기 단차를 이용한 정렬 키 형성방법에는 다음과 같은 문제가 있다. However, the method of forming the alignment key using the step has the following problem.

도 1a 및 도 1b를 참조하여 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법의 문제점에 대해 상세히 설명한다. 1A and 1B, a problem of a method of manufacturing a MIM capacitor of a semiconductor device according to an exemplary embodiment of the prior art will be described in detail.

도 1a 및 도 1b는 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터를 형성하기 위한 정렬 키 형성공정의 문제점을 설명하기 위한 사진으로서, 도 1a는 하부 금속배선(M1) 이하의 깊이로 정렬 키가 형성된 사진이고, 도 1b는 하부금 속배선(M1) 중간의 깊이로 정렬 키가 형성된 사진이다.1A and 1B are photographs for explaining a problem of an alignment key forming process for forming a MIM capacitor of a semiconductor device according to an embodiment of the prior art, and FIG. 1A is aligned to a depth less than or equal to a lower metal wiring M1. 1B is a photograph formed with a key, and FIG. 1B is a photograph formed with an alignment key at a depth in the middle of the lower metal undercarriage M1.

상기, 단차를 이용한 정렬 키 형성 방법은, 도 1a 및 도 1b에 도시한 바와 같이, 정렬 키를 형성하기 위한 식각 깊이를 제어하기가 힘들기 때문에, 정렬 키 의 깊이가 일정하게 형성되지 않는 등 그 균일성에 불량이 발생하게 된다. In the method of forming the alignment key using the step, as shown in FIGS. 1A and 1B, since it is difficult to control the etching depth for forming the alignment key, the depth of the alignment key may not be constant. Poor uniformity will occur.

또한, 도 1a에 도시한 바와 같이, 하부 금속배선의 이하로 정렬 키가 형성될 경우에는, 후속적으로 진행되는 상기 정렬 키를 매립하는 구리의 확산에 의하여, 소자의 특성이 열화되고, 배선의 신뢰성도 저하되는 문제가 발생한다. In addition, as shown in Fig. 1A, when an alignment key is formed below the lower metal wiring, the characteristics of the device deteriorate due to diffusion of copper embedded in the alignment key which is subsequently advanced. A problem arises in that the reliability is also lowered.

이러한, 문제를 해결하기 위해 다음과 같은 방법이 제안되었다. In order to solve such a problem, the following method has been proposed.

도 2a 내지 도 2c를 참조하여, 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법에 대해 상세히 설명한다.2A to 2C, a method of manufacturing a MIM capacitor of a semiconductor device according to another embodiment of the prior art will be described in detail.

도 2a 내지 도 2c는 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2C are cross-sectional views sequentially illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to another exemplary embodiment of the prior art.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 상에 구리배선(102)이 형성되어 있는 제 1 층간절연막(101)을 증착한다. First, as shown in FIG. 2A, a semiconductor substrate 100 is provided, and a first interlayer insulating film 101 on which copper wiring 102 is formed is deposited on the semiconductor substrate 100.

다음, 상기 구리배선(102)이 형성되어 있는 제 1 층간절연막(101) 상에 유전막(103)을 증착한 후, 상기 하부 구리배선(102)이 형성되어 있지 않은 유전막(103) 의 일부분을 노출시키는 감광막 패턴(104)을 형성한다. 상기 유전막(103)은 SiN을 이용하여 형성할 수 있다.Next, after the dielectric film 103 is deposited on the first interlayer insulating film 101 on which the copper wiring 102 is formed, a portion of the dielectric film 103 on which the lower copper wiring 102 is not formed is exposed. The photosensitive film pattern 104 is formed. The dielectric layer 103 may be formed using SiN.

그런 다음, 도 2b에 도시한 바와 같이, 상기 감광막 패턴(104)을 식각마스크로 상기 유전막(103) 및 제 1 층간절연막(101)의 소정두께를 식각하여 정렬 키(105)를 형성한다. 2B, the alignment key 105 is formed by etching the predetermined thicknesses of the dielectric layer 103 and the first interlayer insulating layer 101 using the photoresist pattern 104 as an etch mask.

이와 같이, 유전막(103)을 증착한 후에 정렬 키(105) 형성 공정을 진행할 경우, 상기 정렬 키(105)가 낮은 깊이를 가지더라도, 후속으로 상부전극막이 증착된 후에도 MIM 캐패시터 패턴을 형성하기 위한 정렬 키(105)가 보여지기 때문에, 비교적 간단하게 공정을 완료할 수 있다. As such, when the alignment key 105 is formed after the deposition of the dielectric film 103, the alignment key 105 may have a low depth, but may be used to form the MIM capacitor pattern even after the upper electrode film is deposited. Since the alignment key 105 is shown, the process can be completed relatively simply.

다음, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(104)을 O2 플라즈마 가스를 이용한 애싱(ashing) 공정을 통해 제거한다. Next, as shown in FIG. 2C, the photoresist pattern 104 is removed through an ashing process using an O 2 plasma gas.

여기서, 상기 O2 플라즈마 애싱 공정시, 상기 유전막(103)의 표면에 애싱으로 인한 손상(damage)이 발생한다. 이때, 도 2c의 도면부호 103a는 손상된 유전막을 나타낸다.Here, during the O 2 plasma ashing process, damage due to ashing occurs on the surface of the dielectric film 103. In this case, reference numeral 103a of FIG. 2C denotes a damaged dielectric film.

이후, 도면에 도시하지는 않았지만, 상기 유전막(103a) 상에 상기 정렬 키를 이용하여 상부전극을 형성함으로써, 하부 구리배선(102)을 하부전극으로 하고, 유전막(103a) 및 상부전극의 적층구조로 이루어진 MIM 캐패시터가 형성된다. Subsequently, although not shown in the drawing, an upper electrode is formed on the dielectric layer 103a using the alignment key, so that the lower copper wiring 102 is a lower electrode, and the stacked structure of the dielectric layer 103a and the upper electrode is formed. A MIM capacitor is formed.

그러나, 이러한 종래기술의 다른 실시예에 따라 형성된 MIM 캐패시터는, 상술한 바와 같이, 상기 유전막(103a) 표면이 손상되어, 다량의 핏이 발생하고 폴리머 등의 오염물질이 존재할 경우 MIM 캐패시터의 특성이 저하되는 문제가 발생한다. However, the MIM capacitor formed according to another embodiment of the prior art, as described above, when the surface of the dielectric film 103a is damaged, a large amount of pit occurs and the presence of contaminants such as polymer, the characteristics of the MIM capacitor is The problem of deterioration arises.

다음, 도 3은 상기 O2 플라즈마 애싱 공정에 의하여, 유전막(103a)의 표면이 손상되어 다량의 핏(pit)이 발생하고, 그 상부에 폴리머와 같은 오염물이 발생된 상태를 나타내는 사진이다. 상기 다량의 핏에 의하여, I-V 특성 열화 등 치명적인 MIM 캐패시터의 특성 저하가 발생한다.Next, FIG. 3 is a photograph showing a state in which the surface of the dielectric film 103a is damaged and a large amount of pit is generated by the O 2 plasma ashing process, and contaminants such as polymers are generated thereon. Due to the large amount of fit, the deterioration of characteristics of the fatal MIM capacitor such as deterioration of IV characteristics occurs.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, MIM 캐패시터 형성을 위한 정렬 키 형성 공정시, MIM 캐패시터의 유전막의 표면이 손상되는 것을 최대한 억제할 수 있는 반도체 소자의 MIM 캐패시터 제조방법을 제공하는 데 있다. Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to minimize the damage of the surface of the dielectric film of the MIM capacitor during the formation of an alignment key for forming the MIM capacitor. It is to provide a method of manufacturing a capacitor.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 제조방법은, 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계와, 상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 하드마스크를 제거하는 단계 및 상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포 함한다. According to another aspect of the present invention, there is provided a method of manufacturing a MIM capacitor for a semiconductor device, the method including: sequentially forming a first interlayer insulating film, a dielectric film, and a hard mask on which a lower copper wiring is formed, on the semiconductor substrate; Forming a photoresist pattern defining an alignment key formation region on the photoresist, etching the hard mask, the dielectric layer, and the first interlayer dielectric layer using the photoresist pattern as an etch mask to form an alignment key; And removing the hard mask, and forming an upper electrode on the dielectric layer corresponding to the lower copper wiring.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 상부전극을 형성하는 단계 후에, 상기 정렬 키 내에 구리를 매립한 후, 상기 결과물 상에 듀얼 다마신 패턴이 구비된 제 2 층간절연막을 형성하는 단계 및 상기 듀얼 다마신 패턴 내에 상부 구리배선을 형성하는 단계를 더 포함하는 것이 바람직하다.In the method of manufacturing a MIM capacitor of the semiconductor device of the present invention, after the forming of the upper electrode, after embedding copper in the alignment key, a second interlayer insulating film having a dual damascene pattern is formed on the resultant. Forming and forming the upper copper wiring in the dual damascene pattern preferably.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 하드마스크는, 실리콘 카바이드 계열의 물질 또는 및 무기 반사방지막인 것이 바람직하다.In the method for manufacturing a MIM capacitor of the semiconductor device of the present invention, the hard mask is preferably a silicon carbide-based material or an inorganic antireflection film.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 실리콘 카바이드 계열의 물질은 50Å 내지 300㎚의 두께로 형성하는 것이 바람직하다.In addition, in the method of manufacturing a MIM capacitor of the semiconductor device of the present invention, the silicon carbide-based material is preferably formed to a thickness of 50 ~ 300nm.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 무기 반사방지막은 유기 실록산계 물질을 이용하여 형성하는 것이 바람직하다.In addition, in the method of manufacturing a MIM capacitor of the semiconductor device of the present invention, the inorganic antireflection film is preferably formed using an organosiloxane-based material.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 하드마스크는, 습식 식각하여 제거하는 것이 바람직하다.In the method of manufacturing a MIM capacitor of the semiconductor device of the present invention, the hard mask is preferably wet-etched and removed.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 습식식각은, 플루오르가 포함된 화학용제를 이용하여 수행하는 것이 바람직하다.In addition, in the MIM capacitor manufacturing method of the semiconductor device of the present invention, the wet etching is preferably performed using a chemical solvent containing fluorine.

또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 감광막 패턴은, O2 플라즈마 가스를 이용한 애싱 공정으로 제거하는 것이 바람직하다.In the method for manufacturing a MIM capacitor of the semiconductor device of the present invention, the photosensitive film pattern is preferably removed by an ashing process using an O 2 plasma gas.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like reference numerals designate like parts throughout the specification.

이제 본 발명의 일 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to an exemplary embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 반도체 기판(200)을 제공하고, 상기 반도체 기판(200) 상에 하부 구리배선(202)이 형성되어 있는 제 1 층간절연막(201)을 증착한다. First, as shown in FIG. 4A, a semiconductor substrate 200 is provided, and a first interlayer insulating film 201 in which a lower copper wiring 202 is formed on the semiconductor substrate 200 is deposited.

다음, 상기 하부 구리배선(202)이 형성되어 있는 제 1 층간절연막(201) 상에 유전막(203) 및 하드마스크(204)를 차례로 증착한다. 상기 유전막(203)은 SiN을 이용하여 형성할 수 있다. 또한, 상기 하드마스크(204)는 실리콘 카바이드 계열의 물질 또는 무기 반사방지막(BARC; bottom anti-reflective cating)을 이용하여 형성할 수 있다. Next, a dielectric film 203 and a hard mask 204 are sequentially deposited on the first interlayer insulating film 201 where the lower copper wiring 202 is formed. The dielectric layer 203 may be formed using SiN. In addition, the hard mask 204 may be formed using a silicon carbide-based material or an inorganic anti-reflective layer (BARC).

여기서, 상기 하드마스크(204)로써, 실리콘 카바이드 계열의 물질을 사용할 경우, 상기 실리콘 카바이드 계열의 물질은, 후속의 정렬 키 형성 후 진행되는 감광막 패턴의 제거를 위한, O2 플라즈마 가스를 이용한 애싱 공정시 산소(oxygen)에 의해 탈탄소화(decarburization)된다. 따라서, 상기 실리콘 카바이드 계열의 물질이, 쉽게 탈탄소화될 수 있도록 50Å 내지 300㎚ 정도의 두께로 형성하는 것이 바람직하다. Here, when the silicon carbide-based material is used as the hard mask 204, the silicon carbide-based material is an ashing process using an O 2 plasma gas for removal of the photoresist pattern that proceeds after formation of a subsequent alignment key. Decarburization by oxygen. Therefore, it is preferable to form the silicon carbide-based material in a thickness of about 50 to 300 nm so that it can be easily decarbonized.

그리고, 상기 하드마스크(204)로 무기 반사방지막을 사용할 경우, 유기 실록산(organo-siloxane)계 물질을 이용하여 형성하는 것이 바람직하다.In addition, when using the inorganic anti-reflection film as the hard mask 204, it is preferable to form using an organo-siloxane-based material.

이때, 상기 무기 반사방지막은, 상기한 O2 플라즈마 가스를 이용한 애싱 공정에서 쉽게 제거되지 않기 때문에, 상기 유전막(203) 표면에 잔류하여, 상기 애싱공정에 의해 상기 유전막(203)의 표면이 손상되는 것을 방지할 수 있다. 그리고, 상기 무기 반사방지막은, 난반사를 방지하여 정확한 MIM 캐패시터의 패턴을 얻을 수 있게 한다.At this time, since the inorganic anti-reflection film is not easily removed in the ashing process using the O 2 plasma gas, the inorganic anti-reflection film remains on the surface of the dielectric film 203 and the surface of the dielectric film 203 is damaged by the ashing process. Can be prevented. In addition, the inorganic antireflection film prevents diffuse reflection to obtain an accurate MIM capacitor pattern.

또한, 상기와 같이 유전막(203) 표면에 잔류되는 무기 반사방지막은, 습식 세정을 통해 쉽게 제거할 수 있다.In addition, the inorganic anti-reflection film remaining on the surface of the dielectric film 203 as described above can be easily removed through wet cleaning.

즉, 본 발명의 실시예에 따르면, 상기 하드마스크(204)를 적용하여 정렬 키 형성 공정을 수행함으로써, 정렬 키 형성 후 진행되는 감광막 패턴 제거를 위한 애싱 공정시, 상기 유전막(203)의 표면이 직접적인 손상을 받지 않도록 할 수 있다.따라서, 상기 MIM 캐패시터의 특성을 향상시킬 수 있다. That is, according to an embodiment of the present invention, by performing the alignment key forming process by applying the hard mask 204, during the ashing process for removing the photoresist pattern after forming the alignment key, the surface of the dielectric film 203 is Direct damage can be avoided. Thus, the characteristics of the MIM capacitor can be improved.

그런 다음, 도 4b에 도시한 바와 같이, 상기 하드마스크(204) 상에 감광막( 미도시)을 도포하고, 노광 및 현상하여 상기 하부 구리배선(202)이 형성되어 있지 않은 유전막(203) 일부를 노출시키는 감광막 패턴(205)을 형성한다. 이어서, 상기 감광막 패턴(205)을 식각마스크로 이용하여, 상기 하드마스크(204), 유전막(203) 및 제 1 층간절연막(202)의 소정두께를 식각하여 정렬 키(206)를 형성한다. 여기서, 상기 정렬 키(206)는 이후의 MIM 캐패시터의 패턴 형성을 용이하게 하기 위한 것이다. Then, as shown in FIG. 4B, a photoresist (not shown) is applied on the hard mask 204, and exposed and developed to remove a portion of the dielectric film 203 on which the lower copper wiring 202 is not formed. The photosensitive film pattern 205 which exposes is formed. Subsequently, an alignment key 206 is formed by etching predetermined thicknesses of the hard mask 204, the dielectric layer 203, and the first interlayer insulating layer 202 using the photoresist pattern 205 as an etching mask. Here, the alignment key 206 is for facilitating the pattern formation of a subsequent MIM capacitor.

이때, 본 실시예에 따르면, 상기 정렬 키(206)는 상기 유전막(203)의 상부에 하드마스크(204)이 존재하여, 기존의 정렬 키에 비하여 낮은 깊이로 형성할 수 있으므로, 상기 정렬 키(206) 형성을 위한 공정 시간을 단축할 수 있고, 그 식각 깊이가 균일하도록 제어하기 용이하다. In this case, according to the present embodiment, since the hard mask 204 is present on the dielectric layer 203, the alignment key 206 may be formed at a lower depth than the existing alignment key. 206) the process time for forming can be shortened and it is easy to control so that the etching depth is uniform.

다음, 도 4c에 도시한 바와 같이, 상기 감광막 패턴(205)을 O2 플라즈마 가스를 이용한 애싱 공정을 수행하여 제거한다. Next, as shown in FIG. 4C, the photoresist pattern 205 is removed by an ashing process using an O 2 plasma gas.

여기서, 본 발명에 따르면, 상기 유전막(203) 막의 상부를 하드마스크(204)가 보호하고 있기 때문에, 상기 애싱 공정에 의하여 유전막(203)이 손상되는 것을 최소화할 수 있다. According to the present invention, since the hard mask 204 protects the upper portion of the dielectric film 203, damage to the dielectric film 203 by the ashing process can be minimized.

그럼 다음, 도 4d에 도시한 바와 같이, 상기 하드마스크(204)를 습식식각하여 제거한다. 여기서, 습식식각 공정은, 플루오르(fluorine)를 포함한 화학용제 등을 이용하여 진행하는 것이 바람직하다. 또한, 상기 감광막 패턴(205)의 하부에 존재하는 하드마스크(204)가 실리콘 카바이드 계열의 물질로 이루어질 경우, 상기 실 리콘 카바이드 계열의 하드마스크(204)는 O2 플라즈마 가스에 의하여 탈탄소화되어 , 쉽게 제거될 수 있다.Next, as shown in FIG. 4D, the hard mask 204 is removed by wet etching. Here, the wet etching process is preferably performed using a chemical solvent or the like containing fluorine. In addition, when the hard mask 204 existing below the photoresist pattern 205 is made of silicon carbide-based material, the silicon carbide-based hard mask 204 is decarbonized by O 2 plasma gas, Can be easily removed.

다음, 도 4e에 도시한 바와 같이, 상기 결과물 상에 상부전극막(미도시)을 형성한 후, 상기 상부전극막을 선택적으로 식각하여, 상기 하부 구리배선(202)과 유전막(203)을 사이에 두고 마주하는 상부전극(207)을 형성한다. Next, as shown in FIG. 4E, after forming an upper electrode film (not shown) on the resultant, the upper electrode film is selectively etched to sandwich the lower copper wiring 202 and the dielectric film 203 therebetween. An upper electrode 207 facing each other is formed.

이에 따라, 본 실시예에서는, 상기 하부 구리배선(202)을 하부전극으로 하고, 유전막 및 상부전극(207)으로 이루어진 MIM 캐패시터가 형성된다.Accordingly, in this embodiment, the lower copper wiring 202 is used as the lower electrode, and a MIM capacitor including the dielectric film and the upper electrode 207 is formed.

다음, 상기 정렬 키(206) 내에 구리를 매립하고, 상기 결과물 상에 제 2 층간절연막(208)을 형성한 후, 상기 제 2 층간 절연막(208)을 선택적으로 식각하여 상기 상부전극(207)의 일부분을 노출시키는 듀얼 다마신 패턴(209)을 형성한다. Next, copper is embedded in the alignment key 206, and a second interlayer insulating layer 208 is formed on the resultant, and then the second interlayer insulating layer 208 is selectively etched to form the upper electrode 207. A dual damascene pattern 209 is formed that exposes a portion.

그 후에, 상기 듀얼 다마신 패턴(209)을 매립하도록 구리막을 형성한 후, 상기 제 2 층간절연막(208)이 노출될 때까지 CMP하여 상부 구리배선(210)을 형성한다. Thereafter, a copper film is formed to fill the dual damascene pattern 209, and then the upper copper wiring 210 is formed by CMP until the second interlayer insulating film 208 is exposed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하 는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims also belong to the scope of the present invention.

앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 제조방법에 의하면, 하드마스크를 적용하여 정렬 키 형성 공정을 수행함으로써, 정렬 키 형성 후 진행되는 감광막 패턴 제거를 위한 애싱공정에 의해 유전막의 표면이 직접적으로 손상받는 것을 방지할 수 있다. 따라서, MIM 캐패시터의 특성을 향상시킬 수 있는 효과가 있다. As described above, according to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, by performing an alignment key forming process by applying a hard mask, the surface of the dielectric film by an ashing process for removing the photoresist pattern after the alignment key is formed. This can be prevented from being directly damaged. Therefore, there is an effect that can improve the characteristics of the MIM capacitor.

또한, 본 발명에 따라 형성되는 정렬 키는 기존의 정렬 키보다 낮은 깊이로 형성되므로, 공정시간을 단축할 수 있고, 그 식각 깊이가 균일하도록 제어하기 용이하다는 장점이 있다. In addition, since the alignment key formed in accordance with the present invention is formed to a depth lower than the existing alignment key, it is possible to shorten the process time, it is easy to control so that the etching depth is uniform.

Claims (8)

반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계;Sequentially forming a first interlayer insulating film, a dielectric film, and a hard mask on which the lower copper wiring is formed; 상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the hard mask to define an alignment key formation region; 상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계; Etching the hard mask, the dielectric layer, and the first interlayer dielectric layer using the photoresist pattern as an etch mask to form an alignment key; 상기 감광막 패턴을 제거하는 단계; Removing the photoresist pattern; 상기 하드마스크를 제거하는 단계; 및Removing the hard mask; And 상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.And forming an upper electrode on the dielectric layer corresponding to the lower copper wiring. 제 1 항에 있어서, The method of claim 1, 상기 상부전극을 형성하는 단계 후에,After forming the upper electrode, 상기 정렬 키 내에 구리를 매립한 후, 상기 결과물 상에 듀얼 다마신 패턴이 구비된 제 2 층간절연막을 형성하는 단계; 및Embedding copper in the alignment key, and then forming a second interlayer insulating film having a dual damascene pattern on the resultant; And 상기 듀얼 다마신 패턴 내에 상부 구리배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.Forming an upper copper wiring in the dual damascene pattern further comprises forming a MIM capacitor of the semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크는, 실리콘 카바이드 계열의 물질 또는 및 무기 반사방지막인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The hard mask is a silicon carbide-based material or inorganic anti-reflection film, MIM capacitor forming method of a semiconductor device, characterized in that. 제 3 항에 있어서, The method of claim 3, wherein 상기 실리콘 카바이드 계열의 물질은 50Å 내지 300㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The silicon carbide-based material is a method of forming a MIM capacitor of a semiconductor device, characterized in that formed to a thickness of 50 ~ 300nm. 제 3 항에 있어서, The method of claim 3, wherein 상기 무기 반사방지막은 유기 실록산계 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The inorganic anti-reflection film is a method of forming a MIM capacitor of a semiconductor device, characterized in that formed using an organic siloxane-based material. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크는, 습식식각하여 제거하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The hard mask is wet etched to remove the method of forming a MIM capacitor of a semiconductor device. 제 6 항에 있어서, The method of claim 6, 상기 습식식각은, 플루오르가 포함된 화학용제를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The wet etching is a method of forming a MIM capacitor of a semiconductor device, characterized in that performed using a chemical solvent containing fluorine. 제 1 항에 있어서, The method of claim 1, 상기 감광막 패턴은, O2 플라즈마 가스를 이용한 애싱 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.The photosensitive film pattern is removed by an ashing process using an O 2 plasma gas.
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