KR20070070818A - 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인드라이버와 그 방법, 상기 데이터 라인 드라이버를구비하는 디스플레이 장치 - Google Patents

출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인드라이버와 그 방법, 상기 데이터 라인 드라이버를구비하는 디스플레이 장치 Download PDF

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KR20070070818A KR1020050133732A KR20050133732A KR20070070818A KR 20070070818 A KR20070070818 A KR 20070070818A KR 1020050133732 A KR1020050133732 A KR 1020050133732A KR 20050133732 A KR20050133732 A KR 20050133732A KR 20070070818 A KR20070070818 A KR 20070070818A
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Abstract

출력 버퍼의 슬루 레이트(slew rate)를 조절할 수 있는 데이터 라인 드라이버가 개시된다. 상기 데이터 라인 드라이버는 디지털-아날로그 변환기, 바이어스 전압 발생기, 및 출력버퍼를 구비한다. 상기 디지털-아날로그 변환기는 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생시키고, 상기 바이어스 전압 발생기는 제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력하고, 상기 출력버퍼는 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링한다. 상기 바이어스 전압 발생기는 바이어스 전압 발생부, 가변저항 회로를 구비하며, 상기 바이어스 전압 발생부는 출력버퍼의 바이어스 전압을 발생시키고, 가변저항 회로는 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있다. 상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 제어신호에 응답하는 상기 바이어스 전압 발생기로부터 출력된 다수의 바이어스 전압에 기초하여 조절될 수 있다.
출력버퍼, 슬루 레이트, 바이어스 전압 발생기, 데이터 라인 드라이버

Description

출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버와 그 방법, 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치{Data line driver and method for controlling slew rate of output signal, and display device having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 데이터 라인 드라이버의 회로도를 나타낸다.
도 2는 출력버퍼를 구성하는 연산증폭기의 일 예인 레일 투 레일(rail to rail) 입력단 구조의 폴디드 캐스코드(folded cascode) 연산증폭기의 회로도를 나타낸다.
도 3은 출력버퍼를 구성하는 연산증폭기의 일 예인 2단 연산증폭기의 회로도를 나타낸다.
도 4는 본 발명에 따른 바이어스 전압 발생기를 구비하며, 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버의 회로도를 나타낸다.
도 5는 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 가변저항 회로를 구비하는 바이어스 전압 발생기의 일 실시예를 나타낸다.
도 6은 도 5에 도시된 가변저항 회로의 일 실시예를 나타낸다.
도 7은 도 5에 도시된 가변저항 회로의 다른 실시예를 나타낸다.
도 8은 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 바이어스 전압 발생기의 다른 실시예를 나타낸다.
도 9는 상기 도 6 내지 도 7에 도시된 제어신호의 파형과 이에 따른 출력버퍼의 출력신호의 파형을 나타낸다.
도 10은 본 발명에 따른 데이터라인 드라이버를 구비하는 디스플레이 장치를 나타낸다.
본 발명은 데이터 라인 드라이버와 디스플레이 장치에 관한 것으로, 보다 상세하게는 출력버퍼의 바이어스 전압을 제어 신호에 의하여 조절함으로써 출력신호의 슬루 레이트(slew rate)를 조절할 수 있는 데이터 라인 드라이버와 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치 및 상기 출력신호의 슬루 레이트를 조절하는 방법에 관한 것이다.
도 1은 일반적인 데이터 라인 드라이버의 회로도를 나타낸다. 도 1을 참조하면, 상기 데이터 라인 드라이버(100)는 디지털-아날로그 변환기(300), 바이어스 전압 발생기(400), 및 다수의 출력버퍼들(200)을 구비한다.
상기 디지털-아날로그 변환기(300)는 입력된 디지털 영상 데이터(DATA)에 상 응하는 아날로그 전압들을 발생한다.
상기 바이어스 전압 발생기(400)는 다수의 바이어스 전압들(VBN,VBP,...)을 상기 다수의 출력버퍼들(200) 각각으로 공급한다.
상기 다수의 출력버퍼들(200) 각각은 대응되는 데이터 라인(Y1,Y2,...,Yn)으로 디스플레이 패널 구동전압을 공급한다.
도 2는 도 1에 도시된 상기 출력버퍼(200)를 구성하는 연산증폭기의 일 예를 나타낸다. 상기 출력버퍼(200)는 레일 투 레일(rail to rail) 입력단 구조를 가지는 폴디드 캐스코드(folded cascode)연산증폭기 회로(210)와 공통 드레인 증폭기 및 보상 커패시터(C)를 구비하는 출력 회로(220)를 구비한다.
상기 폴디드 캐스코드 연산증폭기 회로(210)는 제1입력단자(Vin+단자)와 제2입력단자(Vin-단자) 사이의 신호들의 차이를 증폭하며, 상기 출력 회로(220)는 상기 폴디드 캐스코드 연산증폭기 회로(210)로부터 출력된 신호를 증폭하여 출력한다.
상기 폴디드 캐스코드 연산증폭기 회로(210)는 PMOS 전류 바이어스 회로(212)와 NMOS 전류 바이어스 회로(214)를 구비한다.
상기 PMOS 전류 바이어스 회로(212)는 PMOS트랜지스터(MP1)를 구비하며, 상기 PMOS트랜지스터(MP1)는 바이어스 전압 발생기(400)로부터 발생된 바이어스 전압(VBP)에 의해 구동되어 상기 폴디드 캐스코드 연산증폭기 회로(210)에 바이어스 전류(IBP1)를 공급한다.
상기 NMOS 전류 바이어스 회로(214)는 NMOS트랜지스터(MN1)를 구비하며, 상기 NMOS트랜지스터(MN1)는 바이어스 전압 발생기(400)로부터 발생된 바이어스 전압 (VBN)에 의해 구동되어 상기 폴디드 캐스코드 연산증폭기 회로(210)에 바이어스 전류(IBN1)를 공급한다. 상기 출력버퍼(200)의 출력신호(output)의 슬루 레이트는
Figure 112005077927753-PAT00001
로 나타낼 수 있다.
도3 은 도 1에 도시된 상기 출력버퍼(200)를 구성하는 연산증폭기의 다른 일 예를 나타낸다. 상기 출력버퍼(200)는 NMOS 2단 연산증폭기 회로(230)와 PMOS 2단 연산증폭기회로(240)를 구비한다.
상기 NMOS 2단 연산증폭기 회로(230)는 NMOS 차동증폭기 회로(232)와 출력 회로(234)를 구비한다. 상기 NMOS 차동증폭기 회로(232)는 제1입력단자(Vin+)와 제2입력단자(Vin-) 사이의 신호들의 차이를 증폭하여 출력한다.
상기 NMOS 차동증폭기 회로(232)의 바이어스 회로(236)에 NMOS트랜지스터(MN2)를 구비하며, 상기 NMOS트랜지스터(MN2)는 바이어스 전압(VBN)에 의해 구동되어 상기 NMOS 차동증폭기 회로(232)에 바이어스 전류(IBN2)를 공급한다.
상기 PMOS 차동증폭기 회로(242)는 상기 제1입력단자(Vin+)와 상기 제2입력단자(Vin-) 사이의 신호들의 차이를 증폭하여 출력한다.
상기 PMOS 차동증폭기 회로(242)의 바이어스 회로(246)에 PMOS트랜지스터 (MP2)를 구비하며, 상기 PMOS트랜지스터(MP2)는 바이어스 전압(VBP)에 의해 구동되어 상기 PMOS 차동증폭기 회로(242)에 바이어스 전류(IBP2)를 공급한다.
각 출력회로(234, 244)는 보상 커패시터(C)를 구비하며, 각 차동증폭기 회로(232, 242)로부터 출력된 신호를 증폭하여 출력한다.
상기 출력신호(output)의 슬루 레이트는
Figure 112005077927753-PAT00002
또는
Figure 112005077927753-PAT00003
로 나타낼 수 있다.
상술한 바와 같이 상기 데이터 라인 드라이버(100)의 출력신호(output)의 슬루 레이트는 상기 출력버퍼(200)의 상기 바이어스 전류(IBN1, IBN2, IBP1, IBP2)와 상기 출력회로(220, 234, 244)의 보상 커패시터(C)에 의존함을 알 수 있다.
데이터 라인 드라이버(100)에서 많은 특성들은 디스플레이 패널로 구동전압을 출력하는 출력버퍼(200)에 의해서 결정되는데, 많은 특성들 중에서 상기 출력버퍼(200)의 슬루 레이트는 데이터 라인 드라이버(100)의 구동 전류에 큰 영향을 준다.
예컨대, 출력신호의 슬루 레이트가 너무 빠를 경우 상기 출력버퍼(200)의 전류소모가 증가하여 상기 데이터 라인 드라이버(100)의 구동 전류 감소 및 디스플레이 패널의 공통 전극 예컨대, 디스플레이 패널의 구동 기준 전압이 왜곡되어 즉, 디스플레이 패널의 구동 기준 전압의 변동(fluctuation)이 발생하여, 게이트 라인 드라이버의 오동작을 유도할 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 출력버퍼로 공급되는 바이어스 전압을 조절하여 상기 출력버퍼의 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버와 그 방법, 및 상기 데이터 라인 드라이버를 구비하는 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 라인 드라이버는 디지털-아날로그 변환기, 바이어스 전압 발생기, 및 출력 버퍼를 구비한다.
상기 디지털-아날로그 변환기는 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생한다. 상기 바이어스 전압 발생기는 제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력한다. 상기 출력버퍼는 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링 한다.
상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압 발생기로부터 출력된 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다.
본 발명에 따른 디스플레이 장치는 다수의 데이터 라인들과 다수의 게이트 라인들을 구비하는 디스플레이 패널, 및 상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버를 구비한다.
상기 데이터 라인 드라이버는, 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기, 제어신호에 응답하여 각각의 전압 레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기, 및 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력하기 위한 출력버퍼를 구비한다.
상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압발생기로부터 출력된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다.
본 발명에 따른 출력버퍼의 슬루 레이트를 조절하는 방법은 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 단계, 제어신호에 응답하여 각각의 전압레벨이 조절될 수 있는 다수의 바이어스 전압들을 발생하는 단계, 및 상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 출력신호를 출력하는 단계를 구비한다.
상기 버퍼링된 출력신호의 슬루 레이트는 전압레벨이 조절된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 바이어스 전압 발생기(401)를 구비하며, 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인 드라이버(110)의 회로도이다. 도 4를 참조하면, 상기 데이터 라인 드라이버(110)는 디지털-아날로그 변환기(300), 바이어스 전압 발생기(401), 및 다수의 출력버퍼들(200)을 구비한다.
상기 디지털-아날로그 변환기(300)는 디지털 영상 데이터(DATA)가 입력되면 디지털 영상 데이터(DATA)에 상응하는 아날로그 전압을 발생시켜 상기 출력버퍼(200)로 출력한다.
상기 다수의 출력버퍼들(200)은 각각 대응되는 데이터 라인(Y1,Y2...Yn)으로 디스플레이 패널 구동전압을 공급한다.
상기 바이어스 전압 발생기(401)는 다수의 바이어스 전압들(VBN, VBP, ...)을 상기 다수의 출력버퍼들(200)로 각각 공급한다.
상기 바이어스 전압 발생기(401)는 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다.
상기 가변저항 회로(410)는 제어신호(Ø1, Ø 2, Ø 3)에 응답하여 상기 바이어스 전압 발생부(420)에서 발생되는 각 바이어스 전압레벨들(VBN, VBP,...)을 조절할 수 있으며, 조절된 바이어스 전압을 공급받은 상기 다수의 출력버퍼들(200) 각각의 바이어스 전류를 조절하게 되므로 출력신호의 슬루 레이트를 조절할 수 있다.
도 5는 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압레벨들을 조절할 수 있는 바이어스 전압 발생기(401)를 나타낸다. 도 5를 참조하면, 상기 바이어스 전압 발생기(401)는 바이어스 전압 발생부(420)를 제어하기 위한 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다.
상기 가변저항 회로(410)는 대응되는 제어신호(Ø1, Ø2, 또는 Ø3)에 응답하여 저항 값을 가변시키며, 제1노드(N1)와 제2노드(N2)를 통해 상기 가변저항 회로(410)와 접속된 상기 바이어스 전압 발생부(420)는 상기 제1노드(N1)와 상기 제2노드(N2)의 신호에 기초하여 레벨이 조절된 다수의 바이어스 전압들(VBN,VBP)을 출력한다.
바이어스 전압(VBN,VBP)은 도 2 또는 도 3에 도시된 출력버퍼(200)의 차동증폭기 회로(210, 232, 242)의 전류 바이어스 회로(212, 214, 236, 246)의 MOS트랜지스터들(MN1,MP1,MN2,MP2)로 바이어스 전압을 공급한다.
상기 바이어스 전압(VBN, VBP)은 대응되는 제어신호(Ø1, Ø2, 또는 Ø3)에 응답하여 상기 가변저항 회로(410)의 NMOS트랜지스터(MN5)의 채널폭(channel width)W/채널길이(channel length)L 값(이하에서는'W/L 비율'이라 한다.) 및/또는 저항(R1)의 저항 값에 의해서 조절될 수 있는 바, 상기 MOS트랜지스터(MN5)의 W/L 비율과 저항(R1) 값을 가변 시킴으로써 상기 바이어스 전압(VBN, VBP)을 조절할 수 있으며, 도 2와 도 3에 도시된 출력버퍼(200)의 전류 바이어스회로(212, 214, 236, 246)의 바이어스 전류(IBN1, IBN2, IBP1, IBP2)를 조절할 수 있다.
상술한 바와 같이 상기 바이어스 전압 발생기(401)의 상기 가변저항 회로(410)의 저항(R1)값 및/또는 상기 NMOS트랜지스터(MN5)의 W/L 비율을 가변함으로써 상기 출력버퍼(200)의 슬루 레이트를 조절할 수 있다.
보다 상세하게는 저항(R1)값 및/또는 상기 NMOS트랜지스터(MN5)의 W/L 비율이 증가하게 되면, 상기 바이어스 전압 중에서 VBN의 크기는 감소하고, VBP의 크기는 증가하게 된다.
바이어스 전압 중 VBN의 크기가 감소하게 되면, 도 2와 도 3에 도시된 상기 출력버퍼(200)의 차동증폭기 회로(210, 232)의 NMOS트랜지스터 전류바이어스 회로(214, 236)의 NMOS트랜지스터(MN1, MN2)에 공급되는 바이어스 전압(VBN)이 낮아지게 되어, 상기 바이어스 전류(IBN1, IBN2)가 감소하게 되므로, 결과적으로 출력신호(output)의 슬루 레이트가 감소하게 된다.
바이어스전압 중 VBP의 크기가 증가하게 되면, 도 2와 도 3에 도시된 상기 출력버퍼(200)의 차동증폭기 회로(210, 242)의 전류 바이어스 회로(212, 246)의 PMOS트랜지스터(MP1, MP2)에 공급되는 바이어스 전압(VBP)이 높아지게 되어, 바이어스 전류(IBP1, IBP2)가 감소하게 되므로, 결과적으로 출력신호의 슬루 레이트가 감소하게 된다.
반대로, 저항(R1)값 또는 상기 NMOS트랜지스터(MN5)의 W/L 비율이 감소하게 되면, 상기 바이어스 전압 중에서 VBN의 크기는 증가하고, VBP의 크기는 감소하게 되 어 상기 검토한 바와 반대로 출력신호의 슬루 레이트가 증가하게 된다.
그러므로 상기 바이어스 전압 발생기(401)의 상기 가변저항 회로(410)의 상기 저항(R1) 값, 또는 상기 트랜지스터(MN5)의 W/L 값을 제어신호로 조절함으로써 상기 출력버퍼(200)의 출력신호(output)의 슬루 레이트를 조절할 수 있게 되는 것이다.
도 6은 본 발명의 일 실시예에 따른 다수의 바이어스 전압들을 조절할 수 있는 가변저항 회로(410)를 나타낸다. 도 6을 참조하면, 상기 가변저항 회로(410)는 제1트랜지스터(MN7), 제2트랜지스터(MN8), 스위치(SW1), 및 저항(R1)을 구비한다.
상기 제1트랜지스터(MN7)는 제1노드(N1)와 제3노드(N3)사이에 접속되며, 게이트는 제2노드(N2)에 접속된다. 상기 제2트랜지스터(MN8)는 제어신호(Ø1)에 응답하는 상기 스위치(SW1)를 경유하여 제1노드(N1)와 제3노드(N3)사이에 접속되며, 게이트는 제2노드(N2)에 접속된다. 저항(R1)은 상기 제3노드(N3)와 접지(VSS) 사이에 접속된다.
제어신호(Ø1)에 의해 스위치(SW1)가 온(on) 되면, 상기 제1트랜지스터(MN7)와 제2트랜지스터(MN8)가 병렬로 연결되어 전체 트랜지스터의 W/L 비율은 증가하게 되므로 바이어스 전압 발생부(420)에서 발생하는 바이어스 전압 중 VBN은 낮아지게 되며, VBP는 높아지게 된다.
출력버퍼(200)의 전류 바이어스 회로(212, 214, 236, 246)의 NMOS트랜지스터(MN1, MN2)의 바이어스 전압(VBN)은 낮아져서 바이어스 전류(IBN)가 감소하게 되어 출력신호(output)의 슬루 레이트는 낮아지며, PMOS트랜지스터(MP1, MP2)의 바이어스 전압(VBP)은 높아져서 바이어스 전류(IBP)가 감소하게 되어 출력신호(output)의 슬루 레이트는 낮아진다.
상기 제어신호(Ø1)에 의해 상기 스위치(SW1)가 오프(off) 되면 반대로 출력신호(output)의 슬루 레이트가 감소하게 된다.
일반적인 데이터 라인 드라이버(100)의 출력버퍼(200)의 슬루 레이트가 너무 빠를 경우, 디스플레이 패널의 공통전극이 왜곡되어 게이트 드라이버의 오동작 유발이나 데이터 라인 드라이버의 구동전류의 감소가 발생될 수 있다.
디스플레이 패널의 전하 공유 시간(charge share time, 도 9를 참조하면 CSSW가 온(on) 되는 T1구간)이후에 출력버퍼의 전류소모가 큰 높은 슬루 레이트 시간이 존재하는데, 상기 제어신호(Ø1)는 이 구간 동안 전하 공유 시간(charge share time)과 동일한 시간 동안 인가되어 슬루 레이트를 낮추도록 인가되어야 한다.(이하에서는 상기 시간을"로우 슬루 레이트 구현 시간"이라 한다. 도 9를 참조하면 T2구간)
슬루 레이트가 낮아지므로 상기 데이터 라인 드라이버(100)의 구동 전류 감소 및 게이트 드라이버의 오동작을 방지할수 있다.
로우 슬루 레이트 구현 시간이 경과하면, 상기 스위치(SW1)는 다시 오프(off) 되어야 한다. 왜냐하면 로우 슬루 레이트 구현 시간에는 출력신호(output)의 세틀링 시간(settling time)이 지연되어 디스플레이 패널의 화면 구현이 늦어져 원 하지 않는 색이 표현될 수 있기 때문이다.
도 7은 본 발명의 다른 실시예에 따른 다수의 바이어스 전압을 조절할 수 있는 가변저항 회로(410)를 나타낸다. 도 7을 참조하면, 상기 가변저항 회로(410)는 제1트랜지스터(MN5), 제1스위치(SW2), 제2스위치(SW3), 제1저항(R2), 및 제2저항(R3)을 구비한다.
상기 제1트랜지스터(MN5)는 제1노드(N1)와 제3노드(N3)사이에 접속되며 게이트는 제2노드(N2)에 접속된다. 상기 제1스위치(SW2)는 제1제어신호(Ø2)에 응답하여 스위칭 되며 제3노드(N3)와 제4노드(N4)에 접속된다. 제1저항(R2)은 제4노드(N4)와 접지(VSS) 사이에 접속된다. 상기 제2저항(R3)은 제2제어신호(Ø3)에 응답하여 스위칭 되는 상기 제2스위치(SW3)를 경유하여 상기 제3노드(N3)와 상기 제4노드(N4)에 접속된다.
출력버퍼(200)의 전류소모가 큰 시간 동안 슬루 레이트를 낮추기 위해서는 전하 공유 시간(charge share time, 도 9를 참조하면 T1구간) 이후의 로우 슬루 레이트 구현 시간(도 9를 참조하면 T2구간) 동안에 상기 제3노드(N3)와 접지(VSS) 사이의 저항 값이 증가해야 하므로, 제1스위치(SW1)은 그 시간동안 오프(off)되도록 제1제어신호(Ø2)가 인가되어야 하며, 제2스위치(SW2)는 온(on) 되도록 제2제어신호(Ø3)가 인가되어야 한다.
이때 상기 제1저항(R2)과 상기 제2저항(R3)이 직렬로 접속되어 상기 제3노드(N3)와 접지(VSS) 사이의 저항 값이 증가하게 되어 바이어스 전압 중 VBN은 낮아지 고, 바이어스 전압 중 VBP는 증가하게 되어 출력버퍼의 바이어스 전류(IBN, IBP)가 감소하게 되므로 슬루 레이트를 낮추게 된다.
로우 슬루 레이트 구현 시간이 지나고 나서는 다시 상기 제1스위치(SW2)가 온(on) 되고 상기 제2스위치(SW3)는 오프(off) 되어 정상 동작을 하게 된다. 왜냐하면 로우 슬루 레이트 시에는 출력전압의 세틀링 시간이 지연되어 디스플레이 패널의 화면 구현이 늦어져 원하지 않는 색이 표현될 수 있기 때문이다.
도 8은 본 발명에 따른 제어신호에 응답하여 다수의 바이어스 전압들을 조절할 수 있는 바이어스 전압 발생기의 다른 실시예를 나타낸다.
바이어스 전압 발생기(401)는 가변저항 회로(410)와 바이어스 전압 발생부(420)를 구비한다. 상기 바이어스 전압 발생부(420)는 제1노드(N1)와 제2노드(N2)를 구비하며, 전원(VDD)과 노드1(N1)사이에 직렬로 접속된 제1내지 제3트랜지스터(MP7, MP9, MN9)와 전원(VDD)과 접지(VSS)사이에 직렬로 접속된 제4내지 제7트랜지스터(MP8, MP10, MN10, MN12)를 구비한다.
상기 제1트랜지스터(MP7)의 게이트와 상기 제4트랜지스터(MP8)의 게이트와 상기 제1트랜지스터(MP7)의 드레인은 서로 접속되고, 상기 제2트랜지스터(MP9)의 게이트와 상기 제5트랜지스터(MP10)의 게이트와 상기 제2트랜지스터(MP9)의 드레인은 서로 접속되고, 상기 제3트랜지스터(MN9)의 게이트와 상기 제6트랜지스터(MN10)의 게이트와 상기 제6트랜지스터(MN10)의 드레인은 서로 접속되고, 상기 제7트랜지스터(MN12)의 게이트와 드레인은 상기 제2노드에 접속된다.
상기 다수의 바이어스 전압들 중에서 제1바이어스 전압(VBN)은 상기 제1트랜지스터(MP7)의 게이트 전압이고, 상기 다수의 바이어스 전압들 중에서 제2바이어스 전압(VBP)은 상기 제2노드의 전압인 것을 특징으로 한다.
상기 가변저항 회로(410)는 도 5, 도 6, 도 7에 도시된 가변저항 회로와 그 기능과 동작이 동일하므로 설명은 생략한다.
도 9는 상기 도 6, 및 도 7에 도시된 실시예의 따른 파형들을 나타낸다.
도 6, 도 7, 및 도 9를 참조하면, OSW는 출력버퍼(200)의 출력신호의 트랜스미션 게이트에 인가되는 신호로 디스플레이 패널 셀의 전하 공유(charge share) 가 일어나는 시간 동안 출력버퍼(200)의 출력신호를 차단한다.
CSSW는 전하 공유(charge share) 트랜스미션 게이트에 인가되는 신호이며, 전하 공유 시간동안 디스플레이 패널의 각각의 셀(cell)들이 전하를 공유하게 한다.
제어신호(Ø1)는 도 6의 가변저항 회로(410)의 스위치(SW1)에 인가되는 제어신호이다. 제1제어신호(Ø2)는 도 7의 가변저항 회로(410)의 제1스위치(SW2)에 인가되는 제어신호이며, 제2제어신호(Ø3)는 도 7의 가변저항 회로(410)의 제2스위치(SW3)에 인가되는 제어신호이다.
output은 디스플레이 패널로 전달되는 출력버퍼(200)의 출력신호이다.
T1 구간(t2~t4)은 디스플레이 패널 셀의 전하 공유 시간이며, 상기 T1구간 내의 T3구간(t2~t3)은 전하 공유에 의해 출력신호(output)가 급격히 상승하는 구간 이다. T2(t4~t6) 구간은 전하 공유 시간 이후 로우 슬루 레이트 구현 시간을 나타낸다.
OSW가 로우레벨인 구간(t1~t5)에서 출력버퍼(200)의 출력신호(output)가 차단된다.
OSW가 로우레벨인 구간(t1~t5) 중 상기 T1구간 내에서 CSSW가 하이레벨인 T1구간(t2~t4, 전하 공유 시간)에는 디스플레이 패널의 각각의 셀들의 전하 공유로 출력전압이 상승한다.
OSW가 하이레벨로 되기 전에 CSSW가 로우레벨로 된 이후 T2구간(t4~t6, 상기 T1구간과 같은 시간임)에는 출력버퍼(200)의 신호가 디스플레이 패널에 전달되어 출력전압이 상승하게 된다.
상기 T2구간에서 로우 슬루 레이트의 구현을 위해서 상기 도 6의 스위치(SW1)에 인가되는 상기 제어신호(Ø1)는 하이레벨이 되어 상기 스위치(SW1)는 온(on)되며, 상기 도 7의 제1스위치(SW2)에 인가되는 상기 제1제어신호(Ø2)는, 로우 슬루 레이트 구현 구간인 상기 T2구간에 로우레벨로 되어 상기 제1스위치(SW2)는 오프(off) 되며, 상기 도 7의 상기 제2스위치(SW3)에 인가되는 상기 제2제어신호(Ø3)는, 로우 슬루 레이트 구현 구간인 상기 T2구간에서는 하이레벨로 되어 제2스위치(SW2)를 온(on) 시킨다.
OSW가 로우레벨로 된 후 CSSW가 하이레벨로 되는 시간 사이인 t1~t2 구간, CSSW가 로우레벨로 된 후 OSW가 하이레벨로 되는 시간 사이인 t4~t5 구간에 시간적 간격이 있는데, 이는 갑작스런 출력신호의 온/오프(ON/OFF)와 디스플레이 패널 셀 들의 전하 공유로 인해 데이터 라인 드라이버가 오동작하는 것을 막기 위해 시간적 간격을 둔 것이다.
도 10은 본 발명에 따른 데이터라인 드라이버를 구비하는 디스플레이 장치의 블록도이다. 도 10을 참조하면, 상기 디스플레에 장치는 데이터 라인 드라이버(110), 게이트 드라이버(120), 콘트롤러(130), 및 디스플레이 패널(140)을 구비한다.
상기 데이터 라인 드라이버(110)는 다수의 데이터 라인들(Y1, Y2,..., Yn)에 구동전압을 공급하며, 상기 게이트 라인 드라이버(120)는 다수의 게이트 라인들(G1, G2,...,Gn)에 전압을 공급한다.
상기 데이터 라인 드라이버(110)는, 디지털-아날로그 변환기(300), 바이어스 전압 발생기(401), 및 출력버퍼들(200)을 구비한다.
상기 디지털-아날로그 변환기(300)는 입력된 디지털 영상 데이터(DATA)에 상응하는 아날로그 전압을 발생시키며, 상기 바이어스 전압 발생기(401)는 제어신호(Ø1, Ø2, Ø3)에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들(VBN, VBP)을 출력하며, 상기 출력버퍼들(200)은 상기 다수의 바이어스 전압들(VBN, VBP)에 기초하여 상기 디지털-아날로그 변환기(300)로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력한다.
상기 콘트롤러(130)는 상기 데이터 라인 드라이버(110)와 상기 게이트 라인 드라이버(120)를 제어한다.
상기 디스플레이 패널(140)은 다수의 게이트 라인(G1, G2,...,Gn)들과 다수의 데이터 라인(Y1, Y2,..., Yn)들을 구비하고 상기 데이터 라인 드라이버(110)와 상기 게이트 드라이버(120)에 의해 구동되어 영상을 디스플레이 한다.
상기 출력버퍼(200)로부터 출력된 출력신호(output)의 슬루 레인트는 상기 바이어스 전압발생기(401)로부터 출력된 상기 다수의 바이어스 전압들(VBN, VBP)에 기초하여 조절된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 라인 드라이버는 제어 신호를 통해 출력신호의 슬루 레이트를 조절할 수 있는 효과가 있다.
상술한 바와 같이 본 발명에 따른 디스플레이 장치는 슬루 레이트 조절을 통하여 구동 전류의 감소 및 게이트 드라이버의 오동작을 방지할 수 있는 효과가 있다

Claims (15)

  1. 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기;
    제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기; 및
    상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하는 출력버퍼를 구비하며,
    상기 출력버퍼로부터 출력된 출력신호의 슬루 레이트는 상기 바이어스 전압 발생기로부터 출력된 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 데이터 라인 드라이버.
  2. 제1항에 있어서, 상기 바이어스 전압 발생기는,
    제1노드와 제2노드를 구비하며, 상기 제어신호에 응답하여 가변되는 저항 값을 갖는 가변저항 회로; 및
    상기 제1노드와 상기 제2노드를 통하여 출력된 신호들에 기초하여 상기 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생부를 구비하는 것을 특징으로 하는 데이터 라인 드라이버.
  3. 제2항에 있어서, 상기 가변저항 회로는,
    상기 제1노드와 제3노드 사이에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;
    상기 제어신호에 응답하여 스위칭 되는 스위치를 경유하여 상기 제1노드와 상기 제3노드에 접속되며, 상기 제2노드에 접속된 게이트를 구비하는 제2트랜지스터; 및
    상기 제3노드와 접지 사이에 접속된 저항을 구비하는 것을 특징으로 하는 데이터 라인 드라이버.
  4. 제2항에 있어서, 상기 가변저항 회로는,
    상기 제1노드와 상기 제3노드에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;
    상기 제어신호에 응답하여 스위칭 되며 상기 제3노드와 제4노드 사이에 접속된 제1스위치;
    상기 제4노드와 접지 사이에 접속된 제1저항; 및
    상기 제어신호에 응답하여 스위칭 되는 제2스위치를 경유하여 상기 제3노드와 상기 제4노드 사이에 접속된 제2저항을 구비하며,
    상기 제1스위치와 상기 제2스위치는 상기 제어신호에 응답하여 상보적으로 스위칭 되는 것을 특징으로 하는 데이터 라인 드라이버.
  5. 제2항에 있어서, 상기 바이어스 전압 발생부는,
    전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및
    상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,
    상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트는 서로 접속되고, 상기 제3트랜지스터의 게이트와 제6트랜지스터의 게이트는 서로 접속되고, 상기 제6트랜지스터의 드레인과 상기 제7트랜지스터의 게이트는 제2노드에 접속되고,
    상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,
    상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 데이터 라인 드라이버.
  6. 제2항에 있어서, 상기 바이어스 전압 발생부는,
    전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및
    상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,
    상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제1트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제3트랜지 스터의 게이트와 상기 제6트랜지스터의 게이트와 상기 제6트랜지스터의 드레인은 서로 접속되고, 상기 제7트랜지스터의 게이트와 드레인은 상기 제2노드에 접속되고,
    상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,
    상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 데이터 라인 드라이버.
  7. 제5항 또는 제6항에 있어서, 상기 제1, 제2, 제4, 및 제5트랜지스터는 PMOS트랜지스터이고, 제3, 제6, 및 제7트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 데이터 라인 드라이버.
  8. 다수의 데이터 라인들과 다수의 게이트 라인들을 구비하는 디스플레이 패널; 및
    상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버를 구비하며,
    상기 데이터 라인 드라이버는,
    입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 디지털-아날로그 변환기;
    제어신호에 응답하여 각각의 전압레벨이 조절되는 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생기; 및
    상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 전압을 상기 다수의 데이터 라인들 중에서 대응되는 데이터 라인으로 출력하기 위한 출력버퍼를 구비하며,
    상기 출력버퍼로부터 출력된 출력신호의 슬루 레인트는 상기 바이어스 전압발생기로부터 출력된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 디스플레이 장치.
  9. 제8항에 있어서, 상기 바이어스 전압 발생기는,
    제1노드와 제2노드를 구비하며, 상기 제어신호에 응답하여 가변되는 저항 값을 갖는 가변저항 회로; 및
    상기 제1노드와 상기 제2노드를 통하여 출력된 신호들에 기초하여 상기 다수의 바이어스 전압들을 출력하는 바이어스 전압 발생부를 구비하는 것을 특징으로 하는 디스플레이 장치.
  10. 제9항에 있어서, 상기 가변저항 회로는,
    상기 제1노드와 제3노드 사이에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;
    상기 제어신호에 응답하여 스위칭 되는 스위치를 경유하여 상기 제1노드와 상기 제3노드에 접속되며, 상기 제2노드에 접속된 게이트를 구비하는 제2트랜지스 터; 및
    상기 제3노드와 접지 사이에 접속된 저항을 구비하는 특징으로 하는 디스플레이 장치.
  11. 제9항에 있어서, 상기 가변저항 회로는,
    상기 제1노드와 상기 제3노드에 접속되며 상기 제2노드에 접속된 게이트를 구비하는 제1트랜지스터;
    상기 제어신호에 응답하여 스위칭 되며 상기 제3노드와 제4노드 사이에 접속된 제1스위치;
    상기 제4노드와 접지 사이에 접속된 제1저항; 및
    상기 제어신호에 응답하여 스위칭 되는 제2스위치를 경유하여 상기 제3노드와 상기 제4노드 사이에 접속된 제2저항을 구비하며,
    상기 제1스위치와 상기 제2스위치는 상기 제어신호에 응답하여 상보적으로 스위칭 되는 것을 특징으로 하는 디스플레이 장치.
  12. 제9항에 있어서, 상기 바이어스 전압 발생부는,
    전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및
    상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,
    상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제2트 랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트는 서로 접속되고, 상기 제3트랜지스터의 게이트와 제6트랜지스터의 게이트는 서로 접속되고, 상기 제6트랜지스터의 드레인과 상기 제7트랜지스터의 게이트는 제2노드에 접속되고,
    상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스터의 게이트 전압이고,
    상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 디스플레이 장치.
  13. 제9항에 있어서, 상기 바이어스 전압 발생부는,
    전원과 상기 제1노드 사이에 직렬로 접속된 제1내지 제3트랜지스터들; 및
    상기 전원과 접지 사이에 직렬로 접속된 제4내지 제7트랜지스터들을 구비하며,
    상기 제1트랜지스터의 게이트와 상기 제4트랜지스터의 게이트와 상기 제1트랜지스터의 드레인은 서로 접속되고, 상기 제2트랜지스터의 게이트와 상기 제5트랜지스터의 게이트와 상기 제2트랜지스터의 드레인은 서로 접속되고, 상기 제3트랜지스터의 게이트와 상기 제6트랜지스터의 게이트와 상기 제6트랜지스터의 드레인은 서로 접속 되고,상기 제7트랜지스터의 게이트와 드레인은 상기 제2노드에 접속되고,
    상기 다수의 바이어스 전압들 중에서 제1바이어스 전압은 상기 제1트랜지스 터의 게이트 전압이고,
    상기 다수의 바이어스 전압들 중에서 제2바이어스 전압은 상기 제2노드의 전압인 것을 특징으로 하는 디스플레이 장치.
  14. 제12항 또는 제13항에 있어서, 상기 제1,제2,제4, 및 제5트랜지스터는 PMOS트랜지스터이고, 제3,제6, 및 제7트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 디스플레이 장치.
  15. 입력된 디지털 영상 데이터에 상응하는 아날로그 전압을 발생하는 단계;
    제어신호에 응답하여 각각의 전압레벨이 조절될 수 있는 다수의 바이어스 전압들을 발생하는 단계; 및
    상기 다수의 바이어스 전압들에 기초하여 상기 디지털-아날로그 변환기로부터 출력된 아날로그 전압을 버퍼링하고, 버퍼링된 출력신호를 출력하는 단계를 구비하며,
    상기 버퍼링된 출력신호의 슬루 레이트는 전압레벨이 조절된 상기 다수의 바이어스 전압들에 기초하여 조절되는 것을 특징으로 하는 데이터 라인 드라이버의 출력 버퍼의 출력신호의 슬루 레이트를 조절하는 방법.
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