KR20070067394A - Method of fabricating nano soi wafer - Google Patents

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KR20070067394A
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Abstract

A method for fabricating a nano SOI is provided to improve adhesion of wafers by performing a first heat treatment for a predetermined interval of time at a temperature that flake is not generated without an additional process. A bond wafer made of single crystal silicon and a reference wafer are prepared. An insulation layer is formed on at least one surface of the bond wafer. Hydrogen ions are implanted from the surface of the bond wafer to a predetermined depth to form a hydrogen ion implanting part. The insulation layer of the bond wafer and the reference wafer are bonded to each other. A first heat treatment is performed on the bonded wafers at a first temperature for a first time interval, and a second heat treatment is performed at a second temperature higher than the first temperature for a second time interval. The hydrogen ion implanting part of the bond wafer is cleaved. A surface treatment is performed on the cleaved surface of the remaining bond wafer. In the heat treatment, hot air using nitrogen gas is applied in a direction perpendicular to the bonded wafers.

Description

나노 에스오아이 웨이퍼의 제조방법{Method of fabricating nano SOI wafer}Method of manufacturing nano SOH wafer {Method of fabricating nano SOI wafer}

도 1은 본 발명의 일 실시예에 따라 나노 SOI(Silicon On Insulator) 웨이퍼를 제조하는 공정단계를 나타낸 공정순서도이다.1 is a process flowchart showing a process step of manufacturing a nano silicon on insulator (SOI) wafer according to an embodiment of the present invention.

도 2 내지 도 6은 본 발명의 일 실시예에 따라 나노 SOI 웨이퍼를 제조하는 각 공정단계를 나타낸 공정단면도들이다.2 to 6 are process cross-sectional views illustrating each process step of manufacturing a nano SOI wafer according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따라 나노 SOI 웨이퍼를 제조하기 위한 열처리 단계를 보여주는 도면이다.7 is a view showing a heat treatment step for manufacturing a nano-SOI wafer in accordance with an embodiment of the present invention.

도 8a 및 도 8b는 웨이퍼에 대한 열풍의 방향에 따른 에지 익스크르션(edge exclusion)의 분포를 보여주는 사진들이다.8A and 8B are photographs showing the distribution of edge exclusion along the direction of hot air to the wafer.

도 9a 및 도 9b는 본 발명과 종래기술에 따른 열처리 공정을 수행한 후의 벽개면의 결함 분포를 보여주는 사진들이다.9A and 9B are photographs showing defect distribution on cleaved surfaces after performing a heat treatment process according to the present invention and the prior art.

※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing

10 ; 결합 웨이퍼 12 ; 실리콘산화막10; Bonded wafer 12; Silicon oxide film

14 ; 수소이온주입부 16 ; 열풍14; Hydrogen ion injection unit 16; sirocco

20 ; 기준 웨이퍼 20; Reference wafer

본 발명은 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법에 관한 것으로서, 보다 상세하게는 벽개면의 표면 결함이 감소된 나노 SOI 웨이퍼의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a silicon on insulator (SOI) wafer, and more particularly, to a method for manufacturing a nano SOI wafer with reduced surface defects on cleaved surfaces.

통상적인 실리콘 집적회로를 제작하기 위해 사용되는 벌크 실리콘 기판에서의 접합 분리(junction isolation)는 적당한 정도의 도핑 수준과 디멘젼 하에서 ±30 V 정도의 공급전압하에서 접합 파괴(junction breakdown)가 발생되기 때문에 고전압의 응용에는 적합하지 않을 뿐만 아니라, 접합분리는 감마선에 의해 pn접합에서 발생되는 과도 광전류(transient photocurrent)에 기인하여 고방사능 환경하에서는 효과적이지 못하다. 따라서, pn접합 대신에 절연물로서 소자의 주위를 완전히 둘러싸는 분리기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 회로는 벌크 실리콘 기판 내에 제작되는 회로와 비교하여 제작과정 및 결과 구조가 단순하여 칩 사이즈를 작게 할 수 있으며, 칩 사이즈의 감소와 더불어 기생 캐패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다. Junction isolation in bulk silicon substrates used to fabricate conventional silicon integrated circuits is high voltage due to junction breakdown at supply voltages of ± 30 V under moderate doping levels and dimensions. Not only are they unsuitable for the application of, but the junction separation is not effective under high radioactivity due to the transient photocurrent generated at the pn junction by gamma rays. Therefore, SOI technology, a separation technology that completely surrounds the device as an insulator instead of a pn junction, has been developed, and the circuit fabricated in such an SOI substrate has a simpler fabrication process and resulting structure compared to a circuit fabricated in a bulk silicon substrate. The size can be reduced, and the parasitic capacitance is reduced as well as the chip size, so that the circuit operation speed is high.

이러한 SOI 기술로서는, 사파이어 상에 헤테로 에피택셜 실리콘층을 성장시키는 SOS(Silicon On Sapphire) 기술, 실리콘 기판내에 산소이온을 주입한 후 어닐링시켜 매몰된 실리콘산화층을 형성시키는 SIMOX(Separation by IMplaneted OXygen)기술, 표면에 절연층이 형성된 적어도 하나의 웨이퍼와 다른 웨이퍼를 접착시킨 본딩 SOI(Bonding SOI) 기술등이 알려져 있다.Such SOI technology includes SOS (Silicon On Sapphire) technology that grows a heteroepitaxial silicon layer on sapphire, and SIMOX (Separation by IMplaneted OXygen) technology that forms an buried silicon oxide layer by injecting oxygen ions into a silicon substrate and then annealing them. Bonding SOI (Bonding SOI) technology is known in which at least one wafer having an insulating layer formed on its surface and another wafer are bonded together.

이러한 본딩 SOI 기술을 이용한 예로서, 소위 유니본드(UNIBOND) 웨이퍼를 제조하기 위해 사용되는 소위 "스마트-컷(Smart-Cut)" 공정 기술이 잘 알려져 있다. 스마트-컷 공정 기술은 수소 이온을 본딩되는 웨이퍼 중의 하나에 이온주입하여 미세한 버블층을 형성한 후 열처리에 의해 이 버블층을 중심으로 웨이퍼를 벽개시키는 기술로서, 종래의 스마트-컷 공정기술을 이용한 SOI 웨이퍼를 제조하는 방법을 간단히 설명한다.As an example using this bonding SOI technology, the so-called "Smart-Cut" process technology used to make so-called UNIIBOND wafers is well known. Smart-cut process technology involves implanting hydrogen ions into one of the wafers to be bonded to form a fine bubble layer, and then cleaving the wafer around the bubble layer by heat treatment. A method of manufacturing an SOI wafer is briefly described.

먼저, 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer)와 결합 웨이퍼(bond wafer)를 준비한다. 기준 웨이퍼는 SOI 웨이퍼를 물리적으로 지지해주는 역할을 하며 핸들링 웨이퍼(handling wafer)라고도 하며, 결합 웨이퍼는 후속 공정에 의해 반도체소자의 소자 형성영역이 형성되는 웨이퍼로서 소자 웨이퍼(device wafer)라고 불리기도 한다.First, a base wafer and a bond wafer are prepared, which are bonded to each other by a subsequent process. The reference wafer serves as a physical support for the SOI wafer and is also referred to as a handling wafer, and the bonded wafer is a device wafer, in which a device formation region of a semiconductor device is formed by a subsequent process, also called a device wafer. .

이어서, 단결정 실리콘으로 이루어진 결합 웨이퍼에 대하여 열산화 공정을 수행하여 결합 웨이퍼의 표면에 산화막, 즉 실리콘 산화막을 형성한다. 실리콘 산화막은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있다. Subsequently, a thermal oxidation process is performed on the bonded wafer made of single crystal silicon to form an oxide film, that is, a silicon oxide film on the surface of the bonded wafer. The silicon oxide film serves as a buried oxide layer in the SOI wafer and may be formed to a thickness of about several tens to several thousand micrometers as needed.

이어서, 결합 웨이퍼에 대하여 고전압의 수소 이온을 주입한다. 수소 이온의 주입에너지는 약 125 KeV 정도의 고전압 에너지를 사용한다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부가 형성된다.Subsequently, high voltage hydrogen ions are implanted into the bonded wafer. The implantation energy of hydrogen ions uses about 125 KeV of high voltage energy. Thus, a hydrogen ion implantation portion having a projection specific distance Rp is formed at a predetermined depth from the surface of the bonded wafer under the silicon oxide film.

다음으로, 기준 웨이퍼와 결합 웨이퍼를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 수평적으로 접착시킨다. 접착 방법은 기준 웨이퍼를 수평으로 뉘어 놓인 채 그 위로 실리콘 산화막이 형성된 결합 웨이퍼의 부분을 수평적으로 평행하게 위치시킨 후 상온에서 전체 웨이퍼의 표면이 동시에 접촉되도록 하부방향으로 결합 웨이퍼를 내려놓으면서 두 웨이퍼를 접착시킨다. 이때 두 웨이퍼는 친수성(hydrophillic) 조건하에서 수소결합에 의해 상호 접착된다. Next, the reference wafer and the bonded wafer are cleaned to remove contaminants on the surface and the two wafers are then horizontally bonded. In the bonding method, the wafers are laid horizontally and the portions of the bonded wafer on which the silicon oxide film is formed are placed in parallel and horizontally, and then the two wafers are lowered at a lower temperature so that the surfaces of the entire wafers are simultaneously contacted at room temperature. Bond. The two wafers are then bonded to each other by hydrogen bonding under hydrophillic conditions.

이어서, 고온에서 열처리를 수행하여 수소이온 주입부 부분을 벽개 (cleavage)한다. 열처리는 질소 분위기하에서 약 550℃ 정도의 온도하에서 약 1시간 정도 수행한다. 벽개 과정은 열처리 동안에 수소이온 주입부 부분의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. Subsequently, heat treatment is performed at a high temperature to cleave the hydrogen ion implantation portion. The heat treatment is performed for about 1 hour at a temperature of about 550 ℃ in a nitrogen atmosphere. The cleavage process is performed when bubbles in the hydrogen ion implantation part interact with each other during heat treatment to form a sufficient blister and propagate the flake phenomenon.

이어서, 실리콘층의 벽개면에 대하여 화학기계적 연마(CMP) 공정을 수행한다. CMP 공정은 반도체소자의 채널이 형성되는 소자형성영역의 두께가 원하는 두께가 될 때까지 수행할 수 있다.Subsequently, a chemical mechanical polishing (CMP) process is performed on the cleaved surface of the silicon layer. The CMP process may be performed until the thickness of the device formation region in which the channel of the semiconductor device is formed reaches a desired thickness.

한편, SOI 웨이퍼에 형성되는 반도체소자의 고집적화, 고속화 및 저전력화에 대한 요구에 대응하여 SOI 웨이퍼에서 반도체소자가 형성되는 소자형성영역(또는 채널영역)의 두께는 점점 작아지고 있으며, 동시에 메몰옥사이드층(BOX)의 두께도 점점 작아지고 있는 추세이다. 즉 실리콘 SOI의 소자형성영역(채널영역)의 두께가 약 1000 nm 이상이 되는 두꺼운 SOI(Thick SOI) 웨이퍼로는 MEMS, 센서들, 포토다이오드, 바이폴라 전력소자등을 형성하기 위해 사용될 수 있으며, 마이크로 디스플레이 또는 부분 공핍(Partially Depleted) CMOS 등은 소자형성영역의 두께가 약 50 내지 1000 nm의 얇은 SOI(Thin SOI) 웨이퍼로도 생산할 수 있지만, 완전 공핍 (Fully Depleted) CMOS, 나노 CMOS 소자 또는 단전자 소자 등은 소자형성영역의 두께가 약 50 nm 이하의 나노 SOI 웨이퍼를 요구하기에 이르렀다.On the other hand, in response to the demand for high integration, high speed, and low power of semiconductor devices formed on SOI wafers, the thickness of device formation regions (or channel regions) in which semiconductor devices are formed in SOI wafers is becoming smaller and at the same time, a methoxide layer. The thickness of (BOX) is also getting smaller. That is, a thick SOI (Thick SOI) wafer having a thickness of about 1000 nm or more in a silicon SOI can be used to form MEMS, sensors, photodiodes, bipolar power devices, and the like. Display or Partially Depleted CMOS can also be produced with thin SOI wafers with a thickness of about 50 to 1000 nm of device formation area, but fully depleted CMOS, nano CMOS devices or single electrons Devices and the like have come to require nano SOI wafers having a thickness of the device formation region of about 50 nm or less.

그러나, 전술한 종래의 스마트-컷 공정 기술을 사용하여 나노 SOI 웨이퍼를 제조하는 데에는 다음과 같은 문제점들이 발생된다.However, the following problems arise in manufacturing nano SOI wafers using the conventional smart-cut process techniques described above.

종래에는 결합 웨이퍼의 수소 이온 주입부를 벽개한 후 벽개된 표면을 평탄화하고, 원하는 소자형성영역의 두께가 될 때까지 CMP 공정을 수행하여야 한다. 그러나, 일반적으로 반도체소자의 제조공정에서 CMP 공정은 공정 단가가 매우 비싸고 공정시간이 많이 소요되며, CMP 공정에 따른 웨이퍼의 중심부와 주변부의 두께 편차가 매우 크며, CMP 실시시 크랙(crack)등의 결함이 발생하는 단점이 있다. Conventionally, after the hydrogen ion implantation of the bonded wafer is cleaved, the cleaved surface is planarized, and the CMP process is performed until the desired device formation region has a thickness. However, in the semiconductor device manufacturing process, the CMP process is very expensive and requires a long process time, and the thickness variation of the center and periphery of the wafer due to the CMP process is very large, and the cracks, etc., during the CMP process are very high. There is a disadvantage that a defect occurs.

또한, 수소 이온을 결합 웨이퍼 내에 이온 주입할 때 고에너지 전압하에서 수행하기 때문에 수소 이온의 투영 비정거리가 매우 커지게 되며, 따라서 후속 벽개 공정 후에 실리콘층의 두께가 약 9000 Å 정도로 두껍게 잔류하기 때문에 소자형성영역이 약 50 nm(500 Å) 이하가 되는 나노 SOI 웨이퍼를 제조하기에는 CMP 공정시간이 오래 걸릴 뿐만 아니라 연마되는 실리콘층의 소모량이 많아지는 문제점이 있다.In addition, since the implantation of hydrogen ions into the bonded wafer is performed under a high energy voltage, the projection specific distance of the hydrogen ions becomes very large, so that the thickness of the silicon layer remains about 9000 Å thick after the subsequent cleavage process. In order to fabricate a nano SOI wafer having a formation area of about 50 nm (500 mW or less), the CMP process takes a long time and there is a problem in that the consumption of the polished silicon layer increases.

한편, 종래의 기술에서는 저온 열처리 공정 만으로는 웨이퍼 간의 접합력이 약하고, 웨이퍼의 표면 형상에 의해 부분적인 접합력 저하로 인해 접합 결함(void)이 발생하게 될 수 있다. 이러한 점을 보완하기 위해 고온 열처리 공정을 하거나, 표면 플라즈마 처리를 하기도 하지만, 고온 열처리를 하는 경우 수소 이온의 아웃 디퓨전(out-diffusion)량이 많아져 블리스터 형성 및 플레이크 현상이 일어나기에 불충분하다는 단점이 있으며, 플라즈마 처리를 하는 경우 공정 단가가 매우 비싸진다는 문제점이 있다. Meanwhile, in the related art, the low temperature heat treatment process alone may weaken the bonding force between the wafers, and bonding defects may occur due to a partial decrease in the bonding force due to the surface shape of the wafer. In order to compensate for this, a high temperature heat treatment process or a surface plasma treatment may be performed. However, when the high temperature heat treatment is performed, the amount of out-diffusion of hydrogen ions increases, which is insufficient to cause blister formation and flake phenomenon. In addition, there is a problem that the process cost is very expensive when the plasma treatment.

본 발명의 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로서, 고온 열처리나 플라즈마 처리 없이 본딩 접합력을 향상시켜 벽개 공정 후에 표면 결함이 감소된 나노 SOI 웨이퍼를 제조하는 방법을 제공하는 데 있다.An object of the present invention is to overcome the problems of the prior art, to provide a method for manufacturing a nano-SOI wafer with a surface defect reduced after the cleavage process by improving the bonding strength without high temperature heat treatment or plasma treatment.

상기 본 발명의 목적들을 달성하기 위한 본 발명에 따른 나노 SOI 웨이퍼의 제조방법은, 단결정 실리콘으로 된 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계, 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계, 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 수소 이온을 주입하여 수소 이온 주입부를 형성하는 단계, 상기 결합 웨이퍼의 절연막과 상기 기준 웨이퍼를 서로 접착하는 단계, 상기 접착된 웨이퍼들에 대하여 제1 온도에서 제1 시간 동안 유지하며 제1 열처리하는 단계와, 상기 제1 온도보다 높은 제2 온도에서 제2 시간 동안 유지하며 제2 열처리하는 단계를 포함하는 열처리 단계, 상기 결합 웨이퍼의 수소 이온 주입부를 벽개하는 단계 및 잔류하는 상기 결합 웨이퍼의 벽개된 표면에 대하여 표면 처리를 수행하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a nano SOI wafer, including: preparing a bonded wafer and a reference wafer made of single crystal silicon; forming an insulating film on at least one surface of the bonded wafer; Implanting hydrogen ions to a predetermined depth from a surface of the wafer to form a hydrogen ion implantation portion, adhering the insulating film of the bonded wafer and the reference wafer to each other, for a first time at a first temperature with respect to the bonded wafers; Maintaining and performing a first heat treatment, and maintaining a second heat treatment at a second temperature higher than the first temperature for a second time, cleaving a hydrogen ion implantation portion of the bonded wafer, and remaining Performing a surface treatment on the cleaved surface of the bonded wafer.

상기 열처리 단계에서는 열풍, 예를 들어 질소 가스를 이용할 수 있으며, 상기 열풍의 방향을 상기 접착된 웨이퍼들에 거의 직각이 되도록 하는 것이 바람직하다. In the heat treatment step, hot air, for example, nitrogen gas may be used, and the direction of the hot air may be substantially perpendicular to the bonded wafers.

구체적으로, 상기 제1 열처리 단계는 100 내지 250℃ 범위 내에서 2 내지 9시간 동안, 바람직하게는 200℃에서 2 시간 동안 수행하며, 상기 제2 열처리 단계는 300 내지 450℃ 범위 내에서 1 내지 2시간 동안 바람직하게는 400℃에서 2 시간 동안 수행할 수 있다.Specifically, the first heat treatment step is performed for 2 to 9 hours, preferably at 200 ° C. for 2 hours in the range of 100 to 250 ° C., and the second heat treatment step is 1 to 2 in the range of 300 to 450 ° C. It may be carried out for 2 hours at 400 ℃ preferably for hours.

상기 수소이온을 주입하는 단계는, 저전압 하에서, 예를 들어 30 KeV 이하의 저에너지로 주입하는 것이 바람직하며, 상기 이온주입된 수소이온의 투영비정거리(Rp)는 상기 결합 웨이퍼의 표면으로부터 1000 내지 4000 Å의 범위 내에 형성되도록 하는 것이 바람직하다.The implanting of hydrogen ions is preferably performed at low energy, for example, at a low energy of 30 KeV or less, and the projection specific distance Rp of the ion implanted hydrogen ions is 1000 to 4000 from the surface of the bonded wafer. It is desirable to form within the range of n.

상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계는, 상기 결합 웨이퍼와 상기 기준 웨이퍼를 수직방향의 하측의 적어도 일부분을 접촉시킨 후 순차적으로 상측 방향으로 접촉면적을 증가시키면서 가압하여 접착하는 것이 두 웨이퍼 간에 보이드의 발생을 줄일 수 있다는 면에서 바람직하다.In the bonding of the bonded wafer and the reference wafer, the bonded wafer and the reference wafer are contacted with at least a portion of the lower side in the vertical direction, and then pressurized and bonded while increasing the contact area in the upward direction to void the two wafers. It is preferable in that it can reduce the occurrence of.

상기 벽개된 표면에 대하여 표면 처리를 하는 단계는, 상기 벽개된 표면에 대하여 수소 열처리 공정, 예를 들어 1100℃ 이상의 온도에서 적어도 1분 이상 수행하여 벽개면을 매끈하게 하는 것이 후속되는 식각 공정을 균일하게 수행할 수 있다는 점에서 바람직하다. The surface treatment of the cleaved surface may be performed by performing a hydrogen heat treatment process on the cleaved surface, for example, at least 1 minute at a temperature of 1100 ° C. or more to smoothly perform an etching process followed by smoothing the cleaved surface. It is preferable in that it can carry out.

또한 상기 벽개된 표면에 대하여 표면 처리를 하는 단계는, 상기 벽개된 표면에 대하여 종래기술에서 CMP 공정을 수행하지 않고 습식 식각 공정을 수행하는 단계를 포함할 수 있다. 상기 습식 식각 공정을 수행하는 단계는, NH4OH, H2O2 및 H20의 혼합용액을 식각액으로 사용하여 수행할 수 있다.In addition, the surface treatment of the cleaved surface may include performing a wet etching process on the cleaved surface without performing a CMP process in the related art. The wet etching process may be performed by using a mixed solution of NH 4 OH, H 2 O 2, and H 2 O as an etching solution.

한편, 상기 결합 웨이퍼의 표면에는 실리콘저머늄층이 에피택시 방법에 의해 형성된 것을 사용할 수 있으며, 상기 절연막은 상기 실리콘저머늄층 상에 형성될 수 있다.Meanwhile, a silicon germanium layer may be formed on the surface of the bonded wafer by an epitaxy method, and the insulating layer may be formed on the silicon germanium layer.

본 발명에 따르면, 열처리 단계를 상대적으로 저온에서 제1 열처리함으로써 블리스터에서 플레이크까지 일어나지 않으면서 접합력을 향상시킬 수 있으며, 상대적으로 고온에서 벽개를 일으킬 수 있는 제2 열처리를 순차적으로 수행할 있다.According to the present invention, by performing the first heat treatment at a relatively low temperature, the bonding force can be improved without causing bleeding from the blister, and a second heat treatment that can cause cleavage at a relatively high temperature can be sequentially performed.

본 발명에 따르며, 열처리 단계에서 열풍의 방향을 웨이퍼에 직각되는 방향으로 흘려주기 때문에 벽개 후에 웨이퍼의 표면 상태 및 에지 익스크루션(edge exclusion)을 양호한 상태로 용이하게 제어할 수 있다. According to the present invention, since the direction of hot air flows in the direction perpendicular to the wafer in the heat treatment step, the surface state and edge exclusion of the wafer can be easily controlled in good condition after cleavage.

본 발명에 따르면, 저전압으로 수소이온을 주입하기 때문에 수소이온의 투영비정거리(Rp)가 작아지는 동시에 주입된 수소이온 주입부의 분포를 좌우하는 △Rp의 값도 작아지며, 이는 후속되는 수소이온 주입부의 벽개 공정시 벽개된 표면의 Rms값이 작게 되어 CMP 공정없이 벽개 표면에 대한 수소 열처리와 습식 식각 공정만으로도 나노급 소자형성영역을 형성할 수 있다.According to the present invention, since hydrogen ion is injected at a low voltage, the projection specific distance Rp of the hydrogen ion becomes small, and at the same time, the value of ΔRp that influences the distribution of the implanted hydrogen ion implantation portion is also small, which is subsequent hydrogen ion implantation. During the negative cleavage process, the Rms value of the cleaved surface becomes small, and thus a nano-grade device formation region can be formed only by hydrogen heat treatment and wet etching process on the cleaved surface without the CMP process.

또한, 본 발명에 따르면, 결합 웨이퍼와 기준 웨이퍼를 접촉면적을 확대하면서 접착하기 때문에 접착면에서의 보이드의 발생수를 줄여 양 웨이퍼의 접착력을 향상시킬 수 있다.In addition, according to the present invention, since the bonded wafer and the reference wafer are bonded while the contact area is enlarged, the number of voids generated on the bonded surface can be reduced, thereby improving the adhesive strength of both wafers.

또한, 본 발명에 따르면, 벽개면에 대한 수소 열처리를 수행하기 때문에 벽 개면의 Rms 값이 현저히 감소하여 원하는 나노급 SOI 웨이퍼의 표면거칠기를 달성할 수 있으며, 습식식각 공정 이전에 미리 벽개면에 대한 수소 열처리를 추가적으로 수행하기 때문에 습식 식각공정을 효과적으로 수행할 수 있다.In addition, according to the present invention, since the hydrogen heat treatment on the cleaved surface is performed, the Rms value of the cleaved surface is significantly reduced, so that the desired surface roughness of the nano-scale SOI wafer can be achieved, and the hydrogen heat treatment on the cleaved surface is performed before the wet etching process. Since additionally performing the wet etching process can be effectively performed.

또한, 본 발명에 따르면, 벽개면에 대하여 CMP 공정없이 습식 식각으로 표면 식각을 낮게 유지함으로써 식각 두께를 균일하게 유지할 수 있다.In addition, according to the present invention, the etching thickness can be maintained uniformly by maintaining the surface etching low by wet etching without the CMP process.

이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.The embodiments described below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings illustrating embodiments of the present invention, the thicknesses of certain layers or regions are exaggerated for clarity of specification, and like numerals in the drawings refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.

도 1은 본 발명의 바람직한 실시예에 따른 나노 SOI 웨이퍼의 제조방법을 나타낸 공정순서도이며, 도 2 내지 도 6은 본 발명의 일 실시예에 따른 나노 SOI 웨이퍼의 제조방법을 설명하기 위한 공정단면도들이다. 1 is a process flowchart showing a method for manufacturing a nano SOI wafer according to a preferred embodiment of the present invention, Figures 2 to 6 are process cross-sectional views for explaining a method for manufacturing a nano SOI wafer according to an embodiment of the present invention. .

도 1 내지 도 6을 참조하면, 먼저 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer,도 4의 20)와 결합 웨이퍼(bond wafer,10)를 준비한다(S10). 기준 웨이퍼(20)는 SOI 웨이퍼를 물리적으로 지지해주는 지지대 역할을 하며 일명 핸들링 웨이퍼(handling wafer)라고도 하며, 결합 웨이퍼(10)는 후속 공정에 의해 반도체소자의 채널영역(소자형성영역)이 형성되는 웨이퍼로서 소자 웨이퍼(device wafer)라고 불리기도 한다.1 to 6, first, a base wafer (base wafer, 20 in FIG. 4) and a bonded wafer (bond wafer) 10 are bonded to each other by a subsequent process (S10). The reference wafer 20 serves as a support for physically supporting the SOI wafer and is also referred to as a handling wafer, and the bonded wafer 10 is a channel region (device formation region) of a semiconductor device formed by a subsequent process. It is also called a device wafer as a wafer.

이어서, 도 2에서 보여지듯이 예를 들어, 단결정 실리콘으로 이루어진 결합 웨이퍼(10)의 적어도 하나의 표면에 절연막을 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 열산화 공정을 수행하여 결합 웨이퍼(10)의 표면에 산화막, 즉 실리콘 산화막(12)을 형성한다(S12). 실리콘 산화막(12)은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer; BOX층)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있으나, 나노 SOI 웨이퍼에서는 수십 내지 수백 Å 정도, 예를 들어 200 Å 정도의 두께로 형성할 수 있다. Subsequently, as shown in FIG. 2, for example, an insulating film may be formed on at least one surface of the bonded wafer 10 made of single crystal silicon by various methods, for example, by performing a thermal oxidation process. An oxide film, that is, a silicon oxide film 12, is formed on the surface of (10) (S12). The silicon oxide film 12 serves as a buried oxide layer (BOX layer) in the SOI wafer, and may be formed to a thickness of several tens to several thousand micrometers as necessary, but in a nano SOI wafer, For example, it can be formed in thickness of about 200 kPa.

도 2에서는 결합 웨이퍼(10)의 상부 표면에만 실리콘 산화막(12)이 형성된 것으로 도시되어 있으나, 열산화 공정에 의해 노출된 결합 웨이퍼(10)의 전 표면에 실리콘 산화막(12)이 형성될 수 있으며, 필요에 따라 이런 상태를 유지하거나 결합 웨이퍼(10)의 한 표면에만 실리콘 산화막(12)이 잔류하도록 나머지는 제거할 수도 있다. In FIG. 2, the silicon oxide film 12 is formed only on the upper surface of the bonded wafer 10, but the silicon oxide film 12 may be formed on the entire surface of the bonded wafer 10 exposed by the thermal oxidation process. If necessary, this state can be maintained or the rest can be removed so that the silicon oxide film 12 remains on only one surface of the bonded wafer 10.

도 3을 참조하면, 결합 웨이퍼(10)에 대하여 저전압의 불순물이온, 예를 들어 수소이온을 주입한다(S14). 본 실시예에서는 수소이온의 주입에너지는 약 30 KeV 정도의 저전압 에너지를 사용하였으며, 수소 도즈량은 약 6 x 1016 cm-2 정도가 되도록 하였다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부(14)가 형성되며, 이를 경계로 결합 웨이퍼(10)는 일응 소자형성부(10b)와 제거부(10a)로 구분하기로 한다. 도 3에서는 수소이온 주입부(14)를 점선으로 표시하였지만, 수소이온 주입부는 수소이온들이 일정한 폭을 갖고 분포된 영역을 의미한다. Referring to FIG. 3, impurity ions of low voltage, for example hydrogen ions, are injected into the bonding wafer 10 (S14). In this embodiment, a low-voltage energy of about 30 KeV was used as the implantation energy of hydrogen ions, and the hydrogen dose was about 6 x 10 16 cm -2 . Accordingly, a hydrogen ion implantation portion 14 having a projection specific distance Rp is formed at a predetermined depth from the surface of the bonded wafer under the silicon oxide film, and the bonded wafer 10 is connected to the corresponding element forming portion 10b. And the removal unit 10a. In FIG. 3, the hydrogen ion implantation unit 14 is indicated by a dotted line, but the hydrogen ion implantation unit means a region in which hydrogen ions are distributed with a constant width.

도 4를 참조하면, 기준 웨이퍼(20)와 결합 웨이퍼(10)를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 수직적으로 접착시킨다(S16). 본 발명에서는 종래의 수평 접착식과 달리 기준 웨이퍼(20)와 결합웨이퍼(10)의 실리콘 산화막(12)의 적어도 일부가 먼저 접촉되면서 그 접촉면적이 한쪽 방향으로 증가하면서 접착되도록 한다. 이는 기준 웨이퍼(20)와 결합 웨이퍼(10)의 표면이 모두 굴곡이 있다는 점과 실리콘 웨이퍼가 탄성체라는 점을 고려하여 한쪽 방향으로 가압하면서 접착함으로써 접촉 표면이 평탄해지면서 이들 사이에 형성될 수 있는 수분등의 보이드 성분을 외측으로 밀어내어 제거하면서 접착하는 형태이기 때문에 접착면에서의 보이드가 현저히 감소되어 접착력이 향상될 수 있도록 해준다. Referring to FIG. 4, after the reference wafer 20 and the combined wafer 10 are cleaned to remove contaminants on the surface, the two wafers are vertically bonded (S16). In the present invention, unlike the conventional horizontal adhesive type, at least a part of the silicon oxide film 12 of the reference wafer 20 and the coupling wafer 10 is contacted first so that the contact area is increased while increasing in one direction. This can be formed while the contact surface is flattened by adhesion while pressing in one direction in consideration of the fact that both the surface of the reference wafer 20 and the bonded wafer 10 are curved and that the silicon wafer is an elastic body. Since the voids such as moisture are pushed out and removed to bond, the voids on the bonding surface are significantly reduced, thereby improving the adhesion.

본 발명에서의 기준 웨이퍼(20)와 결합 웨이퍼(10)의 접착은 상온에서 실시하는 것이 바람직하며, 이때 두 웨이퍼는 친수성(hydrophillic) 조건하에서 수소결합에 의해 상호 접착된다. In the present invention, the bonding between the reference wafer 20 and the bonding wafer 10 is preferably performed at room temperature, and the two wafers are bonded to each other by hydrogen bonding under hydrophilic conditions.

이어서 도 5, 도 6 및 도 7을 참조하면, 두 단계의 열처리를 수행한다(S18, S20). 열처리 단계는 웨이퍼간의 접합력 향상을 위하여 상대적으로 저온에서 수행하는 제1 열처리 단계(S18)와 수소이온 주입부(14)에서의 벽개(cleavage)를 위하여 제1 열처리에 비하여 상대적으로 고온에서 수행하는 제2 열처리에 의한 벽개 단계(S20)를 포함한다. Subsequently, referring to FIGS. 5, 6, and 7, two steps of heat treatment are performed (S18 and S20). The heat treatment step is a first heat treatment step (S18) to be performed at a relatively low temperature to improve the bonding strength between the wafers and a second heat treatment is performed at a relatively high temperature compared to the first heat treatment for cleavage in the hydrogen ion injection unit 14 2 includes a cleavage step (S20) by heat treatment.

도 7을 참조하여 열처리 단계를 구체적으로 살펴보면, 결합 웨이퍼(10)와 기준 웨이퍼(20)가 서로 접촉된 웨이퍼 결합체를 상온의 오븐 속에 로딩한다(A 단계). 이어서 오븐의 온도를 제1 열처리 온도('a'), 예를 들어 100℃ 내지 250℃, 바람직하게는 200℃까지 상승시킨다(B 단계). 물론 어느 정도까지 온도를 상승시킨 후 웨이퍼 결합체를 오븐 속에 로딩할 수도 있다. Referring to FIG. 7, the heat treatment step will be described in detail. The wafer assembly in which the bonding wafer 10 and the reference wafer 20 are in contact with each other is loaded into an oven at room temperature (step A). The temperature of the oven is then raised to a first heat treatment temperature 'a', for example 100 ° C. to 250 ° C., preferably 200 ° C. (step B). Of course, after raising the temperature to some extent, the wafer assembly may be loaded into an oven.

제1 열처리 온도에서 일정 시간, 예를 들어 2 내지 9시간, 바람직하게는 2 시간 동안 유지시킨다(C 단계). 이때 제1 열처리 단계는 웨이퍼 간의 접합력 향상을 위한 것이기 때문에 수소 이온 주입부(14)에서 플레이크가 일어나지 않을 정도의 낮은 온도에서 수행하며, 제1 열처리의 온도와 시간은 서로 반비례하게, 즉 제1 열처리 온도가 높으면 제1 열처리 시간은 짧게 하고 제1 열처리 온도를 상대적으로 낮게 하면 제1 열처리 시간은 상대적을 길게 할 수 있다. 본 실시예에서 제1 열처리 온도는 200℃에서 2시간 동안 수행한다.It is maintained at the first heat treatment temperature for a period of time, for example 2 to 9 hours, preferably 2 hours (step C). At this time, since the first heat treatment step is to improve the bonding strength between the wafers, the first heat treatment step is performed at a low temperature such that flakes do not occur in the hydrogen ion implantation unit 14, and the temperature and time of the first heat treatment are inversely proportional to each other, that is, the first heat treatment. If the temperature is high, the first heat treatment time may be shortened, and if the first heat treatment temperature is relatively low, the first heat treatment time may be relatively long. In the present embodiment, the first heat treatment temperature is performed at 200 ° C. for 2 hours.

계속하여, 오븐 내의 온도를 제2 열처리 온도('b')까지 상승시킨(D 단계) 후, 제2 열처리 온도, 예를 들어 300℃ 내지 450℃, 바람직하게는 400℃에서 일정 시간, 예를 들어 1 내지 2시간, 바람직하게는 2 시간 동안 유지시킨다(E 단계). 이때 제2 열처리 단계는 수소이온 주입부(14)에서의 벽개를 위한 것이기 때문에 수소 이온 주입부(14)에서 플레이크가 일어나기에 충분한 온도에서 수행하며, 역시 제2 열처리의 온도와 시간은 서로 반비례하게, 즉 제2 열처리 온도가 높으면 제2 열처리 시간은 짧게 하고 제2 열처리 온도를 상대적으로 낮게 하면 제2 열처리 시간은 상대적을 길게 할 수 있다. Subsequently, after raising the temperature in the oven to the second heat treatment temperature ('b') (step D), the second heat treatment temperature, for example, 300 deg. C to 450 deg. C, preferably 400 deg. For 1 to 2 hours, preferably 2 hours (step E). In this case, since the second heat treatment step is for cleavage in the hydrogen ion implantation unit 14, the second heat treatment step is performed at a temperature sufficient to cause flakes in the hydrogen ion implantation unit 14, and the temperature and time of the second heat treatment are inversely proportional to each other. That is, when the second heat treatment temperature is high, the second heat treatment time may be shortened, and when the second heat treatment temperature is relatively low, the second heat treatment time may be relatively long.

이어서 오븐 내의 온도를 상온까지 냉각시킨 후(F 단계), 웨이퍼 결합체를 언로딩한다(G 단계). 본 실시예에서 제2 열처리는 약 400℃에서 2 시간 동안 수행하였다. After cooling the temperature in the oven to room temperature (step F), the wafer assembly is unloaded (step G). In this example, the second heat treatment was performed at about 400 ° C. for 2 hours.

벽개 과정은 전술한 바와 같이 열처리 동안에 수소이온 주입부 부분의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. As described above, the cleavage process is performed while the bubbles of the hydrogen ion implantation part interact with each other during the heat treatment to form a sufficient blister and propagate the flake phenomenon.

한편, 열처리 단계에서는 오븐 내에서 열풍을 이용하며, 도 5에서 보여지는 바와 같이 열풍(16)의 방향은 웨이퍼 결합체에 거의 직각이 되게 한다. 열풍은 질소 가스를 사용하여, 유량은 약 75 slm 정도로 흘려준다. In the heat treatment step, hot air is used in an oven, and as shown in FIG. 5, the direction of the hot air 16 is substantially perpendicular to the wafer assembly. Hot air uses nitrogen gas, and the flow rate is about 75 slm.

계속하여 도 6에서 벽개된 후 기준 웨이퍼(20)에 부착된 결합 웨이퍼(10)의 잔류 부분인 소자형성부(10b)의 벽개면에 대하여 소정의 처리 공정을 수행한다(S22). 벽개면에 대한 처리는 수소 열처리를 수행할 수 있다.Subsequently, a predetermined treatment process is performed on the cleaved surface of the element forming unit 10b that is the remaining portion of the bonded wafer 10 attached to the reference wafer 20 after cleavage in FIG. 6 (S22). The treatment on the cleaved surface can be carried out hydrogen heat treatment.

수소 열처리 공정은 주로 벽개면의 표면을 매끈하게(smooth) 하기 위한 것으로서, 수소 분위기하에서 열처리 온도는 1100 ℃ 이상에서 적어도 1분 이상 수행하며, 수소 열처리 후 소자형성부(10b)의 Rms 값은 30 내지 40 Å에서 10 Å 이하로 낮아지게 된다. The hydrogen heat treatment process is mainly for smoothing the surface of the cleaved surface, and the heat treatment temperature is performed at least 1 minute at 1100 ° C. or more under hydrogen atmosphere, and the Rms value of the element forming unit 10b after the hydrogen heat treatment is 30 to It is lowered from 40 kHz to less than 10 kHz.

한편, 벽개면에 대하여 습식 식각 공정을 수행하여 원하는 소자형성부(10b)의 두께를 얻을 수 있다. 즉, 상기 수소 열처리를 수행한 후 또는 수행하지 않은 상태에서 벽개된 소자형성부(10b)의 표면에 대하여 습식 식각을 수행한다. 식각액은 NH4OH : H2O2 : H20 = 0.5 : 1 : 5인 식각액을 사용하였으며, 식각온도는 65 내지 100℃의 범위에서 수행하였으며, 식각시간 및 식각두께는 원하는 나노 SOI 웨이퍼에서 최종 소자형성영역의 두께를 고려하여 설정하였다. 나노급 SOI의 경우 소자형성영역의 두께가 50 nm이하가 되도록 식각을 계속 수행한다. 본 발명의 식각액을 선택한 이유는 식각속도가 낮고 식각후 식각두께의 균일도가 우수하기 때문이다.Meanwhile, a wet etching process may be performed on the cleaved surface to obtain a desired thickness of the device forming portion 10b. That is, the wet etching is performed on the surface of the cleaved device forming unit 10b after or after the hydrogen heat treatment is performed. The etchant used was NH 4 OH: H 2 O 2 : H 2 0 = 0.5: 1: 5 etching solution, the etching temperature was performed in the range of 65 to 100 ℃, the etching time and etching thickness of the desired nano-SOI wafer The thickness was set in consideration of the thickness of the final device formation region. In the case of nano-grade SOI, etching is continued so that the thickness of the device formation region is 50 nm or less. The reason why the etchant of the present invention was selected is because the etching rate is low and the uniformity of the etching thickness after etching is excellent.

한편, 벽개면에 대한 상기 습식 식각 공정이 완료된 후, 최종적으로 식각된 소자형성영역의 표면에 대하여 2차 수소 열처리 공정을 수행할 수도 있다. 2차 수소 열처리 공정은 전술한 수소 열처리 공정과 동일한 방법으로 수행한다. 2차 수소 열처리 공정 수행 후 소자형성영역의 Rms 값은 나노급 SOI 웨이퍼에서 요구되는 2Å이하로 유지되도록 하는 것이 바람직하다. Meanwhile, after the wet etching process on the cleaved surface is completed, a second hydrogen heat treatment process may be performed on the surface of the finally formed device formation region. The secondary hydrogen heat treatment process is performed in the same manner as the hydrogen heat treatment process described above. After performing the secondary hydrogen heat treatment process, the Rms value of the device formation region is preferably maintained to be less than 2 kHz required in the nano-grade SOI wafer.

도 8a 및 도 8b는 열처리 단계 동안에 웨이퍼에 대한 열풍의 방향에 따른 에지 익스크르션(edge exclusion)의 분포를 보여주는 사진들이다.8A and 8B are photographs showing the distribution of edge exclusion along the direction of hot air to the wafer during the heat treatment step.

도 8a 본 발명에서와 같이 열처리 단계 동안에 웨이퍼에 대한 열풍의 방향이 도 5에서 보여지는 바와 같이 웨이퍼 결합체에 대하여 거의 직각이 되도록 한 경우에 웨이퍼의 가장자리에 발생되는 에지 익스크루션(edge exclusion)의 분포이며, 도 8b는 열풍의 방향이 웨이퍼 결합체에 대하여 평행이 되는, 즉 웨이퍼의 측면을 통하여 열풍을 불어준 종래의 경우의 에지 익스크르션의 분포를 보여주는 사진들이다. 도 8a의 경우 에지 익스쿠루션이 웨이퍼의 에지로부터 약 1.66 mm 정도로 매우 양호하지만, 도 8b의 경우 약 2.64 mm 정도로 매우 넓게 분포함을 알 수 있다. 에지 익스크루션의 분포가 넓을수록 소자영역으로 활용할 수 있는 면적이 그 만큼 줄어들기 때문에 바람직하지 않다. Figure 8a During the heat treatment step, as in the present invention, the edge exclusion that occurs at the edge of the wafer when the direction of the hot air to the wafer is substantially perpendicular to the wafer assembly as shown in Figure 5 8B are photographs showing the distribution of edge extraction in the conventional case where the direction of hot air is parallel to the wafer assembly, that is, hot air is blown through the side of the wafer. In the case of FIG. 8A, the edge extension is very good at about 1.66 mm from the edge of the wafer, but in the case of FIG. 8B, it is widely distributed at about 2.64 mm. The wider the distribution of the edge excitation, the less the area that can be utilized as the device region is desirable.

도 9a 및 도 9b는 본 발명의 열처리 공정을 수행한 후의 벽개면의 결함 분포를 보여주는 사진들이다.9A and 9B are photographs showing the defect distribution on the cleaved surface after performing the heat treatment process of the present invention.

도 9a의 경우 전술한 도 7에서와 같이 두 단계의 열처리 단계를 모두 수행한 경우의 벽개면의 결함 상태를 나타내는 도면이며, 도 9b의 경우는 도 7에서 제1 열처리 단계(C 단계)를 수행하지 않고 직접 제2 열처리 단계(E 단계)만을 수행한 결과이다. 도 9a의 경우 웨이퍼 벽개면의 가장 자리를 약간의 결함이 분포되지만, 도 9b의 경우에는 웨이퍼 벽개면의 가장 자리뿐만 아니라 벽개면의 전체에 걸쳐 결함이 매우 많이 존재함을 알 수 있다.FIG. 9A illustrates a defect state of the cleaved surface when the two heat treatment steps are performed as in FIG. 7, and FIG. 9B does not perform the first heat treatment step (C) in FIG. 7. This is the result of performing only the second heat treatment step (step E) directly. In the case of FIG. 9A, some defects are distributed at the edges of the wafer cleaved surface. However, in FIG. 9B, not only the edges of the wafer cleaved surface but also the defects are very large throughout the cleaved surface.

한편, 본 발명의 실시예는 결합 웨이퍼(10)로서 단결정 실리콘 웨이퍼를 사용하는 것에 대하여 설명하였지만, 도 2에서 결합 웨이퍼(10)는 그 표면에, 즉 절연막인 실리콘 산화막(12)과의 사이에 실리콘저머늄층이 형성된 것을 사용할 수 있다. 제조방법은 실리콘저머늄층의 형성단계를 제외하고 전술한 도 1의 나노 SOI 웨이퍼의 제조방법과 동일하다. 즉, 도 2에서 결합 웨이퍼(10)의 표면에 실리콘 산화막12)을 형성하기 전에 에피택시 공정에 의해 결합 웨이퍼(10)의 표면에 실리콘저머늄층을 형성하며, 결합 웨이퍼(10)에 대한 수소이온 주입시 수소이온 주입부가 실리콘저머늄층 아래에 형성토록 한다.On the other hand, although the embodiment of the present invention has described the use of a single crystal silicon wafer as the bonding wafer 10, in FIG. 2, the bonding wafer 10 is formed on its surface, that is, between the silicon oxide film 12 serving as an insulating film. What formed the silicon germanium layer can be used. The manufacturing method is the same as the manufacturing method of the nano-SOI wafer of FIG. 1 described above except for the step of forming the silicon germanium layer. That is, before forming the silicon oxide film 12 on the surface of the bonded wafer 10 in FIG. 2, a silicon germanium layer is formed on the surface of the bonded wafer 10 by an epitaxial process, and hydrogen ions on the bonded wafer 10 are formed. During implantation, a hydrogen ion implantation portion is formed under the silicon germanium layer.

본 발명에 의하면, 열처리 단계에서 추가 공정 없이도 플레이크가 발생되지 않는 저온에서 일정 시간 동안 제1 열처리를 수행함으로써 웨이퍼간의 접합력을 향상시킬 수 있다. According to the present invention, the bonding force between wafers can be improved by performing the first heat treatment for a predetermined time at low temperature where flakes are not generated even without an additional process in the heat treatment step.

또한, 열처리 단계에서 열풍을 웨이퍼에 직각 방향으로 흘려주기 때문에 웨이퍼 가장자리에 잔존하는 에지 익스크루션의 분포를 작게 가져갈 수 있어서 웨이퍼의 활용을 향상시킬 수 있다. In addition, since hot air flows in a direction perpendicular to the wafer in the heat treatment step, it is possible to reduce the distribution of the edge extrusion remaining at the edge of the wafer, thereby improving the utilization of the wafer.

나아가, 본 발명에서는 저전압 이온주입에 의해 수소이온의 투영비정거리(Rp)가 작아지고 동시에 △Rp의 값도 작아지게 되어 벽개 공정시 벽개된 표면의 Rms값이 작게 되어 CMP 공정없이 벽개 표면에 대한 수소 열처리와 습식 식각 공정만으로도 나노급 소자형성영역을 형성할 수 있다.Furthermore, in the present invention, low voltage ion implantation decreases the projection specific distance (Rp) of hydrogen ions and at the same time the value of ΔRp is also reduced, resulting in a small Rms value of the cleaved surface during the cleavage process. Hydrogen heat treatment and wet etching process may be used to form nanoscale device formation regions.

또한, 본 발명에 의하면, 결합 웨이퍼와 기준 웨이퍼를 접촉면적을 확대하면서 접착하기 때문에 접착면에서의 보이드의 발생수를 줄여 웨이퍼의 접착력을 향상시킬 수 있다.In addition, according to the present invention, since the bonded wafer and the reference wafer are bonded while increasing the contact area, the number of voids generated on the bonded surface can be reduced, thereby improving the adhesion of the wafer.

Claims (10)

단결정 실리콘으로 된 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계;Preparing a bonded wafer and a reference wafer of single crystal silicon; 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계;Forming an insulating film on at least one surface of the bonding wafer; 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 수소 이온을 주입하여 수소 이온 주입부를 형성하는 단계;Implanting hydrogen ions at a predetermined depth from a surface of the bonding wafer to form a hydrogen ion implantation unit; 상기 결합 웨이퍼의 절연막과 상기 기준 웨이퍼를 서로 접착하는 단계;Bonding the insulating film of the bonded wafer and the reference wafer to each other; 상기 접착된 웨이퍼들에 대하여 제1 온도에서 제1 시간 동안 유지하며 제1 열처리하는 단계와, 상기 제1 온도보다 높은 제2 온도에서 제2 시간 동안 유지하며 제2 열처리하는 단계를 포함하는 열처리 단계;A first heat treatment step of maintaining the bonded wafers at a first temperature for a first time while maintaining a first time, and maintaining a second heat treatment at a second temperature higher than the first temperature for a second time. ; 상기 결합 웨이퍼의 수소 이온 주입부를 벽개하는 단계; 및Cleaving a hydrogen ion implantation portion of the bonded wafer; And 잔류하는 상기 결합 웨이퍼의 벽개된 표면에 대하여 표면 처리를 수행하는 단계;를 포함하는 나노 SOI(Silicon On Insulator) 웨이퍼의 제조방법.And surface-treating the remaining cleaved surface of the bonded wafer. 제1항에 있어서, 상기 열처리 단계에서 열풍을 이용하며, 상기 열풍의 방향을 상기 접착된 웨이퍼들에 직각이 되도록 하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein hot air is used in the heat treatment step, and the direction of the hot air is perpendicular to the bonded wafers. 제2항에 있어서, 상기 열풍은 질소 가스를 이용하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 2, wherein the hot air uses nitrogen gas. 제1항에 있어서, 상기 제1 열처리 단계는 100 내지 250℃ 범위 내에서 2 내지 9시간 동안 수행하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the first heat treatment is performed for 2 to 9 hours in a range of 100 to 250 ° C. 6. 제1항에 있어서, 상기 제2 열처리 단계는 300 내지 450℃ 범위 내에서 1 내지 2시간 동안 수행하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the second heat treatment is performed for 1 to 2 hours within a range of 300 to 450 ° C. 6. 제1항에 있어서, 상기 수소이온을 주입하는 단계는, 30 KeV 이하의 저에너지로 주입하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the implanting of hydrogen ions comprises implanting at a low energy of 30 KeV or less. 제1항에 있어서, 상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계는, 상기 결합 웨이퍼와 상기 기준 웨이퍼를 수직방향의 하측의 적어도 일부분을 접촉시킨 후 순차적으로 상측 방향으로 접촉면적을 증가시키면서 가압하여 접착하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the bonding of the bonded wafer and the reference wafer comprises contacting the bonded wafer and the reference wafer with at least a portion of the lower side in a vertical direction, and then sequentially pressing the bonded wafer while increasing the contact area in the upper direction. Method for producing a nano-SOI wafer, characterized in that. 제1항에 있어서, 상기 벽개된 표면에 대하여 표면 처리를 하는 단계는, 상기 벽개된 표면에 대하여 수소 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the surface treatment of the cleaved surface comprises performing a hydrogen heat treatment process on the cleaved surface. 제1항에 있어서, 상기 벽개된 표면에 대하여 표면 처리를 하는 단계는, 상기 벽개된 표면에 대하여 습식 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법.The method of claim 1, wherein the surface treatment of the cleaved surface comprises performing a wet etching process on the cleaved surface. 제1항에 있어서, 상기 결합 웨이퍼의 표면에는 실리콘저머늄층이 형성되며, 상기 절연막은 상기 실리콘저머늄층 상에 형성된 것을 특징으로 하는 나노 SOI 웨이퍼의 제조방법. The method of claim 1, wherein a silicon germanium layer is formed on a surface of the bonded wafer, and the insulating layer is formed on the silicon germanium layer.
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