KR100691311B1 - Method of fabricating SOI wafer and SOI wafer fabricated by the same - Google Patents

Method of fabricating SOI wafer and SOI wafer fabricated by the same Download PDF

Info

Publication number
KR100691311B1
KR100691311B1 KR1020040024667A KR20040024667A KR100691311B1 KR 100691311 B1 KR100691311 B1 KR 100691311B1 KR 1020040024667 A KR1020040024667 A KR 1020040024667A KR 20040024667 A KR20040024667 A KR 20040024667A KR 100691311 B1 KR100691311 B1 KR 100691311B1
Authority
KR
South Korea
Prior art keywords
wafer
bonded
bonded wafer
ion implantation
insulating film
Prior art date
Application number
KR1020040024667A
Other languages
Korean (ko)
Other versions
KR20050099383A (en
Inventor
박재근
이재춘
이상현
이곤섭
우광일
홍진균
Original Assignee
박재근
주식회사 실트론
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박재근, 주식회사 실트론 filed Critical 박재근
Priority to KR1020040024667A priority Critical patent/KR100691311B1/en
Publication of KR20050099383A publication Critical patent/KR20050099383A/en
Application granted granted Critical
Publication of KR100691311B1 publication Critical patent/KR100691311B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법 및 그에 따라 제조된 SOI 웨이퍼에 관한 것으로서, 절연막 두께와 불순물 이온 주입 깊이를 제어하여 단결정층의 두께가 나노급(nano scale)인 SOI 웨이퍼를 제조하는 방법 및 그에 따라 형성된 나노급 두께의 SOI 웨이퍼에 관한 것이다. 본 발명의 나노 SOI 웨이퍼의 제조방법은 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계와, 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 불순물이온을 주입하여 불순물이온 주입부를 형성하는 단계와, 상기 결합 웨이퍼의 절연막을 제거하는 단계와, 상기 기준 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 절연막 제거면과 상기 기준 웨이퍼의 절연막을 서로 접촉시켜 상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계와, 열처리를 수행하여 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하여 기준 웨이퍼에 접착된 단결정층을 형성하는 단계를 포함한다. The present invention relates to a method for manufacturing a silicon on insulator (SOI) wafer and an SOI wafer manufactured according to the present invention, wherein a single crystal layer has a nanoscale thickness by controlling an insulating film thickness and an impurity ion implantation depth. A method of manufacturing a wafer and a nanoscale thick SOI wafer formed thereby. The method for manufacturing a nano SOI wafer of the present invention comprises the steps of preparing a bonded wafer and a reference wafer, forming an insulating film on at least one surface of the bonded wafer, and implanting impurity ions at a predetermined depth from the surface of the bonded wafer. Forming an ion implantation portion, removing an insulating film of the bonded wafer, forming an insulating film on at least one surface of the reference wafer, contacting the insulating film removing surface of the bonded wafer and the insulating film of the reference wafer with each other Bonding the bonded wafer and the reference wafer; and performing heat treatment to cleave the impurity ion implantation portion of the bonded wafer to form a single crystal layer adhered to the reference wafer.

SOI, 벽개, 이온주입, 절연막, 식각, 저온 열처리, 저전압, 나노 두께SOI, cleavage, ion implantation, insulating film, etching, low temperature heat treatment, low voltage, nano thickness

Description

에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된 에스오아이 웨이퍼{Method of fabricating SOI wafer and SOI wafer fabricated by the same} Method for fabricating SOI wafers and SOS wafers manufactured according to the method {Method of fabricating SOI wafer and SOI wafer fabricated by the same}             

도 1은 종래 일예의 에스오아이(SOI) 웨이퍼를 제조하는 공정단계를 나타낸 공정순서도1 is a process flowchart showing a process step of manufacturing a conventional SOI wafer (SOI).

도 2는 불순물 이온 주입 전압에 따른 Rp 변화를 나타내는 그래프 2 is a graph showing the change in Rp according to the impurity ion implantation voltage

도 3은 종래 다른 일예의 SOI 웨이퍼를 제조하는 공정단계를 나타낸 공정순서도3 is a process flow chart showing a process step of manufacturing another conventional SOI wafer.

도 4는 26 KeV로 불순물 이온 주입시 깊이에 따른 농도 분포를 나타낸 그래프4 is a graph showing the concentration distribution according to the depth during implantation of impurity ions at 26 KeV

도 5는 본 발명에 따라 SOI 웨이퍼를 제조하는 공정단계를 나타낸 공정순서도이다.5 is a process flowchart showing a process step of manufacturing an SOI wafer in accordance with the present invention.

도 6은 본 발명에 따라 SOI 웨이퍼를 제조하는 각 공정단계를 나타낸 공정단면도Figure 6 is a process cross-sectional view showing each process step of manufacturing the SOI wafer in accordance with the present invention.

도 7은 15 KeV로 불순물 이온 주입시 깊이에 따른 농도 분포를 나타낸 그래프7 is a graph showing the concentration distribution according to the depth when implanting impurity ions at 15 KeV

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

61: 결합 웨이퍼61: bonded wafer

62: 기준 웨이퍼62: reference wafer

63, 65: 실리콘 산화막63, 65: silicon oxide film

64: 수소 이온 주입부 64: hydrogen ion implantation unit

61b: 실리콘 단결정층61b: silicon single crystal layer

본 발명은 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법 및 그에 따라 제조된 SOI 웨이퍼에 관한 것으로서, 보다 상세하게는 절연막 두께와 불순물 이온 주입 깊이를 제어하여 단결정층의 두께가 나노급(nano scale)인 SOI 웨이퍼를 제조하는 방법 및 그에 따라 형성된 나노급 두께의 SOI 웨이퍼에 관한 것이다.The present invention relates to a method for manufacturing a silicon on insulator (SOI) wafer and a SOI wafer manufactured according to the present invention. More specifically, the thickness of a single crystal layer is nanoscale by controlling the thickness of an insulating layer and an implantation depth of an impurity ion. and a nanoscale thick SOI wafer formed thereby.

통상적인 실리콘 집적회로를 제작하기 위해 사용되는 벌크 실리콘 기판에서의 접합분리(junction isolation)는 적당한 정도의 도핑 수준과 디멘젼하에서 ±30 V 정도의 공급전압하에서 접합 파괴(junction breakdown)가 발생되기 때문에 고전압의 응용에는 적합하지 않을 뿐만 아니라, 접합분리는 감마선에 의해 pn접합에서 발생되는 과도 광전류(transient photocurrent)에 기인하여 고방사능 환경하에서는 효과적이지 못하다. 따라서, pn접합 대신에 절연물로서 소자의 주위를 완전히 둘러싸는 분리기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 회로는 벌크 실리콘 기판내에 제작되는 회로와 비교하여 제작과정 및 결과 구조가 단순하여 칩사이즈를 작게할 수 있으며, 칩사이즈의 감소와 더불어 기생 캐패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다. Junction isolation in bulk silicon substrates used to fabricate conventional silicon integrated circuits is high voltage due to junction breakdown at a supply voltage of ± 30 V under moderate doping levels and dimensions. Not only are they unsuitable for the application of, but the junction separation is not effective under high radioactivity due to the transient photocurrent generated at the pn junction by gamma rays. Therefore, SOI technology, which is a separation technology that completely surrounds the device as an insulator instead of a pn junction, has been developed, and the circuit fabricated in such an SOI substrate has a simpler fabrication process and result structure compared to the circuit fabricated in a bulk silicon substrate. Since the size can be reduced and the parasitic capacitance is reduced along with the reduction of the chip size, the operation speed of the circuit is high.

이러한 SOI 기술로서는, 사파이어상에 헤테로 에피택셜 실리콘층을 성장시키는 SOS(Silicon On Sapphire) 기술, 실리콘 기판내에 산소이온을 주입한 후 어닐링시켜 매몰된 실리콘산화층을 형성시키는 SIMOX(Separation by IMplaneted OXygen)기술, 표면에 절연층이 형성된 적어도 하나의 웨이퍼와 다른 웨이퍼를 접착시킨 본딩 SOI(Bonding SOI) 기술 등이 알려져 있다.Such SOI technology includes SOS (Silicon On Sapphire) technology that grows a heteroepitaxial silicon layer on sapphire, and SIMOX (Separation by IMplaneted OXygen) technology that forms an buried silicon oxide layer by injecting oxygen ions into a silicon substrate and then annealing them. Bonding SOI (bonding SOI) technology in which at least one wafer having an insulating layer formed on a surface and another wafer is bonded to each other is known.

이러한 본딩 SOI 기술을 이용한 예로서, 도 1 및 도 3은 종래의 SOI 웨이퍼를 제조하는 방법을 나타낸 공정순서도이다.As an example using such a bonding SOI technique, FIGS. 1 and 3 are process flowcharts showing a method of manufacturing a conventional SOI wafer.

도 1을 참조하면, 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer)와 결합 웨이퍼(bond wafer)를 준비한다(S11). 기준 웨이퍼는 SOI 웨이퍼를 물리적으로 지지해주는 역할을 하며 핸들링 웨이퍼(handling wafer)라고도 하며, 결합 웨이퍼는 후속 공정에 의해 반도체소자의 채널이 형성되는 웨이퍼로서 소자 웨이퍼(device wafer)라고 불리기도 한다.Referring to FIG. 1, a base wafer and a bonded wafer, which are bonded to each other by a subsequent process, are prepared (S11). The reference wafer serves to physically support the SOI wafer and is also referred to as a handling wafer, and the bonded wafer is a device wafer in which a channel of a semiconductor device is formed by a subsequent process.

이어서, 결합 웨이퍼에 대하여 수소이온을 주입한다(S12). 수소이온의 주입에너지는 95 내지 150 KeV의 고전압 에너지를 사용할 수도 있고, 약 50 KeV 정도이 하의 저전압 에너지를 사용할 수도 있으며, 수소도즈량은 약 6 x 1016 cm-2정도가 되도록 한다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부가 형성된다.Subsequently, hydrogen ions are implanted into the bonded wafer (S12). The implanted energy of hydrogen ions may use high voltage energy of 95 to 150 KeV, and may use low voltage energy of about 50 KeV or less, and the amount of hydrogen dose is about 6 x 10 16 cm -2 . Thus, a hydrogen ion implantation portion having a projection specific distance Rp is formed at a predetermined depth from the surface of the bonded wafer under the silicon oxide film.

상기와 같이 수소 이온이 주입된 결합 웨이퍼에 대하여 열산화 공정을 수행하여 결합 웨이퍼의 표면에 산화막, 즉 실리콘 산화막을 형성한다(S13). 실리콘 산화막은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있다. As described above, a thermal oxidation process is performed on the bonded wafer in which the hydrogen ions are implanted to form an oxide film, that is, a silicon oxide film on the surface of the bonded wafer (S13). The silicon oxide film serves as a buried oxide layer in the SOI wafer and may be formed to a thickness of about several tens to several thousand micrometers as needed.

다음으로, 기준 웨이퍼와 결합 웨이퍼를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 접착시킨다(S14). Next, the reference wafer and the bonded wafer are cleaned to remove contaminants on the surface, and the two wafers are then bonded (S14).

이어서, 고온에서 열처리를 수행하여 수소이온 주입부 부분을 벽개 (cleavage)한다(S15). 열처리는 질소 분위기하에서 약 550℃ 정도 이하의 온도에서 약 1시간 정도 수행한다. 벽개 과정은 열처리 동안에 수소이온 주입부 부분의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. 벽개후 결합 웨이퍼의 잔류하는 실리콘 단결정층의 두께는 수소이온 주입부의 투영비정거리(Rp)에 대응한다(도2 참조).Subsequently, heat treatment is performed at a high temperature to cleave the hydrogen ion injecting portion (S15). The heat treatment is performed for about 1 hour at a temperature of about 550 ℃ or less in a nitrogen atmosphere. The cleavage process is performed when bubbles in the hydrogen ion implantation part interact with each other during heat treatment to form a sufficient blister and propagate the flake phenomenon. The thickness of the remaining silicon single crystal layer of the bonded wafer after cleavage corresponds to the projection specific distance Rp of the hydrogen ion implanted portion (see Fig. 2).

이어서, 실리콘층의 벽개면에 대하여 화학기계적 연마(CMP) 공정등의 연마와 식각을 수행한다(S16). 연마 공정은 잔류하는 실리콘 단결정층(반도체소자의 채널이 형성되는 소자형성영역)의 두께가 원하는 두께가 될 때까지 수행할 수 있다.Subsequently, polishing and etching of the cleaved surface of the silicon layer, such as a chemical mechanical polishing (CMP) process, are performed (S16). The polishing process may be performed until the thickness of the remaining silicon single crystal layer (element formation region in which the channel of the semiconductor element is formed) becomes a desired thickness.

한편, SOI 웨이퍼에 형성되는 반도체소자의 고집적화, 고속화 및 저전력화에 대한 요구에 대응하여 SOI 웨이퍼에서 반도체소자가 형성되는 실리콘 단결정층(소자형성영역)의 두께는 점점 작아지고 있으며, 동시에 매몰 산화물층(Buried Oxide Layer)의 두께도 점점 작아지고 있는 추세이다. 즉 실리콘 SOI의 실리콘 단결정층(소자형성영역)의 두께가 약 1000 nm 이상이 되는 두꺼운 SOI(Thick SOI) 웨이퍼로는 MEMS, 센서들, 포토다이오드, 바이폴라 전력 소자 등을 형성하기 위해 사용될 수 있으며, 마이크로 디스플레이 또는 부분공핍 (Partially Depleted) CMOS 등은 소자형성영역의 두께가 약 50 내지 1000 nm의 얇은 SOI(Thin SOI) 웨이퍼로도 생산할 수 있지만, 완전공핍(Fully Depleted) CMOS, 나노 CMOS 소자 또는 단전자 소자 등은 소자형성영역의 두께가 약 50 nm 이하의 나노 SOI 웨이퍼를 요구하기에 이르렀다.Meanwhile, in response to the demand for high integration, high speed, and low power of semiconductor devices formed on SOI wafers, the thickness of silicon single crystal layers (device formation regions) in which semiconductor devices are formed in SOI wafers is becoming smaller and at the same time buried oxide layers. The thickness of the (Buried Oxide Layer) is also getting smaller. That is, a thick SOI (Thick SOI) wafer having a thickness of about 1000 nm or more of a silicon single crystal layer (element formation region) of silicon SOI may be used to form MEMS, sensors, photodiodes, bipolar power devices, and the like. Microdisplays or Partially Depleted CMOS can also be produced with thin SOI wafers with a thickness of about 50 to 1000 nm, but are fully depleted CMOS, nano CMOS devices or stages. Electronic devices and the like have come to require nano SOI wafers having a thickness of about 50 nm or less.

그러나, 전술한 종래의 산화막이 형성되지 않은 베어(bare) 결합 실리콘 웨이퍼에 수소 이온를 주입하여 SOI 웨이퍼를 제조하는 데에는 다음과 같은 문제점들이 발생된다.However, the following problems occur in manufacturing an SOI wafer by implanting hydrogen ions into a bare bonded silicon wafer in which the above-described conventional oxide film is not formed.

우선, 전술한 SOI 기술의 경우 수소 이온 주입의 전압을 낮추어도 수소 이온의 투영비정거리를 낮추는 데 한계가 있어, 후속 벽개 공정 후에 실리콘 단결정층의 두께가 두껍게 잔류하기 때문에 실리콘 단결정층이 나노급인 SOI 웨이퍼를 제조하기 어려운 문제점이 있다. 즉, 도2에서 이온 주입 전압에 대한 투영비정거리(Rp)의 시뮬레이션 결과와 이온 주입 전압으로 이온 주입 후 제조되는 SOI 웨이퍼의 잔류 실리콘 단결정층 두께의 실측치를 나타내었듯이, 수소 이온 주입 전압을 감소시 키면 잔류하는 실리콘 단결정층의 두께에 대응하는 수소 이온의 투영비정거리를 감소시킬 수 있으나 수소이온 주입 전압을 15 KeV까지 감소시켜도 수소 이온의 투영비정거리는 2000 Å(200nm) 이상이 되므로 단결정층이 500 Å(50 nm) 이하가 되는 나노 SOI 웨이퍼를 제조하기위해서는 장시간 CMP 공정을 수행해야 할 뿐만 아니라 연마되는 실리콘층의 소모량이 많아지는 문제점이 있다. 또한 수소 이온 주입 전압은 이온 주입 장비의 정확도 한계에 때문에 수소 이온의 투영비정거리를 낮추기 위해 수소 이온 주입 전압을 계속하여 감소시킬 수 없는 문제점이 있다. First, in the SOI technique described above, even if the voltage of hydrogen ion implantation is lowered, there is a limit in lowering the projection specific distance of hydrogen ions.Since the thickness of the silicon single crystal layer remains thick after the subsequent cleavage process, the silicon single crystal layer is nano-grade SOI. There is a problem that is difficult to manufacture a wafer. That is, as shown in FIG. 2, the simulation result of the projection specific distance Rp with respect to the ion implantation voltage and the measured value of the thickness of the residual silicon single crystal layer of the SOI wafer manufactured after the ion implantation with the ion implantation voltage are decreased. If it is increased, the projection specific distance of hydrogen ions corresponding to the thickness of the remaining silicon single crystal layer can be reduced, but even if the hydrogen ion implantation voltage is reduced to 15 KeV, the projection specific distance of hydrogen ions is more than 2000 Å (200 nm), so that the single crystal layer is 500 In order to manufacture a nano SOI wafer having a thickness of 50 nm or less, not only the CMP process needs to be performed for a long time, but also the consumption of the polished silicon layer is increased. In addition, there is a problem that the hydrogen ion implantation voltage cannot continuously decrease the hydrogen ion implantation voltage in order to lower the projection specific distance of the hydrogen ions due to the accuracy limitation of the ion implantation equipment.

또한, 상기의 SOI 제조 방법은 웨이퍼의 수소이온 주입부를 벽개한 후 벽개된 표면을 평탄화하고, 원하는 소자형성영역의 두께가 될 때까지 CMP 공정을 수행하여야 한다. 그러나, 일반적으로 반도체소자의 제조공정에서 CMP 공정은 공정단가가 매우 비싸고 공정시간이 많이 소요되며, CMP 공정에 따른 웨이퍼 중심부와 주변부의 두께 편차가 매우 크며, CMP 실시시 크랙(Crack)등의 결함이 발생하는 단점이 있다. In the SOI manufacturing method, the hydrogen ion implantation portion of the wafer is cleaved, the cleaved surface is planarized, and the CMP process is performed until the desired thickness of the device formation region is reached. However, in the semiconductor device manufacturing process, the CMP process is very expensive and takes a long time, and there is a large variation in thickness between the center and the periphery of the wafer due to the CMP process. This has the disadvantage of occurring.

이에 대해 결합 웨이퍼에 미리 산화막을 형성하고 수소 이온을 주입하여 SOI 웨이퍼를 제조하는 기술을 도 3을 참조하여 설명한다. 우선 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer)와 결합 웨이퍼(bond wafer)를 준비하고(S31), 상기의 결합 웨이퍼의 표면에 산화막, 즉 실리콘 산화막을 형성한다(S32). 실리콘 산화막은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있다. On the other hand, a technique of forming an SOI wafer by forming an oxide film in advance on a bonded wafer and injecting hydrogen ions will be described with reference to FIG. First, a base wafer and a bonded wafer that are bonded to each other by a subsequent process are prepared (S31), and an oxide film, that is, a silicon oxide film is formed on the surface of the bonded wafer (S32). The silicon oxide film serves as a buried oxide layer in the SOI wafer and may be formed to a thickness of about several tens to several thousand micrometers as needed.

상기와 같이 산화막이 형성된 결합 웨이퍼에 대하여 수소이온을 주입한다(S33). 수소이온의 주입에너지는 95 내지 150 KeV의 고전압 에너지를 사용할 수도 있고, 약 50 KeV 정도이하의 저전압 에너지를 사용할 수도 있으며, 수소도즈량은 약 6 x 1016 cm-2정도가 되도록 한다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부가 형성된다.Hydrogen ions are implanted into the bonded wafer on which the oxide film is formed as described above (S33). The implanted energy of hydrogen ions may use high voltage energy of 95 to 150 KeV, or low voltage energy of about 50 KeV or less, and the amount of hydrogen dose is about 6 x 10 16 cm -2 . Thus, a hydrogen ion implantation portion having a projection specific distance Rp is formed at a predetermined depth from the surface of the bonded wafer under the silicon oxide film.

다음으로, 기준 웨이퍼와 결합 웨이퍼를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 접착시킨다(S34). Next, the reference wafer and the bonded wafer are cleaned to remove contaminants on the surface, and the two wafers are then bonded (S34).

이어서, 열처리를 수행하여 수소이온 주입부 부분을 벽개 (cleavage)한다(S35). 열처리는 질소 분위기하에서 약 550℃ 정도 이하의 온도에서 약 1시간 정도 수행한다. 벽개후 결합 웨이퍼의 잔류하는 실리콘 단결정층의 두께는 수소이온 주입부의 투영비정거리(Rp)에 대응한다.Subsequently, heat treatment is performed to cleavage the hydrogen ion implantation portion (S35). The heat treatment is performed for about 1 hour at a temperature of about 550 ℃ or less in a nitrogen atmosphere. The thickness of the remaining silicon single crystal layer of the bonded wafer after cleavage corresponds to the projection specific distance Rp of the hydrogen ion implanted portion.

이어서, 실리콘층의 벽개면에 대하여 화학기계적 연마(CMP) 공정등의 연마와 식각을 수행한다(S16). 연마 공정은 잔류하는 실리콘 단결정층(반도체소자의 채널이 형성되는 소자형성영역)의 두께가 원하는 두께가 될 때까지 수행할 수 있다.Subsequently, polishing and etching of the cleaved surface of the silicon layer, such as a chemical mechanical polishing (CMP) process, are performed (S16). The polishing process may be performed until the thickness of the remaining silicon single crystal layer (element formation region in which the channel of the semiconductor element is formed) becomes a desired thickness.

이 경우는 수소 이온 주입부를 형성하기 전에 산화막을 형성하므로 도1의 경우와 비교하여 벽개 후 잔류하는 실리콘 단결정층의 두께를 감소시킬 수 있다. 즉, 도4에 나타내었듯이 결합 웨이퍼에 약 2000 Å의 산화막을 형성하고 약 26 KeV 정도 전압을 사용하여 수소도즈량은 약 6 x 1016 cm-2정도로 수소 이온을 주입한 경우 베어 결합 웨이퍼는 약 3448 Å의 Rp를 가지며, 산화막이 형성된 결합 웨이퍼는 약 4147 Å의 Rp를 가진다. 결합 웨이퍼를 벽개한 후 잔류하는 실리콘 단결정층의 두께는 도1의 베어 결합 웨이퍼의 경우는 약 3448 Å가 되며, 도3의 산화막결합 웨이퍼의 경우는 4147 Å에서 산화막 2000 Å를 제외한 약 2147 Å이 된다. 그러므로 도3의 결합 웨이퍼에 산화막을 형성한 후 수소 이온을 주입하는 경우가 잔류 실리콘 단결정층의 두께를 감소시킬 수 있다. In this case, since the oxide film is formed before forming the hydrogen ion implantation portion, the thickness of the silicon single crystal layer remaining after cleavage can be reduced as compared with the case of FIG. In other words, as shown in FIG. 4, when the oxide film of about 2000 kV was formed on the bonded wafer and hydrogen ions were implanted at about 6 x 10 16 cm -2 using a voltage of about 26 KeV, the bare bonded wafer was about A bonded wafer having an Rp of 3448 kPa and an oxide film formed thereon has an Rp of about 4147 kPa. The thickness of the silicon single crystal layer remaining after cleaving the bonded wafer is about 3448 mm for the bare bonded wafer of FIG. 1, and about 4147 mm for the oxide-bonded wafer of FIG. 3 to about 2147 mm except for 2000 nm of oxide film. do. Therefore, in the case of implanting hydrogen ions after forming an oxide film on the bonded wafer of FIG. 3, the thickness of the residual silicon single crystal layer can be reduced.

그러나, 상기와 같이 미리 산화막을 형성하는 결합 웨이퍼의 경우에도 다음과 같은 문제점들이 발생된다.However, the following problems also arise in the case of the bonded wafer in which the oxide film is formed in advance as described above.

우선, SOI 웨이퍼 제조 후 매몰 산화막으로 사용되는 결합 웨이퍼에 형성되는 산화막은 산화막을 형성한 후 수소 이온 주입을 진행하므로, 수소 이온 주입이 수행되는 동안 손상을 입게되어 산화막이 열화되는 문제점이 발생한다. First, since an oxide film formed on a bonded wafer used as a buried oxide film after SOI wafer fabrication is formed with an oxide film and then hydrogen ion is implanted, the oxide film is damaged while hydrogen ion implantation is performed, resulting in a problem of deterioration of the oxide film.

또한, 최근의 SOI 웨이퍼는 상기에서 설명한 바와 같이 반도체소자가 형성되는 실리콘 단결정층(소자형성영역)의 두께는 점점 작아지고 있으며, 동시에 매몰 산화물층(Buried Oxide Layer)의 두께도 점점 작아지고 있는 추세이나, 결합 웨이퍼에 미리 산화막(매몰 산화막)을 형성하는 경우는 산화막의 두께를 감소시키면 잔류하는 실리콘 단결정층의 두께가 증가하므로, 잔류하는 실리콘 단결정층의 두께와 매몰 산화막의 두께를 동시에 감소시킬 수 없는 문제점이 있다. In recent years, as described above, the thickness of the silicon single crystal layer (element formation region) on which the semiconductor device is formed is getting smaller and the thickness of the buried oxide layer is also getting smaller. However, in the case where the oxide film (buried oxide film) is formed in advance on the bonded wafer, if the thickness of the oxide film is reduced, the thickness of the remaining silicon single crystal layer increases, so that the thickness of the remaining silicon single crystal layer and the buried oxide film can be simultaneously reduced. There is no problem.

본 발명의 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로서, 별도의 공정 없이 단결정층의 두께가 얇고(나노급) 두께 균일도가 매우 우수한 SOI 웨 이퍼를 제조하는 방법을 제공하는 데 있다. An object of the present invention is to overcome the problems of the prior art, to provide a method for producing a SOI wafer having a thin (nano-class) thickness uniformity and excellent thickness uniformity without a separate process.

본 발명의 다른 목적은, 나노급의 단결정층의 두께와 함께 두께 조절이 가능한 매몰 산화막을 얻을 수 있는 SOI 웨이퍼를 제조하는 방법을 제공하는 데 있다. Another object of the present invention is to provide a method of manufacturing an SOI wafer capable of obtaining a buried oxide film whose thickness can be controlled together with the thickness of a nano-class single crystal layer.

본 발명의 다른 목적은, 막질이 우수한 매몰 산화막을 얻을 수 있는 SOI 웨이퍼를 제조하는 방법을 제공하는 데 있다. Another object of the present invention is to provide a method for producing an SOI wafer capable of obtaining a buried oxide film having excellent film quality.

본 발명의 또다른 목적은 상기 본 발명에 따른 제조방법에 의해 제조되는 SOI 웨이퍼를 제공하는 데 있다.
It is another object of the present invention to provide an SOI wafer manufactured by the manufacturing method according to the present invention.

상기 본 발명의 목적들을 달성하기 위한 본 발명에 따른 SOI 웨이퍼의 제조방법은 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계와, 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 불순물이온을 주입하여 불순물이온 주입부를 형성하는 단계와, 상기 결합 웨이퍼의 절연막을 제거하는 단계와, 상기 기준 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 절연막 제거면과 상기 기준 웨이퍼의 절연막을 서로 접촉시켜 상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계와, 열처리를 수행하여 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하여 기준 웨이퍼에 접착된 단결정층을 형성하는 단계를 포함한다. A method of manufacturing an SOI wafer according to the present invention for achieving the objects of the present invention comprises the steps of preparing a bonded wafer and a reference wafer, forming an insulating film on at least one surface of the bonded wafer, from the surface of the bonded wafer Implanting an impurity ion implantation portion by implanting impurity ions at a predetermined depth, removing an insulating film of the bonded wafer, forming an insulating film on at least one surface of the reference wafer, Contacting the insulating film of the reference wafer with each other to bond the bonded wafer and the reference wafer, and performing heat treatment to cleave the impurity ion implantation portion of the bonded wafer to form a single crystal layer adhered to the reference wafer.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법은 상기 불순물이온 주입부를 벽개한 후 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계를 포함할 수 있으며, 또한 상기 결합 웨이퍼를 벽개한 후 벽개된 표면을 식각하는 단계 전 또는 후에 잔류하는 단결정층에 대해 열처리를 수행할 수 있으며, 혹은 벽개된 표면을 식각하는 단계 전후 모두에 상기 잔류하는 단결정층에 대해 열처리를 수행할 수 있다. In addition, the method for manufacturing an SOI wafer according to the present invention may include etching the cleaved surface of the bonded wafer after cleaving the impurity ion implantation unit, and etching the cleaved surface after cleaving the bonded wafer. Heat treatment may be performed on the remaining single crystal layer before or after the step, or heat treatment may be performed on the remaining single crystal layer before and after etching the cleaved surface.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계는 습식 식각하는 단계로 NH4OH, H2O2 및 H 20의 혼합용액을 식각액으로 사용할 수 있으며, 상기 잔류하는 단결정층에 대해 열처리를 수행하는 단계는 수소 분위기의 1100℃ 이상의 온도에서 적어도 1분 이상 수행할 수 있다. In addition, in the method for manufacturing an SOI wafer according to the present invention, the etching of the cleaved surface of the bonded wafer may be performed by wet etching, and a mixed solution of NH 4 OH, H 2 O 2 and H 2 0 may be used as an etching solution. The heat treatment may be performed on the remaining single crystal layer at least 1 minute at a temperature of 1100 ° C. or more in a hydrogen atmosphere.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼는 단결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼일 수 있으며, 상기 결합 웨이퍼 및/또는 기준 웨이퍼에 형성된 절연막은 실리콘산화막일 수 있다. 이때, 상기 결합 웨이퍼 및/또는 기준 웨이퍼 위에 형성된 실리콘산화막의 두께는 수십 내지 수천 Å 정도의 범위에서 원하는 대로 조절할 수 있다. In addition, in the method for manufacturing an SOI wafer according to the present invention, the bonded wafer may be a single crystal silicon wafer or a compound semiconductor wafer, and the insulating film formed on the bonded wafer and / or the reference wafer may be a silicon oxide film. In this case, the thickness of the silicon oxide film formed on the bonded wafer and / or the reference wafer may be adjusted as desired in the range of several tens to thousands of micrometers.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 불순물이온은 수소이온일 수 있으며, 상기 수소이온은 저전압하에서 주입될 수 있다. 바람직하게는 수소 이온은 10 내지 40 KeV의 전압에서 주입될 수 있다. In addition, in the method of manufacturing an SOI wafer according to the present invention, the impurity ions may be hydrogen ions, and the hydrogen ions may be implanted under a low voltage. Preferably the hydrogen ions may be implanted at a voltage of 10 to 40 KeV.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하는 단계는 450℃ 이하의 저온에서 열처리하여 수행할 수 있으며 바람직하게는 400℃ 이하에서 수행할 수 있다. In addition, the step of cleaving the impurity ion implantation portion of the bonded wafer in the method of manufacturing an SOI wafer according to the present invention may be performed by heat treatment at a low temperature of 450 ℃ or less, preferably at 400 ℃ or less.

또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼를 벽개 하는 단계에서 상기 기준 웨이퍼와 접착된 상기 결합 웨이퍼의 잔류하는 단결정층의 두께는 2000 Å이하가 되도록 할 수 있으며, 바람직하게는 2000 Å이하가 되도록 할 수 있다. In addition, in the method of manufacturing an SOI wafer according to the present invention, the thickness of the remaining single crystal layer of the bonded wafer bonded to the reference wafer in the step of cleaving the bonded wafer may be 2000 Å or less, preferably 2000. Can be less than or equal to

한편, 본 발명의 상기 다른 목적에 따른 본 발명의 제조방법에 의해 제조된 SOI 웨이퍼는 상기 잔류하는 단결정층의 두께가 100 nm 이하이며, 상기 단결정층의 의 표면거칠기 Rms 값은 5 Å 이하가 된다.On the other hand, in the SOI wafer manufactured by the manufacturing method of the present invention according to the other object of the present invention, the thickness of the remaining single crystal layer is 100 nm or less, the surface roughness Rms value of the single crystal layer is 5 Å or less. .

이하, 첨부 도면을 참조하면서 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

다음에 설명되는 본 발명의 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.The embodiments of the present invention described below may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings illustrating embodiments of the present invention, the thicknesses of certain layers or regions are exaggerated for clarity of specification, and like numerals in the drawings refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.

도 5는 본 발명의 바람직한 실시예에 따른 SOI 웨이퍼의 제조방법을 나타낸 공정순서도이며, 도 6은 본 발명의 실시예에 따른 나노 SOI 웨이퍼의 제조방법을 설명하기 위한 공정단면도들이다. 전술한 종래 기술과 차이점을 위주로 설명한다.5 is a flowchart illustrating a method of manufacturing an SOI wafer according to a preferred embodiment of the present invention, and FIG. 6 is a cross-sectional view illustrating a method of manufacturing a nano SOI wafer according to an embodiment of the present invention. The difference from the above-described prior art will be described mainly.

우선 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer, 62)와 결합 웨이퍼(bond wafer, 61)를 준비한다(S51). 기준 웨이퍼(62)는 SOI 웨이퍼를 물리적 으로 지지해주는 지지대 역할을 하며 일명 핸들링 웨이퍼(handling wafer)라고도 하고, 결합 웨이퍼(61)는 후속 공정에 의해 단결정층 (반도체소자의 소자형성영역)이 형성되는 웨이퍼로서 소자 웨이퍼(device wafer)라고 불리기도 한다.First, a base wafer 62 and a bonded wafer 61 are bonded to each other by a subsequent process (S51). The reference wafer 62 serves as a support for physically supporting the SOI wafer, also referred to as a handling wafer, and the bonded wafer 61 is a single crystal layer (element formation region of a semiconductor device) formed by a subsequent process. It is also called a device wafer as a wafer.

이어서, 예를 들어, 단결정 실리콘으로 이루어진 결합 웨이퍼(61)의 적어도 하나의 표면에 절연막을 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 열산화 공정을 수행하여 결합 웨이퍼(61)의 표면에 산화막, 즉 실리콘 산화막(63)을 형성한다(S52). 실리콘 산화막(63)은 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있으며, 예를 들어 2000 Å 정도의 두께로 형성할 수 있다. Subsequently, an insulating film may be formed on at least one surface of the bonded wafer 61 made of single crystal silicon, for example, by various methods, and for example, a surface of the bonded wafer 61 may be subjected to a thermal oxidation process. An oxide film, that is, a silicon oxide film 63, is formed in S52. The silicon oxide film 63 may be formed to a thickness of about several tens to several thousand micrometers, if necessary, and may be formed to a thickness of about 2000 micrometers, for example.

도 6의 (b)에서는 결합 웨이퍼(61)의 상부 표면에만 실리콘 산화막(63)이 형성된 것으로 도시되어 있으나, 열산화 공정에 의해 노출된 결합 웨이퍼(61)의 전 표면에 실리콘 산화막(63)이 형성될 수 있으며, 필요에 따라 이런 상태를 유지하거나 결합 웨이퍼(61)의 한 표면에만 실리콘 산화막(63)이 잔류하도록 나머지는 제거할 수도 있다. In FIG. 6B, the silicon oxide film 63 is formed only on the upper surface of the bonded wafer 61, but the silicon oxide film 63 is formed on the entire surface of the bonded wafer 61 exposed by the thermal oxidation process. It may be formed, and if necessary, it may be maintained or may be removed so that the silicon oxide film 63 remains on only one surface of the bonding wafer 61.

이어서, 결합 웨이퍼(61)에 대하여 저전압의 불순물이온, 예를 들어 수소이온을 주입한다(S53). 본 실시예에서는 수소 이온의 주입에너지는 약 15 KeV 정도의 저전압 에너지를 사용하였으며, 수소 도즈량은 약 6 x 1016 cm-2 정도가 되도록 하였다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부(64)가 형성되며, 이를 경계로 결합 웨이퍼(61)는 일응 단결정층(소자형성영역)(61b)와 제거부(61a)로 구분하기로 한 다. 도 6의 (c)에서는 수소이온 주입부(64)를 점선으로 표시하였지만, 수소이온 주입부는 수소이온들이 일정한 폭을 갖고 분포된 영역을 의미한다. Subsequently, low voltage impurity ions, such as hydrogen ions, are injected into the bonded wafer 61 (S53). In the present embodiment, the implantation energy of hydrogen ions was about 15 KeV low voltage energy, and the amount of hydrogen dose was about 6 x 10 16 cm -2 . Therefore, a hydrogen ion implantation portion 64 having a projection specific distance Rp is formed at a predetermined depth from the surface of the bonded wafer under the silicon oxide film, and the bonded wafer 61 has a corresponding single crystal layer (element formation region). ) 61b and the removal unit 61a. In FIG. 6C, the hydrogen ion injection unit 64 is indicated by a dotted line, but the hydrogen ion injection unit means a region in which hydrogen ions have a predetermined width and are distributed.

도 7에 나타내었듯이 결합 웨이퍼에 약 2000 Å의 산화막을 형성하고 상기의 조건으로 수소 이온을 주입한 경우 동일한 조건에서 수소 이온을 주입한 베어 결합 웨이퍼는 약 2355 Å의 Rp를 가지며, 산화막이 형성된 결합 웨이퍼는 약 2966 Å의 Rp를 가진다. 이처럼 동일한 이온 주입 조건에서 Rp에 차이가 발생하는 것은 실리콘과 실리콘 산화막의 밀도 차이에 기인한다. 즉, 실리콘(Si)의 밀도는 2.23 g/cm3이고 실리콘 산화막(SiO2)의 밀도는 1.72 g/cm3 이므로 밀도가 낮은 실리콘 산화막에서 수소 이온이 보다 깊이 침투하기 때문이다. 또한 본 발명은 충분히 낮은 이온 주입 전압을 사용하므로 수소 이온의 투영비정거리(Rp)를 감소시킬 수 있고 동시에 투영비정거리의 편차 ΔRp의 값도 감소시킬 수 있다. As shown in FIG. 7, when the oxide film of about 2000 GPa was formed on the bonded wafer and hydrogen ions were implanted under the above conditions, the bare bonded wafer in which hydrogen ions were implanted under the same conditions had an Rp of about 2355 GPa, and the oxide film was formed on the bonded wafer. The wafer has an Rp of about 2966 kPa. This difference in Rp under the same ion implantation conditions is due to the difference in density between silicon and the silicon oxide film. That is, since the density of silicon (Si) is 2.23 g / cm 3 and the density of silicon oxide film (SiO 2 ) is 1.72 g / cm 3 , hydrogen ions penetrate deeper in the low-density silicon oxide film. In addition, since the present invention uses a sufficiently low ion implantation voltage, it is possible to reduce the projection R distance of the hydrogen ions and at the same time reduce the value of the deviation ΔRp of the projection R distance.

본 발명에서는 수로 이온 주입 에너지와 투영비정거리(Rp) 및 ΔRp의 상관관계에 대해 알아보기 위해 시뮬레이션을 하였으며, 시뮬레이션 조건으로서, 수소이온 도즈량은 6 x 1016 cm-2 으로 설정하고 수소 이온 주입 전압 변화시키며 Rp 및 ΔRp의 변화를 살펴보았다. In the present invention, a simulation was performed to investigate the correlation between channel ion implantation energy, projection specific distance (Rp), and ΔRp. As a simulation condition, the hydrogen ion dose was set to 6 x 10 16 cm -2 and hydrogen ion implantation. We looked at the change of Rp and ΔRp with voltage change.

<표1><Table 1>

주입전압(KeV)Injection voltage (KeV) 10 10 20 20 30 30 50 50 75 75 100 100 150 150 200 200 Rp (nm)Rp (nm) 180.8180.8 299.4299.4 389.6389.6 542.4542.4 718718 900900 13001300 17801780 ΔRp(nm)ΔRp (nm) 55.955.9 73.173.1 81.581.5 91.591.5 99.399.3 106.6106.6 120.3120.3 129.5129.5

표1에 따르면, 수소 이온 주입 전압의 감소에 따라 투영비정거리(Rp)는 거의 비례적으로 감소함을 알 수 있으며, ΔRp 값도 이온 주입 전압의 감소에 따라 감소하며, 특히 이온 주입 전압이 50 KeV 이하에서는 현저히 감소함을 알 수 있다. According to Table 1, it can be seen that the projection specific distance Rp decreases almost proportionally with the decrease of the hydrogen ion implantation voltage, and the ΔRp value also decreases with the decrease of the ion implantation voltage. It can be seen that significantly below KeV.

또한 본 발명에서는 ΔRp 값과 Rms 값의 상관관계를 알아보기 위해 수소이온 주입 직후 SIMS로 ΔRp 값을 측정하였으며, 수소 이온 주입부의 벽개 공정후 Rms 값(10 ㎛ X 10 ㎛)을 AFM으로 측정하여 표2에 나타내었다.In addition, in the present invention, to determine the correlation between the ΔRp value and the Rms value, the ΔRp value was measured by SIMS immediately after hydrogen ion implantation, and the Rms value (10 μm × 10 μm) was measured by AFM after cleavage of the hydrogen ion implantation unit. 2 is shown.

<표2><Table 2>

주입전압(KeV)Injection voltage (KeV) 2626 4242 45.245.2 ΔRp(nm)ΔRp (nm) 7777 8787 8888 Rms값(nm)Rms value (nm) 3.163.16 5.725.72 6.556.55

표2에 따르면, 수소이온 주입 전압의 감소에 따라 ΔRp 값도 감소함을 알 수 있으며, Rms 값도 감소함을 알 수 있다. According to Table 2, it can be seen that the ΔRp value decreases as the hydrogen ion implantation voltage decreases, and the Rms value decreases.

이상에서 살펴본 바와 같이 이온 주입 전압을 감소시키면 투영비정거리가 감고하고, 그에 따라 ΔRp 값 및 Rms 값도 감소함을 알 수 있다. 이러한 시뮬레이션과 결과로부터 나노급 SOI 웨이퍼를 제조하기 위해서는 저전압의 이온 주입 전압을 이용하는 것이 적절함을 알 수 있다. 특히 이온 주입 전압을 약 40 KeV 이하로 하는 것이 바람직하다. As described above, it can be seen that as the ion implantation voltage is decreased, the projection specific distance decreases, and accordingly, the ΔRp value and the Rms value also decrease. From these simulations and results, it can be seen that it is appropriate to use a low voltage ion implantation voltage to fabricate nanoscale SOI wafers. In particular, the ion implantation voltage is preferably about 40 KeV or less.

상기와 같이 수소 이온이 주입된 결합 웨이퍼의 산화막을 제거한다(S54). 산화막은 희석된 HF 용액을 이용하여 제거되며, 산화막이 제거된 결합 웨이퍼는 실리콘 단결정층(61b)이 노출된다(도6의 (d)).As described above, the oxide film of the bonded wafer in which the hydrogen ions are implanted is removed (S54). The oxide film is removed using a diluted HF solution, and the silicon single crystal layer 61b is exposed in the bonded wafer from which the oxide film has been removed (Fig. 6 (d)).

다음으로, 상기에서 준비한 기준 웨이퍼(62) 위에 절연막을 형성한다. 단결정 실리콘으로 이루어진 기준 웨이퍼(62)의 적어도 하나의 표면에 절연막을 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 열산화 공정을 수행하여 기준 웨이퍼(62)의 표면에 산화막, 즉 실리콘 산화막(65)을 형성한다(S55). 이때 기준 웨이퍼의 실리콘 산화막(65)은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer; BOX층)의 역할을 하 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있으며, 예를 들어 2000Å 정도의 두께로 형성할 수 있다. 그러므로 본 발명은 SOI 웨이퍼의 매몰 산화층의 두께를 원하는 대로 조절할 수 있고, 산화막의 막질을 고품질로 유지할 수 있다. Next, an insulating film is formed on the reference wafer 62 prepared above. An insulating film may be formed on at least one surface of the reference wafer 62 made of single crystal silicon by various conventional methods. For example, an oxide film, that is, a silicon oxide film, may be formed on the surface of the reference wafer 62 by performing a thermal oxidation process. 65 is formed (S55). In this case, the silicon oxide film 65 of the reference wafer serves as a buried oxide layer (BOX layer) in the SOI wafer, and may be formed to a thickness of several tens to thousands of micrometers as needed, for example, about 2000 microseconds. It can be formed in thickness. Therefore, the present invention can adjust the thickness of the buried oxide layer of the SOI wafer as desired and maintain the film quality of the oxide film at high quality.

이어서, 도 6의 (e)를 참조하면, 상기와 같이 산화막이 형성된 기준 웨이퍼(62)와 산화막이 제거된 결합 웨이퍼(61)를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 접착시킨다(S56). 본 발명에서는 종래의 수평 접착식과 달리 수직 접착 방식을 사용할 수 있다. 즉, 기준 웨이퍼(62)의 실리콘 산화막(65)과 결합웨이퍼(61)의 노출된 단결정층(61b)의 적어도 일부가 먼저 접촉되면서 그 접촉 면적이 한쪽 방향으로 증가하면서 접착되도록 한다. 이는 기준 웨이퍼(62)와 결합 웨이퍼(61)의 표면이 모두 굴곡이 있다는 점과 실리콘 웨이퍼가 탄성체라는 점을 고려하여 한쪽방향으로 가압하면서 접착함으로써 접촉 표면이 평탄해지면서 이들 사이에 형성될 수 있는 수분 등의 보이드 성분을 외측으로 밀어내어 제거하면서 접착하는 형태이기 때문에 접착면에서의 보이드가 현저히 감소되어 접착력이 향상될 수 있도록 해준다. Subsequently, referring to FIG. 6E, the reference wafer 62 in which the oxide film is formed and the bonded wafer 61 in which the oxide film is removed are cleaned to remove contaminants on the surface, and then the two wafers are adhered (S56). ). In the present invention, unlike the conventional horizontal adhesive can be used a vertical adhesive method. That is, the silicon oxide film 65 of the reference wafer 62 and at least a portion of the exposed single crystal layer 61b of the bonding wafer 61 are first contacted, and the contact area thereof is increased in one direction so as to be bonded. This can be formed while the contact surface is flattened by adhesion while pressing in one direction in consideration of the fact that the surfaces of the reference wafer 62 and the bonded wafer 61 are both curved and the silicon wafer is an elastic body. Since the voids such as moisture are pushed out to remove the adhesive, the voids on the adhesive surface are significantly reduced, thereby improving the adhesive strength.

본 발명에서의 기준 웨이퍼(62)와 결합 웨이퍼(61)의 접착은 상온에서 실시하는 것이 바람직하며, 이때 두 웨이퍼는 친수성(hydrophilic) 조건하에서 수소결합에 의해 상호 접착된다.The adhesion of the reference wafer 62 and the bonded wafer 61 in the present invention is preferably carried out at room temperature, wherein the two wafers are bonded to each other by hydrogen bonding under hydrophilic conditions.

이어서 도 6의 (f)를 참조하면, 저온에서 열처리를 수행하여 수소이온 주입부(64) 부분을 벽개 (cleavage)한다(S57). 본 실시예에서 벽개 열처리는 약 400℃ 정도의 온도 이하에서 적어도 약 1분 이상 수행한다. 벽개 과정은 전술한 바와 같이 열처리 동안에 수소이온 주입부 부분의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. 본 실시예에서 결합 웨이퍼(61)의 벽개된 표면의 표면 거칠기 Rms 값은 40 Å 정도 이하로 유지되며, 벽개후의 잔류하는 실리콘 단결정층(61b)의 두께는 약 966 Å 정도로 벽개만으로 약 1000 Å(100nm) 이하가 되었다. 즉, 본 발명의 실시예는 2000 Å의 산화막을 형성한 결합 웨이퍼를 사용하여 수소 이온을 주입하며 약 2966 Å의 Rp(도7 참조)를 가지는 수소 이온 주입부를 형성한 후, 결합 웨이퍼 상부의 산화막을 제거하고 200 Å의 산화막이 형성된 기준 웨이퍼와 접착하고 결합 웨이퍼를 벽개하므로, 약 966 Å(=2966 Å- 2000 Å) 의 실리콘 단결정층을 가지는 SOI 웨이퍼를 제조한다. Subsequently, referring to FIG. 6F, heat treatment is performed at a low temperature to cleave a portion of the hydrogen ion injection unit 64 (S57). In this embodiment, the cleavage heat treatment is performed at least about 1 minute at a temperature of about 400 ℃ or less. As described above, the cleavage process is performed while the bubbles of the hydrogen ion implantation part interact with each other during the heat treatment to form a sufficient blister and propagate the flake phenomenon. In the present embodiment, the surface roughness Rms value of the cleaved surface of the bonded wafer 61 is maintained at about 40 GPa or less, and the thickness of the remaining silicon single crystal layer 61b after cleavage is about 966 GPa (about 1000 GPa). 100 nm) or less. That is, in the embodiment of the present invention, after the hydrogen ion is implanted using the bonded wafer on which the oxide film of 2000 kV is formed and the hydrogen ion implanted portion having Rp of about 2966 kV (see FIG. 7) is formed, the oxide film on the upper part of the bonded wafer Is removed, adhered to the reference wafer on which 200 Å of oxide film is formed, and the bonded wafer is cleaved, thereby producing an SOI wafer having a silicon single crystal layer of about 966 Å (= 2966 Å-2000 Å).

이처럼 본 발명은 추가의 후속 공정이 없이도 단결정층의 두께가 약 1000 Å(100nm) 이하가 되는 나노급 SOI 웨이퍼를 제조할 수 있다. 또한 본 실시예에서는 결합 웨이퍼 상부의 산화막의 두께를 2000 Å으로 하고 수소 이온 주입 전압을 15KeV를 예를 들어 설명하였으나, 결합 웨이퍼의 산화막 두께와 수송 이온 주입 전 압을 조절함에 의해 잔류하는 단결정층의 두께를 조절 할 수 있음은 물론이다. As such, the present invention enables the fabrication of nanoscale SOI wafers in which the thickness of the single crystal layer is less than about 1000 GPa (100 nm) without further subsequent processing. In addition, in the present embodiment, the thickness of the oxide film on the bonded wafer is 2000 kPa and the hydrogen ion implantation voltage is described with an example of 15 KeV, but the remaining single crystal layer is controlled by controlling the oxide film thickness and the transport ion implantation voltage of the bonded wafer. Of course, the thickness can be adjusted.

계속하여 저온 열처리로 결합 웨이퍼(61)의 수소이온 주입부(64)를 벽개한 후, 벽개된 잔류 실리콘 단결정층(61b)의 표면에 대하여 1차 수소 열처리를 수행할 수 있다. 수소 분위기하에서 열처리 온도는 1100 ℃ 이상에서 적어도 1분 이상 수행하며, 수소 열처리 후 실리콘 단결정층(61b)의 표면 거칠기 Rms 값은 약 40 Å이하에서 10 Å 이하로 낮아지게 된다. Subsequently, after the hydrogen ion implantation portion 64 of the bonded wafer 61 is cleaved by low temperature heat treatment, primary hydrogen heat treatment may be performed on the surface of the cleaved residual silicon single crystal layer 61b. In the hydrogen atmosphere, the heat treatment temperature is performed at 1100 ° C. or more for at least 1 minute, and after the hydrogen heat treatment, the surface roughness Rms of the silicon single crystal layer 61b is lowered to about 10 Pa or less at about 40 Pa or less.

계속하여 1차 수소 열처리를 수행한 후 벽개된 실리콘 단결정층(61b)의 표면에 대하여 습식 식각을 수행한다(S58). 식각액은 NH4OH : H2O2 : H 20 = 0.5 : 1 : 5인 식각액을 사용하며, 식각온도는 65 내지 100℃의 범위에서 수행하며, 식각시간 및 식각두께는 원하는 최종 실리콘 단결정층(도6의 61c)의 두께를 고려하여 설정한다. 나노급 SOI의 경우 실리콘 단결정층(61c)의 두께가 50 nm이하가 되도록 식각을 수행할 수 있다. 본 발명의 식각액을 선택한 이유는 식각속도가 낮고 식각후 식각두께의 균일도가 매우 우수하기 때문이다. 또한 본 발명은 잔류 단결정층(61b)에 대하여 연마를 진행하지 않고 습식 식각만을 수행하므로 단결정층의 두께 균일도를 더욱 향살 시킬 수 있다. Subsequently, after performing the first hydrogen heat treatment, wet etching is performed on the surface of the cleaved silicon single crystal layer 61b (S58). The etchant uses NH 4 OH: H 2 O 2 : H 2 0 = 0.5: 1: 5, the etching temperature is carried out in the range of 65 to 100 ℃, the etching time and the thickness of the desired final silicon single crystal layer It sets in consideration of the thickness of (61c of FIG. 6). In the case of nano-grade SOI, etching may be performed such that the thickness of the silicon single crystal layer 61c is 50 nm or less. The reason why the etchant of the present invention is selected is because the etching rate is low and the uniformity of the etching thickness after etching is very excellent. In addition, since the present invention performs only wet etching without performing polishing on the remaining single crystal layer 61b, the thickness uniformity of the single crystal layer may be further enhanced.

계속하여 벽개된 실리콘 단결정층(61c)에 대한 식각 공정이 완료된 후, 최종적으로 식각된 실리콘 단결정층(61c)의 표면에 대하여 필요한 경우 2차 수소 열처리 공정을 수행할 수 있다. 2차 열처리 공정은 전술한 1차 열처리 공정과 동일한 방법으로 수행한다. 2차 열처리 공정 수행 후 실리콘 단결정층(61c)의 표면 거칠기 Rms 값은 나노급 SOI 웨이퍼에서 요구되는 5Å이하로 유지됨을 알 수 있다. After the etching process for the cleaved silicon single crystal layer 61c is completed, a secondary hydrogen heat treatment process may be performed on the surface of the finally etched silicon single crystal layer 61c, if necessary. The secondary heat treatment process is performed in the same manner as the primary heat treatment process described above. It can be seen that the surface roughness Rms of the silicon single crystal layer 61c after the secondary heat treatment process is maintained at 5 kW or less required for the nano-scale SOI wafer.

이상에서 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이에 한정되는 것은 아니며, 첨부되는 특허청구범위의 기술적 사상의 범위내에서 당업자라면 다양하게 변형 실시할 수 있음은 물론이다. Although the above-described preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications can be made by those skilled in the art within the scope of the technical idea of the appended claims.

본 발명에 의하면, 결합 웨이퍼에 절연막을 형성한 후 저전압 이온 주입을 하므로 수소 이온의 투영비정거리(Rp)가 작아지고 동시에 ΔRp의 값도 작아지게 되어 벽개 공정만으로 나노급 SOI 웨이퍼를 제조할 수 있다.According to the present invention, since the low-voltage ion implantation is performed after the insulating film is formed on the bonded wafer, the projection specific distance Rp of the hydrogen ions becomes smaller and the value of ΔRp is also reduced. Thus, nano-grade SOI wafers can be manufactured only by cleavage. .

본 발명에 의하면, 이온 주입이 수행된 결합 웨이퍼의 절연막을 제거하고 기준 웨이퍼에 형성된 절연막을 매몰 절연막으로 사용하므로, 매몰 절연막의 손상을 방지할 수 있으며, 매몰 절연막의 두께를 원하는 대로 조절할 수 있다. According to the present invention, since the insulating film of the bonded wafer on which the ion implantation has been performed is removed and the insulating film formed on the reference wafer is used as the buried insulating film, damage to the buried insulating film can be prevented, and the thickness of the buried insulating film can be adjusted as desired.

또한, 본 발명에 의하면, 결합 웨이퍼와 기준 웨이퍼를 접촉면적을 확대하면서 접착하기 때문에 접착면에서의 보이드의 발생수를 줄여 웨이퍼의 접착력을 향상시킬 수 있다.In addition, according to the present invention, since the bonded wafer and the reference wafer are bonded while increasing the contact area, the number of voids generated on the bonded surface can be reduced, thereby improving the adhesion of the wafer.

또한, 본 발명에 의하면, 벽개 공정 진행 후 습식 식각 공정만으로도 두께가 매우 얇은(예를 들면 50nm 이하) 나노급 단결정층을 형성할 수 있으며, 연마 공정 없이 습식 식각만 진행하므로 표면의 두께 균일도를 향상 시킬 수 있다. In addition, according to the present invention, after the cleaving process, only a wet etching process may form a nano-sized single crystal layer having a very thin thickness (for example, 50 nm or less), and only wet etching is performed without a polishing process, thereby improving surface uniformity. You can.

또한, 본 발명에 의하면, 벽개면에 대한 수소 열처리에 의해 벽개면의 표면 거칠기 Rms 값이 현저히 감소하여 원하는 나노급 SOI 웨이퍼의 표면 거칠기를 달성 할 수 있으며, 습식식각 공정 이전에 미리 벽개면에 대한 수소 열처리를 추가적으로 수행하는 경우 습식 식각공정을 더욱 효과적으로 수행할 수 있다.

















In addition, according to the present invention, the surface roughness Rms of the cleaved surface is significantly reduced by hydrogen heat treatment on the cleaved surface, so that the desired surface roughness of the nano-grade SOI wafer can be achieved, and the hydrogen heat treatment on the cleaved surface is performed in advance before the wet etching process. In addition, the wet etching process may be performed more effectively.

















Claims (16)

결합 웨이퍼와 기준 웨이퍼를 준비하는 단계와 Preparing a bonded wafer and a reference wafer; 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와Forming an insulating film on at least one surface of the bonding wafer; 10 내지 40KeV 미만의 전압으로 수소 이온을 주입하여 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 불순물이온 주입부를 형성하는 단계와Implanting hydrogen ions at a voltage of less than 10 to 40 KeV to form an impurity ion implantation portion at a predetermined depth from the surface of the bonded wafer; 상기 결합 웨이퍼의 절연막을 제거하는 단계와Removing the insulating film of the bonded wafer; 상기 기준 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와Forming an insulating film on at least one surface of the reference wafer; 수직 접착 방식을 통해 상기 결합 웨이퍼의 절연막 제거면과 상기 기준 웨이퍼의 절연막을 서로 접촉시켜 상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계와Adhering the bonding wafer and the reference wafer to each other by contacting the insulating film removing surface of the bonding wafer with the insulating film of the reference wafer through a vertical bonding method; 열처리를 수행하여 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하여 기준 웨이퍼에 접착된 단결정층을 형성하는 단계를 포함하고, Performing heat treatment to cleave the impurity ion implantation portion of the bonded wafer to form a single crystal layer adhered to the reference wafer; 상기 수소 이온 주입 전압과 상기 결합 웨이퍼 상에 형성되는 절연막의 두께를 조절하여 상기 단결정층의 두께를 제어하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법And controlling the thickness of the single crystal layer by controlling the hydrogen ion implantation voltage and the thickness of the insulating film formed on the bonded wafer. 제1항에 있어서, 상기 불순물이온 주입부를 벽개한 후 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법2. The method of claim 1, further comprising etching the cleaved surface of the bonded wafer after cleaving the impurity ion implantation unit. 제1항에 있어서, 상기 불순물이온 주입부를 벽개한 후 상기 단결정층에 대해 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of claim 1, further comprising performing heat treatment on the single crystal layer after cleaving the impurity ion implantation unit. 제2항에 있어서, 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계 전 또는 후 혹은 전후에 상기 단결정층에 대해 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법3. The method of claim 2, further comprising performing heat treatment on the single crystal layer before, after, or before the etching of the cleaved surface of the bonded wafer. 제2항 또는 제4항에 있어서, 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계는 습식 식각하는 단계로 NH4OH, H2O2 및 H20의 혼합용액을 식각액으로 사용하여 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of claim 2 or 4, wherein the etching of the cleaved surface of the bonded wafer is performed by wet etching using a mixed solution of NH 4 OH, H 2 O 2 and H 2 0 as an etchant. SOI wafer manufacturing method characterized by 제3항 또는 제4항에 있어서, 상기 단결정층에 대해 열처리를 수행하는 단계는 수소 분위기의 1100℃ 이상의 온도에서 적어도 1분 이상 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of claim 3, wherein the heat treatment of the single crystal layer is performed at least 1 minute at a temperature of 1100 ° C. or more in a hydrogen atmosphere. 삭제delete 제1항 내지 제4항 중 한 항에 있어서, 상기 절연막은 실리콘산화막인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of manufacturing an SOI wafer according to any one of claims 1 to 4, wherein the insulating film is a silicon oxide film. 삭제delete 제8항에 있어서, 상기 결합 웨이퍼에 형성된 실리콘산화막의 두께가 수십 내지 수천 Å인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of manufacturing an SOI wafer according to claim 8, wherein the thickness of the silicon oxide film formed on the bonded wafer is several tens to thousands of microns. 삭제delete 삭제delete 제1항 내지 제4항 중 한 항에 있어서, 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하는 단계는 400℃ 이하의 저온에서 열처리하여 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법The method of claim 1, wherein cleaving the impurity ion implantation portion of the bonded wafer is performed by heat treatment at a low temperature of 400 ° C. or lower. 제1항 내지 제4항 중 한 항에 있어서, 상기 결합 웨이퍼를 벽개하는 단계에서 상기 기준 웨이퍼와 접착된 상기 결합 웨이퍼의 잔류하는 단결정층의 두께는 2000 Å이하가 되도록 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법The SOI wafer according to any one of claims 1 to 4, wherein the thickness of the remaining single crystal layer of the bonded wafer bonded to the reference wafer in the step of cleaving the bonded wafer is less than 2000 GPa. Manufacturing Method 삭제delete 삭제delete
KR1020040024667A 2004-04-09 2004-04-09 Method of fabricating SOI wafer and SOI wafer fabricated by the same KR100691311B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040024667A KR100691311B1 (en) 2004-04-09 2004-04-09 Method of fabricating SOI wafer and SOI wafer fabricated by the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040024667A KR100691311B1 (en) 2004-04-09 2004-04-09 Method of fabricating SOI wafer and SOI wafer fabricated by the same

Publications (2)

Publication Number Publication Date
KR20050099383A KR20050099383A (en) 2005-10-13
KR100691311B1 true KR100691311B1 (en) 2007-03-12

Family

ID=37278543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040024667A KR100691311B1 (en) 2004-04-09 2004-04-09 Method of fabricating SOI wafer and SOI wafer fabricated by the same

Country Status (1)

Country Link
KR (1) KR100691311B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738460B1 (en) * 2005-12-23 2007-07-11 주식회사 실트론 Method of fabricating nano SOI wafer

Also Published As

Publication number Publication date
KR20050099383A (en) 2005-10-13

Similar Documents

Publication Publication Date Title
KR100511656B1 (en) Method of fabricating nano SOI wafer and nano SOI wafer fabricated by the same
JP3352340B2 (en) Semiconductor substrate and method of manufacturing the same
US8772875B2 (en) Semiconductor on glass substrate with stiffening layer
US6054363A (en) Method of manufacturing semiconductor article
US8557679B2 (en) Oxygen plasma conversion process for preparing a surface for bonding
KR101500956B1 (en) Soi wafer manufacturing method
JP2010219566A (en) Method for transferring thin layers of monocrystalline material onto desirable substrate
US8383489B2 (en) SOI wafer and method for forming the same
KR20080080571A (en) Large area semiconductor on glass insulator
JP2000331899A (en) Method for forming soi wafer and soi wafer
US8980729B2 (en) Silicon-on-insulator substrate and fabrication method
KR20080038535A (en) Method of manufacturing a stack type semiconductor device
KR100738460B1 (en) Method of fabricating nano SOI wafer
KR100596093B1 (en) A method of fabricating SOI wafer
KR100691311B1 (en) Method of fabricating SOI wafer and SOI wafer fabricated by the same
US20070264796A1 (en) Method for forming a semiconductor on insulator structure
JPH11330438A (en) Manufacture of soi wafer and soi wafer
JP2000223679A (en) Semiconductor substrate and fabrication thereof
KR101841359B1 (en) Monolithic 3D Semiconductor Structure and Method of Fabricating The Same
KR101869641B1 (en) Soi substrate and manufacturing method thereof
KR100291515B1 (en) Method for manufacturing silicon on insulator wafer
JP2001320033A (en) Semiconductor member and method for manufacturing the same and semiconductor device using the method
KR100722523B1 (en) Method of etching surface of wafer
KR20170103652A (en) Soi substrate and manufacturing method thereof
KR100291519B1 (en) Method for manufacturing SOI semiconductor substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151223

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171222

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 14