KR20070050494A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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저스틴 브라스크
잭 카발리에로스
매튜 메츠
수만 다타
로버트 차우
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Abstract

본 명세서에는 반도체 디바이스의 제조 방법이 개시되었다. 이 방법은 기판 상에 높은-k 게이트 유전층을 형성하는 단계와, 높은-k 게이트 유전층 상에 배리어 층을 형성하는 단계 및 배리어 층 상에 완전히 실리사이드된 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{A METHOD FOR MAKING A SEMICONDUCTOR DEVICE WITH A HIGH-K GATE DIELECTRIC LAYER AND A SILICIDE GATE ELECTRODE}
본 발명은 반도체 디바이스에 관한 것으로, 보다 구체적으로는, 높은-k의 게이트 유전층 및 실리사이드 게이트 전극을 구비한 반도체 디바이스에 관한 것이다.
실리콘 이산화물로 제조된 매우 얇은 게이트 유전체를 구비하는 상보적 금속 산화물 반도체("CMOS"-complementary metal oxide semiconductor) 디바이스에는 적절하지 않은 게이트 누설 전류가 발생할 수 있다. 실리콘 이산화물 대신 임의의 높은-k 유전체 재료로 게이트 유전체를 형성하는 것은 게이트 누설을 감소시킬 수 있다. 그러나, 완전히 실리사이드된(fully silicided) 게이트 전극이 이러한 유전체 상에 직접 형성될 때, 게이트 전극과 유전체 사이의 상호작용은 페르미 레벨 고정(Fermi level pinning)을 발생시킬 수 있다. 그 결과, 높은-k 게이트 유전체 상에 직접 형성되고 완전히 실리사이드된 게이트 전극을 구비하는 트랜지스터는 상대적으로 높은 문턱 전압을 가질 수 있다.
따라서, 높은-k 게이트 유전체를 포함하는 반도체 디바이스를 형성하기 위한 향상된 프로세스를 필요로 한다. 원치 않는 높은 문턱 전압을 나타내지 않는, 완전히 실리사이드된 게이트 전극 및 높은-k 게이트 유전체 모두를 구비하는 디바이스를 형성하는 프로세스를 필요로 한다. 본 발명은 그러한 방법을 제공한다.
도 1a-1d는 본 발명의 방법의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도.
도 2a-2d는 본 발명의 방법의 제 2 실시예를 실행할 때 형성될 수 있는 구조체의 단면도.
첨부된 도면은 실제 축적대로 도시되지 않았다.
본 명세서에는 반도체 디바이스의 제조 방법이 기술되었다. 이 방법은 기판 상에 높은-k 게이트 유전층을 형성하는 단계와, 높은-k 게이트 유전층 상에 배리어 층을 형성하는 단계 및 배리어 층 상에 완전히 실리사이드된 게이트 전극을 형성하는 단계를 포함한다. 하기의 설명에서, 본 발명에 대한 철저한 이해를 제공하도록 다수의 세부 사항들이 설정될 것이다. 그러나, 당업자에게 본 발명이 본 명세서에서 특별히 기술된 것이 아닌 다양한 방법으로 실시될 수 있다는 점을 이해할 것이다. 따라서 본 발명은 하기에 개시된 특정 세부 사항으로 제한되는 것은 아니다.
도 1a-1d는 본 발명의 방법의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도이다. 도 1a에 도시된 바와 같이, 이 실시예에서 높은-k 게이트 유전층(101)은 기판(100) 상에 형성되고, 배리어 층(102)은 높은-k 게이트 유전층(101) 상에 형성되며, 폴리실리콘 층(103)은 배리어 층(102) 상에 형성된다. 기판(100)은 자신의 위에 반도체 디바이스가 설계될 수 있는 기초로서의 역할을 할 수 있는 임의의 재료를 포함한다.
높은-k 게이트 유전층(101)을 제조하는 데에 사용될 수 있는 재료의 일부는, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염(niobate)을 포함한다. 특히 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물이 바람직하다. 높은-k 게이트 유전층(101)을 형성하는 데에 사용될 수 있는 재료의 몇몇 예시가 본 명세서에 개시되었지만, 이러한 층은 다른 재료로 제조될 수 있다.
높은-k 게이트 유전층(101)은 예를 들어 종래의 화학적 증착법("CVD"), 저압 CVD, 또는 물리적 증착법("PVD")과 같은 종래의 증착 방법을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게는, 종래의 원자 층 CVD 프로세스가 사용된다. 이러한 프로세스에서, 금속 산화물 전구체(예를 들어, 금속 염화물) 및 스팀(steam)이 선택된 흐름 속도로 CVD 리액터 내로 공급될 수 있고, 그 다음 선택된 온도 및 압력에서 동작되어 기판(100)과 높은-k 게이트 유전층(101) 사이의 원자력적으로 완만한 인터페이스를 생성한다. CVD 리액터는 원하는 두께를 갖는 층을 형성하도록 충분히 오랫동안 동작되어야 한다. 대부분의 애플리케이션에서, 높은-k 게이트 유전층(101)의 두께는 약 60Å 미만이어야 하며, 보다 바람직하게는 약 5Å과 약 40Å 사이의 두께를 갖는다.
만약 높은-k 게이트 유전층(101)이 산화물을 포함한다면, 그것을 제조하는 데에 사용되는 프로세스에 따라서, 유전층(101)은 임의의 표면 사이트(site) 및 바람직하지 않은 불순물 레벨에서 산소 간극(oxygen vacancies)을 나타낼 수 있다. 층(101)이 증착된 후, 층(101)으로부터 임의의 불순물을 제거하고, 이것을 산화시켜 거의 이상적인 금속:산소 화학량론을 갖는 층을 생성하는 것이 요구된다.
배리어 층(102)은 바람직하게 전기적으로 도전성이고 workfunction transparent이다. 일 실시예에서, 배리어 층(102)은 예를 들어 티타늄 질화물 또는 탄탈 질화물과 같은 금속 질화물을 포함할 수 있다. 당업자에게는, 배리어 층(102)이 종래의 CVD 또는 PVD 프로세스를 사용하여 높은-k 게이트 유전층(101) 상에 형성될 수 있다는 사실이 명백할 것이다. 배리어 층(102)은 (배리어 층(102) 상에 형성될) 완전히 실리사이드된 게이트 전극이 높은-k 게이트 유전층(101)과 상호작용하여 원치 않는 페르미 레벨 고정을 발생시키는 것을 방지하도록 충분히 두꺼워야 한다. 이 두께는 배리어 층(102)이 이어서 형성되는 완전히 실리사이드된 게이트 전극의 일함수에 의해 설정될 디바이스의 문턱 전압에 현저하게 영향을 미치지 않는 것을 보장하도록 최적화되어야 한다. 다양한 애플리케이션에서, 약 5Å과 약 50Å 사이의 두께를 갖는 (보다 바람직하게는 약 10Å과 약 20Å 사이의 두께를 갖는) 배리어 층은 workfunction transparent을 유지시키면서 페르미 레벨 고정을 완 화시킬 수 있다.
폴리실리콘 층(103)은 종래의 증착 프로세스를 사용하여 배리어 층(102) 상에 형성될 수 있으며, 바람직하게 약 100Å과 약 2000Å 사이의 두께를 갖고, 보다 바람직하게는 약 500Å과 약 1600Å 사이의 두께를 갖는다. 프로세스 내의 이 단계에서, 폴리실리콘 층(103)은 도핑되지 않거나, (예를 들어, 비소, 인 또는 다른 n-형 재료를 사용하여) n-형 도핑되거나 또는 예를 들어 붕소를 사용하여 p-형 도핑될 수 있다.
도 1a의 구조체를 형성한 후, 폴리실리콘 층(103), 배리어 층(102) 및 높은-k 게이트 유전층(101)이 에칭되어 도 1b에 도시된 구조체를 생성한다. 당업자가 명확히 이해하는 바와 같이, 종래의 패터닝 또는 에칭 프로세스가 사용될 수 있다. 이어서, 스페이서(104)가 상기 구조체에 인접하여 형성되고, 유전층(106)이 상기 스페이서에 인접하여 형성된다. 바람직하게, 스페이서(104, 105)는 질화규소를 포함하고, 유전층(106)은 실리콘 이산화물 또는 낮은-k 재료를 포함할 수 있다. 당업자가 이러한 구조체를 형성하는 데에 사용될 수 있는 종래의 프로세스 단계에 친숙하기 때문에, 본 명세서에서 더욱 상세하게 기술되지는 않을 것이다. 도시된 바와 같이, 유전층(106)은, 예를 들어 종래의 화학적 기계적 폴리싱("CMP") 동작을 통해 다시 폴리싱되어 폴리실리콘(103)을 노출시키고 도 1c의 구조체를 생성한다. 도시되지는 않았지만, 이러한 구조체는 종래의 프로세스를 사용하여 형성될 수 있는 다양한 다른 지형(예를 들어, 질화규소 에칭 스톱 층, 소스 및 드레인 영역 및 하나 이상의 버퍼 층)을 포함할 수 있다.
도 1c의 구조체를 형성한 후, 이어서 도 1d에 도시된 바와 같이 실질적으로 모든 폴리실리콘 층(103)(바람직하게는 모든 폴리실리콘 층)이 실리사이드(107)로 전환된다. 완전히 실리사이드된 게이트 전극(107)은, 예를 들어 니켈 실리사이드, 코발트 실리사이드, 티타늄 실시사이드 또는 그러한 재료들의 결합물을 포함할 수 있다. 폴리실리콘 층(103)은 전체 구조체 위에 적당합 금속을 증착한 다음, 충분한 시간 동안 충분한 온도에서 열을 가해 폴리실리콘 층(103)으로부터 금속 실리사이드(예를 들어, NiSi)를 생성함으로써 완전히 실리사이드된 게이트 전극(107)으로 전환될 수 있다.
바람직한 실시예에서, 실리사이드(107)는 노출된 층(103)의 표면을 포함하는 전체 구조체 위에 적합한 금속(예를 들어, 니켈)을 제 1 스퍼터링함으로써 형성된다. 실리사이드(107)가 폴리실리콘 층(103)을 통해 완전히 연장하도록, 예를 들어 적어도 약 450℃의 온도에서 발생하는 빠른 열 어닐링(anneal)과 같은 고온 어닐링을 사용하는 스퍼터링 동작을 따라야할 수 있다. 니켈 실리사이드를 형성할 때, 어닐링은 약 500℃과 약 550℃ 사이의 온도에서 발생하는 것이 바람직하다. 코발트 실리사이드를 형성할 때, 어닐링은 적어도 약 600℃의 온도에서 발생하는 것이 바람직하다.
종래의 CMP 단계는 폴리싱 단계로서 실리사이드(107)-유전층(106)을 생성한 후 구조체로부터 초과 금속을 제거하는 데에 적용될 수 있다. 실리사이드(107)는 완전히 실리사이드된 PMOS 게이트 전극 또는 완전히 실리사이드된 NMOS 게이트 전극으로서 사용하기에 적합한 완전히 실리사이드된 게이트 전극으로서의 역할을 할 수 있다. 실리사이드(107)가 완전히 실리사이드된 PMOS 게이트 전극으로서의 역할을 하는지 또는 완전히 실리사이드된 NMOS 게이트 전극으로서의 역할을 하는지 여부는 폴리실리콘 층(103)에 가해진 도핑 트리트먼트, 실리사이드는 생성하는 데에 사용된 금속 및 그것을 생성시키는 프로세스에 의존한다. 일부 실시예에서, 본 발명의 프로세스는 완전히 실리사이드된 PMOS 및 완전히 실리사이드된 NMOS 게이트 전극 모두를 포함하는 CMOS 디바이스를 생성하는 데에 사용될 수 있다.
높은-k 게이트 유전층(101)과 완전히 실리사이드된 게이트 전극(107) 사이의 배리어 층(102)의 존재는 페르미 레벨 고정을 발생시킬 수 있는 게이트 전극과 유전체 사이의 원치 않는 상호작용을 방지할 수 있다. 그 결과, 본 발명의 프로세스는 완전히 실리사이드된 게이트 전극과 높은-k 게이트 유전체를 모두 구비하는 디바이스가 원치 않는 높은 문턱 전압을 나타내지 않도록 할 수 있다.
도 2a-2d는 본 발명의 방법의 제 2 실시예를 실행할 때 형성될 수 있는 구조체를 도시한 도면이다. 이 실시예에서, 금속 NMOS 게이트 전극 및 완전히 실리사이드된 PMOS 게이트 전극을 포함하는 CMOS 디바이스가 형성된다. 도 2a는 CMOS 디바이스를 제조할 때 형성될 수 있는 중간 구조체를 도시한다. 이 구조체는 기판(200)의 제 1 부분(201) 및 제 2 부분(202)을 포함한다. 절연 영역(203)은 제 1 영역(201)을 제 2 영역(202)과 분리시킨다. 높은-k 게이트 유전층(205)은 기판(200) 상에 형성되고, 배리어 층(207)이 높은-k 게이트 유전층(205) 상에 형성된다. 폴리실리콘 층은 배리어 층(207) 상에 형성된다. 이러한 폴리실리콘 층의 제 1 부분(204)은 한 쌍의 측벽 스페이서(208, 209)에 의해 브래킷되고, 이러한 폴리실리 콘 층의 제 2 부분(206)은 한 쌍의 측벽 스페이서(210, 211)에 의해 브래킷된다. 유전체(212)는 측벽 스페이서의 옆에 위치한다.
기판(200)은 반도체 디바이스가 자신의 위에 설계될 기초로서의 역할을 할 수 있는 임의의 재료를 포함할 수 있다. 절연 영역(203)은 실리콘 이산화물, 또는 트랜지스터의 액티브 영역을 분리할 수 있는 다른 재료를 포함할 수 있다. 높은-k 게이트 유전층(205) 및 배리어 층(207)은 전술된 것과 동일한 임의의 재료를 포함할 수 있고, 전술된 바와 같이 종래의 프로세스를 사용하여 형성될 수 있다. 폴리실리콘 층의 제 1 및 제 2 부분(204, 206)은 바람직하게는 각각 약 100Å과 약 2,000Å 사이의 두께를 가질 수 있고, 보다 바람직하게는 약 500Å과 약 1,600Å 사이의 두께를 가질 수 있다.
제 1 부분(204)은 도핑되지 않거나 또는 비소, 인 또는 다른 n-형 재료를 사용하여 도핑될 수 있다. 바람직한 실시예에서, 제 1 부분(204)은 n-형으로 도핑되고 제 2 부분(206)은 예를 들어 붕소를 사용하여 p-형으로 도핑된다. 붕소를 사용하여 도핑할 때, p-형 폴리실리콘 층(206)은 제 1 부분(204)을 제거하기 위해 이어질 습식 에칭 프로세스가 상당한 양의 p-형 폴리실리콘 층(206)을 제거하지 않도록 하기 위해 충분한 농도의 붕소 원소를 포함해야만 한다. 스페이서(208, 209, 210, 211)는 바람직하게 질화규소를 포함하고, 유전체(212)는 실리콘 이산화물, 또는 낮은-k 재료를 포함할 수 있다.
당업자가 명확하게 인지하는 바와 같이, 도 2a의 구조체를 생성하는 데에 종래의 프로세스 단계, 재료 및 장비가 사용될 수 있다. 도시된 바와 같이, 유전 체(212)는 예를 들어 종래의 CMP 동작을 통해 유전체(212)를 다시 폴리싱하여 폴리실리콘 층의 제 1 및 제 2 부분(204, 206)을 노출시킬 수 있다. 도시되지는 않았지만, 도 2a의 구조체는 종래의 프로세스를 사용하여 형성될 수 있는 다양한 다른 형태(예를 들어 질화 규소 에칭 스톱 층, 소스 및 드레인 영역과 하나 이상의 버퍼 층)를 포함할 수 있다.
도 2a의 구조체가 형성된 후, 제 1 부분(204)이 제거될 수 있다. 바람직한 실시예에서, 제 1 부분(204)은 p-형 폴리실리콘 층(206)의 상당한 부분을 제거하지 않고 제 1 부분(204)을 제거하도록 p-형 폴리실리콘 층(206)에 대해 제 1 부분(204)을 선택적으로 에칭하는 습식 에칭 프로세스를 적용함으로써 제거된다. 이러한 습식 에칭 프로세스는 충분한 온도에서 충분한 시간 동안 수산화물의 소스를 포함하는 수성 솔루션에 제 1 부분(204)을 노출시켜 실질적으로 부분(204)을 모두 제거하는 것을 포함할 수 있다. 수산화물의 소스는 탈이온수 내의 부피로 약 2%와 약 30% 사이의 수산화암모늄 또는 예를 들어 테트라메틸 수산화암모늄("TMAH")과 같은 테트라알킬 수산화암모늄을 포함할 수 있다.
예를 들어, 제 1 부분(204)은 이것을 약 15℃와 약 90℃ 사이(바람직하게는 40℃ 미만)의 온도에서 유지되고, 탈이온수 내의 부피로 약 2%와 약 30% 사이의 수산화암모늄을 포함하는 솔루션에 노출시킴으로써 선택적으로 제거될 수 있다. 바람직하게 적어도 1분 동안 유지되는 이러한 노출 단계 동안, 약 10㎑와 약 2,000㎑ 사이의 주파수에 있으며, 약 1과 약 10watts/㎠에서 방산되는 음파 에너지를 가하는 것을 필요로 할 수 있다.
특히 바람직한 실시예에서, 약 1,350Å의 두께를 갖는 제 1 부분(204)은, 약 5watts/㎠에서 방산되는 약 1,000㎑의 음파 에너지를 가하는 동안 탈이온수 내의 부피로 약 15%의 수산화암모늄을 포함하는 솔루션에 약 25℃에서 약 30분간 노출킴으로써 선택적으로 제거될 수 있다. 이러한 에칭 프로세스는 상당한 양의 p-형 폴리실리콘 층(206)을 제거하지 않은 채 n-형 폴리실리콘 층을 실질적으로 모두 제거해야 한다.
이와는 달리, 제 1 부분(204)은 음파 에너지를 가하는 동안, 약 60℃와 약 90℃ 사이의 온도에서 유지되고, 탈이온수 내의 부피로 약 20%와 약 30% 사이의 TMAH을 포함하는 솔루션에 적어도 1분 동안 노출시킴으로써 선택적으로 제거될 수 있다. 약 1,350Å의 두께를 갖는 제 1 부분(204)을, 약 5watts/㎠에서 방산되는 약 1,000㎑의 음파 에너지를 가하는 동안 탈이온수 내의 부피로 약 25%의 TMAH를 포함하는 솔루션에 약 80℃에서 약 2분간 노출킴으로써 제거하는 것은, 상당한 양의 p-형 폴리실리콘 층(206)을 제거하지 않은 채 n-형 폴리실리콘 층을 실질적으로 모두 제거할 수 있다.
제 1 부분(204)을 제거한 후, 예를 들어 높은-k 게이트 유전층(205) 위의 배리어 층(207)에 대해 선택적인 에칭 프로세스를 적용함으로써 배리어 층(207)의 하단 부분이 제거될 수 있다. 제 1 층(204) 및 배리어 층(207)의 제거는 도 2b에 도시된 바와 같은, 측벽 스페이서(208, 209) 사이에 위치한 트렌치(213)를 생성한다. 이 실시예에서 배리어 층(207)이 상단의 폴리실리콘 층의 제 1 부분(204)을 제거한 후(또는 제거할 때)에 제거되었지만, 다른 실시예에서 배리어 층(207)은 제 1 부 분(204)의 구성 및 그것을 제거하는 데에 사용되는 프로세스에 따라서 유지될 수 있다.
이 실시예에서, 제 1 부분(204) 및 배리어 층(207)의 하단 부분을 제거한 후, n-형 금속층(215)이 트렌치(213)의 내부이자 높은-k 게이트 유전층(205) 상에 형성되어 도 2c의 형태를 생성한다. n-형 금속층(215)은 금속 NMOS 게이트 전극이 파생될 수 있는 임의의 n-형 도전성 재료를 포함할 수 있다. n-형 금속층(215)을 형성하는 데에 사용될 수 있는 재료는, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 예를 들어 이러한 원소를 포함하는 금속 탄화물, 즉 탄화하프늄, 탄화지르코늄, 탄화티타늄, 탄화탄탈 및 탄화알루미늄과 같은 그들의 합금을 포함할 수 있다. 이와는 달리 n-형 금속층(215)은 예를 들어, 하프늄, 지르코늄, 티타늄, 탄탈 또는 텅스텐을 포함하는 알루미나이드를 포함할 수 있다.
n-형 금속층(215)은 예를 들어 종래의 스퍼터링 또는 원자 층 CVD 프로세스와 같은 잘 알려진 PVD 또는 CVD 프로세스를 사용하여 높은-k 게이트 유전층(205) 상에 형성될 수 있다. 도시된 바와 같이, n-형 금속층(215)은 트렌치(213)를 충진하는 부분을 제외하고 제거된다. 층(215)은 적당합 CMP 동작을 통해 디바이스의 다른 부분으로부터 제거될 수 있다. 유전체(212)는 층(215)이 그것의 포면으로부터 제거될 때 에칭 스톱으로서의 역할을 할 수 있다. n-형 금속층(215)은 바람직하게 약 3.9eV와 약 4.2eV 사이의 일함수를 갖고, 약 100Å와 약 2,000Å 사이의 두께를 갖고, 보다 바람직하게는 약 500Å과 약 1,600Å 사이의 두께를 갖는 금속 NMOS 게이트 전극으로서의 역할을 할 수 있다.
도 2c는 n-형 금속층(215)이 트렌치(213) 전부를 충진한 구조체를 도시하였지만, 다른 실시예에서, n-형 금속층(215)은 트렌치(213)의 단지 일부만을 충진할 수 있고, 트렌치의 나머지 부분은 쉽게 폴리싱될 수 있는, 예를 들어 텅스텐, 알루미늄, 티타늄 또는 질화티타늄과 같은 재료로 충진될 수 있다. 이러한 다른 실시예에서, 일함수 금속으로서의 역할을 하는 n-형 금속층(215)은 약 50Å와 약 1,000Å 사이의 두께를 가질 수 있고, 보다 바람직하게는 적어도 약 100Å의 두께를 갖는다.
도시된 실시예에서, 트렌치(213) 내에 n-형 금속층(215)을 형성한 후, 실질적으로 모든 p-형 폴리실리콘 층(206)(바람직하게 층(206) 전부가)이 도 2d에 도시된 바와 같이 실리사이드(216)로 변환된다. 완전히 실리사이드된 게이트 전극(216)은 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 이러한 재료들의 조합물, 또는 완전히 실리사이드된 고성능의 PMOS 게이트 전극을 산출할 수 있는 임의의 다른 유형의 실리사이드를 포함할 수 있다. p-형 폴리실리콘 층(206)은, 전체 구조체 위에 적당한 금속을 증착시킨 다음, p-형 폴리실리콘 층(206)으로부터 금속 실리사이드(예를 들어, NiSi)를 생성하기 위해 충분한 온도에서 충분한 시간 동안 가열함으로써 완전히 실리사이드된 게이트 전극(216)으로 변환될 수 있다.
바람직한 실시예에서, 실리사이드(216)는 먼저 층(206)의 노출된 표면을 포함하여 전체 구조체 위에 적당한 금속(예를 들어, 니켈)을 스퍼터링함으로써 형성된다. 실리사이드(216)가 p-형 폴리실리콘 층(206)을 완전히 통해 연장하도록, 예를 들어, 적어도 약 450℃의 온도에서 발생하는 빠른 열 어닐링과 같은, 고온의 어 닐링을 사용하는 스퍼터링 동작이 이어져야 할 수 있다. 니켈 실리사이드를 형성할 때, 바람직하게 어닐링은 약 500℃와 약 550℃ 사이의 온도에서 발생한다. 코발트 실리사이드를 형성할 때, 바람직하게 어닐링은 적어도 약 600℃의 온도에서 발생한다.
종래의 CMP 단계는 폴리싱 스톱으로서의 역할을 하는 실리사이드(216)-유전체(212)를 생성한 후 구조체로부터 초과 금속을 제거하도록 적용될 수 있다. 바람직한 실시예에서, 실리사이드(216)는 바람직하게 약 4.3eV와 약 4.8eV 사이의 미드갭(midgap) 일함수를 갖고, 약 100Å와 약 2,000Å 사이의 두께를 가지며, 보다 바람직하게는 약 500Å과 약 1,600Å 사이의 두께를 갖는 완전히 실리사이드된 PMOS 게이트 전극으로서의 역할을 할 수 있다.
당업자에게 명백하게 인식하는 바와 같이, n-형 금속층(215) 및 실리사이드(216)를 형성하는 데에 사용될 수 있는 재료의 몇몇 예가 본 명세서에서 기술되었지만, 그러한 층 및 실리사이드는 다양한 다른 재료로 제조될 수 있다. 실리사이드(216)를 형성한 후, 예를 들어 도 2d의 구조체 위에 캡핑 유전체 층을 형성하는 것과 같이, 디바이스를 완성하기 위한 프로세스 단계가 이어질 수 있고, 그 다음 디바이스의 콘택트, 금속 상호접속부 및 패시베이션 층이 형성된다. 이러한 프로세스 단계는 당업자에게 잘 알려져 있기 때문에, 본 명세서에서 상세하게 기술되지 않을 것이다.
본 발명의 방법의 제 2 실시예는, 원치 않는 높은 문턱 전압을 갖지 않는 금속 NMOS 게이트 전극 및 완전히 실리사이드된 PMOS 게이트 전극을 포함하는 CMOS 디바이스를 제공한다. 전술된 실시예가 이러한 디바이스를 형성하기 위한 프로세스의 예시를 제공하였지만, 본 발명이 이러한 특정 실시예로 제한되는 것은 아니다.
도 2d의 반도체 디바이스는 각각 높은-k 게이트 유전층(205) 및 배리어 층(207) 상에 형성된 금속 NMOS 게이트 전극(215) 및 완전히 실리사이드된 PMOS 게이트 전극(216)을 포함한다. 높은-k 게이트 유전층(205) 및 배리어 층(207)은 상기에서 열거된 임의의 재료를 포함할 수 있다. 금속 NMOS 게이트 전극(215)은 완전히 상기와 동일한 하나 이상의 n-형 금속으로 구성될 수 있고, 또는 이와는 달리, 트렌치 충진 금속에 의해 캡핑된(capped) n-형 일함수 금속을 포함할 수 있다. 금속 NMOS 게이트 전극(215)은 바람직하게 약 100Å과 약 2,000Å 사이의 두께를 갖고, 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는다. 완전히 실리사이드된 PMOS 게이트 전극(216)은 바람직하게 약 100Å과 약 2,000Å 사이의 두께를 갖고, 약 4.3eV와 약 4.8eV 사이의 미드갭 일함수를 가지며, 전술된 실리사이드 중 하나를 포함한다.
본 발명의 반도체 디바이스가 상기에서 상세하게 설정된 프로세스를 사용하여 제조될 수 있지만, 이와는 달리 다른 유형의 프로세스를 사용하여 형성될 수도 있다. 이러한 이유 때문에, 이러한 반도체 디바이스는 전술된 프로세스를 사용하여 제조될 수 있는 디바이스에 한정되지는 않는다.
본 발명의 방법은 원치 않는 높은 문턱 전압을 나타내지 않는, 완전히 실리사이드된 게이트 전극 및 높은-k 게이트 유전체를 모두 구비하는 디바이스를 제공할 수 있다. 전술된 설명은 본 발명에서 사용될 수 있는 임의의 단계 및 재료를 기술하였지만, 당업자는 다양한 변경 및 대체가 가능하다는 것을 이해할 것이다. 따 라서, 그러한 모든 변경, 대안, 대체 및 추가 사항은 첨부된 특허청구범위에 의해 정의되는 것과 같은 본 발명의 사상 및 범주 내에 포함되는 것으로 간주되어야 한다.

Claims (20)

  1. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 높은-k 게이트 유전층을 형성하는 단계와,
    상기 높은-k 게이트 유전층 상에 배리어 층을 형성하는 단계와,
    상기 배리어 층 상에 완전히 실리사이드된(fully silicided) 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 높은-k 게이트 유전층은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염(niobate)으로 구성된 그룹에서 선택된 재료를 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 배리어 층은 전기적으로 도전성이고 일함수가 명백한(workfunction transparent)
    반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 배리어 층은 금속 질화물을 포함하는
    반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 완전히 실리사이드된 게이트 전극은 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드로 구성된 그룹에서 선택된 재료를 포함하는
    반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    실질적으로 상기 p-형 폴리실리콘 층 전체가 실리사이드로 변환되어 완전히 실리사이드된 게이트 전극을 생성하는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 p-형 폴리실리콘 층 전체가 실리사이드로 변환되어 완전히 실리사이드된 게이트 전극을 생성하는
    반도체 디바이스 제조 방법.
  8. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 높은-k 게이트 유전층을 형성하는 단계와,
    상기 높은-k 게이트 유전층 상에 배리어 층을 형성하는 단계와,
    상기 배리어 층 상에 폴리실리콘 층을 형성하는 단계와,
    상기 폴리실리콘 층의 제 1 부분을 제거하여 한 쌍의 측벽 스페이서 사이에 위치하는 트렌치(trench)를 생성하는 단계와,
    상기 트렌치 내부에 n-형 금속층을 형성하는 단계와,
    상기 폴리실리콘 층의 제 2 부분 상에 제 2 금속층을 증착시키는 단계와,
    충분한 온도에서 충분한 시간 동안 열을 가하여 실질적으로 상기 폴리실리콘 층의 제 2 부분 전체를 금속 실리사이드로 변환시키는 단계를 포함하는
    반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 n-형 금속층은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물 및 알루미나이드(aluminide)로 구성된 그룹에서 선택된 재료를 포함하는
    반도체 디바이스 제조 방법.
  10. 제 8 항에 있어서,
    상기 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드로 구성된 그룹에서 선택되는
    반도체 디바이스 제조 방법.
  11. 제 8 항에 있어서,
    상기 n-형 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖고, 상기 금속 실리사이드는 약 4.3eV와 약 4.8eV 사이의 일함수를 갖는
    반도체 디바이스 제조 방법.
  12. 제 8 항에 있어서,
    상기 폴리실리콘 층의 제 2 부분은 p-형 폴리실리콘 층이고, 상기 폴리실리콘 층의 제 1 부분은 상기 폴리실리콘 층의 제 2 부분에 대해 상기 폴리실리콘 층의 제 1 부분을 선택적으로 에칭하는 습식 에칭 프로세스를 사용하여 제거되는
    반도체 디바이스 제조 방법.
  13. 제 8 항에 있어서,
    상기 폴리실리콘 층의 제 2 부분 전체가 금속 실리사이드로 변환되는
    반도체 디바이스 제조 방법.
  14. 제 8 항에 있어서,
    상기 높은-k 게이트 유전층은 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물로 구성된 그룹에서 선택되는 재료를 포함하고, 상기 배리어 층은 금속 질화물을 포함하는
    반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 배리어 층은 티타늄 질화물 및 탄탈 질화물로 구성된 그룹에서 선택되 는 재료를 포함하는
    반도체 디바이스 제조 방법.
  16. 반도체 디바이스에 있어서,
    기판 상에 형성된 높은-k 게이트 유전층과,
    상기 높은-k 게이트 유전층 상에 형성된 배리어 층과,
    상기 배리어 층 상에 형성된 완전히 실리사이드된 게이트 전극을 포함하는
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 배리어 층은 금속 질화물을 포함하고, 상기 게이트 전극은 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드로 구성된 그룹에서 선택된 금속 실리사이드를 포함하는
    반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 높은-k 게이트 유전층은 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물로 구성된 그룹에서 선택되는 재료를 포함하고, 상기 배리어 층은 티타늄 질화물 및 탄탈 질화물로 구성된 그룹에서 선택된 재료를 포함하는
    반도체 디바이스.
  19. 제 16 항에 있어서,
    상기 완전히 실리사이드된 게이트 전극은 PMOS 게이트 전극을 포함하고, 금속 NMOS 게이트 전극을 더 포함하는
    반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 금속 NMOS 게이트 전극은 약 100Å과 약 2,000Å 사이의 두께를 갖고, 약 3.9eV와 약 4.2eV 사이의 일함수를 가지며, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물 및 알루미나이드로 구성된 그룹에서 선택된 재료를 포함하고,
    상기 PMOS 게이트 전극은 약 100Å과 약 2,000Å 사이의 두께를 갖고, 약 4.3eV와 약 4.8eV 사이의 일함수를 갖는
    반도체 디바이스.
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