KR20070047069A - Semiconductor memory device having vertical transistor and method for fabricating the same - Google Patents

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Abstract

공정마진을 개선시킨 수직 트랜지스터를 구비한 반도체 메모리 소자 및 그 제조방법을 개시한다. 반도체 메모리소자의 제조방법은 먼저, 반도체 기판상에 패드 산화막과 제1방향으로 연장되는 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여 필라 구조물을 형성한다. 상기 필라구조물은 상기 반도체 기판에 상기 제1방향으로 서로 이격되어 상기 반도체 기판상에 배열되고 그의 내부에 제1불순물영역이 형성된 바디와, 상기 바디상에 상기 제1방향과 교차하는 제2방향으로 서로 이격되어 배열되는 다수의 필라를 구비한다. 이어서, 상기 필라의 측면을 둘러싸는 게이트 절연막 및 게이트 전극을 형성한다. 상기 바디 상부에 제1방향으로 배열되어, 상기 게이트전극의 측면과 콘택되는 워드라인을 형성한다. 상기 필라의 상부 표면에 제2불순물 영역을 형성한다. 상기 제2불순물 영역과 전기적으로 연결되며, 상기 필라상부에 배치되는 스토리지 노드전극을 형성한다.A semiconductor memory device having a vertical transistor with improved process margin and a method of manufacturing the same are disclosed. In the method of manufacturing a semiconductor memory device, first, a pad oxide film and a hard mask pattern extending in a first direction are formed on a semiconductor substrate. The pillar structure is formed using the hard mask pattern. The pillar structures are spaced apart from each other in the first direction on the semiconductor substrate and are arranged on the semiconductor substrate and have a first impurity region formed therein, and in the second direction crossing the first direction on the body. A plurality of pillars are arranged spaced apart from each other. Subsequently, a gate insulating film and a gate electrode surrounding side surfaces of the pillar are formed. It is arranged in a first direction on the body to form a word line in contact with the side of the gate electrode. A second impurity region is formed on the upper surface of the pillar. The storage node electrode is electrically connected to the second impurity region and is formed on the pillar.

Description

수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법{Semiconductor memory device having vertical transistor and method for fabricating the same}Semiconductor device having a vertical transistor and a method of manufacturing the same

도 1은 본 발명의 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 평면도이다.1 is a plan view of a semiconductor memory device having a vertical channel transistor according to an embodiment of the present invention.

도 2a 내지 도 2o은 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이다.2A through 2O are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a vertical channel transistor according to an embodiment of the present invention.

도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 사시도이다.3A to 3M are perspective views illustrating a method of manufacturing a semiconductor memory device having a vertical channel transistor according to an embodiment of the present invention.

도 4a 는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 단면도이다.4A is a cross-sectional view of a semiconductor memory device having a vertical channel transistor according to another embodiment of the present invention.

도 4b는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 사시도이다.4B is a perspective view of a semiconductor memory device having a vertical channel transistor according to another embodiment of the present invention.

도 5a 내지 도 5f는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 사시도이다.5A through 5F are perspective views of a semiconductor memory device having a vertical channel transistor according to another exemplary embodiment of the present invention.

도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 메모리장치의 사시도이다.6A through 6F are perspective views of a semiconductor memory device having a vertical channel transistor according to another exemplary embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로서, 보다 구체적으로는 공정마진이 개선된 수직 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor memory device having a vertical transistor with improved process margin and a method of manufacturing the same.

단위평면 면적당 많은 양의 소자를 집적시키기 위하여 디자인 룰을 감소시켜야 한다. 디자인 룰이 감소하게 되면 소자의 길이 및 넓이가 감소하게 되고, 이에 따라 소자의 전류구동능력이 저하되고 숏채널효과로 인하여 소자의 능동 스위치 특성이 열화되게 된다. 높은 전류구동능력을 가지면서 드레인 유기 장벽 저하(DIBL, drain induced barrier lowering), 펀치 스루(punch through) 등에 기인하는 누설전류가 작은 수직 채널 트랜지스터가 제안되었다. 종래의 수직 채널을 갖는 반도체 소자의 경우, 먼저 필라를 형성한 다음 필라의 측벽에 게이트를 형성하고, 비트라인 실리콘 식각공정을 통해 비트라인을 형성하였다. 그러므로, 이웃하는 워드라인간의 간격이 좁아 공정마진을 확보하기 어려우며, 집적도 향상에 제약이 따르게 된다.The design rule has to be reduced in order to integrate a large amount of devices per unit plane area. If the design rule is reduced, the length and width of the device are reduced, thereby degrading the current driving capability of the device and degrading active switch characteristics of the device due to the short channel effect. A vertical channel transistor having high current driving capability and small leakage current due to drain induced barrier lowering (DIBL), punch through, etc. has been proposed. In the case of a conventional semiconductor device having a vertical channel, a pillar is first formed, a gate is formed on the sidewall of the pillar, and a bit line is formed through a bit line silicon etching process. Therefore, it is difficult to secure a process margin due to the narrow spacing between neighboring word lines, and there is a limitation in improving the degree of integration.

따라서, 본 발명이 이루고자 하는 기술적 과제는 공정마진을 개선할 수 있는 수직 트랜지스터를 구비한 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device having a vertical transistor and a method of manufacturing the same which can improve process margins.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리소자는 반도체 기판을 구비한다. 상기 반도체 기판은 제1방향으로 서로 이격되어 상기 반도체 기판상에 배열되는 바디와, 상기 바디상에 상기 제1방향과 교차하는 제2방향으로 서로 이격되어 배열되는 다수의 필라를 구비하되, 상기 제1방향에서 상기 필라의 폭은 상기 바디의 폭보다 작은 다수의 필라 구조물을 구비한다. 상기 필라 구조물의 상기 바디내에 제1불순물영역이 형성되어 상기 제2방향으로 연속된다. 상기 필라의 상부 표면에는 제2불순물영역이 형성된다. 상기 필라의 측면을 둘러싸도록 상기 바디상에 게이트 절연막과 게이트전극이 형성된다. 워드라인이 상기 바디 상부에 제1방향으로 배열되어, 상기 게이트전극의 측면과 전기적으로 콘택된다. 스토리지 노드가 상기 필라상부에 배치되어 상기 제2불순물 영역과 전기적으로 연결된다.In order to achieve the above technical problem, the semiconductor memory device of the present invention includes a semiconductor substrate. The semiconductor substrate may include a body spaced apart from each other in a first direction and arranged on the semiconductor substrate, and a plurality of pillars spaced apart from each other in a second direction crossing the first direction on the body. The width of the pillar in one direction includes a plurality of pillar structures smaller than the width of the body. A first impurity region is formed in the body of the pillar structure and continues in the second direction. A second impurity region is formed on the upper surface of the pillar. A gate insulating film and a gate electrode are formed on the body to surround the side of the pillar. The word line is arranged in the first direction on the body and is in electrical contact with the side surface of the gate electrode. A storage node is disposed on the pillar and electrically connected to the second impurity region.

상기 필라 구조물과 상기 반도체 기판사이에 형성된 매몰 산화막을 더 포함하여, 상기 필라 구조물과 상기 반도체 기판은 전기적으로 분리된다. 상기 필라 구조물은 상기 반도체 기판에 일체형으로 형성된다. 상기 제1불순물 영역은 상기 바디의 상기 제2방향에서의 양측면에 부분적으로 형성된다. Further comprising a buried oxide film formed between the pillar structure and the semiconductor substrate, the pillar structure and the semiconductor substrate is electrically separated. The pillar structure is integrally formed on the semiconductor substrate. The first impurity region is partially formed on both sides of the body in the second direction.

상기 제1불순물 영역은 상기 제1방향에서 일렬 배열되는 필라간에서는 서로 분리되고, 상기 제2방향에서 일렬 배열되는 필라간에는 전기적으로 서로 연결되어 확산 비트라인으로 작용한다. 본 발명의 반도체 메모리소자는 상기 필라 구조물의 상기 바디사이에 충진되도록 상기 반도체 기판상에 형성되어, 상기 제1방향에서 상기 제1불순물영역을 전기적으로 분리시켜 주는 제1절연막; 상기 필라사이에 충진되도록 상기 제1절연막상에 형성되고, 상기 제2방향으로 연장되는 트렌치를 구비하되, 상기 트렌치내에 상기 워드라인이 형성되는 제2절연막; 및 상기 트렌치내의 상 기 워드라인상에 형성된 제3절연막을 더 포함한다.The first impurity regions are separated from each other in pillars arranged in a line in the first direction, and electrically connected to each other in pillars arranged in a line in the second direction to act as diffusion bit lines. The semiconductor memory device of the present invention comprises: a first insulating film formed on the semiconductor substrate to be filled between the bodies of the pillar structure to electrically separate the first impurity region in the first direction; A second insulating layer formed on the first insulating layer so as to be filled between the pillars and having a trench extending in the second direction, wherein the word line is formed in the trench; And a third insulating layer formed on the word line in the trench.

상기 필라 구조물의 상기 바디의 일부분은 상기 제1방향에서 상기 필라의 폭과 동일한 폭을 가지며, 상기 게이트 전극은 상기 제2방향에서 상기 바디의 상기 일부분까지 연장형성되어 상기 제2방향에서의 길이가 상기 제1방향에서의 길이보다 길다. 상기 제1불순물영역은 상기 제1방향에서 일렬 배열되는 필라간에서는 서로 분리되고, 상기 제2방향에서 일렬 배열되는 필라간에는 전기적으로 서로 연결되도록 상기 바디의 상기 일부분에 형성되되, 상기 제1방향에서의 상기 게이트 전극이 상기 제1불순물 영역아래까지 연장 형성된다. 본 발명의 반도체 메모리장치는 상기 게이트 전극 하부의 상기 바디사이에 충진되도록 상기 반도체 기판상에 형성된 제1절연막; 상기 바디의 상기 일부분과 상기 필라사이에 충진되도록 상기 제1절연막상에 형성되고, 상기 제2방향으로 연장되는 트렌치를 구비하되, 상기 트렌치내에 상기 워드라인이 형성되는 제2절연막; 및 상기 트렌치내의 상기 워드라인상에 형성된 제3절연막을 더 포함한다.A portion of the body of the pillar structure has a width equal to the width of the pillar in the first direction, and the gate electrode extends to the portion of the body in the second direction to have a length in the second direction. It is longer than the length in the first direction. The first impurity regions are formed in the part of the body to be electrically connected to each other in the pillars arranged in a line in the first direction, and the pillars arranged in a line in the second direction are electrically connected to each other, in the first direction The gate electrode of is formed to extend below the first impurity region. A semiconductor memory device of the present invention includes a first insulating film formed on the semiconductor substrate to be filled between the body below the gate electrode; A second insulating layer formed on the first insulating layer so as to be filled between the portion of the body and the pillar and having a trench extending in the second direction, wherein the word line is formed in the trench; And a third insulating film formed on the word line in the trench.

본 발명의 반도체 메모리소자의 제조방법은 다음과 같다. 반도체 기판상에 패드 산화막과 제1방향으로 연장되는 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여 필라 구조물을 형성한다. 상기 필라구조물은 상기 반도체 기판에 상기 제1방향으로 서로 이격되어 상기 반도체 기판상에 배열되고 그의 내부에 제1불순물영역이 형성된 바디와, 상기 바디상에 상기 제1방향과 교차하는 제2방향으로 서로 이격되어 배열되는 다수의 필라를 구비하며, 상기 제1방향에서 상기 필라의 폭은 상기 바디의 폭보다 작다. 이어서, 상기 필라의 측면을 둘러싸는 게이트 절연막 및 게이트 전극을 형성한다. 상기 바디 상부에 제1방향으로 배열되어, 상기 게이트전극의 측면과 전기적으로 콘택되는 워드라인을 형성한다. 상기 필라의 상부 표면에 제2불순물 영역을 형성한다. 상기 제2불순물 영역과 전기적으로 연결되며, 상기 필라상부에 배치되는 스토리지 노드전극을 형성한다.A method of manufacturing a semiconductor memory device of the present invention is as follows. A pad oxide film and a hard mask pattern extending in the first direction are formed on the semiconductor substrate. The pillar structure is formed using the hard mask pattern. The pillar structures are spaced apart from each other in the first direction on the semiconductor substrate and are arranged on the semiconductor substrate and have a first impurity region formed therein, and in the second direction crossing the first direction on the body. A plurality of pillars are arranged spaced apart from each other, the width of the pillar in the first direction is smaller than the width of the body. Subsequently, a gate insulating film and a gate electrode surrounding side surfaces of the pillar are formed. The word line may be formed on the body in a first direction to be in electrical contact with a side surface of the gate electrode. A second impurity region is formed on the upper surface of the pillar. The storage node electrode is electrically connected to the second impurity region and is formed on the pillar.

상기 필라 구조물을 형성하는 하나의 방법은 먼저 상기 반도체 기판을 상기 하드 마스크 패턴을 이용하여 제1식각깊이로 식각한다. 상기 반도체 기판의 상기 식각된 부분으로 불순물을 이온주입한 다음 열처리하여 상기 바디내에 제1불순물영역을 형성한다. 상기 제1불순물 영역은 상기 제2방향에서 상기 바디의 측면 일부분에 형성되어,, 상기 제1방향에서 연속적으로 형성된다. 이어서, 상기 반도체 기판을 상기 하드 마스크 패턴을 이용하여 제2식각깊이로 식각하여 상기 제1불순물영역을 상기 제2방향에서 서로 분리시켜 준다. 상기 반도체 기판의 식각된 부분에 상기 제1불순물영역을 제1방향에서 전기적으로 절연시켜 주기 위한 제1절연막을 형성한다. 상기 제1방향과 교차하는 제2방향으로 상기 하드 마스크 패턴 및 제1절연막과 상기 반도체 기판을 상기 제1식각깊이로 식각한다. 상기 제1식각깊이로 식각된 부분에 채워지도록 상기 제1절연막상에 제2절연막을 형성한다. 상기 제1절연막과 상기 제2절연막을 상기 하드 마스크 패턴을 이용하여 제3식각깊이로 식각하여, 상기 바디의 상기 상면 및 상기 필라의 상기 측면을 노출시켜 준다. 상기 필라의 측면이 상기 하드 마스크 패턴의 에지부분으로부터 일정간격유지하도록 상기 필라의 상기 측면을 식각한다.In one method of forming the pillar structure, the semiconductor substrate is first etched to a first etching depth using the hard mask pattern. An impurity is implanted into the etched portion of the semiconductor substrate and then heat-treated to form a first impurity region in the body. The first impurity region is formed in a portion of the side surface of the body in the second direction, and is continuously formed in the first direction. Subsequently, the semiconductor substrate is etched to a second etching depth using the hard mask pattern to separate the first impurity regions from each other in the second direction. A first insulating layer is formed on the etched portion of the semiconductor substrate to electrically insulate the first impurity region in a first direction. The hard mask pattern, the first insulating layer, and the semiconductor substrate are etched to the first etching depth in a second direction crossing the first direction. A second insulating layer is formed on the first insulating layer so as to fill the portion etched to the first etching depth. The first insulating layer and the second insulating layer are etched to a third etching depth by using the hard mask pattern to expose the upper surface of the body and the side surface of the pillar. The side surface of the pillar is etched so that the side surface of the pillar is spaced apart from the edge portion of the hard mask pattern.

상기 제1절연막과 상기 제2절연막은 상기 제1식각깊이와 동일한 제3식각깊이 로 식각되어 상기 필라의 측면을 노출시켜 주거나 또는 상기 제1식각깊이보다 큰 상기 제3식각깊이로 식각되어 제2방향에서의 상기 바디의 상기 측면을 일부분 노출시키며, 상기 필라의 상기 측면 식각단계시 상기 바디의 상기 노출된 측면도 동시에 식각하여 상기 제방향에서 상기 바디의 일부분의 폭이 상기 필라의 폭과 동일하게 되도록 한다.The first insulating layer and the second insulating layer are etched to a third etch depth that is the same as the first etch depth to expose side surfaces of the pillar or to be etched to a third etch depth that is greater than the first etch depth. Partially exposing the side of the body in a direction, and simultaneously exposing the exposed side of the body during the side etching step of the pillar such that the width of the portion of the body in the first direction is equal to the width of the pillar. do.

상기 반도체 기판은 그의 상면에 매몰산화막과 반도체층을 구비하며, 상기 필라 구조물은 상기 반도체층을 식각하여 형성할 수도 있다.The semiconductor substrate may include a buried oxide film and a semiconductor layer on an upper surface thereof, and the pillar structure may be formed by etching the semiconductor layer.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 1은 본 발명의 일 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 평면도를 도시한 것이다. 도 2a 내지 도 2o는 본 발명의 일 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 제조방법을 설명하기 위한 사시도를 도시한 것이다. 도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도로서, "X1" 부분은 도 1의 X1-X1선에 따른 단 면도이고, "X2"부분은 도 1의 X2-X2 선에 따른 단면도이고, "Y" 부분은 도 1의 Y-Y 선에 따른 단면도이다. 1 is a plan view of a semiconductor memory device having a vertical transistor according to an embodiment of the present invention. 2A to 2O are perspective views illustrating a method of manufacturing a semiconductor memory device having a vertical transistor according to an embodiment of the present invention. 3A to 3M are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a vertical transistor according to an embodiment of the present invention, wherein an “X1” portion is a cut along the lines X1-X1 of FIG. 1. "X2" part is sectional drawing along the X2-X2 line of FIG. 1, and "Y" part is sectional drawing along the YY line of FIG.

도 1, 도 2a 및 도 3a를 참조하면, 반도체 기판(100)상에 패드산화막(112)과 하드 마스크 패턴(114)을 형성한다. 상기 패드 산화막(112)은 증착공정을 통해 형성하거나 또는 산화공정을 통해 형성하며 50 내지 150??의 두께를 갖는다. 상기 하드 마스크 패턴(114)은 게이트 라인 방향으로 연장되는 라인패턴을 갖는다. 상기 반도체 기판(100)과 식각선택비를 갖는 물질, 예를 들어 질화막을 포함하며 500 내지 1500??의 두께를 갖는다. 상기 하드 마스크 패턴(114)을 이용하여 상기 패드 산화막(112)과 반도체 기판(100)을 제1식각깊이로 1차 식각한다. 상기 반도체 기판(100)은 800 내지 1500??의 식각깊이로 1차 식각한다. 상기 제1식각깊이는 후속공정에서 형성되는 게이트전극의 길이에 의해 결정되어지며, 따라서 상기 반도체 기판(100)중 상기 하드 마스크 패턴(114) 하부의 부분(103')의 길이는 게이트 길이에 대응한다. 1, 2A, and 3A, a pad oxide film 112 and a hard mask pattern 114 are formed on a semiconductor substrate 100. The pad oxide film 112 is formed through a deposition process or an oxidation process and has a thickness of 50 to 150 °. The hard mask pattern 114 has a line pattern extending in the gate line direction. The semiconductor substrate 100 may include a material having an etch selectivity, for example, a nitride film, and may have a thickness of 500 to 1500 °. The pad oxide layer 112 and the semiconductor substrate 100 are first etched to the first etching depth by using the hard mask pattern 114. The semiconductor substrate 100 is first etched to an etching depth of 800 to 1500 ??. The first etching depth is determined by the length of the gate electrode formed in a subsequent process, so that the length of the portion 103 ′ of the lower portion of the hard mask pattern 114 of the semiconductor substrate 100 corresponds to the gate length. do.

도 2b를 참조하면, 상기 반도체 기판(100)의 식각된 부분(100a)으로 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물(121)을 이온주입한다. 열처리공정을 이용하여 주입된 불순물(121)을 확산시켜 상기 하드 마스크 패턴(114) 하부에 상기 소오스영역(또는 드레인 영역)을 위한 제1불순물영역(120)을 형성한다. 이때, 상기 제1불순물영역(120)은 예를 들어 보론(B) 등과 같은 p형 불순물을 이온주입한 다음 확산시켜 형성하는 것도 가능하다. 상기 제1불순물영역(120)은 Y 방향에서 상기 하드 마스크 패턴(114)의 하부에 전체적으로 형성되는 것을 예시하였으나, 상기 반도체 기판(100)의 바디부분(103)의 양측면에만 형성되어질 수도 있다.Referring to FIG. 2B, n-type impurities 121 such as, for example, phosphorus (P) or arsenic (As) are ion-implanted into the etched portion 100a of the semiconductor substrate 100. The impurity 121 implanted using the heat treatment process is diffused to form a first impurity region 120 for the source region (or drain region) under the hard mask pattern 114. In this case, the first impurity region 120 may be formed by implanting and then diffusing p-type impurities such as boron (B). Although the first impurity region 120 is formed entirely under the hard mask pattern 114 in the Y direction, the first impurity region 120 may be formed only on both side surfaces of the body portion 103 of the semiconductor substrate 100.

도 2c 및 도 3b를 참조하면, 상기 하드 마스크 패턴(114)을 마스크로 하여 상기 반도체 기판(100)의 노출된 부분(100a)을 제2식각깊이로 식각한다. 이때, 상기 반도체 기판(100)은 상기 제1불순물 영역(120) 하부까지 식각되며, 바람직하게는 1000 내지 2000??의 제2식각깊이로 식각한다. 상기 반도체 기판(100)의 2차식각으로 상기 반도체 기판(100)의 식각된 부분(100b)은 상기 제2불순물 영역(120)보다 하부에 위치하게 된다. 상기 제1불순물영역(120)은 제1방향, 예를 들어 Y 방향에서 분리되며, 제2방향, 예를 들어 X방향에서는 연속적으로 형성되어진다. 상기 제1불순물 영역(120)은 확산 비트라인(diffused bitline)으로 작용하며, 상기 제1불순물영역(120)중 하드 마스크 패턴(114) 하부에 대응하는 부분(125)은 트랜지스터의 소스영역(또는 드레인 영역)으로 작용한다. 따라서, 소스영역(또는 드레인 영역) (125)은 Y 방향에서는 서로 분리되고, X1방향에서는 확산 비트라인(120)에 의해 전기적으로 연결되어진다. 이때, 반도체 기판(100)의 2차식각에 의해 상기 제1불순물영역(120) 즉, 확산 비트라인(120)은 분리되어 Y 방향에서 서로 이격배치되는 구조를 갖게 된다.2C and 3B, the exposed portion 100a of the semiconductor substrate 100 is etched to a second etching depth using the hard mask pattern 114 as a mask. In this case, the semiconductor substrate 100 is etched to the lower portion of the first impurity region 120, preferably etched to a second etching depth of 1000 to 2000 ??. The etched portion 100b of the semiconductor substrate 100 is positioned below the second impurity region 120 by the second etching of the semiconductor substrate 100. The first impurity region 120 is separated in the first direction, for example, the Y direction, and is continuously formed in the second direction, for example, the X direction. The first impurity region 120 serves as a diffuse bitline, and a portion 125 of the first impurity region 120 corresponding to the lower portion of the hard mask pattern 114 is a source region (or Drain region). Accordingly, the source region (or drain region) 125 is separated from each other in the Y direction and electrically connected by the diffusion bit line 120 in the X1 direction. In this case, the first impurity region 120, that is, the diffusion bit line 120, is separated by the second etching of the semiconductor substrate 100 and has a structure spaced apart from each other in the Y direction.

도 2d 및 도 3c를 참조하면, 제1절연막(131)을 상기 반도체 기판(100)의 식각부분(100b)이 완전히 매립되도록 상기 반도체 기판(100)의 결과물상에 증착한다. 상기 제1절연막(131)은 예를 들어 산화막계열의 절연물질을 포함하며, 바람직하게 4000 내지 6000??의 두께로 증착한다. 상기 제1절연막(131)을 상기 하드 마스크 패턴(114)을 식각정지막으로 하여 화학 기계적 연마(CMP) 공정을 통해 식각하여, 상기 반도체 기판(100)의 식각된 부분(100b)에 충진시켜 준다. 2D and 3C, a first insulating layer 131 is deposited on the resultant of the semiconductor substrate 100 so that the etching portion 100b of the semiconductor substrate 100 is completely embedded. The first insulating layer 131 includes, for example, an oxide-based insulating material, and is preferably deposited to a thickness of 4000 to 6000 °. The first insulating layer 131 is etched using the hard mask pattern 114 as an etch stop layer through a chemical mechanical polishing (CMP) process to fill the etched portion 100b of the semiconductor substrate 100. .

도 2e 및 도 3d를 참조하면, 상기 반도체 기판(100)의 결과물상에 마스크 패턴(116)을 형성한다. 상기 마스크 패턴(116)은 상기 반도체 기판(100)의 결과물상에 포토레지스트막을 도포한 다음 패터닝하여 형성하거나 또는 질화막과 포토레지스트막의 적층막을 순차 형성한 다음 패터닝하여 형성할 수도 있다. 상기 마스크 패턴(116)은 상기 하드 마스크 패턴(114)과 교차하는 방향으로 연장되는 라인패턴을 갖는다. 상기 마스크 패턴(116)을 이용하여 상기 반도체 기판(100)이 노출될 때까지 상기 하드 마스크 패턴(114)과 패드산화막(112) 및 제1절연막(131)을 식각한다. 상기 마스크 패턴(116)이 포토레지스트막과 질화막의 적층막을 갖는 경우, 상기 포토레지스트막은 상기 반도체 기판(100)의 식각공정전에 제거하는 것도 가능하다. 2E and 3D, a mask pattern 116 is formed on the resultant of the semiconductor substrate 100. The mask pattern 116 may be formed by coating and patterning a photoresist film on the resultant of the semiconductor substrate 100, or by forming and patterning a stacked film of a nitride film and a photoresist film sequentially. The mask pattern 116 has a line pattern extending in a direction crossing the hard mask pattern 114. The hard mask pattern 114, the pad oxide layer 112, and the first insulating layer 131 are etched using the mask pattern 116 until the semiconductor substrate 100 is exposed. When the mask pattern 116 has a laminated film of a photoresist film and a nitride film, the photoresist film may be removed before the etching process of the semiconductor substrate 100.

도 2f 및 도 3e를 참조하면, 상기 마스크 패턴(116)을 이용하여 상기 노출된 반도체 기판(100)과 제1절연막(131)을 상기 제1식각깊이와 동일한 식각깊이로 식각하여 필라구조물을 형성한다. 상기 각 필라구조물은 X 방향으로 연장되는 바디(103)와, 상기 바디(103)상에 X 방향으로 이격배치된 다수의 필라(105)를 구비한다. 이때, 상기 반도체기판(100)은 상기 제1불순물영역(120)이 노출될 때까지 식각하는 것이 바람직하다. 상기 마스크 패턴(116)을 제거한다. 도 1을 참조하면, 하드 마스크 패턴(114)은 그의 상면이 사각형, 예를 들어 정사각형 구조를 가지며, 한변의 길이는 1F(F:minimum feature size)이다. X 방향으로 인접하는 배열되는 하드 마스크 패턴(114)간의 간격과 Y 방향으로 인접하게 배열되는 하드 마스크 패턴(114)간의 간격은 동일하며, 1F 이다. 2F and 3E, a pillar structure is formed by etching the exposed semiconductor substrate 100 and the first insulating layer 131 to the same etching depth as the first etching depth using the mask pattern 116. do. Each pillar structure includes a body 103 extending in the X direction and a plurality of pillars 105 spaced apart in the X direction on the body 103. In this case, the semiconductor substrate 100 may be etched until the first impurity region 120 is exposed. The mask pattern 116 is removed. Referring to FIG. 1, the hard mask pattern 114 has a rectangular top surface, for example, a square structure, and the length of one side is 1F (F: minimum feature size). An interval between the hard mask patterns 114 arranged adjacent to the X direction and an interval between the hard mask patterns 114 arranged adjacent to the Y direction are the same and 1F.

도 2g 및 도 3f를 참조하면, 상기 반도체 기판(100)의 식각된 부분(100c) 및 상기 제1절연막(131)의 식각된 부분(131c)이 완전히 채워지도록 상기 반도체 기판(100)의 결과물상에 제2절연막(133)을 증착한다. 상기 제2절연막(133)은 산화막 계열의 절연막을 포함하며, 4000 내지 6000??의 두께를 갖는다. 상기 제2절연막(133)을 상기 하드 마스크 패턴(114)이 노출될 때까지 화학기계적 연마(CMP) 공정을 통해 식각하여, 상기 반도체 기판(100)의 식각된 부분(100c)과 상기 제1절연막(131)의 식각된 부분(131c)에 제2절연막(133)을 충진시켜 준다. Referring to FIGS. 2G and 3F, the resultant image of the semiconductor substrate 100 is completely filled with the etched portion 100c of the semiconductor substrate 100 and the etched portion 131c of the first insulating layer 131. The second insulating film 133 is deposited on the substrate. The second insulating layer 133 includes an oxide-based insulating layer and has a thickness of 4000 to 6000 degrees. The second insulating layer 133 is etched through a chemical mechanical polishing (CMP) process until the hard mask pattern 114 is exposed, so that the etched portion 100c and the first insulating layer of the semiconductor substrate 100 are etched. The second insulating layer 133 is filled in the etched portion 131c of 131.

도 2h 및 도 3g를 참조하면, 상기 하드 마스크 패턴(114)을 이용하여 상기 제1절연막(131)과 상기 제2절연막(133)을 상기 제1식각깊이만큼 식각하여 상기 바디(103)의 상면 및 상기 바디(103)에 배열된 각 필라(105)의 측벽을 노출시켜 준다. 도 2i 및 도 3h를 참조하면, 상기 필라(105)의 노출된 측벽을 등방성식각한다. 상기 필라(105)의 등방성식각에 따른 상기 하드 마스크 패턴(114)의 측벽으로부터 상기 필라(105)의 측벽까지의 거리(d)는 후속공정에서 형성되는 게이트전극의 두께에 의해 결정되며, 예를 들어 200 내지 300??정도가 된다. 2H and 3G, the first insulating layer 131 and the second insulating layer 133 are etched by the first etching depth using the hard mask pattern 114 to form an upper surface of the body 103. And sidewalls of the pillars 105 arranged on the body 103. 2I and 3H, an exposed sidewall of the pillar 105 isotropically etched. The distance d from the sidewall of the hard mask pattern 114 to the sidewall of the pillar 105 according to the isotropic etching of the pillar 105 is determined by the thickness of the gate electrode formed in a subsequent process. For example, it becomes about 200-300 degrees.

도 2j 및 도 3i를 참조하면, 상기 필라(105)의 측벽에 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 열산화공정 또는 증착공정 등에 의해 형성가능하다. 상기 게이트 절연막(140)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5), ON(oxde-nitride) 막 또는 ONO(oxide-nitride-oxide) 막 등을 사용할 수 있다. 이어서, 상기 반도체 기판(100)의 결과물상에 도전막을 증착한다. 상기 도전막은 게이트 전극물질을 포함하며. 바람직하게 불순물이 도핑된 폴리 실리콘막, 금속막, 금속실리사이드막, 금속질화막 등을 사용할 수 있다. 상기 도전막을 에치백하여 상기 필라(105)의 측벽을 둘러싸는 게이트전극(145)을 상기 바디(105)상에 형성한다. 상기 게이트 전극(145)은 상기 필라(105)를 둘러싸도록 스페이서 형태로 형성되고, 기판표면에 대하여 수직구조를 갖는다.2J and 3I, a gate insulating layer 140 is formed on sidewalls of the pillar 105. The gate insulating layer 140 may be formed by a thermal oxidation process or a deposition process. The gate insulating layer 140 may use a silicon oxide film (SiO 2), a hafnium oxide film (HfO 2), a tantalum oxide film (Ta 2 O 5), an ON (oxde-nitride) film, an ON-oxide (nitride-oxide) film, or the like. Subsequently, a conductive film is deposited on the resultant of the semiconductor substrate 100. The conductive layer includes a gate electrode material. Preferably, a polysilicon film, a metal film, a metal silicide film, a metal nitride film, etc. doped with impurities may be used. The conductive layer is etched back to form a gate electrode 145 on the body 105 that surrounds the sidewall of the pillar 105. The gate electrode 145 is formed in a spacer shape so as to surround the pillar 105 and has a vertical structure with respect to the substrate surface.

도 2k 및 도 3j를 참조하면, 상기 반도체 기판(100)의 식각된 부분(100c)과 상기 제1절연막(131b)의 식각된 부분(131b)이 충분히 채워지도록 상기 반도체 기판(100)의 결과물상에 제3절연막(135)을 증착한다. 상기 제3절연막(135)은 산화막 계열의 절연물질을 포함하며, 4000 내지 6000??의 두께를 갖는다. 상기 하드 마스크 패턴(114)을 식각마스크로 하여 상기 제3절연막(135)을 CMP 하여 평탄화시켜 준다.2K and 3J, the resultant image of the semiconductor substrate 100 is sufficiently filled with the etched portion 100c of the semiconductor substrate 100 and the etched portion 131b of the first insulating layer 131b. A third insulating film 135 is deposited on the substrate. The third insulating layer 135 includes an oxide-based insulating material and has a thickness of 4000 to 6000 °. The third insulating layer 135 is CMP to planarize using the hard mask pattern 114 as an etch mask.

도 2l 및 도 3k를 참조하면, 상기 반도체 기판(100)의 결과물상에 마스크물질, 예를 들어 포토레지스트막을 도포한다. 상기 포토레지스트막을 패터닝하여 상기 필라구조물의 바디(105)와 교차하는 방향, 예를 들어 Y 방향으로 연장되는 라인패턴을 갖는 마스크 패턴(도면상에 미도시)을 형성한다. 상기 마스크 패턴을 이용하여 상기 제3절연막(135)을 식각하여 트렌치(136)를 형성한다. 상기 트렌치(136)에 의해 X방향에서 일렬 배열되는 각 필라(105)의 측벽에 형성된 게이트 전극의 측면에 노출되어진다. 상기 트렌치(136)는 워드라인 형성을 위한 것으로서, Y 방향으로 길게 연장된다. 상기 트렌치(136)의 깊이는 워드라인의 두께에 의해 결정되어지며, 바람직하게 1500 내지 2000??의 깊이를 갖는다. Referring to FIGS. 2L and 3K, a mask material, for example, a photoresist film is coated on the resultant of the semiconductor substrate 100. The photoresist layer is patterned to form a mask pattern (not shown) having a line pattern extending in a direction crossing the body 105 of the pillar structure, for example, the Y direction. The third insulating layer 135 is etched using the mask pattern to form the trench 136. The trench 136 is exposed to the side surface of the gate electrode formed on the sidewall of each pillar 105 arranged in a line in the X direction. The trench 136 is formed to form a word line and extends in the Y direction. The depth of the trench 136 is determined by the thickness of the word line, and preferably has a depth of 1500 to 2000 ??.

상기 트렌치(136)가 충분히 채워지도록 상기 반도체 기판(100)의 결과물상에 도전막을 증착한다. 상기 도전막은 워드라인 물질로서, 불순물이 도핑된 폴리실리 콘막, 금속막 및 금속실리사이드막을 포함하며, 단일막 또는 적층막 구조를 갖는다. 상기 도전막을 상기 하드 마스크패턴(114)과 제3절연막(135)이 노출될 때까지 CMP 하여 평탄화시켜 준다. 이어서, 상기 도전막을 일정두께만큼, 예를 들어 500 내지 1000??의 두께만큼 식각하여 상기 트렌치(136)내에 워드라인(150)을 형성한다. 상기 트렌치(136)내의 도전막의 식각두께는 상기 워드라인(150)과 후속공정에서의 형성되는 스토리지 노드와의 절연특성을 고려하여 결정되어진다. 상기 워드라인(150)은 상기 바디(105)와 교차하는 Y방향으로 연장 배열되어, Y 방향으로 배열되는 게이트 전극(145)의 측면과 전기적으로 콘택되어진다. A conductive film is deposited on the resultant of the semiconductor substrate 100 to sufficiently fill the trench 136. The conductive layer is a word line material and includes a polysilicon layer, a metal layer, and a metal silicide layer doped with impurities, and have a single layer or a laminated layer structure. The conductive layer is planarized by CMP until the hard mask pattern 114 and the third insulating layer 135 are exposed. Subsequently, the conductive layer is etched by a predetermined thickness, for example, by a thickness of 500 to 1000 占 to form a word line 150 in the trench 136. The etching thickness of the conductive layer in the trench 136 is determined in consideration of the insulating property between the word line 150 and the storage node formed in a subsequent process. The word line 150 extends in the Y direction crossing the body 105 to be in electrical contact with a side surface of the gate electrode 145 arranged in the Y direction.

도 2m을 참조하면, 상기 트렌치(136)가 충분히 채워지도록 제4절연막(137)을 증착한다. 상기 제4절연막(137)은 산화막 계열의 절연물질로서, 4000 내지 6000??의 두께를 갖는다. 상기 제4절연막(137)을 상기 하드 마스크 패턴(114)을 식각정지막으로 하여 CMP 하여 상기 트렌치(136)를 충진시켜 준다.Referring to FIG. 2M, a fourth insulating layer 137 is deposited to sufficiently fill the trench 136. The fourth insulating layer 137 is an oxide-based insulating material and has a thickness of 4000 to 6000 degrees. The trench 136 is filled by CMP using the fourth insulating layer 137 as the hard mask pattern 114 as an etch stop layer.

도 2n 및 도3l을 참조하면, 상기 하드 마스크 패턴(114)을 선택적으로 식각하여 제거하여 상기 필라(105)상에 형성된 패드 산화막(112)을 노출시켜 주는 홈을 형성한다. 상기 반도체 기판(100)의 결과물상에 제3절연막 (135) 및 제4절연막(137)과 식각선택비를 갖는 절연막을 100 내지 300??의 두께로 증착한다. 상기 절연막을 에치백하여 상기 홈의 내측벽을 따라 스페이서(170)를 형성한다. 상기 스페이서(170)는 상기 게이트전극(145)과 후속공정에서 형성될 스토리지 노드 콘택플러그와의 아이솔레이션을 위한 것이다. 상기 필라(105)의 상면으로 소정 도전형의 불순물, 즉 상기 제1불순물영역(120)과 동일한 도전형을 갖는 불순물, 예를 들어 n형 불순물을 이온주비하여 제2불순물 영역(160)을 형성한다. 상기 제2불순물 영역(160)은 드레인 영역(또는 소오스 영역)을 위한 것이다. 상기 홈이 완전히 채워지도록 상기 반도체 기판(100)의 결과물상에 도전막을 증착하고, 제3절연막(135) 및 상기 제4절연막(137)이 노출될 때까지 상기 도전막을 에치백하여 상기 홈에 스토리지 노드용 콘택 플러그(175)을 형성한다. 상기 콘택 플러그(175)는 금속물질 또는 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 2N and 3L, the hard mask pattern 114 is selectively etched and removed to form grooves for exposing the pad oxide layer 112 formed on the pillars 105. An insulating film having an etching selectivity with a third insulating film 135 and a fourth insulating film 137 is deposited on the resultant of the semiconductor substrate 100 to a thickness of 100 to 300 °. The insulating layer is etched back to form a spacer 170 along the inner wall of the groove. The spacer 170 is for isolation between the gate electrode 145 and the storage node contact plug to be formed in a subsequent process. The second impurity region 160 is formed on the top surface of the pillar 105 by ion implanting impurities of a predetermined conductivity type, that is, impurities having the same conductivity type as that of the first impurity region 120, for example, n-type impurities. do. The second impurity region 160 is for a drain region (or source region). A conductive film is deposited on the resultant of the semiconductor substrate 100 so that the groove is completely filled, and the substrate is etched back until the third insulating layer 135 and the fourth insulating layer 137 are exposed to store the groove in the groove. The node contact plug 175 is formed. The contact plug 175 may include a polysilicon layer doped with a metal material or impurities.

도 2o 및 도 3m을 참조하면, 캐패시터 공정을 통하여 상기 스토리지 노드 콘택 플러그(175)에 연결되는 스토리지 노드전극(180)를 형성한다. 상기 스토리지 노드전극(180)은 불순물 도핑된 폴리실리콘막이나 티타늄막, 니켈막, 티타늄질화막, 루테늄막 등의 금속막을 사용할 수 있다. 이후 도면상에는 도시되지 않았으나, 캐패시터 유전막과 플레이트 노드전극을 형성하여 캐패시터를 형성한다.2O and 3M, a storage node electrode 180 connected to the storage node contact plug 175 is formed through a capacitor process. The storage node electrode 180 may use a metal film, such as an impurity doped polysilicon film, a titanium film, a nickel film, a titanium nitride film, or a ruthenium film. Although not shown in the drawings, a capacitor dielectric layer and a plate node electrode are formed to form a capacitor.

일 실시예에서는, 상기 바디(103)가 Y 방향으로 서로 이격배열되고, 상기 바디상에 X방향으로 다수의 필라(105)가 이격배열되는 필라구조물을 구비한다. 상기 필라(105)의 측벽을 둘러싸도록 게이트전극(145)이 형성되며, 상기 워드라인(150)이 상기 Y 방향으로 연장되어 상기 Y방향으로 일렬 배열되는 필라(105)의 측벽에 형성된 게이트 전극(145)의 측면과 전기적으로 콘택되어진다. 상기 필라(105)의 하부에는 소스영역(또는 드레인 영역)(125)이 형성되되, X 방향에서 일렬 배열되는 필라(105)의 하부에 배열된 소스영역(또는 드레인 영역) (125)은 상기 제1불순물영역(120) 즉, 비트라인(120)에 의해 전기적으로 연결되는 구조를 갖는다.In one embodiment, the body 103 is arranged to be spaced apart from each other in the Y direction, the pillar structure having a plurality of pillars 105 arranged in the X direction spaced on the body. A gate electrode 145 is formed to surround the sidewall of the pillar 105, and the word line 150 extends in the Y direction and is formed on the sidewall of the pillar 105 arranged in line in the Y direction. 145 is in electrical contact with the side. A source region (or drain region) 125 is formed below the pillar 105, and a source region (or drain region) 125 arranged below the pillar 105 arranged in a line in the X direction is formed in the first region. One impurity region 120, that is, has a structure that is electrically connected by the bit line (120).

도 4a는 본 발명의 다른 실시예에 따른 수직 트랜지스터를 구비한 반도체 메 모리소자의 단면도이다. 도 4a에서, "X1" 부분은 도 1의 X1-X1선에 대응하는 단면도이고, "X2"부분은 도 1의 X2-X2 선에 대응하는 단면도이고, "Y" 부분은 도 1의 Y-Y 선에 대응하는 단면도이다. 도 4b는 본 발명의 다른 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 사시도를 도시한 것이다. 4A is a cross-sectional view of a semiconductor memory device having a vertical transistor according to another embodiment of the present invention. In FIG. 4A, part "X1" is a cross-sectional view corresponding to line X1-X1 in FIG. 1, part "X2" is a cross-sectional view corresponding to line X2-X2 in FIG. 1, and part "Y" is line YY in FIG. The cross section corresponding to the. 4B illustrates a perspective view of a semiconductor memory device having a vertical transistor according to another embodiment of the present invention.

도 4a 및 도 4b를 참조하면, 다른 실시예에 따른 반도체 메모리소자는 반도체 기판(100)의 상면에 매몰 산화막(buried oxide) 및 반도체층을 구비하는 SOI 기판을 사용하는 것만이 일 실시예와 다르다. 상기 반도체 층으로는 실리콘층 또는 게르마늄층 등과 같은 다양한 반도체층을 사용할 수 있다. 상기 필라(105) 및 바디(103)를 구비하는 필라구조물이 상기 반도체층에 형성된다. 상기 필라구조물과 상기 반도체 기판(100)사이에 매몰산화막(101)이 존재하기 때문에, 필라 구조물의 바디(103)에 형성되는 확산 비트라인(120)을 분리시켜 주기 위한 식각공정시 상기 반도체층의 식각량을 500 내지 1000??의 두께로 감소시켜 줄 수 있다. 다른 실시예에서는 도 2c 및 도 3b에 도시된 비트라인 분리공정시 상기 메몰산화막(101)이 노출될 때까지 반도체층을 식각하게 된다.4A and 4B, a semiconductor memory device according to another embodiment may differ from an embodiment in that it uses only an SOI substrate having buried oxide and a semiconductor layer on an upper surface of the semiconductor substrate 100. . As the semiconductor layer, various semiconductor layers such as a silicon layer or a germanium layer may be used. A pillar structure including the pillars 105 and the body 103 is formed in the semiconductor layer. Since the buried oxide film 101 is present between the pillar structure and the semiconductor substrate 100, the semiconductor layer may be formed during an etching process to separate the diffusion bit line 120 formed on the body 103 of the pillar structure. The etching amount can be reduced to a thickness of 500 to 1000 ??. In another embodiment, during the bit line separation process illustrated in FIGS. 2C and 3B, the semiconductor layer is etched until the methoxide oxide 101 is exposed.

도 5a 내지 도 5f는 본 발명의 또 다른 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 5a 내지 도 5f에서, "X1" 부분은 도 1의 X1-X1선에 대응하는 단면도이고, "X2"부분은 도 1의 X2-X2 선에 대응하는 단면도이고, "Y" 부분은 도 1의 Y-Y 선에 대응하는 단면도이다. 도 6a 내지 도 6f은 본 발명의 또 다른 실시예에 따른 수직 트랜지스터를 구비한 반도체 메모리 소자의 제조방법을 설명하기 위한 사시도이다. 다른 실 시예에 따른 반도체 메모리 소자는 필라구조물 및 게이트 전극(145)의 구조가 일실시예와 상이한 것으로서, 다른 실시예의 제조방법을 이에 한정하여 설명한다.5A to 5F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a vertical transistor according to still another embodiment of the present invention. 5A to 5F, the portion "X1" is a cross-sectional view corresponding to the line X1-X1 of FIG. 1, the portion "X2" is a cross-sectional view corresponding to the line X2-X2 of FIG. 1, and the portion "Y" is FIG. This is a cross-sectional view corresponding to the line YY. 6A to 6F are perspective views illustrating a method of manufacturing a semiconductor memory device having a vertical transistor according to still another embodiment of the present invention. In the semiconductor memory device according to another embodiment, the pillar structure and the structure of the gate electrode 145 are different from those of one embodiment, and the manufacturing method of another embodiment is limited to this.

도 5a 및 도 6a를 참조하면, 일실시예에서와 같이 상기 반도체 기판(100)의 식각된 부분(100c) 및 상기 제1절연막(131)의 식각된 부분(131c)이 완전히 채워지도록 상기 반도체 기판(100)의 결과물상에 제2절연막(133)을 형성한다. Referring to FIGS. 5A and 6A, as in an exemplary embodiment, the semiconductor substrate 100 may be completely filled with the etched portion 100c of the semiconductor substrate 100 and the etched portion 131c of the first insulating layer 131. A second insulating film 133 is formed on the resultant material of (100).

도 5b 및 도 6b를 참조하면, 하드 마스크 패턴(114)을 이용하여 상기 제1절연막(131)과 상기 제2절연막(133)을 상기 제3식각깊이로 식각하여 상기 바디(103)의 일부분의 측벽 및 상기 바디(103)에 배열된 각 필라(105)의 측벽을 노출시켜 준다. 상기 제1절연막(131) 및 제3절연막(133)은 상기 바디(103)의 상기 제1불순물영역(120) 하부의 부분이 노출되도록 식각된다. 상기 제3식각깊이는 상기 제1식각깊이보다 크다. 상기 바디(103)의 일부분이 노출되는 것을 예시하였으나, 상기 바디(103)의 측벽 모두가 노출되도록 제1절연막(131) 및 제3절연막(133)을 식각하는 것도 가능하다.5B and 6B, the first insulating layer 131 and the second insulating layer 133 are etched to the third etching depth by using the hard mask pattern 114 to form a portion of the body 103. The side wall and the side wall of each pillar 105 arranged on the body 103 are exposed. The first insulating layer 131 and the third insulating layer 133 are etched to expose portions of the lower portion of the first impurity region 120 of the body 103. The third etching depth is greater than the first etching depth. Although a portion of the body 103 is exposed, the first insulating layer 131 and the third insulating layer 133 may be etched to expose all of the sidewalls of the body 103.

도 5c 및 도 6c를 참조하면, 상기 필라(105) 및 상기 바디(103)의 노출된 측벽을 등방성식각한다. 상기 필라(105) 및 상기 바디(103)의 등방성식각에 따른 상기 하드 마스크 패턴(114)의 측벽으로부터 상기 필라(105)의 측벽까지의 거리(d)는 후속공정에서 형성되는 게이트전극의 두께에 의해 결정되며, 예를 들어 200 내지 300??정도가 된다. 이때, 상기 바디(103)는 Y 방향에서 서로 다른 폭을 갖도록 형성되며, 상기 바디(103)의 일부분은 상기 필라(105)와 Y 방향에서의 폭과 동일하도록 형성된다.5C and 6C, the exposed sidewalls of the pillar 105 and the body 103 are isotropically etched. The distance d from the sidewall of the hard mask pattern 114 to the sidewall of the pillar 105 according to the isotropic etching of the pillar 105 and the body 103 is determined by the thickness of the gate electrode formed in a subsequent process. Is determined, for example, about 200 to 300 ??. In this case, the body 103 is formed to have a different width in the Y direction, a portion of the body 103 is formed to be equal to the width in the Y and the pillar 105.

도 5d 및 도 6d를 참조하면, 상기 필라(105)의 측벽 및 상기 바디(103)의 측벽에 게이트 절연막(140)과 게이트 전극(145)을 형성한다. 상기 게이트 전극(145)은 상기 필라(105)의 측벽에 스페이서 형태로 형성되어 상기 필라(105)를 둘러싸는 서라운딩 전극을 구조를 갖으며, 상기 X 방향에서의 길이가 Y 방향에서의 길이보다 길게 형성된다. 따라서, X 방향에서의 게이트 전극(145)은 상기 제1불순물영역(120) 하부까지 연장된다. 도 5e 및 도 6e를 참조하면, 상기 반도체 기판(100)의 결과물상에 제3절연막(135)을 형성한다. 이후 공정을 진행하게 되면 도 5f 및 도 6f와 같은 반도체 메모리소자가 얻어진다. 상기 게이트 전극(145)은 상기 X 방향에서의 길이가 Y 방향에서의 길이보다 길게 형성되어 백 게이트(back gate)를 구성하게 되어 바디플로팅 현상을 방지하게 된다.5D and 6D, a gate insulating layer 140 and a gate electrode 145 are formed on sidewalls of the pillar 105 and sidewalls of the body 103. The gate electrode 145 is formed in the form of a spacer on the sidewall of the pillar 105 to have a surrounding electrode surrounding the pillar 105. The length in the X direction is longer than the length in the Y direction. It is formed long. Therefore, the gate electrode 145 in the X direction extends to the lower portion of the first impurity region 120. 5E and 6E, the third insulating layer 135 is formed on the resultant of the semiconductor substrate 100. Subsequently, the semiconductor memory device shown in FIGS. 5F and 6F is obtained. The gate electrode 145 has a length in the X direction longer than a length in the Y direction to form a back gate to prevent body floating.

도 5a 내지 도 5f 그리고 도 6a 내지 도 6f에 도시된 반도체 메모리장치는 일 실시예에서처럼 반도체 기판(100)을 식각하여 상기 반도체 기판(100)과 필라구조물이 일체형으로 된 것을 예시하였으나, 도 4a 및 도 4b에 도시된 다른 실시예에서와 같이 SOI 기판에 적용하여 상기 반도체 기판(100)과 필라구조물이 분리되는 구조를 가질 수도 있다. 5A through 5F and 6A through 6F illustrate that the semiconductor substrate 100 and the pillar structure are integrated by etching the semiconductor substrate 100 as in one embodiment. As shown in FIG. 4B, the semiconductor substrate 100 and the pillar structure may be separated from each other by applying to an SOI substrate.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 2단계 식각공정에 의해 바디에 확산 비트라인을 형성한 다음 상기 바디상에 다수의 필라가 일렬로 배열되는 필라구조물과 상기 필라를 둘러싸는 게이트 전극을 형성하여 줌으로써, 필라 및 게이트 전극 형성시 공정마진을 개선하고, 비트라인간의 간격 대비 워드라인간 의 간격을 유사하게 유지하여 줌으로써 공정마진을 개선하여 집적도를 개선할 수 있다.As described in detail above, according to the present invention, a pillar structure in which a plurality of pillars are arranged in a row on the body by forming a diffusion bit line on a body by a two-step etching process and a gate electrode surrounding the pillar By forming, the process margin can be improved when forming pillars and gate electrodes, and the process margin can be improved by maintaining the spacing between word lines to the bit line spacing similarly, thereby improving the degree of integration.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

Claims (20)

반도체 기판;Semiconductor substrates; 제1방향으로 서로 이격되어 상기 반도체 기판상에 배열되는 바디와, 상기 바디상에 상기 제1방향과 교차하는 제2방향으로 서로 이격되어 배열되는 다수의 필라를 구비하되, 상기 제1방향에서 상기 필라의 폭은 상기 바디의 폭보다 작은 다수의 필라 구조물;A body arranged on the semiconductor substrate spaced apart from each other in a first direction, and a plurality of pillars arranged on the body spaced apart from each other in a second direction crossing the first direction, wherein the pillars are spaced apart from each other in the first direction. A plurality of pillar structures having a width less than the width of the body; 상기 필라 구조물의 상기 바디내에 형성되되, 상기 제2방향으로 연속되는 제1불순물영역;A first impurity region formed in the body of the pillar structure and continuing in the second direction; 상기 필라의 측면을 둘러싸도록 상기 바디상에 형성되고, 게이트 절연막을 구비하는 게이트전극;A gate electrode formed on the body to surround side surfaces of the pillar and having a gate insulating film; 상기 바디 상부에 제1방향으로 배열되어, 상기 게이트전극의 측면과 콘택되는 워드라인; A word line arranged in a first direction on the body and in contact with a side surface of the gate electrode; 상기 필라의 상부 표면에 형성되는 제2불순물 영역; 및A second impurity region formed on an upper surface of the pillar; And 상기 제2불순물 영역과 전기적으로 연결되며, 상기 필라상부에 배치되는 스토리지 노드전극을 포함하는 것을 특징으로 하는 반도체 메모리소자.And a storage node electrode electrically connected to the second impurity region and disposed on the pillar. 제 1 항에 있어서, 상기 필라 구조물과 상기 반도체 기판사이에 형성된 매몰 산화막을 더 포함하여, 상기 필라 구조물과 상기 반도체 기판은 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리소자.The semiconductor memory device of claim 1, further comprising a buried oxide film formed between the pillar structure and the semiconductor substrate, wherein the pillar structure and the semiconductor substrate are electrically separated from each other. 제 1 항에 있어서, 상기 필라 구조물은 상기 반도체 기판에 일체형으로 형성된 것을 특징으로 하는 반도체 메모리소자.The semiconductor memory device of claim 1, wherein the pillar structure is integrally formed on the semiconductor substrate. 제 1 항에 있어서, 상기 제1불순물 영역은 상기 제1방향에서 일렬 배열되는 필라간에서는 서로 분리되고, 상기 제2방향에서 일렬 배열되는 필라간에는 전기적으로 서로 연결되어 확산 비트라인으로 작용하는 것을 특징으로 하는 반도체 메모리소자.The method of claim 1, wherein the first impurity regions are separated from each other in pillars arranged in a line in the first direction, and the pillars arranged in line in the second direction are electrically connected to each other to act as diffusion bit lines. A semiconductor memory device. 제 4 항에 있어서, 상기 필라 구조물의 상기 바디사이에 충진되도록 상기 반도체 기판상에 형성되어, 상기 제1방향에서 상기 제1불순물영역을 전기적으로 분리시켜 주는 제1절연막;The semiconductor device of claim 4, further comprising: a first insulating layer formed on the semiconductor substrate so as to be filled between the bodies of the pillar structure and electrically separating the first impurity region in the first direction; 상기 필라사이에 충진되도록 상기 제1절연막상에 형성되고, 상기 제2방향으로 연장되는 트렌치를 구비하되, 상기 트렌치내에 상기 워드라인이 형성되는 제2절연막; 및 A second insulating layer formed on the first insulating layer so as to be filled between the pillars and having a trench extending in the second direction, wherein the word line is formed in the trench; And 상기 트렌치내의 상기 워드라인상에 형성된 제3절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리소자.And a third insulating film formed on the word line in the trench. 제 1 항에 있어서, 상기 필라 구조물의 상기 바디의 일부분은 상기 제1방향에서 상기 필라의 폭과 동일한 폭을 가지며, 상기 게이트 전극은 상기 제2방향에서 상기 바디의 상기 일부분까지 연장형성되어 상기 제2방향에서의 길이가 상기 제1방향에서의 길이보다 긴 것을 특징으로 하는 반도체 메모리소자.The method of claim 1, wherein the portion of the body of the pillar structure has a width equal to the width of the pillar in the first direction, and the gate electrode extends to the portion of the body in the second direction to form the first portion. A length in two directions is longer than a length in the first direction. 제 6 항에 있어서, 상기 제1불순물영역은 상기 제1방향에서 일렬 배열되는 필라간에서는 서로 분리되고, 상기 제2방향에서 일렬 배열되는 필라간에는 전기적으로 서로 연결되도록 상기 바디의 상기 일부분에 형성되되, 상기 제1방향에서의 상기 게이트 전극이 상기 제1불순물 영역아래까지 연장 형성되는 것을 특징으로 하는 반도체 메모리소자.The method of claim 6, wherein the first impurity region is formed in the portion of the body so as to be separated from each other in the pillars arranged in a line in the first direction, electrically connected to each other between the pillars arranged in a line in the second direction And the gate electrode in the first direction extends below the first impurity region. 제 7 항에 있어서, 상기 게이트 전극 하부의 상기 바디사이에 충진되도록 상기 반도체 기판상에 형성된 제1절연막;The semiconductor device of claim 7, further comprising: a first insulating layer formed on the semiconductor substrate to be filled between the bodies under the gate electrode; 상기 바디의 상기 일부분과 상기 필라사이에 충진되도록 상기 제1절연막상에 형성되고, 상기 제2방향으로 연장되는 트렌치를 구비하되, 상기 트렌치내에 상기 워드라인이 형성되는 제2절연막; 및 A second insulating layer formed on the first insulating layer so as to be filled between the portion of the body and the pillar and having a trench extending in the second direction, wherein the word line is formed in the trench; And 상기 트렌치내의 상기 워드라인상에 형성된 제3절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리소자.And a third insulating film formed on the word line in the trench. 제 1 항에 있어서, 상기 필라의 상부에 형성되어 상기 제2불순물영역과 상기 스토리지 전극을 전기적으로 연결시켜 주는 스토리지 노드 콘택 플러그; 및The semiconductor device of claim 1, further comprising: a storage node contact plug formed on the pillar to electrically connect the second impurity region and the storage electrode; And 상기 스토리지노드 콘택 플러그를 둘러싸도록 상기 필라의 상부에 형성된 절 연 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리소자. And an insulating spacer formed on the pillar to surround the storage node contact plug. 반도체 기판상에 패드 산화막과 제1방향으로 연장되는 하드 마스크 패턴을 형성하는 단계;Forming a pad oxide film and a hard mask pattern extending in a first direction on the semiconductor substrate; 상기 반도체 기판에 상기 제1방향으로 서로 이격되어 상기 반도체 기판상에 배열되고 그의 내부에 제1불순물영역이 형성된 바디와, 상기 바디상에 상기 제1방향과 교차하는 제2방향으로 서로 이격되어 배열되는 다수의 필라를 구비하되, 상기 제1방향에서 상기 필라의 폭은 상기 바디의 폭보다 작은 다수의 필라 구조물을 형성하는 단계;A body arranged on the semiconductor substrate spaced apart from each other in the first direction and having a first impurity region formed therein, and spaced apart from each other in a second direction crossing the first direction on the body; Forming a plurality of pillar structures in which the width of the pillar in the first direction is smaller than the width of the body; 상기 필라의 측면을 둘러싸도록, 상기 바디의 상면에 게이트 절연막 및 게이트전극을 형성하는 단계;Forming a gate insulating film and a gate electrode on an upper surface of the body to surround side surfaces of the pillars; 상기 바디 상부에 제1방향으로 배열되어, 상기 게이트전극의 측면과 전기적으로 콘택되는 워드라인을 형성하는 단계; Forming a word line on the body in a first direction and electrically contacting a side surface of the gate electrode; 상기 필라의 상부 표면에 제2불순물 영역을 형성하는 단계; Forming a second impurity region on the top surface of the pillar; 상기 제2불순물 영역과 전기적으로 연결되며, 상기 필라상부에 배치되는 스토리지 노드전극을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.And forming a storage node electrode electrically connected to the second impurity region and disposed on the pillar. 제10항에 있어서, 상기 필라 구조물을 형성하는 단계는 The method of claim 10, wherein forming the pillar structure 상기 반도체 기판을 상기 하드 마스크 패턴을 이용하여 제1식각깊이로 식각하는 단계;Etching the semiconductor substrate to a first etching depth using the hard mask pattern; 상기 제1불순물영역을 형성하는 단계;Forming the first impurity region; 상기 반도체 기판을 상기 하드 마스크 패턴을 이용하여 제2식각깊이로 식각하여 상기 제1불순물영역을 상기 제2방향에서 서로 분리시켜 주는 단계;Etching the semiconductor substrate to a second etching depth by using the hard mask pattern to separate the first impurity regions from each other in the second direction; 상기 반도체 기판의 식각된 부분에 상기 제1불순물영역을 제1방향에서 전기적으로 절연시켜 주기 위한 제1절연막을 형성하는 단계; Forming a first insulating layer on the etched portion of the semiconductor substrate to electrically insulate the first impurity region in a first direction; 상기 제1방향과 교차하는 제2방향으로 상기 하드 마스크 패턴 및 제1절연막과 상기 반도체 기판을 상기 제1식각깊이로 식각하는 단계;Etching the hard mask pattern, the first insulating layer, and the semiconductor substrate to the first etching depth in a second direction crossing the first direction; 상기 제1식각깊이로 식각된 부분에 채워지도록 상기 제1절연막상에 제2절연막을 형성하는 단계;Forming a second insulating layer on the first insulating layer to fill the portion etched to the first etching depth; 상기 제1절연막과 상기 제2절연막을 상기 하드 마스크 패턴을 이용하여 제3식각깊이로 식각하는 단계; 및 Etching the first insulating layer and the second insulating layer to a third etching depth using the hard mask pattern; And 상기 필라의 측면이 상기 하드 마스크 패턴의 에지부분으로부터 일정간격유지하도록 상기 필라의 상기 측면을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.And etching the side surface of the pillar so that the side surface of the pillar is kept at a predetermined distance from an edge portion of the hard mask pattern. 제 11 항에 있어서, 상기 제1절연막과 상기 제2절연막은 상기 제1식각깊이와 동일한 제3식각깊이로 식각하여 상기 바디의 상기 상면 및 상기 바디의 상기 측면을 노출시켜 주는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The semiconductor of claim 11, wherein the first insulating layer and the second insulating layer are etched to a third etching depth that is the same as the first etching depth to expose the upper surface of the body and the side surfaces of the body. Method of manufacturing a memory device. 제 11 항에 있어서, 상기 제1절연막과 상기 제2절연막은 상기 제1식각깊이보 다 큰 상기 제3식각깊이로 식각되어 제2방향에서의 상기 바디의 상기 측면을 일부분 노출시키며, 상기 필라의 상기 측면 식각단계시 상기 바디의 상기 노출된 측면도 동시에 식각하여 상기 제방향에서 상기 바디의 일부분의 폭이 상기 필라의 폭과 동일하게 되는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 11, wherein the first insulating layer and the second insulating layer are etched to the third etching depth larger than the first etching depth to partially expose the side surface of the body in a second direction. And simultaneously etching the exposed side of the body in the side etching step, so that a width of a portion of the body is equal to the width of the pillar in the first direction. 제 13 항에 있어서, 상기 게이트전극은 상기 필라의 상기 식각된 측면을 둘러싸도록 형성하되, 상기 바디의 상기 식각된 측면에도 형성되어 상기 제2방향에서의 길이가 상기 제1방향에서의 길이보다 긴 것을 특징으로 하는 반도체 메모리소자의 제조방법.15. The method of claim 13, wherein the gate electrode is formed to surround the etched side of the pillar, the gate electrode is also formed on the etched side of the body so that the length in the second direction is longer than the length in the first direction A method of manufacturing a semiconductor memory device, characterized in that. 제 11 항에 있어서, 상기 제1불순물영역을 형성하는 단계는 The method of claim 11, wherein the forming of the first impurity region is performed. 상기 반도체 기판의 상기 식각된 부분으로 불순물을 이온주입하는 단계; 및Implanting impurities into the etched portion of the semiconductor substrate; And 상기 이온주입된 불순물을 열처리하여 상기 바디내에 제1불순물영역을 형성하는 단계를 포함하며,Heat-treating the ion implanted impurities to form a first impurity region in the body, 상기 제1불순물 영역은 상기 제2방향에서 상기 바디의 측면 일부분에 형성되되, 상기 제1방향에서 연속적으로 형성되는 특징으로 하는 반도체 메모리소자의 제조방법.And the first impurity region is formed in a portion of the side surface of the body in the second direction and is continuously formed in the first direction. 제10항에 있어서, 상기 반도체 기판은 그의 상면에 매몰산화막과 반도체층을 구비하며, The semiconductor substrate of claim 10, wherein the semiconductor substrate includes a buried oxide film and a semiconductor layer on an upper surface thereof. 상기 필라 구조물을 형성하는 단계는 Forming the pillar structure 상기 반도체층을 상기 하드 마스크 패턴을 이용하여 제1식각깊이로 식각하는 단계;Etching the semiconductor layer to a first etching depth using the hard mask pattern; 상기 제1불순물영역을 형성하는 단계;Forming the first impurity region; 상기 반도체층을 상기 하드 마스크 패턴을 이용하여 상기 메몰산화막이 노출될 때까지 제2식각깊이로 식각하여 상기 제1불순물영역을 상기 제2방향에서 서로 분리시켜 주는 단계;Using the hard mask pattern to etch the semiconductor layer to a second etch depth until the etch oxide layer is exposed to separate the first impurity regions from each other in the second direction; 상기 반도체층의 상기 식각된 부분에 채워지도록 제1절연막을 형성하는 단계; Forming a first insulating layer to fill the etched portion of the semiconductor layer; 상기 하드 마스크 패턴 및 제1절연막과 상기 반도체 기판을 상기 제1식각깊이로 식각하는 단계;Etching the hard mask pattern and the first insulating layer and the semiconductor substrate to the first etching depth; 상기 반도체 기판의 상기 식각된 부분에 채워지도록 상기 제1절연막상에 제2절연막을 형성하는 단계;Forming a second insulating film on the first insulating film so as to fill the etched portion of the semiconductor substrate; 상기 제1절연막과 상기 제2절연막을 상기 하드 마스크 패턴을 이용하여 제3식각깊이로 식각하는 단계; 및 Etching the first insulating layer and the second insulating layer to a third etching depth using the hard mask pattern; And 상기 필라의 측면이 상기 하드 마스크 패턴의 에지부분으로부터 일정간격유지하도록 상기 필라의 상기 측면을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.And etching the side surface of the pillar so that the side surface of the pillar is kept at a predetermined distance from an edge portion of the hard mask pattern. 제 16 항에 있어서, 상기 제1절연막과 상기 제2절연막은 상기 제1식각깊이와 동일한 제3식각깊이로 식각하여 상기 바디의 상기 상면 및 상기 바디의 상기 측면을 노출시켜 주는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The semiconductor of claim 16, wherein the first insulating layer and the second insulating layer are etched to a third etching depth that is the same as the first etching depth to expose the upper surface of the body and the side surface of the body. Method of manufacturing a memory device. 제 16 항에 있어서, 상기 제1절연막과 상기 제2절연막은 상기 제1식각깊이보다 큰 상기 제3식각깊이로 식각되어 제2방향에서의 상기 바디의 상기 측면을 일부분 노출시키며, 상기 필라의 상기 측면 식각단계시 상기 바디의 상기 노출된 측면도 동시에 식각하여 상기 제방향에서 상기 바디의 일부분의 폭이 상기 필라의 폭과 동일하게 되는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The method of claim 16, wherein the first insulating layer and the second insulating layer are etched to the third etching depth greater than the first etching depth to partially expose the side surface of the body in a second direction. And simultaneously etching the exposed side of the body in a side etching step, such that a width of a portion of the body is equal to a width of the pillar in the first direction. 제 18 항에 있어서, 상기 게이트전극은 상기 필라의 상기 식각된 측면을 둘러싸도록 형성하되, 상기 바디의 상기 식각된 측면에도 형성되어 상기 제2방향에서의 길이가 상기 제1방향에서의 길이보다 긴 것을 특징으로 하는 반도체 메모리소자의 제조방법.19. The method of claim 18, wherein the gate electrode is formed to surround the etched side of the pillar, but is also formed on the etched side of the body so that the length in the second direction is longer than the length in the first direction. A method of manufacturing a semiconductor memory device, characterized in that. 제 16 항에 있어서, 상기 제1불순물영역을 형성하는 단계는 17. The method of claim 16, wherein forming the first impurity region is 상기 반도체 기판의 상기 식각된 부분으로 불순물을 이온주입하는 단계; 및Implanting impurities into the etched portion of the semiconductor substrate; And 상기 이온주입된 불순물을 열처리하여 상기 바디내에 제1불순물영역을 형성하는 단계를 포함하며,Heat-treating the ion implanted impurities to form a first impurity region in the body, 상기 제1불순물 영역은 상기 제2방향에서 상기 바디의 측면 일부분에 형성되되, 상기 제1방향에서 연속적으로 형성되는 특징으로 하는 반도체 메모리소자의 제 조방법.The first impurity region is formed on a portion of the side of the body in the second direction, the method of manufacturing a semiconductor memory device, characterized in that formed continuously in the first direction.
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