KR100908819B1 - Semiconductor device with vertical channel transistor and manufacturing method thereof - Google Patents

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Abstract

본 발명은 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 복수의 필라구조물을 형성하는 단계; 상기 필라구조물의 하부측 외벽을 에워싸는 게이트전극을 형성하는 단계; 상기 필라구조물 사이의 기판 내에 매립되는 비트라인을 형성하는 단계; 및 상기 게이트전극의 외벽 일부와 접촉하면서 상기 필라구조물의 일측면쪽으로 이동되어 연장된 형태를 갖는 워드라인을 형성하는 단계를 포함하고, 본 발명은 금속막-금속막 형태의 워드라인을 형성하므로써 워드라인의 전체저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.The present invention is to provide a semiconductor device having a vertical transistor that can implement a high-speed operation by reducing the overall resistance of the word line, and a method of manufacturing the semiconductor device of the present invention is a plurality of pillar structures on a substrate Forming a; Forming a gate electrode surrounding an outer outer wall of the pillar structure; Forming a bit line embedded in the substrate between the pillar structures; And forming a word line having a form extended by being moved toward one side of the pillar structure while being in contact with a portion of an outer wall of the gate electrode. The present invention provides a word line by forming a word line in the form of a metal film-metal film. It is possible to effectively lower the overall resistance of the line, which is advantageous to implement the operating characteristics of the high-speed device.

수직채널트랜지스터, 워드라인, 금속막, 시트저항, 필라 Vertical Channel Transistor, Word Line, Metal Film, Sheet Resistance, Pillar

Description

수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR AND METHOD FOR FABRICATING THE SAME}Semiconductor device with vertical channel transistor and manufacturing method therefor {SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 수직채널 트랜지스터를 구비한 반도체소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a semiconductor device having a vertical channel transistor and a manufacturing method thereof.

최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직채널 트랜지스터(Vertical channel transistor)가 제안되었다.Recently, 40nm or less memory devices are required to increase the density, and planar or recessed gate transistors used in 8F 2 (minimum feature size) or 6F 2 cell architectures are used. In the case of taransistors, scaling to 40 nm or less is very difficult. Accordingly, there is a demand for a DRAM device having a 4F 2 cell architecture that can improve the integration degree by 1.5 to 2 times in the same scaling. Accordingly, a vertical channel transistor has been proposed.

수직 채널 트랜지스터는 반도체 기판 상에서 수직으로 연장된 기둥형 활성영역(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극을 형성하고, 게이트 전극을 중심으로 하여 기둥형 활성영역의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직으로 형성되는 트랜지스터이다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. The vertical channel transistor forms a round type gate electrode that surrounds a vertically extending pillar-shaped active pillar on a semiconductor substrate, and is formed at the top and the bottom of the pillar-shaped active region centered on the gate electrode, respectively. It is a transistor in which a channel is formed vertically by forming a source region and a drain region. Therefore, reducing the area of the transistor does not depend on the channel length.

도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 메모리소자의 구조를 도시한 사시도이고, 도 1b는 종래기술에 따른 워드라인과 게이트전극간의 연결관계를 도시한 평면도이다.1A is a perspective view illustrating a structure of a memory device having a vertical channel transistor according to the prior art, and FIG. 1B is a plan view illustrating a connection relationship between a word line and a gate electrode according to the related art.

도 1a 및 도 1b를 참조하면, 기판(11) 상에 형성된 필라(12)의 외벽을 게이트절연막(13)과 게이트전극(14)이 에워싸고 있으며, 필라(12)의 상부에는 스토리지노드(15)가 연결되어 있으며, 기판(11)내에는 매립형 비트라인(16)이 형성되어 있다. 그리고, 워드라인(18)은 배리어메탈(17)을 통해 게이트전극(14)에 연결되면서 비트라인(16)과 교차하는 방향으로 형성되어 있다. 한편, 스토리지노드(15)와 게이트전극(14) 사이에는 절연막(19)이 형성되어 있으며, 기판(11)과 게이트전극(14) 사이에도 게이트절연막(13)이 형성될 수 있다. 1A and 1B, a gate insulating layer 13 and a gate electrode 14 surround an outer wall of the pillar 12 formed on the substrate 11, and the storage node 15 is disposed on the pillar 12. ) Is connected, and the buried bit line 16 is formed in the substrate 11. The word line 18 is formed in a direction crossing the bit line 16 while being connected to the gate electrode 14 through the barrier metal 17. The insulating layer 19 is formed between the storage node 15 and the gate electrode 14, and the gate insulating layer 13 may also be formed between the substrate 11 and the gate electrode 14.

위와 같은 종래기술은 게이트전극(14)으로 폴리실리콘막을 사용하고, 워드라인(18)은 금속막을 사용한다. 따라서, 종래기술은 워드라인과 게이트전극이 직렬로 연결되는 형태가 됨에 따라 워드라인에 흐르는 전류가 워드라인(18)으로 사용된 금속막은 물론 게이트전극(14)으로 사용된 폴리실리콘막에 의해 영향을 받는다.The prior art as described above uses a polysilicon film as the gate electrode 14, and the word line 18 uses a metal film. Therefore, in the prior art, since the word line and the gate electrode are connected in series, the current flowing through the word line is influenced by the polysilicon film used as the gate electrode 14 as well as the metal film used as the word line 18. Receive.

그러나, 종래기술은 워드라인에 흐르는 전류가 넓은 면적의 워드라인(18)에서만 흐르는 것이 아니라 넓은 면적의 워드라인(18)과 좁은 면적의 게이트전극(14)을 동시에 통과할 수 밖에 없다(도 1b의 I1, I2). 따라서, 워드라인(18)의 전체 시 트저항(Rs)은 좁은 면적의 게이트전극(14)에 의해 급격히 높아지고, 이에 따라 고속 동작을 구현하기 어렵다.However, in the related art, the current flowing in the word line flows not only through the large area of the word line 18 but also passes through the large area of the word line 18 and the narrow area of the gate electrode 14 (FIG. 1B). Of I 1 , I 2 ). Accordingly, the entire sheet resistance Rs of the word line 18 is rapidly increased by the gate electrode 14 having a small area, and thus, it is difficult to implement high speed operation.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problems of the prior art, and has an object of the present invention to provide a semiconductor device having a vertical transistor capable of implementing high speed operation by reducing the overall resistance of a word line and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 기판 상에 매트릭스 형태로 소정 간격 이격되어 형성된 복수의 필라구조물; 상기 필라구조물의 하부측 외벽을 에워싸는 게이트전극; 및 상기 게이트전극의 외벽 일부와 접촉되면서 상기 필라구조물의 일측면쪽으로 이동되어 연장된 형태를 갖는 워드라인; 및 상기 워드라인과 게이트전극 사이에 형성된 배리어메탈을 포함하는 것을 특징으로 하고, 상기 워드라인과 교차하는 방향으로 배열되면서 상기 필라구조물 사이의 기판 내에 매립되어 형성된 비트라인을 더 포함하며, 상기 게이트전극은 실리콘막을 포함하며, 상기 워드라인은 금속막을 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a plurality of pillar structures formed in a matrix spaced apart at a predetermined interval on the substrate; A gate electrode surrounding an outer outer wall of the pillar structure; And a word line contacting a portion of an outer wall of the gate electrode and extending toward one side of the pillar structure to extend. And a barrier metal formed between the word line and the gate electrode, the bit line being embedded in a substrate between the pillar structures while being arranged in a direction crossing the word line. It includes a silicon film, the word line is characterized in that it comprises a metal film.

그리고, 본 발명의 반도체소자의 제조 방법은 기판 상에 복수의 필라구조물을 형성하는 단계; 상기 필라구조물의 하부측 외벽을 에워싸는 게이트전극을 형성하는 단계; 상기 필라구조물 사이의 기판 내에 매립되는 비트라인을 형성하는 단계; 및 상기 게이트전극의 외벽 일부와 접촉하면서 상기 필라구조물의 일측면쪽으로 이동되어 연장된 형태를 갖는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 워드라인을 형성하는 단계는 상기 필라구조물 사이를 갭필하는 층 간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 비트라인과 교차하는 방향으로 배열된 상기 게이트전극의 외벽 일부 표면을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 내부에 금속막을 매립하는 단계; 및 상기 게이트전극의 상부면보다 높은 표면을 갖도록 상기 금속막을 에치백하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention includes the steps of forming a plurality of pillar structures on a substrate; Forming a gate electrode surrounding an outer outer wall of the pillar structure; Forming a bit line embedded in the substrate between the pillar structures; And forming a word line having a form extended by being moved toward one side of the pillar structure while contacting a portion of an outer wall of the gate electrode, wherein the forming of the word line is performed between the pillar structures. Forming an interlayer insulating film for gap filling; Etching the interlayer insulating layer to form a trench for exposing a part of an outer wall of the gate electrode arranged in a direction crossing the bit line; Embedding a metal film in the trench; And etching back the metal film to have a surface higher than an upper surface of the gate electrode.

본 발명은 게이트전극의 영향을 최소화하면서 금속막-금속막 형태의 워드라인을 형성하므로써 워드라인의 전체저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.The present invention can effectively reduce the overall resistance of the word line by forming a metal film-metal film word line with minimal influence of the gate electrode, thereby advantageously implementing the operating characteristics of the high-speed device.

또한, 본 발명은 워드라인이 필라 사이의 공간의 반을 차지하고 있기 때문에 필라 근처에서 2개의 게이트전극이 아니라 워드라인 폭의 반이 전기전도에 기여할 수 있다. 그 결과, 게이트전극의 영향을 받는 워드라인보다 10배 낮은 워드라인저항을 확보할 수 있는 효과가 있다.In addition, in the present invention, since the word line occupies half of the space between the pillars, half of the width of the word line rather than two gate electrodes in the vicinity of the pillar may contribute to electrical conduction. As a result, it is possible to secure a word line resistance 10 times lower than that of the word line affected by the gate electrode.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a는 본 발명의 실시예에 따른 반도체소자의 사시도이고, 도 2b는 본 발 명의 실시예에 따른 반도체소자의 단면도이며, 도 2c는 본 발명의 실시예에 따른 워드라인과 게이트전극간 연결관계를 도시한 평면도이다. 편의상 절연막과 같은 구조를 생략하기로 한다.2A is a perspective view of a semiconductor device according to an embodiment of the present invention, FIG. 2B is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, and FIG. 2C is a connection relationship between a word line and a gate electrode according to an embodiment of the present invention. It is a top view showing the. For convenience, a structure such as an insulating film will be omitted.

도 2a 내지 도 2c를 참조하면, 기판(31A) 상에 매트릭스 형태로 소정 간격 이격되어 복수의 필라구조물(101)이 형성된다. 필라구조물(101)은 기판(31A) 상에 형성된 바디필라(34C), 헤드필라(34A), 하드마스크패턴(33)을 포함한다. 여기서, 헤드필라(Head pillar, 34A)는 바디필라(Body pillar, 34C)보다 더 큰 폭을 갖는다. 그리고, 필라구조물의 상부 측벽에는 캡핑막(35)이 커버링되어 있다.2A to 2C, a plurality of pillar structures 101 are formed on the substrate 31A by being spaced apart from each other in a matrix. The pillar structure 101 includes a body pillar 34C, a head pillar 34A, and a hard mask pattern 33 formed on the substrate 31A. Here, the head pillar 34A has a larger width than the body pillar 34C. The capping layer 35 is covered on the upper sidewall of the pillar structure.

그리고, 바디필라(34C)와 기판(31A) 표면 상에 형성된 게이트절연막(36), 게이트절연막(36) 상에서 바디필라(34C)를 에워싸는 게이트전극(37)을 포함한다. 따라서, 게이트전극(37)은 필라구조물(101)의 하부측인 바디필라(34C)의 외벽을 에워싸는 환형 형태일 수 있다.A gate insulating film 36 formed on the surface of the body pillar 34C, the substrate 31A, and a gate electrode 37 surrounding the body pillar 34C on the gate insulating layer 36 are included. Accordingly, the gate electrode 37 may have an annular shape surrounding the outer wall of the body pillar 34C, which is the lower side of the pillar structure 101.

그리고, 기판(31A) 내에는 불순물 주입에 의해 매립형 비트라인(38A, 38B)이 형성되어 있다. In the substrate 31A, buried bit lines 38A and 38B are formed by impurity implantation.

그리고, 워드라인(45)은 게이트전극(37)의 외벽 일부와 접촉되면서 어느 한 방향으로 연장된 형태를 갖고, 기판(31A) 내에 형성된 비트라인(38A, 38B)과는 교차하는 방향으로 형성되어 있다. 워드라인(45)은 각각의 게이트전극(37)과 모두 접촉하면서 어느 한 방향으로 연장된 형태이며, 게이트전극(37)과 모두 접촉하기 위해 이동된(Shift) 형태이다.In addition, the word line 45 has a shape extending in one direction while being in contact with a portion of the outer wall of the gate electrode 37, and formed in a direction crossing the bit lines 38A and 38B formed in the substrate 31A. have. The word line 45 extends in one direction while contacting all of the gate electrodes 37, and is shifted to contact all of the gate electrodes 37.

그리고, 게이트전극(37)으로 폴리실리콘막을 사용하고, 워드라인(45)은 금속 막을 사용한다. 워드라인(45)은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 게이트전극(37)과 워드라인(45) 사이에 형성된 배리어메탈을 더 포함할 수 있다. 배리어메탈은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSix로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.A polysilicon film is used as the gate electrode 37 and a metal film is used for the word line 45. The word line 45 includes any one selected from the group consisting of WSi x , TiN, W, Al, Cu, Au, and Ru, and further includes a barrier metal formed between the gate electrode 37 and the word line 45. can do. The barrier metal may include any one selected from the group consisting of TiN, TaCN, TaC, WN, WSiN, TaN, Ti, and WSi x .

도 2a 내지 도 2c에서, 워드라인(45)은 필라구조물의 일측 방향으로 이동되어 연장된 형태가 된다.2A to 2C, the word line 45 is moved in one direction of the pillar structure to extend.

이처럼, 워드라인(45)을 이동시키게 되면, 워드라인(45)과 게이트전극(37)이 직렬로 연결되는 형태가 되지 않기 때문에, 워드라인(45)에 흐르는 전류(도면부호 'I' 참조)가 워드라인(45)으로 사용된 금속막에 의해 대부분 영향을 받는다. 즉, 게이트전극(37)에 의해 일부 영향을 받을 수는 있으나, 워드라인(45)이 금속막-금속막 형태가 되어 넓은 면적의 워드라인에 의해 영향을 받게 된다. 부연하면, 게이트전극(37)의 영향을 최소화하고, 금속막으로 된 워드라인(45)의 영향을 극대화시키므로써 워드라인의 전체저항을 현저히 낮출 수 있다.As such, when the word line 45 is moved, since the word line 45 and the gate electrode 37 are not connected in series, the current flowing through the word line 45 (see reference numeral 'I') Is mostly affected by the metal film used as the word line 45. That is, although it may be partially affected by the gate electrode 37, the word line 45 may be in the form of a metal film-metal film, and thus may be affected by a large area of the word line. In other words, the overall resistance of the word line can be significantly lowered by minimizing the influence of the gate electrode 37 and maximizing the influence of the metal word line 45.

도 1b의 종래기술과 비교하면, 본 발명은 워드라인의 전체 저항(Rs)에 미치는 게이트전극의 면적을 감소시키고 동시에 워드라인(45)의 면적을 더욱 증가시키므로써 워드라인(45)의 전체 저항을 도 1b보다 10배 낮게 얻을 수 있다. 즉, 종래기술에서는 워드라인의 전체저항이 금속막인 워드라인과 폴리실리콘막인 게이트전극의 연결에 의해 영향을 받았으나, 본 발명은 금속막으로 된 워드라인(45)에 의해서 대부분 영향을 받으므로(도 2c의 Rs 참조), 워드라인의 전체저항을 낮출 수 있 다. 이에 따라, 고속 동작을 구현하기가 용이하다.Compared with the prior art of FIG. 1B, the present invention reduces the area of the gate electrode that affects the total resistance Rs of the word line and at the same time further increases the area of the word line 45, thereby increasing the total resistance of the word line 45. Can be obtained 10 times lower than in FIG. That is, in the prior art, the overall resistance of the word line is affected by the connection between the word line, which is a metal film, and the gate electrode, which is a polysilicon film. However, the present invention is mostly affected by the word line 45, which is a metal film. (See Rs in Fig. 2c), the overall resistance of the word line can be lowered. Accordingly, it is easy to implement high speed operation.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 도 2c의 X-X'선에 따른 단면과 Y-Y'선에 따른 단면을 동시에 도시하였다.3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Hereinafter, the cross section along the line X-X 'and the cross section along the line Y-Y' of FIG. 2C are simultaneously shown.

도 3a에 도시된 바와 같이, 기판(31) 상에 버퍼막패턴(32)과 하드마스크패턴(33)을 형성한다. 버퍼막패턴(32)은 실리콘산화막(SiO2)으로서, 열산화 방식으로 형성할 수 있고, 50∼150Å 두께로 형성할 수 있다. 하드마스크패턴(33)은 버퍼막패턴(32) 및 기판(31)과 식각선택비를 갖는 물질, 예를 들어 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.As shown in FIG. 3A, a buffer film pattern 32 and a hard mask pattern 33 are formed on the substrate 31. The buffer film pattern 32 is a silicon oxide film (SiO 2 ), which may be formed by a thermal oxidation method, and may be formed to a thickness of 50 to 150 Å. The hard mask pattern 33 may be formed of a material having an etching selectivity with the buffer layer pattern 32 and the substrate 31, for example, silicon nitride layer (Si 3 N 4 ) or silicon carbide layer (SiC). The thickness can be 2000 micrometers.

다음으로, 하드마스크패턴(33)을 식각장벽으로 하여 기판(31)을 일정 깊이(1100Å) 식각하는 1차 식각(이하 '1차 필라식각'이라고 약칭함)을 진행한다. 이와 같은 1차 필라식각에 의해 활성영역으로 기능하는 헤드필라(Head Pillar, 34A)가 형성된다. 바람직하게, 헤드 필라(34A) 형성을 위한 기판(31)의 식각은 비등방성(Anisotropic) 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. Next, first etching (hereinafter, abbreviated as 'primary pillar etching') is performed to etch the substrate 31 by a predetermined depth (1100 μs) using the hard mask pattern 33 as an etching barrier. By such primary pillar etching, a head pillar 34A serving as an active region is formed. Preferably, the etching of the substrate 31 for forming the head pillar 34A is an anisotropic dry etching, using Cl 2 or HBr gas alone, or using a mixed gas of Cl 2 and HBr gas. Etch it.

도 3b에 도시된 바와 같이, 전면에 캡핑막(Capping layer, 35)을 형성한다. 이때, 캡핑막(35)은 질화막을 단독으로 사용하거나 또는 산화막과 질화막을 순차적으로 증착할 수 있다. 산화막은 실리콘산화막(SiO2)일 수 있고, 질화막은 실리콘질 화막(Si3N4)일 수 있다. 이어서, 직진성의 식각공정, 예컨대 에치백(Etchback)을 진행하여 헤드필라(34A)의 측벽에 캡핑막(35)을 잔류시키고, 헤드필라(34A) 사이의 기판(31) 표면을 노출시킨다. 여기서, 직진성의 식각공정에 의해 캡핑막(35)은 하드마스크패턴(33)과 버퍼막패턴(32)의 측벽에도 잔류한다. 상술한 캡핑막(35)은 헤드필라(34A)의 측벽을 후속 공정으로부터 보호하는 캡핑막(Capping layer) 역할을 하는데, 두께는 50∼100Å으로 할 수 있다.As shown in FIG. 3B, a capping layer 35 is formed on the entire surface. In this case, the capping film 35 may use a nitride film alone or deposit an oxide film and a nitride film sequentially. The oxide film may be a silicon oxide film (SiO 2 ), and the nitride film may be a silicon nitride film (Si 3 N 4 ). Subsequently, a straight etching process, such as etchback, is performed to leave the capping film 35 on the sidewall of the head pillar 34A, and to expose the surface of the substrate 31 between the head pillars 34A. Here, the capping layer 35 remains on the sidewalls of the hard mask pattern 33 and the buffer layer pattern 32 by a straight etching process. The capping film 35 described above serves as a capping layer that protects the sidewall of the head pillar 34A from subsequent processes, and may have a thickness of 50 to 100 kPa.

다음으로, 캡핑막(35) 및 하드마스크패턴(33)을 식각장벽으로 하여 캡핑막(35) 형성후 노출되어 있는 기판(31)을 일정 깊이(2000Å) 식각하는 2차 필라식각을 진행한다. 이때, 2차 필라식각은 직진성 식각을 이용하고, 이로써 헤드필라(34A) 아래에 바디필라(Body pillar, 34B)가 형성된다. 바디필라(34B)는 1차 필라식각시의 헤드필라(34A)보다 그 높이가 더 높을 수 있다. 바람직하게, 바디필라(34B) 형성을 위한 기판(31)의 2차 필라식각은 비등방성 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 한편, 바디필라(34B) 형성후 기판은 도면부호 '31A'가 된다.Next, the second pillar etching is performed using the capping layer 35 and the hard mask pattern 33 as an etch barrier to etch the exposed substrate 31 at a predetermined depth (2000 microseconds) after the capping layer 35 is formed. At this time, the secondary pillar etching uses a straight etching, thereby forming a body pillar 34B under the head pillar 34A. The body pillar 34B may have a higher height than the head pillar 34A of the primary pillar etching. Preferably, the secondary pillar etching of the substrate 31 for forming the body pillar 34B is anisotropic dry etching, using Cl 2 or HBr gas alone, or using a mixed gas of Cl 2 and HBr gas. Etch it. Meanwhile, after the body pillar 34B is formed, the substrate is referred to as '31A'.

위와 같이 2차 필라식각이 완료된 후에 기판(31A) 상에 일정 높이의 바디필라(34B)가 구축된다.After the secondary pillar etching is completed as described above, a body pillar 34B having a predetermined height is formed on the substrate 31A.

도 3c에 도시된 바와 같이, 바디필라(34B)의 측벽을 등방성 식각하는 3차 필라식각을 진행한다. 이때, 등방성식각을 적용하는 3차 필라식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다.As shown in FIG. 3C, the third pillar etching isotropically etched the sidewall of the body pillar 34B. In this case, the third pillar etching to which isotropic etching is applied may use wet etching or chemical dry etching (CDE).

위와 같은 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각이 진행되는 부분은 바디필라(34B)의 노출된 측벽에서만 150Å 정도진행되며 캡핑막(35)에 의해 커버링(Covering)되어 있는 헤드필라(34A)는 식각되지 않는다.The isotropic etching process as described above is called a pillar trimming process, and the portion where the isotropic etching is performed is about 150 에서만 only on the exposed sidewall of the body pillar 34B and is covered by the capping layer 35. The head pillar 34A is not etched.

따라서, 등방성식각까지 진행된 바디필라(34C)와 바디필라(34C) 상부의 헤드필라(34A)는 T형 필라 구조가 되며, 바디필라(34C)는 후속 게이트전극이 에워싸는 부분이고, 캡핑막(35)에 의해 커버링된 헤드필라(34A)는 후속 스토리지노드가 수직으로 연결될 부분이다.Accordingly, the body pillar 34C and the head pillar 34A on the upper portion of the body pillar 34C having an isotropic etching form a T-shaped pillar structure, and the body pillar 34C is a portion in which a subsequent gate electrode is surrounded, and the capping layer 35 is formed. The head pillar 34A covered by) is a portion to which subsequent storage nodes are vertically connected.

전술한 바와 같은 일련의 식각공정에 의해 헤드필라(34A) 및 바디필라(34C)를 포함하는 필라구조물(101)이 형성된다. 필라구조물(101)은 제1영역과 제1영역 아래에서 제1영역보다 폭이 작은 제2영역 및 제1영역의 측벽을 커버링하는 캡핑막으로 이루어진 것이라 할 수 있다. 제2영역은 바디필라(34C)가 해당하고, 제1영역은 헤드필라(34A), 버퍼막패턴(32) 및 하드마스크패턴(33)의 적층구조가 해당한다.The pillar structure 101 including the head pillar 34A and the body pillar 34C is formed by a series of etching processes as described above. The pillar structure 101 may be formed of a first region, a second region having a width smaller than the first region, and a capping layer covering sidewalls of the first region. The second region corresponds to the body pillar 34C, and the first region corresponds to the stacked structure of the head pillar 34A, the buffer layer pattern 32 and the hard mask pattern 33.

도 3d에 도시된 바와 같이, 기판(31A)과 바디필라(34C)의 노출된 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(36)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.As shown in FIG. 3D, a gate insulating film 36 is formed on the exposed surfaces of the substrate 31A and the body pillar 34C. The gate insulating film 36 may include a silicon oxide film, and the gate insulating film 36 may be formed to have a thickness of 50 kHz by a deposition process or an oxidation process.

이어서, 게이트절연막(36)이 형성된 바디필라(34C)의 측벽을 감싸는 게이트전극(37)을 형성한다. 게이트전극(37)은 기판(31A) 전면에 도전층을 증착한 후 필라구조물(100) 사이 기판(31A) 상부의 게이트절연막(36)이 노출될때까지 에치 백(Etchback)하여 얻어진다. 게이트전극(37)으로는 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다.Subsequently, a gate electrode 37 surrounding the sidewall of the body pillar 34C having the gate insulating layer 36 formed thereon is formed. The gate electrode 37 is obtained by depositing a conductive layer on the entire surface of the substrate 31A and etching back until the gate insulating layer 36 on the substrate 31A is exposed between the pillar structures 100. As the gate electrode 37, a polysilicon film doped with N-type impurities or a polysilicon film doped with P-type impurities may be used.

도 3e에 도시된 바와 같이, 필라구조물(101) 사이의 기판(31A)에 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입하여 기판(31A) 내에 불순물영역(38)을 형성한다. 이때, 불순물영역(38)은 매립형 비트라인이 형성될 영역이다.As shown in FIG. 3E, impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the substrate 31A between the pillar structures 101 to form the impurity region 38 in the substrate 31A. In this case, the impurity region 38 is a region where the buried bit line is to be formed.

이어서, 필라구조물(101) 사이를 갭필(Gapfill)하도록 전면에 제1층간절연막(39)을 형성한다. 이때, 제1층간절연막(39)은 갭필 특성이 우수한 BPSG막으로 형성하고, 제1층간절연막(39) 형성후에는 표면 단차 제거를 위해 하드마스크패턴(33)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 진행될 수 있다.Subsequently, a first interlayer insulating layer 39 is formed on the entire surface to gap gap between the pillar structures 101. In this case, the first interlayer insulating film 39 is formed of a BPSG film having excellent gap fill characteristics, and after the formation of the first interlayer insulating film 39, the surface of the hard mask pattern 33 is exposed to remove the surface step. A planarization process such as mechanical polishing may be performed.

도 3f에 도시된 바와 같이, Y-Y'방향으로 배열된 필라구조물(101) 사이를 노출시키는 라인-스페이스(line-space) 형태의 제1포토레지스트패턴(40)을 형성한다. 이때, 제1포토레지스트패턴(40)에 의해 X-X' 방향으로 배열된 필라구조물(101)의 상부는 덮이게 된다.As shown in FIG. 3F, a first photoresist pattern 40 having a line-space shape is formed to expose the pillar structures 101 arranged in the Y-Y 'direction. At this time, the upper portion of the pillar structure 101 arranged in the X-X 'direction by the first photoresist pattern 40 is covered.

이어서, 제1포토레지스트패턴(40)을 이용하여 제1층간절연막(39)과 게이트절연막(36)을 식각하고, 연속해서 불순물영역(38)이 분리되는 깊이까지 기판(31)을 식각하여 제1트렌치(41)를 형성한다. Subsequently, the first interlayer insulating film 39 and the gate insulating film 36 are etched using the first photoresist pattern 40, and the substrate 31 is subsequently etched to a depth at which the impurity region 38 is separated. One trench 41 is formed.

이와 같이, 제1트렌치(41)에 의해 불순물영역(38)은 분리되어 비트라인(38A, 38B)이 되고, 기판(31A) 내에 매립된 형태를 가지므로 매립형 비트라인(Buried Bitline)이라고 한다. 게이트절연막(36)은 게이트절연막 역할을 함과 동시에 게이 트전극(37)과 분리된 비트라인(38A, 38B)을 전기적으로 절연시키는 역할도 한다. 아울러, 분리된 비트라인(38A, 38B)은 게이트전극(37)에 대해 수직인 형상을 갖고, 비트라인(38A, 38B)은 Y-Y' 방향에 대해 수직으로 교차하는 배열을 갖는다.As described above, the impurity regions 38 are separated by the first trenches 41 to form bit lines 38A and 38B, and have a form embedded in the substrate 31A. Therefore, the impurity regions 38 are referred to as buried bitlines. The gate insulating layer 36 serves as a gate insulating layer and also electrically insulates the bit lines 38A and 38B separated from the gate electrode 37. In addition, the separated bit lines 38A and 38B have a vertical shape with respect to the gate electrode 37, and the bit lines 38A and 38B have an arrangement perpendicular to the Y-Y 'direction.

도 3g에 도시된 바와 같이, 제1포토레지스트패턴(40)을 제거한 후에 제1트렌치(41)를 갭필하도록 전면에 제2층간절연막(42)을 증착한다. 여기서, 제2층간절연막(42)은 갭필특성이 우수한 BPSG막일 수 있으며, 제2층간절연막(42)은 이웃한 필라(34C) 사이 및 이웃한 비트라인(38A, 38B)간 절연막 역할을 한다.As shown in FIG. 3G, after the first photoresist pattern 40 is removed, a second interlayer insulating layer 42 is deposited on the entire surface to gap-fill the first trench 41. Here, the second interlayer insulating film 42 may be a BPSG film having excellent gap fill characteristics, and the second interlayer insulating film 42 serves as an insulating film between neighboring pillars 34C and between adjacent bit lines 38A and 38B.

이어서, 필라구조물(101)의 표면이 드러나도록 제2층간절연막(42)을 평탄화시킨다.Next, the second interlayer insulating film 42 is planarized to expose the surface of the pillar structure 101.

도 3h에 도시된 바와 같이, Y-Y'방향이 노출되도록 패터닝된 라인-스페이스(line-space) 형태의 제2포토레지스트패턴(43)을 형성한다. 이때, 제2포토레지스트패턴(43)에 의해 Y-Y' 방향에서 필라구조물(101)의 상부면(하드마스크패턴)이 노출됨과 동시에 필라구조물(101) 사이의 제1 및 제2층간절연막(39, 42) 표면이 노출된다.As shown in FIG. 3H, a second photoresist pattern 43 is formed in a line-space patterned to expose the Y-Y 'direction. At this time, the upper surface (hard mask pattern) of the pillar structure 101 is exposed by the second photoresist pattern 43 in the YY 'direction, and the first and second interlayer dielectric layers 39 between the pillar structure 101 are exposed. 42) The surface is exposed.

아울러, 제2포토레지스트패턴(43)은 X-X' 방향에서는 필라구조물(101)의 한쪽 방향으로 이동(shift)시켜 형성한다. 일예로, 제3포토레지스트패턴(43)은 후속의 제2트렌치를 정의하는 개구를 갖되, 개구의 일측면은 필라구조물(101)의 중앙에 정렬시키고, 개구의 타측면은 필라구조물 사이의 중앙에 정렬시킨다. 즉, X-X' 방향으로 배열된 필라구조물(101)에서, 필라구조물의 폭을 'P'라 하고, 필라구조물 사이의 간격을 'S'라 할 때, 제2포토레지스트패턴(43)에 의해 오픈되는 개구(43A) 는 P의 절반에 해당하는 면적(P/2)과 S의 절반(S/2)에 해당하는 면적을 라인 형태로 동시에 오픈시키도록 패터닝된다. 한편, 개구(43A)의 정렬 방법은 중앙에 정렬시키는 방법 외에도 여러가지가 있을 수 있다. 즉, 워드라인이 한쪽 방향으로 이동되어 게이트전극의 일측 외벽과 접촉하면서 연장된 형태를 가지면 된다.In addition, the second photoresist pattern 43 is formed by shifting in one direction of the pillar structure 101 in the X-X 'direction. In one example, the third photoresist pattern 43 has an opening defining a subsequent second trench, with one side of the opening aligned with the center of the pillar structure 101 and the other side of the opening being the center between the pillar structures. Align to. That is, in the pillar structure 101 arranged in the XX 'direction, when the width of the pillar structure is referred to as' P' and the interval between the pillar structures is referred to as' S ', the pillar structure 101 is opened by the second photoresist pattern 43. The opening 43A is patterned to simultaneously open an area P / 2 corresponding to half of P and an area corresponding to half S / 2 of S in a line form. On the other hand, the alignment of the opening 43A may be various in addition to the alignment in the center. That is, the word line may move in one direction and extend in contact with one outer wall of the gate electrode.

이어서, 제2포토레지스트패턴(43)을 이용한 부분 식각을 진행하여 필라구조물(101) 사이를 일부 채우도록 예컨대, 게이트전극(37)의 최상부 표면보다 낮게 제1층간절연막(39A)과 제2층간절연막(42A)을 잔류시킨다. 이때, 부분식각은 건식식각을 이용한다. 따라서, X-X' 방향에서는 제1층간절연막(39)이 부분식각되어 제1층간절연막(39A)이 필라구조물(101)의 일측 측벽을 덮으면서 필라구조물(101) 사이에 일부 매립되어 잔류하며, Y-Y'방향에서는 제1층간절연막(39)과 제2층간절연막(42)이 동시에 부분식각되어 필라구조물 사이를 일부 매립되는 형태로 제1층간절연막(39A)과 제2층간절연막(42A)이 잔류한다. Subsequently, partial etching using the second photoresist pattern 43 is performed to partially fill the space between the pillar structures 101, for example, between the first interlayer insulating film 39A and the second layer below the uppermost surface of the gate electrode 37. The insulating film 42A is left. In this case, the partial etching uses dry etching. Accordingly, in the XX 'direction, the first interlayer insulating film 39 is partially etched so that the first interlayer insulating film 39A partially fills and remains between the pillar structures 101 while covering the sidewall of one side of the pillar structure 101, and Y remains. In the -Y 'direction, the first interlayer insulating film 39A and the second interlayer insulating film 42A are partially etched at the same time to partially fill the pillar structure. Remaining.

위와 같은 부분식각에 의해 게이트전극(37)의 외벽 상부 부분이 노출되는 제2트렌치(44)가 형성되는데, 예컨대, 제2트렌치(44)는 게이트전극(37)의 2/3 정도를 노출시킨다. As a result of the partial etching, the second trench 44 exposing the upper portion of the outer wall of the gate electrode 37 is formed. For example, the second trench 44 exposes about two thirds of the gate electrode 37. .

도 3i에 도시된 바와 같이, 제2포토레지스트패턴(43)을 제거한 후에 제2트렌치(44)의 일부에 매립되어 게이트전극(37)과 전기적으로 연결되는 워드라인(45)을 형성한다. 이때, 워드라인(45)은 금속막 증착 후 리세스식각(예, 에치백)하여 형성하며, 워드라인(45)의 높이는 게이트전극(37)을 노출시키지 않는 높이가 되도록 조 절한다. 바람직하게, 워드라인(45)으로 사용되는 금속막은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 증착 방법은 ALD, PVD 또는 CVD을 이용할 수 있다. 한편, 워드라인(45)과 게이트전극(37) 사이에 배리어메탈을 더 형성할 수도 있다. 배리어메탈은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSix로 이루어W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.As shown in FIG. 3I, after the second photoresist pattern 43 is removed, a word line 45 is formed in the second trench 44 to be electrically connected to the gate electrode 37. In this case, the word line 45 is formed by recess etching (eg, etch back) after the deposition of the metal film, and the height of the word line 45 is adjusted so as not to expose the gate electrode 37. Preferably, the metal film used as the word line 45 may include any one selected from the group consisting of WSi x , TiN, W, Al, Cu, Au, and Ru, and the deposition method may use ALD, PVD, or CVD. . Meanwhile, a barrier metal may be further formed between the word line 45 and the gate electrode 37. The barrier metal includes any one selected from the group consisting of W, Al, Cu, Au, and Ru consisting of TiN, TaCN, TaC, WN, WSiN, TaN, Ti, and WSi x .

이와 같이 형성된 워드라인(45)은 게이트전극(37)의 외벽 일부와 접촉되면서 연장된 형태를 가지며, 매립형의 비트라인(38A, 38B)과는 수직으로 교차하는 형태로 배열된다.The word lines 45 formed as described above extend in contact with a portion of the outer wall of the gate electrode 37 and are arranged in a shape perpendicular to the buried bit lines 38A and 38B.

상술한 실시예에 따르면, 워드라인(45)이 금속막-금속막 형태가 되어 워드라인의 전체 저항이 게이트전극의 영향을 최소한으로 하고 워드라인으로 사용된 금속막에 의해서 대부분 영향을 받으므로 워드라인의 전체 저항을 낮출 수 있다.According to the above-described embodiment, the word line 45 is in the form of a metal film-metal film so that the overall resistance of the word line is minimized by the gate electrode and is mostly affected by the metal film used as the word line. The overall resistance of the line can be lowered.

본 발명은 DRAM 외에도 플래시(Flash), SONOS, TANOS 와 같은 비휘발성메모리(non-volatile memory)에서 수직 채널 트랜지스터를 형성하는 경우에도 적용이 가능하다.The present invention can be applied to the case of forming vertical channel transistors in non-volatile memory such as flash, SONOS, and TANOS in addition to DRAM.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 메모리소자의 구조를 도시한 사시도.Figure 1a is a perspective view showing the structure of a memory device having a vertical channel transistor according to the prior art.

도 1b는 종래기술에 따른 워드라인과 게이트전극간의 연결관계를 도시한 평면도.1B is a plan view illustrating a connection relationship between a word line and a gate electrode according to the related art.

도 2a는 본 발명의 실시예에 따른 메모리소자의 사시도.2A is a perspective view of a memory device according to an embodiment of the present invention.

도 2b는 본 발명의 실시예에 따른 반도체소자의 단면도.2B is a cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.

도 2c는 본 발명의 실시예에 따른 워드라인과 게이트전극간 연결관계를 도시한 평면도.2C is a plan view illustrating a connection relationship between a word line and a gate electrode according to an exemplary embodiment of the present invention.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도.3A to 3I are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31A : 기판 33 : 하드마스크패턴31A: Substrate 33: Hard Mask Pattern

36 : 게이트절연막 37 : 게이트전극36: gate insulating film 37: gate electrode

38A, 38B : 매립형 비트라인 45 : 워드라인38A, 38B: Embedded Bitline 45: Wordline

101 : 필라구조물101: pillar structure

Claims (21)

기판 상에 매트릭스 형태로 소정 간격 이격되어 형성된 복수의 필라구조물;A plurality of pillar structures formed on the substrate at predetermined intervals in a matrix form; 상기 필라구조물의 하부측 외벽을 에워싸는 게이트전극;A gate electrode surrounding an outer outer wall of the pillar structure; 상기 게이트전극의 외벽 일부와 접촉되면서 상기 필라구조물의 일측면쪽으로 이동되어 연장된 형태를 갖는 워드라인; 및A word line having a shape in contact with a portion of an outer wall of the gate electrode and extending toward one side of the pillar structure; And 상기 워드라인과 게이트전극 사이에 형성된 배리어메탈A barrier metal formed between the word line and the gate electrode 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 워드라인과 교차하는 방향으로 배열되면서 상기 필라구조물 사이의 기판 내에 매립되어 형성된 비트라인을 더 포함하는 반도체소자.And a bit line arranged in a direction crossing the word line and embedded in a substrate between the pillar structures. 제2항에 있어서,The method of claim 2, 상기 비트라인은 불순물 주입에 의해 형성된 불순물 영역인 반도체소자.And the bit line is an impurity region formed by impurity implantation. 제2항에 있어서,The method of claim 2, 상기 비트라인은 상기 게이트전극과 필라 사이 및 상기 기판 상에 형성된 게 이트절연막에 의해 절연되는 반도체소자.And the bit line is insulated by a gate insulating film formed between the gate electrode and the pillar and on the substrate. 제1항에 있어서,The method of claim 1, 상기 게이트전극은 실리콘막을 포함하며, 상기 워드라인은 금속막을 포함하는 반도체소자.The gate electrode includes a silicon film, and the word line includes a metal film. 제5항에 있어서,The method of claim 5, 상기 워드라인은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자.The word line includes any one selected from the group consisting of WSi x , TiN, W, Al, Cu, Au and Ru. 삭제delete 제1항에 있어서,The method of claim 1, 상기 배리어메탈은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSix로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자.The barrier metal may include any one selected from the group consisting of TiN, TaCN, TaC, WN, WSiN, TaN, Ti, and WSi x . 제1항에 있어서,The method of claim 1, 상기 필라구조물은 바디필라(Body pillar)와 상기 바디필라 상에 형성되면서 상기 바디필라보다 더 큰 폭을 갖는 헤드필라(Head pillar)로 이루어진 형태를 포함하고, 상기 게이트전극은 게이트절연막을 사이에 두고 상기 바디필라의 외벽을 에워싸는 형태인 반도체소자.The pillar structure may include a body pillar and a head pillar formed on the body pillar and having a larger width than the body pillar, wherein the gate electrode has a gate insulating layer therebetween. A semiconductor device having a form surrounding the outer wall of the body pillar. 기판 상에 복수의 필라구조물을 형성하는 단계;Forming a plurality of pillar structures on the substrate; 상기 필라구조물의 하부측 외벽을 에워싸는 게이트전극을 형성하는 단계;Forming a gate electrode surrounding an outer outer wall of the pillar structure; 상기 필라구조물 사이의 기판 내에 매립되는 비트라인을 형성하는 단계; 및Forming a bit line embedded in the substrate between the pillar structures; And 상기 게이트전극의 외벽 일부와 접촉하면서 상기 필라구조물의 일측면쪽으로 이동되어 연장된 형태를 갖는 워드라인을 형성하는 단계Contacting a portion of an outer wall of the gate electrode to move toward one side of the pillar structure to form a word line having an extended shape 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제10항에 있어서,The method of claim 10, 상기 워드라인을 형성하는 단계는,Forming the word line, 상기 필라구조물 사이를 갭필하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film gap-filling the pillar structures; 상기 층간절연막을 식각하여 상기 비트라인과 교차하는 방향으로 배열된 상기 게이트전극의 외벽 일부 표면을 노출시키는 트렌치를 형성하는 단계; Etching the interlayer insulating layer to form a trench for exposing a part of an outer wall of the gate electrode arranged in a direction crossing the bit line; 상기 트렌치 내부에 금속막을 매립하는 단계; 및Embedding a metal film in the trench; And 상기 게이트전극의 상부면보다 높은 표면을 갖도록 상기 금속막을 에치백하는 단계Etching back the metal film to have a surface higher than an upper surface of the gate electrode 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제11항에 있어서,The method of claim 11, 상기 트렌치를 형성하기 위한 층간절연막의 식각 공정은,The etching process of the interlayer insulating film for forming the trench, 상기 트렌치를 정의하는 개구(Opening)를 갖는 포토레지스트패턴을 이용하되, 상기 개구의 일측면이 상기 필라구조물의 중앙에 정렬되고, 상기 개구의 타측면이 상기 필라구조물 사이의 간격 중앙에 정렬되는 라인-스페이스 형태의 포토레지스트패턴을 이용하는 반도체소자의 제조 방법.A photoresist pattern having an opening defining the trench, wherein one side of the opening is aligned with the center of the pillar structure and the other side of the opening is aligned with the center of the gap between the pillar structures A manufacturing method of a semiconductor device using a space-type photoresist pattern. 제10항에 있어서,The method of claim 10, 상기 게이트전극은, 실리콘막을 포함하는 반도체소자의 제조 방법.The gate electrode is a semiconductor device manufacturing method comprising a silicon film. 제10항에 있어서,The method of claim 10, 상기 워드라인은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자의 제조 방법.The word line is a semiconductor device manufacturing method comprising any one selected from the group consisting of WSi x , TiN, W, Al, Cu, Au and Ru. 제10항에 있어서,The method of claim 10, 상기 게이트전극과 워드라인 사이에 형성된 배리어메탈을 더 포함하는 반도체소자의 제조 방법.And a barrier metal formed between the gate electrode and the word line. 제15항에 있어서,The method of claim 15, 상기 배리어메탈은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSix로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자의 제조 방법.The barrier metal is a method of manufacturing a semiconductor device comprising any one selected from the group consisting of TiN, TaCN, TaC, WN, WSiN, TaN, Ti and WSi x . 제10항에 있어서,The method of claim 10, 상기 비트라인을 형성하는 단계는,Forming the bit line, 상기 필라구조물 사이의 기판내에 불순물을 주입하여 상기 비트라인으로 사용될 불순물 영역을 형성하는 단계;Implanting impurities into the substrate between the pillar structures to form an impurity region to be used as the bit line; 상기 불순물영역을 분리시키는 트렌치를 형성하는 단계; 및Forming a trench for separating the impurity region; And 상기 트렌치 내부에 절연막을 갭필하는 단계Gap-filling an insulating film in the trench 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제10항에 있어서,The method of claim 10, 상기 필라구조물과 게이트전극 사이, 및 상기 게이트전극과 비트라인 사이에 게이트절연막을 더 형성하는 반도체소자의 제조 방법.And forming a gate insulating film between the pillar structure and the gate electrode and between the gate electrode and the bit line. 제10항에 있어서,The method of claim 10, 상기 필라구조물은 바디필라(Body pillar)와 상기 바디필라 상에 형성되면서 상기 바디필라보다 더 큰 폭을 갖는 헤드필라(Head pillar)로 이루어진 형태를 포함하고, 상기 게이트전극은 게이트절연막을 사이에 두고 상기 바디필라의 외벽을 에워싸는 형태인 반도체소자의 제조 방법.The pillar structure may include a body pillar and a head pillar formed on the body pillar and having a larger width than the body pillar, wherein the gate electrode has a gate insulating layer therebetween. A method of manufacturing a semiconductor device having a form surrounding the outer wall of the body pillar. 제19항에 있어서,The method of claim 19, 상기 필라구조물을 형성하는 단계는,Forming the pillar structure, 상기 기판 상에 하드마스크패턴을 형성하는 단계;Forming a hard mask pattern on the substrate; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 1차 식각하여 상기 헤드필라를 형성하는 단계;Forming the head pillar by first etching the substrate using the hard mask pattern as an etch barrier; 상기 헤드필라의 측벽에 캡핑막을 형성하는 단계;Forming a capping film on sidewalls of the head pillar; 상기 캡핑막을 식각장벽으로 상기 기판을 2차 식각하여 상기 바디필라를 형성하는 단계; 및Forming the body pillar by second etching the substrate using the capping layer as an etch barrier; And 상기 바디필라의 측벽을 소정 폭만큼 측면 방향으로 3차 식각하는 단계Tertiary etching sidewalls of the body pillar in a lateral direction by a predetermined width; 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제20항에 있어서,The method of claim 20, 상기 1차 및 2차 식각은 비등방성식각으로 진행하고, 상기 3차 식각은 등방성식각으로 진행하는 반도체소자의 제조 방법.The first and second etching is anisotropic etching, and the third etching is an isotropic etching method of manufacturing a semiconductor device.
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