KR20070045268A - Semiconductor device and method of manufacturing such a semiconductor device - Google Patents

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KR20070045268A
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자콥 씨 후커
로버트 랜더
로베르투스 에이 엠 월터스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 금속 및 다른 원소 둘다를 포함하는 화합물의 제 1 및 제 2 도전 물질을 각각 포함하는 게이트 영역들(1D, 2D)을 갖는 NMOST(1) 및 PMOST(2)를 구비한 CMOS 디바이스(10)에 관한 것이다. 본 발명에 따르면, 제 1 및 제 2 도전 물질 둘다, 금속으로서 몰리브덴 및 텅스텐을 포함하는 그룹으로부터 선택된 금속을 포함하는 화합물을 포함하고, 제 1 도전 물질은 다른 원소로서 산소를 포함하며, 제 2 도전 물질은 다른 원소로서 칼코게나이드(chalcogenide)를 포함한다. 또한, 본 발명은 그러한 디바이스를 제조하는 매력적인 방법을 제공한다.

Figure 112007015555417-PCT00001

The present invention provides a CMOS device 10 having a NMOST 1 and a PMOST 2 having gate regions 1D and 2D, respectively, comprising first and second conductive materials of a compound comprising both metal and other elements. ). According to the invention, both the first and second conductive materials comprise a compound comprising a metal selected from the group comprising molybdenum and tungsten as metals, the first conductive material comprising oxygen as another element, the second conductive The substance includes chalcogenide as another element. The present invention also provides an attractive method of manufacturing such a device.

Figure 112007015555417-PCT00001

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}

본 발명은 기판 및 반도체 바디를 구비한 반도체 디바이스에 관한 것으로서, 반도체 바디는, 제 1 소스 및 드레인 영역과 제 1 도전 타입의 제 1 채널을 갖고, 제 1 유전체 영역에 의해 제 1 채널로부터 분리되며, 제 1 게이트 영역이 제 1 도전 물질을 포함하는 제 1 전계 효과 트랜지스터 및 제 2 소스 및 드레인 영역과 제 1 도전 타입과는 반대의 제 2 도전 타입의 제 2 채널을 갖고, 제 2 유전체 영역에 의해 제 2 채널로부터 분리되며, 제 2 게이트 영역이 제 1 도전 물질과는 상이한 제 2 도전 물질을 포함하는 제 2 전계 효과 트랜지스터를 포함하고, 제 1 및 제 2 도전 물질은 금속 및 다른 원소 둘다를 포함하는 화합물을 포함한다. 서브 0,1 미크론 범위 이하의 진보된 CMOS(Complimentary Metal Oxide Semiconductor) 디바이스에서, 금속 게이트 또는 그 합금에 의한 폴리실리콘 게이트의 대체는 여러 가지의 이유로 바람직하다. 또한, 본 발명은 그러한 디바이스를 제조하는 방법에 관한 것이다.The present invention relates to a semiconductor device having a substrate and a semiconductor body, the semiconductor body having a first source and drain region and a first channel of a first conductivity type, separated from the first channel by the first dielectric region. A first field effect transistor comprising a first conductive material and a second source and drain region and a second channel of a second conductivity type opposite to the first conductivity type, the first gate region being in the second dielectric region Separated from the second channel by a second field effect transistor, the second gate region comprising a second conductive material different from the first conductive material, wherein the first and second conductive materials contain both metal and other elements. It includes a compound containing. In advanced CMOS (Complimentary Metal Oxide Semiconductor) devices in the sub-0,1 micron range or less, the replacement of polysilicon gates by metal gates or alloys thereof is desirable for various reasons. The invention also relates to a method of manufacturing such a device.

개시 단락에 언급한 바와 같은 디바이스는, 2000년 10월 10일에 공개된 미국 특허 제 6,130,123 호로부터 알려져 있다. 이러한 특허 문헌에는, CMOS 디바이스의 NMOST(N-type MOS Transistor) 및 PMOST에서 이용하기에 적합한 다양한 전기 도전 물질이 개시되어 있다. 일함수가 약 4.2eV인 NMOST를 위해 적합한 금속 또는 금속 합금의 예로는 Ru, Zr, Nb, Ta, MoSi, TaSi가 있다. 약 5.2eV의 일함수를 갖는 PMOST를 위한 물질로는, 다른 것들 중에서 Ni, RuO2, MoN, TaN이 적합하다.The device as mentioned in the opening paragraph is known from US Pat. No. 6,130,123, published October 10, 2000. This patent document discloses a variety of electrically conductive materials suitable for use in NMOST (N-type MOS Transistor) and PMOST of CMOS devices. Examples of suitable metals or metal alloys for NMOST having a work function of about 4.2 eV are Ru, Zr, Nb, Ta, MoSi, TaSi. As a material for PMOST having a work function of about 5.2 eV, among others, Ni, RuO 2 , MoN, TaN is suitable.

알려진 도전 물질의 단점은, 그들이 현존하는 IC 기술과 항상 잘 조화되지는 않는다는 것이다. 이것은 물질이, 게이트 유전체, 캡핑층 및 스페이서의 물질들을 포함하는 게이트 스택들의 물질과 조화되어야 한다는 요건을 포함한다.A disadvantage of known conductive materials is that they do not always match well with existing IC technology. This includes the requirement that the material be matched to the material of the gate stacks, including the materials of the gate dielectric, the capping layer and the spacer.

발명의 개요Summary of the Invention

따라서, 본 발명의 목적은 상기와 같은 단점을 회피하고, IC 기술과 매우 잘 조화되며 제조가 용이한 디바이스를 제공하는 것이다.It is therefore an object of the present invention to avoid such drawbacks and to provide a device that is very well compatible with IC technology and easy to manufacture.

이를 달성하기 위해, 개시 단락에서 언급한 타입의 디바이스는, 제 1 및 제 2 도전 물질 둘다, 금속으로서 몰리브덴 및 텅스텐을 포함하는 그룹으로부터 선택된 금속을 포함하는 화합물을 포함하고, 제 2 도전 물질은 다른 원소로서 산소를 포함하며, 제 1 도전 물질은 다른 원소로서 칼코게나이드(chalcogenide)를 포함하는 것을 특징으로 한다. 칼코게나이드는 원소 S, Se, Te를 포함한다. 한편으 로, 물질은 예를 들어, 도전 트랙을 위해, 특히, 상이한 레벨들에서의 도전 트랙들 사이의 접속을 위해, 현재의 IC 기술에서 매우 일반적인 금속을 포함한다. 다른 한편으로, 본 발명에 따른 디바이스에서의 다른 원소는 몇 가지의 이점을 제공한다. 첫째, 그들은 CMOS 디바이스에서의 2개의 관련된 일함수, 즉, 각각 5.2eV와 4.1eV의 우수한 커버리지를 허용한다. 더욱이, 한편으로는 몰리브덴 및 텅스텐 둘다 및 다른 한편으로는 산소 및 칼코게나이드(모두 VI 열의 원소임)는 유사하게 동작하며, 현재의 IC 기술과 잘 조화된다. 화합물이 본 발명에 따른 방법으로 제조되는 경우, 후자가 특히 그러하다.To achieve this, a device of the type mentioned in the opening paragraph comprises both compounds comprising a metal selected from the group comprising both molybdenum and tungsten as metals, the second conductive material being different Oxygen is included as an element, and the first conductive material is characterized by including chalcogenide as another element. Chalcogenides include the elements S, Se, Te. On the one hand, the material comprises a metal which is very common in current IC technology, for example for conductive tracks, in particular for connection between conductive tracks at different levels. On the other hand, other elements in the device according to the invention offer several advantages. First, they allow for good coverage of two related work functions in CMOS devices, namely 5.2 eV and 4.1 eV, respectively. Moreover, both molybdenum and tungsten on the one hand and oxygen and chalcogenide (both elements of the VI column) on the other hand behave similarly and are well integrated with current IC technology. The latter is especially so when the compounds are prepared by the process according to the invention.

바람직한 실시예에서, 금속으로서 몰리브덴이 선택되고, 칼코게나이드로서 텔루르(tellurium)가 선택된다. 이들 원소로 우수한 결과가 얻어진다. Te가 몰리브덴 막내로 주입된 경우, 결과적인 물질의 일함수는 4.1eV에 매우 근접하며, 따라서 NMOST에서 이용하기에 매우 적합하다. 2 이하의 산소 아래 첨자를 가진 몰리브덴 산화물은, 5.2에 매우 근접한 일함수의 물질을 초래하며, 따라서 PMOST에서 이용하기에 매우 적합하다. 따라서, 바람직한 금속 원소는 몰리브덴이다.In a preferred embodiment, molybdenum is selected as the metal and tellurium is selected as the chalcogenide. Excellent results are obtained with these elements. When Te is implanted into the molybdenum film, the work function of the resulting material is very close to 4.1 eV, and therefore suitable for use in NMOST. Molybdenum oxides with oxygen subscripts of 2 or less result in materials of work function very close to 5.2 and are therefore very suitable for use in PMOST. Thus, the preferred metal element is molybdenum.

바람직하게, 제 1 및 제 2 게이트 영역은 제 1 및 제 2 도전 물질의 최상부 위에, 전기적으로 도전성이고 실리콘에 대한 장벽으로서 작용하는 다른 물질의 영역을 포함한다. 바람직하게, 다른 물질은 티탄 질화물과 같은 금속 질화물을 포함한다. 탄탈 질화물과 같은 다른 금속 질화물을 마찬가지로 이용할 수 있다. 이것은 디바이스의 효율적인 제조를 촉진시킨다.Preferably, the first and second gate regions comprise a region of another material over the top of the first and second conductive materials that is electrically conductive and acts as a barrier to silicon. Preferably, other materials include metal nitrides such as titanium nitride. Other metal nitrides, such as tantalum nitride, can likewise be used. This promotes efficient manufacture of the device.

기판 및 반도체 바디를 구비한 반도체 디바이스를 제조하는 방법으로서, 반 도체 바디는, 제 1 소스 및 드레인 영역과 제 1 도전 타입의 제 1 채널을 갖고, 제 1 유전체 영역에 의해 제 1 채널로부터 분리되며, 제 1 게이트 영역이 제 1 도전 물질을 포함하는 제 1 전계 효과 트랜지스터 및 제 2 소스 및 드레인 영역과 제 1 도전 타입과는 반대의 제 2 도전 타입의 제 2 채널을 갖고, 제 2 유전체 영역에 의해 제 2 채널로부터 분리되며, 제 2 게이트 영역이 제 1 도전 물질과는 상이한 제 2 도전 물질을 포함하는 제 2 전계 효과 트랜지스터를 포함하고, 제 1 및 제 2 도전 물질을 위해 금속 및 다른 원소 둘다를 포함하는 화합물을 포함하는 물질이 선택되는 방법은, 본 발명에 따라서, 제 1 및 제 2 도전 물질 둘다를 위해, 금속으로서 몰리브덴 및 텅스텐을 포함하는 그룹으로부터 선택된 금속을 포함하는 화합물을 포함하는 물질이 선택되고, 제 2 도전 물질을 위해, 다른 원소로서 산소가 선택되며, 제 1 도전 물질을 위해, 다른 원소로서 칼코게나이드가 선택되는 것을 특징으로 한다. 이러한 방식으로 본 발명에 따른 반도체 디바이스가 얻어진다.A method of manufacturing a semiconductor device having a substrate and a semiconductor body, the semiconductor body having a first source and drain region and a first channel of a first conductivity type, separated from the first channel by the first dielectric region A first field effect transistor comprising a first conductive material and a second source and drain region and a second channel of a second conductivity type opposite to the first conductivity type, the first gate region being in the second dielectric region Separated from the second channel by a second field effect transistor, the second gate region comprising a second conductive material different from the first conductive material, both metal and other elements for the first and second conductive materials A method in which a material comprising a compound comprising is selected is a group comprising molybdenum and tungsten as metals for both the first and second conductive materials, according to the present invention. A material comprising a compound comprising a metal selected from is selected, for the second conductive material, oxygen is selected as another element, and for the first conductive material, chalcogenide is selected as the other element. . In this way a semiconductor device according to the invention is obtained.

본 발명에 따른 방법의 바람직한 실시예에서, 금속으로서 몰리브덴이 선택되고, 칼코게나이드로서 텔루르가 선택된다.In a preferred embodiment of the process according to the invention, molybdenum is selected as the metal and tellurium is selected as the chalcogenide.

제 1 변형은, 제 1 및 제 2 유전체 영역상에 제 1 유전체 영역의 위치에서 칼코게나이드의 이온으로 주입되는 금속의 층이 형성되며, 금속의 층은 제 2 유전체 영역의 위치에서 마스크에 의해 주입에 대해서 보호되는 것을 특징으로 한다.The first variant results in the formation of a layer of metal implanted with ions of chalcogenide at the location of the first dielectric region on the first and second dielectric regions, the layer of metal being formed by a mask at the location of the second dielectric region. Characterized by protection against injection.

다른 변형은, 제 1 및 제 2 유전체 영역상에 제 2 유전체 영역의 위치에서 산소와 반응하도록 만들어지는 금속의 층이 형성되며, 금속의 층은 제 1 유전체 영역의 위치에서 다른 마스크에 의해 산소 대해서 보호되는 것을 특징으로 한다.Another variation is that a layer of metal is formed on the first and second dielectric regions that is made to react with oxygen at the location of the second dielectric region, and the layer of metal is formed with respect to oxygen by a different mask at the location of the first dielectric region. It is characterized by being protected.

두 가지의 변형은 2개의 도전 물질이 용이하게 형성되도록 한다. 바람직하게, 산화 이전에 주입이 행해진다. 이러한 방식으로, 산화 장치를 이용하여, 최소한의 지연으로, 두 물질을 어닐링할 수 있다. 장치에서의 대기(atmosphere)만이 비활성으로 만들어져야 하며, 다른 원하는 온도 사이클이 프로그래밍되어야 한다. 그러한 특징들은 쉽게 통합될 수 있다. 국부적인 산화는 실리콘 질화물과 같은 마스크를 이용하여 쉽게 수행될 수 있다.Two variations allow for easy formation of two conductive materials. Preferably, the implantation is done before oxidation. In this way, an oxidation device can be used to anneal both materials with minimal delay. Only the atmosphere in the device should be made inactive and other desired temperature cycles must be programmed. Such features can be easily integrated. Local oxidation can be readily performed using a mask such as silicon nitride.

본 발명의 이들 및 다른 양상은, 도면과 함께 이하에 기술된 실시예들로부터 명백할 것이며, 그러한 실시예들을 참조하여 설명될 것이다.These and other aspects of the invention will be apparent from the embodiments described below in conjunction with the drawings, and will be described with reference to such embodiments.

도 1 내지 4는 본 발명에 따른 반도체 디바이스의 예의 단면도로서, 본 발명에 따른 방법의 실시예에 의한 디바이스 제조시의 다양한 단계들을 도시한다.1-4 are cross-sectional views of examples of semiconductor devices according to the present invention, illustrating various steps in device fabrication by embodiments of the method according to the present invention.

도면들은 개략적인 것이고, 실제 축적으로 도시되지 않으며, 두께 방향에서의 치수들은 명료성을 위해 특히 과장된 것이다. 다양한 도면에 있어서, 대응하는 부분들에는 동일한 참조 번호 및 동일한 음영이 일반적으로 주어진다.The drawings are schematic, not drawn to scale, and the dimensions in the thickness direction are particularly exaggerated for clarity. In the various figures, corresponding parts are generally given the same reference numerals and the same shades.

도 1 내지 4는 본 발명에 따른 반도체 디바이스의 예의 단면도로서, 본 발명에 따른 방법의 실시예에 의한 디바이스 제조시의 다양한 단계들을 도시한다.1-4 are cross-sectional views of examples of semiconductor devices according to the present invention, illustrating various steps in device fabrication by embodiments of the method according to the present invention.

(거의) 완성된 디바이스(10)(도 4 참조)는 p 타입 실리콘의 반도체 바디(12)를 포함하고, 반도체 바디(12)는 기판(11)에 의해 형성되며, 제 1 트랜지스터(1)는 NMOST로서 형성된다. N 웰 영역(33)에서, 제 2 트랜지스터(2)는 PMOST로서 형성된다. 트랜지스터(1, 2)는 각각 n 및 p 타입 도전성의 소스 및 드레인 영역(1A, 1B, 2A, 2B)과, 실리콘 이산화물을 포함하는 유전체 영역(1C, 2C)과, 게이트 영역(1D, 2D)을 포함한다. 반도체 바디(12)의 표면에서, 실리콘 이산화물로 (또는 다른 게이트 유전체, 예를 들면, 금속 산화물로) 충진된 트렌치 형태의 절연 영역(25)이 형성된다.The (almost) finished device 10 (see FIG. 4) comprises a semiconductor body 12 of p type silicon, the semiconductor body 12 is formed by a substrate 11, and the first transistor 1 is It is formed as an NMOST. In the N well region 33, the second transistor 2 is formed as PMOST. Transistors 1 and 2 are source and drain regions 1A, 1B, 2A, 2B of n and p type conductivity, dielectric regions 1C and 2C containing silicon dioxide, and gate regions 1D and 2D, respectively. It includes. At the surface of the semiconductor body 12, an insulating region 25 in the form of a trench filled with silicon dioxide (or other gate dielectric, for example a metal oxide) is formed.

NMOST(1)의 게이트 영역(1D)은, 이러한 예에서, Mo 및 Te를 포함하는 화합물을 포함하며, 그것의 일함수는 약 4.2eV의 최적의 값에 근사한 약 4.1eV이다. PMOST(2)의 게이트 영역(2D)은, 이러한 예에서, Mo 및 O를 포함하고 MoOx(여기서, x ≤ 2), 예를 들면, MoO2의 조성을 갖는 화합물을 포함하며, 그것의 일함수는 약 5.2eV 의 최적의 값으로 쉽게 조정될 수 있다. 또한, 두 게이트 영역은 그러한 일함수 물질의 최상부 위에 TiN 및 폴리실리콘의 영역을 포함한다.The gate region 1D of NMOST 1 comprises, in this example, a compound comprising Mo and Te, its work function being about 4.1 eV approximating an optimal value of about 4.2 eV. Gate region 2D of PMOST 2 comprises, in this example, a compound comprising Mo and O and having a composition of MoO x (where x ≦ 2), for example MoO 2 , and its work function Can be easily adjusted to an optimal value of about 5.2 eV. The two gate regions also include regions of TiN and polysilicon on top of such work function materials.

디바이스(10)는 다음과 같이 제조된다. 시작 포인트(도 1 참조)는 p 타입 기판(11)이며, 여기서 n 웰(33) 및 STI(Shallow Trench Isolation) 영역(25)이 형성된다. 다음, 유전층(21)이 형성되고, 그 위에, 바람직하게 투과성(porous)의 Mo를 포함하는 금속층(22)이 기상 증착에 의해 증착되며, 5 내지 20 nm 범위의 두께를 갖는다.The device 10 is manufactured as follows. The starting point (see FIG. 1) is a p-type substrate 11, where n well 33 and shallow trench isolation (STI) regions 25 are formed. Next, a dielectric layer 21 is formed, on which a metal layer 22 comprising preferably Mo is deposited by vapor deposition and has a thickness in the range of 5 to 20 nm.

후속하여(도 2 참조), 마스크(15)가 PMOST(2)의 위치 및 NMOST(1)의 위치 둘다에서 형성된다. PMOST의 위치에서, 추가적인 마스크(15A)가 제공된다. 마스크(15)는 TiN을 포함하고, TiN 층의 증착에 의해 형성되며, 마스크(15A)는, 예를 들면, 포토 레지스트층을 포함한다. 마스크(15)는 5 내지 20 nm의 두께를 가지며, 마스크(15A)는 0.5 내지 2 ㎛의 두께를 갖는다. 그 다음, 텔루르의 이온(30)이, NMOST(1)의 위치에서, 금속층(22)내로 주입된다. 텔루르 이온은 1-4 x 1015 cm-2 범위의 플럭스(flux) 및 10 내지 20 keV 범위의 주입 에너지로 주입된다. 주어진 조건의 경우, NMOST(1)의 위치에서만, Te 이온(30) 또는 그것의 적어도 대부분이 Mo 층(22)에 도달한다. TiN 마스크(15)의 두께는 전술한 범위로 조절되어, NMOST(1)의 위치에서 게이트 유전체(1C)내로 Te 이온이 주입되지 않도록 할 수 있으며, 이러한 게이트 유전체(1C)가 위치되는 아래에서 기판은, 예를 들면, Si로 구성된다. 또한, 마스크(15)가 불필요해지고, Te 주입 이후에 증착될 수 있도록, 조건이 최적화될 수 있다. Mo 층(22)의 형성 이후 초기 단계에서 마스크(15)가 존재하는 것의 이점은, 그것이 적당한 조건에서, 예를 들면, 저장 동안에 산소에 대한 제어되지 않은 노출로부터 Mo 층(22)을 보호한다는 것이다.Subsequently (see FIG. 2), a mask 15 is formed at both the position of the PMOST 2 and the position of the NMOST 1. At the location of the PMOST, an additional mask 15A is provided. The mask 15 includes TiN and is formed by the deposition of the TiN layer, and the mask 15A includes, for example, a photoresist layer. The mask 15 has a thickness of 5 to 20 nm, and the mask 15A has a thickness of 0.5 to 2 mu m. The ions 30 of tellurium are then implanted into the metal layer 22 at the position of the NMOST 1. Tellurium ions are implanted with flux in the range of 1-4 x 10 15 cm -2 and implantation energy in the range of 10-20 keV. For a given condition, only at the location of the NMOST 1 Te ions 30 or at least most of them reach the Mo layer 22. The thickness of the TiN mask 15 can be adjusted to the above-described range, so that Te ions are not implanted into the gate dielectric 1C at the position of the NMOST 1, and the substrate under which the gate dielectric 1C is positioned Silver consists of Si, for example. In addition, the conditions can be optimized so that the mask 15 becomes unnecessary and can be deposited after Te implantation. The advantage of the presence of the mask 15 in the early stages after the formation of the Mo layer 22 is that it protects the Mo layer 22 from uncontrolled exposure to oxygen under suitable conditions, for example during storage. .

그 다음, PMOST(2)에 대해 유사한 절차가 수행된다(도 3 참조). 이제, TiN 층(15)으로 여전히 덮여져 있는 디바이스(10)가 마스크(16)에 의해 보호된다. 그러한 마스킹 층(16)의 균일한 증착후에, PMOST(2)의 위치에서 그것의 일부분이 포토리소그래피 및 에칭에 의해 제거된다. 이러한 예에서, 마스크(16)는 실리콘 질화물을 포함한다. 마스크(16)가 위에 있는 상태에서, PMOST(2)의 위치에서의 TiN 층(15)의 부분이 또한 제거된다. 이제, PMOST(2)의 위치에서의 Mo 층(22)이, T > 250℃ 로의 가열하에서, O를 포함하는 가스 화합물(40), 여기서는 O2에 노출된다. 그러한 조건은 Mo 층(22)이 MoO2(또는 전술한 범위의 조성을 갖는 화합물)로 국부적으로 변환되도록 하며, 그것은 PMOST(2)의 게이트 영역(2D)을 형성할 것이다. 마스크(16)는 산소에 대해 불침투성이므로, NMOST(1)의 위치에서 Te 원자를 포함하는 금속층(22)은 영향을 받지 않은채로 유지된다.Then, a similar procedure is performed for PMOST 2 (see FIG. 3). The device 10, which is still covered with the TiN layer 15, is now protected by the mask 16. After uniform deposition of such masking layer 16, a portion of it at the location of PMOST 2 is removed by photolithography and etching. In this example, mask 16 includes silicon nitride. With the mask 16 on top, the portion of the TiN layer 15 at the location of the PMOST 2 is also removed. The Mo layer 22 at the position of PMOST 2 is now exposed to a gaseous compound 40 comprising O, here O 2 , under heating to T> 250 ° C. Such conditions allow the Mo layer 22 to be locally converted to MoO 2 (or a compound having a composition in the above-described range), which will form the gate region 2D of PMOST 2. Since the mask 16 is impermeable to oxygen, the metal layer 22 containing Te atoms at the position of the NMOST 1 remains unaffected.

이러한 단계에서, 디바이스(10)는 질소 분위기내에서 700 내지 1050 ℃ 범위의 온도로, 열 어닐링 단계, 예를 들면, 스파이크 어닐링(spike anneal)을 겪게 되된다. 이러한 어닐링은 MoO2가 형성된 장치에서 수행될 수 있다. 주입이 처음에 수행되었다는 사실로 인해, 이러한 단계에서의 디바이스는 이미 적절한 어닐링 장치내에 있게 된다. 따라서, 이러한 예에서의 방법은 어느 정도 효율적이다. 다음, 에칭에 의해 마스크(16)가 제거된다. 마스크(15)의 나머지는 원하는 경우에 제거될 수 있다. 그러한, 그러한 제거가 반드시 필요한 것은 아니다.In this step, the device 10 is subjected to a thermal annealing step, for example spike anneal, at a temperature ranging from 700 to 1050 ° C. in a nitrogen atmosphere. Such annealing can be performed in a device in which MoO 2 is formed. Due to the fact that the injection was initially performed, the device at this stage is already in a suitable annealing apparatus. Thus, the method in this example is somewhat efficient. Next, the mask 16 is removed by etching. The remainder of the mask 15 can be removed if desired. Such, such removal is not necessary.

이러한 예에서, 후속하여, 금속 질화물, 예를 들면, 티탄 질화물과 같은 전기 도전 물질의 캡핑층(도면에 도시되지 않음)이 디바이스(10)상에 균일하게 증착된다. 이러한 물질은 일함수 물질과 그후 증착된 실리콘의 반응을 차단할 것이며, 그것은 전기 도전 물질이기 때문에, 게이트 스택에서의 그 존재가 허용가능하다. 더욱이, 그것은 적절한 조건에서의 다른 노출에 대하여 디바이스를 보호한다.In this example, a capping layer (not shown in the figure) of an electrically conductive material, such as metal nitride, for example titanium nitride, is subsequently deposited uniformly on the device 10. Such a material will block the reaction of the work function material and subsequently deposited silicon, since it is an electrically conductive material, its presence in the gate stack is acceptable. Moreover, it protects the device against other exposures under appropriate conditions.

그 후, 통상적인 방식으로 제조가 계속되며, 비정질 또는 폴리 Si 증착, 포토리소그래피 및 에칭에 의해 게이트 스택이 형성된다. 소스 및 드레인 영역(1A, 1B, 2A, 2B)의 얕은 부분의 형성 이후에, 스페이서(44)의 형성과 깊은 소스 및 드레인 주입이 뒤따른다. 사전 금속(pre-metal) 유전체의 증착, 그것의 패터닝, 접촉 금속 증착 및 그것의 패터닝과 같은 다른 단계들은 도면에 도시되지 않는다.Thereafter, manufacturing continues in a conventional manner, and a gate stack is formed by amorphous or poly Si deposition, photolithography and etching. After the formation of the shallow portions of the source and drain regions 1A, 1B, 2A, 2B, the formation of the spacer 44 and the deep source and drain implantation are followed. Other steps such as the deposition of a pre-metal dielectric, its patterning, contact metal deposition and its patterning are not shown in the figures.

본 발명은 본 명세서에서 기술된 예들에 한정되지 않으며, 본 발명의 영역내에서 여러 가지의 수정 및 변형이 당업자에게 가능함을 명백히 알 것이다. 예를 들면, 일함수를 미세 조정하기 위해, 다른 원소들의 트레이스가 도전 물질내에 도입될 수 있다. 또한, Se 및 Te와 같은 원소들의 혼합물을 그러한 목적으로 이용할 수 있다.The invention is not limited to the examples described herein, and it will be apparent to those skilled in the art that various modifications and variations are possible within the scope of the invention. For example, to fine tune the work function, traces of other elements can be introduced into the conductive material. Also mixtures of elements such as Se and Te can be used for that purpose.

Claims (10)

기판(11) 및 반도체 바디(12)를 구비한 반도체 디바이스(10)에 있어서,In the semiconductor device 10 having a substrate 11 and a semiconductor body 12, 상기 반도체 바디(12)는, 제 1 소스 및 드레인 영역(1A, 1B)과 제 1 도전 타입의 제 1 채널을 갖고, 제 1 유전체 영역(1C)에 의해 상기 제 1 채널로부터 분리되며, 제 1 게이트 영역(1D)이 제 1 도전 물질을 포함하는 제 1 전계 효과 트랜지스터(1) 및 제 2 소스 및 드레인 영역(2A, 2B)과 상기 제 1 도전 타입과는 반대의 제 2 도전 타입의 제 2 채널을 갖고, 제 2 유전체 영역(2C)에 의해 상기 제 2 채널로부터 분리되며, 제 2 게이트 영역(2D)이 상기 제 1 도전 물질과는 상이한 제 2 도전 물질을 포함하는 제 2 전계 효과 트랜지스터(2)를 포함하고,The semiconductor body 12 has first source and drain regions 1A and 1B and a first channel of a first conductivity type, and is separated from the first channel by a first dielectric region 1C, and the first The first field effect transistor 1 and the second source and drain regions 2A and 2B in which the gate region 1D includes the first conductive material and the second conductive type opposite to the first conductivity type A second field effect transistor having a channel, separated from the second channel by a second dielectric region 2C, and wherein the second gate region 2D comprises a second conductive material different from the first conductive material; 2), 상기 제 1 및 제 2 도전 물질은 금속 및 다른 원소 둘다를 포함하는 화합물을 포함하되,The first and second conductive materials include compounds comprising both metals and other elements, 상기 제 1 및 제 2 도전 물질은 둘다, 상기 금속으로서 몰리브덴 및 텅스텐을 포함하는 그룹으로부터 선택된 금속을 포함하는 화합물을 포함하고, 상기 제 2 도전 물질은 상기 다른 원소로서 산소를 포함하며, 상기 제 1 도전 물질은 상기 다른 원소로서 칼코게나이드(chalcogenide)를 포함하는 것을 특징으로 하는The first and second conductive materials both comprise a compound comprising a metal selected from the group comprising molybdenum and tungsten as the metal, the second conductive material comprising oxygen as the other element, the first The conductive material includes chalcogenide as the other element. 반도체 디바이스.Semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 금속으로서 몰리브덴이 선택되고, 상기 칼코게나이드로서 텔루르(tellurium)가 선택되는 것을 특징으로 하는 반도체 디바이스.Molybdenum is selected as the metal, and tellurium is selected as the chalcogenide. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 도전 타입은 n 타입을 포함하는 것을 특징으로 하는 반도체 디바이스.And the first conductivity type comprises n type. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제 1 및 제 2 게이트 영역은 상기 제 1 및 제 2 물질의 최상부 위에, 전기적으로 도전성이며 실리콘에 대한 장벽을 형성하는 다른 물질의 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.Wherein the first and second gate regions comprise regions of another material over the top of the first and second materials that are electrically conductive and form a barrier to silicon. 제 4 항에 있어서,The method of claim 4, wherein 상기 다른 물질은 금속 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스.And the other material comprises a metal nitride. 기판(11) 및 반도체 바디(12)를 구비한 반도체 디바이스(10)를 제조하는 방법에 있어서,In the method for manufacturing a semiconductor device 10 having a substrate 11 and a semiconductor body 12, 상기 반도체 바디(12)는, 제 1 소스 및 드레인 영역(1A, 1B)과 제 1 도전 타입의 제 1 채널을 갖고, 제 1 유전체 영역(1C)에 의해 상기 제 1 채널로부터 분리되며, 제 1 게이트 영역(1D)이 제 1 도전 물질을 포함하는 제 1 전계 효과 트랜지스터(1) 및 제 2 소스 및 드레인 영역(2A, 2B)과 상기 제 1 도전 타입과는 반대의 제 2 도전 타입의 제 2 채널을 갖고, 제 2 유전체 영역(2C)에 의해 상기 제 2 채널로부터 분리되며, 제 2 게이트 영역(2D)이 상기 제 1 도전 물질과는 상이한 제 2 도전 물질을 포함하는 제 2 전계 효과 트랜지스터(2)를 포함하고,The semiconductor body 12 has first source and drain regions 1A and 1B and a first channel of a first conductivity type, and is separated from the first channel by a first dielectric region 1C, and the first The first field effect transistor 1 and the second source and drain regions 2A and 2B in which the gate region 1D includes the first conductive material and the second conductive type opposite to the first conductivity type A second field effect transistor having a channel, separated from the second channel by a second dielectric region 2C, and wherein the second gate region 2D comprises a second conductive material different from the first conductive material; 2), 상기 제 1 및 제 2 도전 물질을 위해 금속 및 다른 원소 둘다를 포함하는 화합물을 포함하는 물질이 선택되며,A material is selected for the first and second conductive materials including a compound comprising both metal and other elements, 상기 제 1 및 제 2 도전 물질 둘다를 위해, 상기 금속으로서 몰리브덴 및 텅스텐을 포함하는 그룹으로부터 선택된 금속을 포함하는 화합물을 포함하는 물질이 선택되고, 상기 제 2 도전 물질은 상기 다른 원소로서 산소를 포함하며, 상기 제 1 도전 물질은 상기 다른 원소로서 칼코게나이드를 포함하는 것을 특징으로 하는For both the first and second conductive materials, a material is selected comprising a compound comprising a metal selected from the group comprising molybdenum and tungsten as the metal, and the second conductive material comprises oxygen as the other element. Wherein the first conductive material includes chalcogenide as the other element. 반도체 디바이스 제조 방법.Semiconductor device manufacturing method. 제 6 항에 있어서,The method of claim 6, 상기 금속을 위해 몰리브덴이 선택되고, 상기 칼코게나이드를 위해 텔루르가 선택되는 것을 특징으로 하는 반도체 디바이스 제조 방법.Molybdenum is selected for the metal and tellurium is selected for the chalcogenide. 제 6 항 또는 제 7 항에 있어서,The method according to claim 6 or 7, 상기 제 1 및 제 2 유전체 영역(1C, 2C, 21)상에 제 1 유전체 영역(1C)의 위치에서 칼코게나이드의 이온(30)으로 주입되는 금속의 층(22)이 형성되며, 상기 금속의 층(22)은 제 2 유전체 영역(2C)의 위치에서 마스크(15, 15A)에 의해 상기 주입에 대해서 보호되는 것을 특징으로 하는 반도체 디바이스 제조 방법.A layer 22 of metal is formed on the first and second dielectric regions 1C, 2C, 21 to be implanted with ions 30 of chalcogenide at the position of the first dielectric region 1C. Layer (22) is protected against the implant by a mask (15, 15A) at the location of the second dielectric region (2C). 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 6 to 8, 상기 제 1 및 제 2 유전체 영역(1C, 2C, 21)상에 제 2 유전체 영역(2C)의 위치에서 산소(40)와 반응하도록 만들어지는 금속의 층(22)이 형성되며, 상기 금속의 층(22)은 제 1 유전체 영역(1C)의 위치에서 다른 마스크(16)에 의해 산소(40)에 대해서 보호되는 것을 특징으로 하는 반도체 디바이스 제조 방법.On the first and second dielectric regions 1C, 2C, 21 a layer 22 of metal is formed, which is made to react with oxygen 40 at the position of the second dielectric region 2C, and the layer of metal (22) is protected against oxygen (40) by another mask (16) at the position of the first dielectric region (1C). 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,The method according to any one of claims 6 to 9, 상기 산소 화합물 및/또는 상기 칼코게나이드 화합물의 형성 이후에, 상기 디바이스(10)에 대해 열 어닐링 단계가 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.After the formation of the oxygen compound and / or the chalcogenide compound, a thermal annealing step is performed on the device (10).
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