KR101157964B1 - A shift resgister and a method for driving the same - Google Patents

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Abstract

본 발명은 클램핑 전압을 감소시켜 회로의 수명을 연장할 수 있는 쉬프트 레지스터 및 이의 구동방법에 관한 것으로, 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지; 및, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를, 각 그룹에 순차적으로 공급하는 펄스발생기를 포함하는 것이다.The present invention relates to a shift register and a driving method thereof which can reduce a clamping voltage and extend a life of a circuit. And a pulse generator for dividing the stages into at least two groups and sequentially supplying a plurality of start pulses to each group to enable the stages to output the scan pulses.

액정표시장치, 쉬프트 레지스터, 펄스발생기, 클램핑(Clamping) 전압, 스타트 펄스, 수명 LCD, shift register, pulse generator, clamping voltage, start pulse, lifetime

Description

쉬프트 레지스터 및 이의 구동방법{A shift resgister and a method for driving the same}A shift resgister and a method for driving the same}

도 1은 종래의 쉬프트 레지스터를 나타낸 도면1 is a view showing a conventional shift register

도 2는 클램핑 전압과 전압원과의 관계를 나타낸 도면2 shows the relationship between clamping voltage and voltage source;

도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면 3 illustrates a shift register according to a first embodiment of the present invention.

도 4는 도 3의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도4 is a timing diagram of each signal supplied to the stage of FIG. 3 and a scan pulse output from the stage.

도 5는 도 3의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 5 illustrates a second stage included in the first group of FIG. 3.

도 6은 도 3의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면FIG. 6 is a diagram illustrating first to third stages included in the first group of FIG. 3.

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면 7 illustrates a shift register according to a second embodiment of the present invention.

도 8은 도 7의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도FIG. 8 is a timing diagram of each signal supplied to the stage of FIG. 7 and a scan pulse output from the stage.

도 9는 도 7의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 9 illustrates a second stage included in the first group of FIG. 7. FIG.

도 10은 도 7의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면FIG. 10 is a view illustrating first to third stages included in a first group of FIG. 7;

도 11은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면 11 illustrates a shift register according to a third embodiment of the present invention.

도 12는 도 11의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도12 is a timing diagram of each signal supplied to the stage of FIG. 11 and a scan pulse output from the stage.

도 13은 도 11의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 13 illustrates a second stage included in the first group of FIG. 11.

도 14는 도 11의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면FIG. 14 is a view illustrating first to third stages included in a first group of FIG. 11;

도 15는 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면15 illustrates a shift register according to a fourth embodiment of the present invention.

도 16은 도 15의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도FIG. 16 is a timing diagram of each signal supplied to the stage of FIG. 15 and a scan pulse output from the stage.

도 17은 도 15의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 17 illustrates a second stage included in the first group of FIG. 15.

도 18은 도 15의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면FIG. 18 is a view illustrating first to third stages included in the first group of FIG. 15.

도 19는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면19 illustrates a shift register according to a fifth embodiment of the present invention.

도 20은 도 19의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도20 is a timing diagram of each signal supplied to the stage of FIG. 19 and the scan pulse output from the stage.

도 21은 도 19의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 21 illustrates a second stage included in the first group of FIG. 19.

도 22a 내지 22b는 도 19의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면22A to 22B illustrate first to third stages included in the first group of FIG. 19.

도 23은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면23 illustrates a shift register according to a sixth embodiment of the present invention.

도 24는 도 23의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도24 is a timing diagram of each signal supplied to the stage of FIG. 23 and the scan pulse output from the stage.

도 25는 도 23의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면FIG. 25 illustrates a second stage included in the first group of FIG. 23.

도 26a 및 도 26b는 도 23의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면26A and 26B illustrate first to third stages included in the first group of FIG. 23.

＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 더미 스테이지BST1 to BSTn: first to nth stage BSTn + 1: dummy stage

CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 VDD : 제 1 전압원CLK1 to CLK4: first to fourth clock pulses VDD: first voltage source

VSS : 제 2 전압원 SP1 내지 SPm : 제 1 내지 제 m 스타트 펄스 BGR1 내지 BGRm : 제 1 내지 제 m 그룹 Vout1 내지 Voutn+1 : 제 1 내지 제 n+1 스캔펄스VSS: second voltage source SP1 to SPm: first to mth start pulses BGR1 to BGRm: first to mth group Vout1 to Voutn + 1: first to nth + 1 scan pulses

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 클램핑 전압을 감소시켜 회로의 수명을 연장할 수 있는 쉬프트 레지스터 및 이의 구동방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register of a liquid crystal display, and more particularly, to a shift register and a method of driving the same, which can extend the life of a circuit by reducing a clamping voltage.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged in an intersecting manner, and a pixel region is located in an area defined by vertically intersecting the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line so that a data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, And a power supply unit for supplying various driving voltages used in the plasma display apparatus.

상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사 이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The timing controller controls the driving timings of the gate driver and the data driver and supplies a pixel data signal to the data driver. The power supply unit boosts or depressurizes the input power source to generate driving voltages such as a common voltage VCOM, a gate high voltage signal VGH, and a gate low voltage signal VGL required by the liquid crystal display device. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register for sequentially outputting the scan pulses as described above. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.1 is a view showing a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. As shown in FIG. 1, the conventional shift register includes n stages AST1 to ASTn and one dummy stage ASTn + 1 connected dependently to each other. Here, each of the stages AST1 to ASTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 sequentially from the first stage AST1 to the dummy stage ASTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages AST1 to ASTn except for the dummy stage ASTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.The entire stages AST1 to ASTn + 1 of the shift register configured as described above are configured with the first voltage source VDD and the second voltage source VSS, and the first to fourth clock pulses CLK1 to CLK4 having sequential phase differences with each other. Two clock pulses are received. Here, the first voltage source VDD means a positive voltage source, and the second voltage source VSS means a ground voltage.

한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄 스 외에도 스타트 펄스(SP)를 공급받는다.Meanwhile, the first stage AST1 positioned at the uppermost side of the stages AST1 to ASTn + 1 may include a start pulse in addition to the first voltage source VDD, the second voltage source VSS, and the two clock pulses. (SP) is supplied.

이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the conventional shift register configured as described above will be described in detail as follows.

먼저, 펄스발생기(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.First, when a start pulse SP from a pulse generator (not shown) is applied to the first stage AST1, the first stage AST1 is enabled in response to the start pulse SP.

이어서, 상기 인에이블된 제 1 스테이지(AST1)는 펄스발생기로부터의 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. Subsequently, the enabled first stage AST1 receives the first and second clock pulses CLK1 to CLK2 from the pulse generator and outputs the first scan pulse Vout1, and the first gate line and the first gate line and the first gate line AST1 are processed. It is supplied together to the 2 stage AST2. Then, the second stage AST2 is enabled in response to the first scan pulse Vout1.

이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 펄스발생기로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다. Subsequently, the enabled second stage AST2 receives the second and third clock pulses CLK2 and CLK3 from the pulse generator and outputs a second scan pulse Vout2, and the second gate line, The third stage AST3 and the first stage AST1 are supplied together. Then, the third stage AST3 is enabled in response to the second scan pulse Vout2, and the first stage AST1 is disabled in response to the second scan pulse Vout2. A second voltage source VSS is supplied to the first gate line.

이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 펄스발생기로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다. Subsequently, the enabled third stage AST3 receives the third and fourth clock pulses CLK3 and CLK4 from the pulse generator, and outputs a third scan pulse Vout3, and the third gate line, The fourth stage AST4 and the second stage AST2 are supplied together. Then, the fourth stage AST4 is enabled in response to the third scan pulse Vout3, and the second stage AST2 is disabled in response to the third scan pulse Vout3. A second voltage source VSS is supplied to the second gate line.

이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.In this manner, the fourth to nth scan pulses Voutn are sequentially output to the remaining fourth to nth stages AST4 to ASTn and sequentially applied to the fourth to nth gate lines. As a result, the first to nth gate lines are sequentially scanned by the sequentially output first to nth scan pulses Vout1 to Voutn.

한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 펄스발생기로부터의 두 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다Meanwhile, the dummy stage ASTn + 1 is enabled in response to the nth scan pulse Voutn from the nth stage ASTn, and then receives two clock pulses from the pulse generator. One scan pulse Voutn + 1 is supplied to the nth stage ASTn so that the nth stage ASTn is disabled to provide the second voltage source VSS to the nth gate line. In other words, the dummy stage ASTn + 1 merely provides the n + 1 scan pulse Voutn + 1 so that the nth stage ASTn can output the second voltage source VSS. The n + 1th scan pulse Voutn + 1 is not supplied to the gate line. Therefore, the total number of stages including the dummy stage ASTn + 1 is always one more than the number of gate lines.

일반적으로, 상기 제 1 내지 제 n 스테이지(AST1 내지 ASTn), 그리고 더미 스테이지(ASTn+1)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.In general, the first to nth stages AST1 to ASTn and the dummy stage ASTn + 1 may include a node controller for controlling charge and discharge states of the first and second nodes, and the first and second nodes. According to the state of the node outputs a scan pulse or the second voltage source (VSS) and has an output for supplying it to the gate line of the liquid crystal panel.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다Here, the first node and the second node are alternately charged and discharged to each other, specifically, when the first node is in a charged state, the second node is maintained in a discharged state, and the second node is charged. In the closed state, the first node maintains a discharged state.

한편, 상기 스테이지의 수가 증가할수록 클램핑 전압이 증가한다. 상기 클램핑 전압은, 상기 각 스테이지(AST1 내지 ASTn+1)가 한 프레임동안 2번 이상의 스캔펄스를 출력하지 않도록 제 2 노드에 유지되어야 하는 최소전압을 의미한다. 일반적으로, 이 클램핑 전압은 스테이지의 수가 늘어날수록 그의 초기값이 증가하게 된다. 이 클램핑 전압이 증가하여, 상기 제 2 노드를 충전시키고자 하는 전압원과 동일해지면 상기 쉬프트 레지스터는 오동작을 일으키게 된다. 즉, 상기 쉬프트 레지스터의 구동시간에 비례하여 상기 클램핑 전압도 증가하게 되는데, 상기 클램핑 전압이 증가하여 상기 전압원(VDD)과 동일해지는 순간 상기 쉬프트 레지스터의 수명이 다하게 된다. Meanwhile, as the number of stages increases, the clamping voltage increases. The clamping voltage means a minimum voltage that must be maintained at the second node so that each stage AST1 to ASTn + 1 does not output two or more scan pulses during one frame. In general, this clamping voltage increases in its initial value as the number of stages increases. When the clamping voltage increases and becomes equal to the voltage source to charge the second node, the shift register malfunctions. That is, the clamping voltage also increases in proportion to the driving time of the shift register. At the moment when the clamping voltage increases and becomes equal to the voltage source VDD, the life of the shift register expires.

종래의 쉬프트 레지스터는 상기 스테이지의 수가 많기 때문에 클램핑 전압의 초기값이 처음부터 높게 설정된다. 이로 인해 종래의 쉬프트 레지스터는 그의 수명이 짧아지는 문제점이 있었다. 즉, 클램핑 전압과 전압원과의 관계를 나타낸 도 2를 보면 알 수 있듯이, 상기 스테이지의 수가 증가하게 되면 클램핑 전압과 전압원(VDD)간의 차이가 줄어들게 되며, 이로 인해 상기 클램핑 전압이 상기 전압원(VDD) 에 도달하는 시간(수명)이 짧아지게 된다. 결국, 종래의 쉬프트 레지스터는 많은 수의 스테이지를 갖기 때문에, 수명이 짧아질 수밖에 없다.In the conventional shift register, since the number of stages is large, the initial value of the clamping voltage is set high from the beginning. For this reason, the conventional shift register has a problem that its life is shortened. That is, as shown in FIG. 2 showing the relationship between the clamping voltage and the voltage source, as the number of stages increases, the difference between the clamping voltage and the voltage source VDD decreases, thereby causing the clamping voltage to become the voltage source VDD. The time to reach is shortened. As a result, the conventional shift register has a large number of stages, so that its life is inevitably shortened.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 스테이지들을 적어도 2개의 그룹으로 나누고, 각 그룹에 순차적으로 스타트 펄스를 공급하여 클램핑 전압의 크기를 줄일 수 있는 쉬프트 레지스터 및 이의 구동방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a shift register and a driving method thereof which can reduce the magnitude of the clamping voltage by dividing the stages into at least two groups and sequentially supplying start pulses to each group. Its purpose is to.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지; 및, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를, 각 그룹에 순차적으로 공급하는 펄스발생기를 포함하여 구성됨을 그 특징으로 한다.A shift register according to the present invention for achieving the above object, a plurality of stages for sequentially outputting the scan pulse to the gate lines of the liquid crystal panel; And a pulse generator for dividing the stages into at least two groups and supplying a plurality of start pulses sequentially to each group to enable the stages to output the scan pulses. do.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지; 및, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를 각 그룹에 순차적으로 공급함과 아울러, 상기 스타트 펄스들 중 가장 먼저 출력되는 제 1 스타트 펄스를 모든 스테이지에 공급하는 펄스발생기를 포함하여 구성됨을 그 특징으로 한다.In addition, the shift register according to the present invention for achieving the above object, a plurality of stages for sequentially outputting the scan pulse to the gate lines of the liquid crystal panel; And dividing the stages into at least two groups, sequentially supplying a plurality of start pulses to each group to enable the stages to output the scan pulses, and to output the first among the start pulses. And a pulse generator for supplying the first start pulse to all stages.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은, 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 스타트 펄스를, 각 그룹에 순차적으로 공급하는 것을 그 특징으로 한다.In addition, the shift register driving method according to the present invention for achieving the above object, in the shift register driving method having a plurality of stages to sequentially output the scan pulse to the gate lines of the liquid crystal panel, It is characterized by dividing the stages into at least two groups, and sequentially supplying start pulses to each group to enable the stages to output the scan pulses.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은, 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를 각 그룹에 순차적으로 공급함과 아울러, 상기 스타트 펄스들 중 가장 먼저 출력되는 제 1 스타트 펄스를 모든 스테이지에 공급하는 것을 그 특징으로 한다.In addition, the shift register driving method according to the present invention for achieving the above object, in the shift register driving method having a plurality of stages to sequentially output the scan pulse to the gate lines of the liquid crystal panel, Dividing the stages into at least two groups, sequentially supplying a plurality of start pulses to each group to enable each stage to output the scan pulses, and a first start output among the start pulses It is characterized by supplying pulses to all stages.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 4는 도 3의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.3 is a diagram illustrating a shift register according to a first embodiment of the present invention, and FIG. 4 is a timing diagram of each signal supplied to a stage of FIG. 3 and a scan pulse output from the stage.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(BST1 내지 BSTn)들 및 하나의 더미 스 테이지(BSTn+1)로 구성된다. 여기서, 각 스테이지들(BST1 내지 BSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(BSTn+1)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As shown in FIG. 3, the shift register according to the first embodiment of the present invention includes n stages BST1 to BSTn and one dummy stage BSTn + 1 connected to each other. Here, each of the stages BST1 to BSTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 is sequentially performed from the first stage BST1 to the dummy stage BSTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages BST1 to BSTn except for the dummy stage BSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(BST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(BST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(BST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(BSTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(BSTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(BSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(BSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(BSTn)에만 공급된다.That is, first, the first stage BST1 outputs the first scan pulse Vout1, and then the second stage BST2 outputs the second scan pulse Vout2, and then, the third stage BST3. Outputs the third scan pulse Vout3, and finally, the nth stage BSTn outputs the nth scan pulse Voutn. Meanwhile, after the nth stage BSTn outputs the nth scan pulse Voutn, the dummy stage BSTn + 1 outputs the n + 1th scan pulse Voutn + 1, wherein the dummy stage The n + 1th scan pulse Voutn + 1 output from (BSTn + 1) is not supplied to the gate line but is supplied only to the nth stage BSTn.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다.On the other hand, the entire stages BST1 to BSTn + 1 of the shift registers configured as described above are configured with the first voltage source VDD and the second voltage source VSS, and the first to fourth clock pulses circulating with sequential phase differences. Two clock pulses of CLK1 to CLK4) are applied. Here, the first voltage source VDD means a positive voltage source, and the second voltage source VSS means a negative voltage source.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(BST1 내지 BSTn+1)는, 제 1 노드의 충전 및 방전, 그리고 제 2 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 포함한다.On the other hand, each stage (BST1 to BSTn + 1), the node control unit for controlling the charging and discharging of the first node, and the charging and discharging of the second node, and the scan pulse or And an output unit for outputting the second voltage source VSS and supplying the second voltage source VSS to the gate line of the liquid crystal panel.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드 및 제 2 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first node and the second node are alternately charged and discharged to each other, specifically, when the first node is in a charged state, the second node is maintained in a discharged state, and the second node is charged. In this state, the first node maintains a discharged state. The charging and discharging states of the first node and the second node are controlled by a plurality of switching elements (not shown) provided in the node controller.

한편, 상기 스테이지들(BST1 내지 BSTn+1)은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 3에 도시된 바와 같이, 전체 스테이지들(BST1 내지 BSTn+1)을 m개의 그룹으로 나눌 수 있다. 각 그룹(BGR1 내지 BGRm)은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹(BGR1 내지 BGRm)이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹(BGR1 내지 BGRm)에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.Meanwhile, the stages BST1 to BSTn + 1 may be divided into several groups. That is, as shown in FIG. 3, the entire stages BST1 to BSTn + 1 may be divided into m groups. Each group BGR1 to BGRm includes three stages. Of course, each of the groups BGR1 to BGRm may include two or more stages. The number of stages included in each group BGR1 to BGRm may be different.

도 3에 도시된 제 1 그룹(BGR1)은 제 1 내지 제 3 스테이지(BST1 내지 BST3)를 포함하며, 제 2 그룹(BGR2)은 제 4 내지 제 6 스테이지(BST4 내지 BST6)를 포함하며, 제 3 그룹(BGR3)은 제 7 내지 제 9 스테이지(BST9 내지 BST9)를 포함하며, ....., 제 m 그룹(BGRm)은 제 n-1 내지 더미 스테이지(BSTn-1 내지 BSTn+1)를 포함한다.The first group BGR1 illustrated in FIG. 3 includes first to third stages BST1 to BST3, and the second group BGR2 includes fourth to sixth stages BST4 to BST6. The third group BGR3 includes seventh to ninth stages BST9 to BST9, and the m-th group BGRm includes nth-1 to dummy stages BSTn-1 to BSTn + 1. It includes.

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기(도시되지 않음)로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(BGR1 내지 BGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(BGR1 내지 BGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 즉, 상기 제 1 스타트 펄스(SP1)는 제 1 그룹(BGR1)내의 스테이지들(BST1 내지 BST3) 중 제 1 스테이지(BST1)에 공급되며, 제 2 스타트 펄스(SP2)는 제 2 그룹(BGR2)내의 스테이지들(BST4 내지 BST6) 중 제 4 스테이지(BST4)에 공급되며, 제 3 스타트 펄스(SP3)는 제 3 그룹(BGR3)내의 스테이지들(BST7 내지 BST9) 중 제 7 스테이지(BST7)에 공급되며, ..., 제 m 스타트 펄스(SPm)는 제 m 그룹내의 스테이지들 중 제 n-1 스테이지(BSTn-1)에 공급된다. 이 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(BGR1 내지 BGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(BGR1 내지 BGRm)의 첫 번째 스테이지의 제 1 노드를 충전시킴으로써, 상기 각 그룹(BGR1 내지 BGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블시킨다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from a pulse generator (not shown). In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups BGR1 to BGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group BGR1 to BGRm. That is, the first start pulse SP1 is supplied to the first stage BST1 among the stages BST1 to BST3 in the first group BGR1, and the second start pulse SP2 is supplied to the second group BGR2. The third start pulse SP3 is supplied to the fourth stage BST4 among the stages BST4 to BST6, and the third start pulse SP3 is supplied to the seventh stage BST7 among the stages BST7 to BST9 in the third group BGR3. The m-th start pulse SPm is supplied to the n-th stage BSTn-1 among the stages in the m-th group. These first to mth start pulses SP1 to SPm are supplied to the first stage of each group BGR1 to BGRm to enable the first stage. That is, the first to mth start pulses SP1 to SPm charge the first node of the first stage of each group BGR1 to BGRm, whereby the first stage of each group BGR1 to BGRm is a scan pulse. Enable to output

상술한 바와 같이, 각 스테이지들(BST1 내지 BSTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력하는데, 이때, 각 스테이지(BST1 내지 BSTn+1)는 상기 스캔펄스(Vout1 내지 Voutn+1)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지 (BST1 내지 BSTn+1)는 스캔펄스(Vout1 내지 Voutn+1)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(BST1 내지 BSTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages BST1 to BSTn + 1 sequentially outputs scan pulses Vout1 to Voutn + 1, in which each stage BST1 to BSTn + 1 is the scan pulses Vout1 to Voutn. +1) is also supplied to the stage located next to itself and to the stage located previous to it. Specifically, each of the stages BST1 to BSTn + 1 supplies the scan pulses Vout1 to Voutn + 1 to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second node. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages BST1 to BSTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. In other words, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second node. This disabled stage deactivates the corresponding gate line.

단, 각 그룹(BGR1 내지 BGRm)내의 마지막 번째 스테이지는 자신으로부터 다음단의 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에 스캔펄스를 공급하지 않는다. 즉, 각 그룹(BGR1 내지 BGRm)내의 첫 번째 스테이지는, 상술한 바와 같이, 펄스발생기로부터 제공되는 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 의해 인에이블된다. 예를 들어, 제 1 그룹(BGR1)내의 마지막 번째 스테이지인 제 3 스테이지(BST3)는 제 3 스캔펄스(Vout3)를 제 3 게이트 라인 및 제 2 스테이지(BST2)에만 공급하지만, 제 2 그룹(BGR2)내의 첫 번째 스테이지인 제 4 스테이지(BST4)에는 공급하지 않는다. 즉, 상기 제 4 스테이지(BST4)는 펄스발생기로부터 출력된 제 2 스타트 펄스(SP2)에 의해 인에이블된다. 여기서, 도 4에 도시된 바와 같이, 상기 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스 (Vout3)와 동일 위상을 갖는다. 다시말하면, 상기 제 3 스테이지(BST3)로부터 제 3 스캔펄스(Vout3)가 출력되는 시점에, 상기 제 4 스테이지(BST4)는 상기 제 2 스타트 펄스(SP2)에 의해 인에이블된다.However, the last stage in each group BGR1 to BGRm does not supply the scan pulse to the stage in the next stage (that is, the first stage in the next group) from itself. That is, the first stage in each group BGR1 to BGRm is enabled by the first to mth start pulses SP1 to SPm provided from the pulse generator as described above. For example, the third stage BST3, which is the last stage in the first group BGR1, supplies the third scan pulse Vout3 only to the third gate line and the second stage BST2, but the second group BGR2. It does not supply to the 4th stage BST4 which is the 1st stage in. That is, the fourth stage BST4 is enabled by the second start pulse SP2 output from the pulse generator. Here, as shown in FIG. 4, the second start pulse SP2 has the same phase as the third scan pulse Vout3 output from the third stage BST3. In other words, when the third scan pulse Vout3 is output from the third stage BST3, the fourth stage BST4 is enabled by the second start pulse SP2.

또한, 상기 제 1 스테이지(BST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(BST2) 및 제 1 게이트 라인에 공급된다.In addition, the first stage BST1 does not have a stage preceding it. Therefore, the first scan pulse Vout1 output from the first stage BST1 is supplied to the second stage BST2 and the first gate line.

이와 같이, 본 발명의 쉬프트 레지스터는 전체 스테이지들이 적어도 2개의 그룹으로 나누고 각 그룹(BGR1 내지 BGRm)에 개별적으로 스타트 펄스(SP1 내지 SPm)를 공급함으로써, 전체 스테이지의 수가 줄어드는 효과를 나타낼 수 있다. 즉, 각 그룹(BGR1 내지 BGRm)이 개별적인 스타트 펄스(SP1 내지 SPm)에 의해 각 그룹(BGR1 내지 BGRm)이 개별적으로 구동되므로, 본 발명의 쉬프트 레지스터는 종래보다 상대적으로 더 적은 수의 스테이지를 구동하게 된다. 따라서, 상기 그룹을 더 많이 나누어 상기 그룹에 속한 스테이지의 수를 줄일수록, 본 발명의 쉬프트 레지스터는 더 긴 시간의 수명을 갖게 된다.As described above, the shift register of the present invention may exhibit an effect of reducing the total number of stages by dividing all stages into at least two groups and supplying start pulses SP1 to SPm individually to each group BGR1 to BGRm. That is, since each group BGR1 to BGRm is driven individually by each start pulse SP1 to SPm for each group BGR1 to BGRm, the shift register of the present invention drives a relatively smaller number of stages than before. Done. Thus, as the group is further divided and the number of stages belonging to the group is reduced, the shift register of the present invention has a longer time life.

여기서, 상기 각 스테이지(BST1 내지 BSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 전체 스테이지(BST1 내지 BSTn+1)의 구성은 모두 동일하므로, 제 2 스테이지(BST2)만을 대표적으로 설명하기로 한다.Here, the configuration of the stages BST1 to BSTn + 1 will be described in more detail as follows. Here, since the configurations of all the stages BST1 to BSTn + 1 are the same, only the second stage BST2 will be representatively described.

도 5는 도 3의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 5 is a diagram illustrating a second stage included in the first group of FIG. 3.

제 2 스테이지(BST2)의 노드 제어부(500a)는, 제 1 내지 제 6 NMOS 트랜지스터(Tr1 내지 Tr6)를 포함한다.The node controller 500a of the second stage BST2 includes the first to sixth NMOS transistors Tr1 to Tr6.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage BST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage BST1, the source terminal is connected to a power line for transmitting the first voltage source VDD, and the drain terminal is connected to the first node. It is connected to (Q).

제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage BST1. To this end, the gate terminal of the second NMOS transistor Tr2 is connected to the first stage BST1, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 3 NMOS 트랜지스터(Tr3)는, 다음단의 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 3 클럭펄스(CLK3)(제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 클럭펄스)에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.The third NMOS transistor Tr3 charges the second node QB to the first voltage source VDD in response to a clock pulse synchronized with the scan pulse output from the next stage. That is, the third NMOS transistor Tr3 responds to the third clock pulse CLK3 (clock pulse synchronized with the third scan pulse Vout3 output from the third stage BST3). Charges QB to the first voltage source VDD. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the clock line for transmitting the third clock pulse CLK3, and the source terminal is connected to the power line for transmitting the first voltage source VDD. The drain terminal is connected to the second node QB.

제 4 NMOS 트랜지스터(Tr4)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fourth NMOS transistor Tr4 discharges the first node Q to the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. To this end, a gate terminal of the fourth NMOS transistor Tr4 is connected to the second node QB, a source terminal is connected to the first node Q, and a drain terminal of the fourth voltage source VSS is connected to the first node QB. It is connected to the transmitting power line.

제 5 NMOS 트랜지스터(Tr5)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth NMOS transistor Tr5 discharges the second node QB to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the fifth NMOS transistor Tr5 is connected to the first node Q, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 6 NMOS 트랜지스터(Tr6)는, 다음단 스테이지로부터로 출력된 스캔펄스에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는, 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 제 3 스테이지(BST3)의 출력부(500b)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the scan pulse output from the next stage. That is, the sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage BST3. To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to the output part 500b of the third stage BST3, the source terminal is connected to the first node Q, and the drain terminal is connected to the first node Q. 2 is connected to the power supply line for transmitting the voltage source (VSS).

제 2 스테이지(BST2)의 출력부(500b)는, 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)를 포함한다.The output part 500b of the second stage BST2 includes the seventh and eighth NMOS transistors Tr7 and Tr8.

제 7 NMOS 트랜지스터(Tr7)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가되는 클럭펄스보다 한 클럭펄스폭만큼 앞선 클럭펄스를 출력한다. 즉, 상기 제 7 NMOS 트랜지스터(Tr7)는, 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 앞선 제 2 클럭펄스(CLK2)를 출력한다. 그리고, 이 출력된 제 2 클럭펄스(CLK2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 7 NMOS 트랜지스터(Tr7)는, 상기 제 2 클럭펄스(CLK2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 이 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급된다.The seventh NMOS transistor Tr7 has a clock pulse width that is one greater than the clock pulse applied to the gate terminal of the third NMOS transistor Tr3 in response to the first voltage source VDD charged in the first node Q. Output the previous clock pulse. That is, the seventh NMOS transistor Tr7 outputs the second clock pulse CLK2 that is one pulse width ahead of the third clock pulse CLK3. The output second clock pulse CLK2 is supplied to the gate line connected to the stage to which it belongs, the stage at the previous stage, and the stage at the next stage. That is, the seventh NMOS transistor Tr7 outputs the second clock pulse CLK2 as a second scan pulse Vout2 for driving the second gate line. The second scan pulse Vout2 is supplied to the second gate line, the first stage BST1, and the third stage BST3.

여기서, 상기 제 1 스테이지(BST1)에 공급된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 상기 제 3 스테이지(BST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)를 인에이블시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속된다.Here, the second clock pulse CLK2 supplied to the first stage BST1 disables the first stage BST1, and the second scan pulse Vout2 supplied to the third stage BST3 is The third stage BST3 is enabled. To this end, the gate terminal of the seventh NMOS transistor Tr7 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is Commonly connected to the two gate lines, the first stage BST1, and the third stage BST3.

제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(BST1), 및 제 3 스테이지(BST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 outputs the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. Then, the second voltage source VSS is supplied to the gate line connected to the stage to which it belongs, the stage in the previous stage, and the stage in the next stage. That is, the eighth NMOS transistor Tr8 supplies the second voltage source VSS to the second gate line, the first stage BST1, and the third stage BST3. The second voltage source VSS supplied to the second gate line functions as a signal for deactivating the second gate line. To this end, the gate terminal of the eighth NMOS transistor Tr8 is connected to the second node QB, and the source terminal is common to the second gate line, the first stage BST1, and the third stage BST3. The drain terminal is connected to a power line for transmitting the second voltage source VSS.

한편, 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BSTn), 및 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.On the other hand, the first stage BST1, the third to nth stages BSTn, and the dummy stage BSTn + 1 also have the same configuration as the above-described second stage BST2.

단, 각 그룹(BGR1 내지 BGRm)내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(BST1, BST4, BST7, ..., BSTn-1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. However, the first NMOS transistor Tr1 provided in each first stage in each group BGR1 to BGRm receives the start pulses SP1 to SPm from the pulse generator. That is, the first NMOS transistor Tr1 provided in the first, fourth, seventh, and n-th stages BST1, BST4, BST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the first node Q is charged with the first voltage source VDD.

또한, 상기 각 그룹(BGR1 내지 BGRm)내의 각 첫 번째 스테이지에 구비된 제 2 NMOS 트랜지스터(Tr2)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(BST1, BST4, BST7, ..., BSTn-1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 펄스발생기로부 터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.In addition, the second NMOS transistor Tr2 provided in each first stage in each of the groups BGR1 to BGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the second NMOS transistor Tr2 provided in the first, fourth, seventh, and n-th stages BST1, BST4, BST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the second node QB is discharged to the second voltage source VSS.

한편, 각 그룹(BGR1 내지 BGRm)내의 마지막 번째 스테이지에 구비된 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 6 NMOS 트랜지스터(Tr6)의 게이트 단자에 공급되지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.Meanwhile, the scan pulse or the second voltage source VSS output from the seventh and eighth NMOS transistors Tr7 and Tr8 included in the last stage in each group BGR1 to BGRm is the sixth NMOS transistor of the previous stage. It is supplied to the gate terminal of Tr6, but not to the next stage (i.e., the first stage in the next group).

그리고, 더미 스테이지(BSTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(BSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(BSTn+1)에 구비된 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(BSTn)의 제 6 NMOS 트랜지스터(Tr6)의 게이트단자만에 공급된다.The dummy stage BSTn + 1 does not have a stage next to itself. In addition, the dummy stage BSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage BSTn) does not supply the n + 1 scan pulse Voutn + 1 outputted from the dummy stage BSTn + 1. ) To disable the nth stage BSTn. Therefore, the n + 1 scan pulse Voutn + 1 or the second voltage source VSS output from the seventh and eighth NMOS transistors Tr7 and Tr8 included in the dummy stage BSTn + 1 is the nth stage. Only the gate terminal of the sixth NMOS transistor Tr6 of (BSTn) is supplied.

이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the first embodiment of the present invention configured as described above will be described in detail as follows.

도 6은 도 3의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.FIG. 6 is a diagram illustrating first to third stages included in the first group of FIG. 3.

먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the enable period T0 will be described.

상기 인에이블 기간(T0)동안에는, 도 4에 도시된 바와 같이, 펄스발생기로부 터 출력되는 스타트 펄스(SP)만 하이 상태를 유지하고, 나머지 스타트 펄스(SP)는 로우 상태를 유지한다.During the enable period TO, as shown in FIG. 4, only the start pulse SP output from the pulse generator is kept high and the remaining start pulse SP is kept low.

상기 펄스발생기로부터 출력된 제 1 스타트 펄스(SP1)는 제 1 스테이지(BST1)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스타트 펄스(SP1)는 상기 제 1 스테이지(BST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자에 입력된다. 그러면, 상기 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 턴-온되며, 이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 제 7 NMOS 트랜지스터(Tr7)가 턴-온된다. 그리고, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해 제 2 전압원(VSS)이 제 2 노드(QB)에 인가된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 방전되고, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 8 NMOS 트랜지스터(Tr8)가 턴-오프된다.The first start pulse SP1 output from the pulse generator is input to the first stage BST1. In detail, as illustrated in FIG. 6, the first start pulse SP1 may include a gate terminal of the first NMOS transistor Tr1 provided in the first stage BST1, and a gate terminal of the second NMOS transistor Tr2. It is input to the gate terminal. Then, the first and second NMOS transistors Tr1 and Tr2 are turned on, and the first voltage source VDD is connected to the first node Q through the turned-on first NMOS transistor Tr1. Is approved. Accordingly, the first node Q is charged, and the seventh NMOS transistor Tr7 having a gate terminal connected to the charged first node Q is turned on. The second voltage source VSS is applied to the second node QB through the turned-on second NMOS transistor Tr2. Accordingly, the second node QB of the first stage BST1 is discharged by the second voltage source VSS, and the eighth NMOS transistor Tr8 having a gate terminal connected to the second node QB is connected. Turn off.

이와 같이, 상기 인에이블 기간(T0)동안에는, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.As such, during the enable period T0, the first node Q of the first stage BST1 is charged with the first voltage source VDD, and the second node QB is charged with the second voltage source VSS. ), The first stage BST1 is enabled.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.The operation during the first period T1 will now be described.

제 1 기간(T1)동안에는, 도 4에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 인에이블 기간(T0)에 인가되었던 제 1 스타트 펄스(SP1)가 제 1 기간(T1)에 로우로 변화함에 따라, 이 로우 상태의 제 1 스타트 펄스(SP1)를 게이트단자를 통해 인가받는 제 1 스테이지(BST1)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 4, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Therefore, as the first start pulse SP1 applied in the enable period T0 changes to low in the first period T1, the first start pulse SP1 in this low state is applied through the gate terminal. The first and second NMOS transistors Tr1 and Tr2 of the receiving first stage BST1 are turned off, so that the first node Q of the first stage BST1 remains in a floating state.

한편, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 7 NMOS 트랜지스터(Tr7)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 4에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.Meanwhile, as the first node Q of the first stage BST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the seventh NMOS of the first stage BST1 is maintained. Transistor Tr7 remains turned on. In this case, as the first clock pulse CLK1 is applied to the source terminal of the turned-on seventh NMOS transistor Tr7, the first voltage source charged in the first node Q of the first stage BST1. (VDD) is amplified by bootstrapping. Therefore, the first clock pulse CLK1 applied to the source terminal of the seventh NMOS transistor Tr7 of the first stage BST1 is stably output through the drain terminal of the seventh NMOS transistor Tr7. In this case, as shown in FIG. 4, the output first clock pulse CLK1 is applied to a first gate line to serve as a first scan pulse Vout1 for driving the first gate line.

이때, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(BST2)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(BST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테 이지(BST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(BST2)는 인에이블된다. 즉, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 1 기간(T1)동안에 제 1 스테이지(BST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 도 6에 도시된 바와 같이, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(BST2)를 인에이블시키는 역할을 한다.In this case, the first scan pulse Vout1 is supplied to the first gate line and input to the second stage BST2. In detail, as illustrated in FIG. 6, the first scan pulse Vout1 may include the gate terminal of the first NMOS transistor Tr1 and the second NMOS transistor Tr2 provided in the second stage BST2. It is input to the gate terminal. Here, the first scan pulse Vout1 supplied to the second stage BST2 plays the same role as the start pulse SP supplied to the first stage BST1. In response to Vout1), the second stage BST2 is enabled. That is, the first node Q of the second stage BST2 is charged to the first voltage source VDD by the first scan pulse Vout1, and the second node QB is discharged. In other words, the first scan pulse Vout1 output from the first stage BST1 during the first period T1 drives the first gate line and, as shown in FIG. 6, the second stage. The second node BST2 is enabled by charging the first node Q of BST2 and discharging the second node QB.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 4에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 4, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 제 2 스테이지(BST2)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 한편, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 2 스테이지(BST2)에 구비된 제 7 NMOS 트랜지스터(Tr7)는 턴-온 상태를 유지한다. 이때, 상기 제 2 스테이지(BST2)의 제 7 NMOS 트랜지스터(Tr7)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q) 에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 7 NMOS 트랜지스터(Tr7)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 7 NMOS 트랜지스터(Tr7)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 4에 도시된 바와 같이, 상기 제 2 스테이지(BST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Therefore, as the first scan pulse Vout1 from the first stage BST1 applied in the first period T1 changes to a low state in the second period T2, the first scan pulse Vout1 is applied to the gate terminal. The first and second NMOS transistors Tr1 and Tr2 of the second stage BST2 are turned off, so that the first node Q of the second stage BST2 remains in a floating state. Meanwhile, as the first node Q of the second stage BST2 is continuously maintained as the first voltage source VDD applied during the first period T1, the second stage BST2 includes the first node QST. 7 NMOS transistor Tr7 remains turned on. In this case, as the second clock pulse CLK2 is applied to the source terminal of the seventh NMOS transistor Tr7 of the second stage BST2, the first node Q of the second stage BST2 is charged. The first voltage source VDD is amplified by bootstrapping. Therefore, the second clock pulse CLK2 applied to the source terminal of the seventh NMOS transistor Tr7 is stably output through the drain terminal of the seventh NMOS transistor Tr7. In this case, as shown in FIG. 4, the second clock pulse CLK2 output from the second stage BST2 is applied to a second gate line to drive the second scan pulse Vout2. Acts as).

이때, 상기 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스터(Tr6)가 턴-온됨에 따라, 제 2 전압원(VSS)이 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 게이트단자가 접속된 상기 제 7 NMOS 트랜지스터(Tr7)가 턴-오프된다.In this case, the second scan pulse Vout2 output from the second stage BST2 is also input to the first stage BST1. Specifically, as shown in FIG. 6, the second scan pulse Vout2 is input to the gate terminal of the sixth NMOS transistor Tr6 provided in the first stage BST1. Here, as the sixth NMOS transistor Tr6 of the first stage BST1 is turned on by the second scan pulse Vout2, the second voltage source VSS is turned on. It is supplied to the first node Q of the first stage BST1 via Tr6. Therefore, the first node Q of the first stage BST1 is discharged by the second voltage source VSS. Then, the seventh NMOS transistor Tr7 having a gate terminal connected to the first node Q of the first stage BST1 is turned off.

한편, 이 제 2 기간(T2)에 출력된 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(BST1)의 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에도 인가되고, 이에 따라 상기 제 1 스테이지(BST1)의 제 3 NMOS 트랜지스터(Tr3)는 턴-온된다. 이때, 상기 턴-온된제 3 NMOS 트랜지스터(Tr3)를 통해 제 1 전압원(VDD)이 제 1 스테이지 (BST1)의 제 2 노드(QB)에 공급된다. 따라서, 상기 제 1 전압원(VDD)에 의해 상기 제 1 스테이지(BST1)의 제 2 노드(QB)는 충전된다. 그러면, 상기 제 2 스테이지(BST2)의 제 2 노드(QB)에 접속된 제 8 NMOS 트랜지스터(Tr8)가 턴-온된다. 이때, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다. 따라서, 이 제 2 전압원(VSS)은 상기 제 1 게이트 라인을 비활성화시키는 신호로서 작용한다. 즉, 이 제 2 기간(T2)동안 제 1 스테이지(BST1)는 상기 제 2 스캔펄스(Vout2)에 의해 디스에이블된다.On the other hand, the second clock pulse CLK2 output in the second period T2 is also applied to the gate terminal of the third NMOS transistor Tr3 of the first stage BST1. The third NMOS transistor Tr3 of BST1 is turned on. At this time, the first voltage source VDD is supplied to the second node QB of the first stage BST1 through the turned-on third NMOS transistor Tr3. Therefore, the second node QB of the first stage BST1 is charged by the first voltage source VDD. Then, the eighth NMOS transistor Tr8 connected to the second node QB of the second stage BST2 is turned on. At this time, the second voltage source VSS is supplied to the first gate line through the turned-on eighth NMOS transistor Tr8. Thus, this second voltage source VSS acts as a signal to deactivate the first gate line. That is, during the second period T2, the first stage BST1 is disabled by the second scan pulse Vout2.

한편, 이 제 2 기간(T2)동안, 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)에도 공급된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)에 구비된 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)의 게이트단자에 입력된다. 따라서, 상술한 바와 같은 방식으로, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 즉, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 3 스테이지(BST3)는 인에이블된다.On the other hand, during this second period T2, the second scan pulse Vout2 output from the second stage BST2 is also supplied to the third stage BST3. Specifically, as shown in FIG. 6, the second scan pulse Vout2 is input to the gate terminals of the first and second NMOS transistors Tr1 and Tr2 provided in the third stage BST3. Thus, in the manner as described above, the first node Q of the third stage BST3 is charged and the second node QB is discharged. That is, the third stage BST3 is enabled by the second scan pulse Vout2.

요약하면, 제 2 기간(T2)동안에는, 상기 제 2 스테이지(BST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시키고, 상기 제 1 스테이지(BST1)를 디스에이블시키고, 제 3 스테이지(BST3)를 인에이블시킨다.In summary, during the second period T2, the second scan pulse Vout2 is output from the second stage BST2. The second scan pulse Vout2 drives the second gate line, disables the first stage BST1, and enables the third stage BST3.

이후, 제 3 기간(T3)에는 상기 제 3 스테이지(BST3)가 제 3 스캔펄스(Vout3)를 출력하여 제 3 게이트 라인을 구동시킨다. 또한, 이 제 3 스캔펄스(Vout3)는 제 2 스테이지(BST2)에 공급되어, 상기 제 2 스테이지(BST2)를 디스에이블시킨다.Thereafter, in the third period T3, the third stage BST3 outputs a third scan pulse Vout3 to drive the third gate line. The third scan pulse Vout3 is also supplied to the second stage BST2 to disable the second stage BST2.

한편, 상기 제 3 기간(T3)에는 펄스발생기로부터 제 2 스타트 펄스(SP2)가 출력된다. 이 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 신호이다. 즉, 상기 제 2 스타트 펄스(SP2)와 제 3 스캔펄스(Vout3)는 제 3 기간(T3)에 동시에 출력된다. 이 제 2 스타트 펄스(SP2)는 제 2 그룹(BGR2)내의 첫 번째 스테이지, 즉 제 4 스테이지(BST4)에 공급되어 상기 제 4 스테이지(BST4)를 인에이블시킨다. 즉, 상기 제 3 기간(T3)에 상기 제 2 스타트 펄스(SP2)는 상기 제 4 스테이지(BST4)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 및 제 2 NMOS 트랜지스터(Tr2)의 게이트단자에 동시에 공급된다. 이에 따라, 상기 제 4 스테이지(BST4)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 4 스테이지(BST4)는 제 1 스테이지(BST1)와 동일한 방식으로 동작한다.On the other hand, the second start pulse SP2 is output from the pulse generator in the third period T3. The second start pulse SP2 is a signal synchronized with the third scan pulse Vout3 output from the third stage BST3. That is, the second start pulse SP2 and the third scan pulse Vout3 are simultaneously output in the third period T3. This second start pulse SP2 is supplied to the first stage in the second group BGR2, that is, the fourth stage BST4, to enable the fourth stage BST4. That is, in the third period T3, the second start pulse SP2 is the gate terminal of the first NMOS transistor Tr1 provided in the fourth stage BST4, and the gate of the second NMOS transistor Tr2. It is supplied simultaneously to the terminal. Accordingly, the first node Q of the fourth stage BST4 is charged and the second node QB is discharged. In other words, the fourth stage BST4 operates in the same manner as the first stage BST1.

이후, 제 4 기간(T4)에는 상기 제 4 스테이지(BST4)가 제 4 스캔펄스(Vout4)를 출력하여 제 4 게이트 라인을 구동시킨다. 또한, 이 제 4 스캔펄스(Vout4)는 제 5 스테이지(BST5)에 공급되어 제 5 스테이지(BST5)를 인에이블시킨다. 또한, 이 제 4 스캔펄스(Vout4)는, 이전 그룹의 마지막 번째 스테이지, 즉 제 1 그룹(BGR1)의 제 3 스테이지(BST3)에 공급되어 상기 제 3 스테이지(BST3)를 디스에이블시킨다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(BST3)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 공급된다.Thereafter, in the fourth period T4, the fourth stage BST4 outputs the fourth scan pulse Vout4 to drive the fourth gate line. The fourth scan pulse Vout4 is also supplied to the fifth stage BST5 to enable the fifth stage BST5. The fourth scan pulse Vout4 is also supplied to the last stage of the previous group, that is, the third stage BST3 of the first group BGR1, to disable the third stage BST3. In detail, the fourth scan pulse Vout4 is supplied to the gate terminal of the sixth NMOS transistor Tr6 provided in the third stage BST3.

이와 같은 방식으로 나머지 제 5 내지 제 n 스테이지(BST5 내지 BSTn), 그리 고 더미 스테이지(BSTn+1)도 동작한다.In this manner, the remaining fifth to nth stages BST5 to BSTn and the dummy stage BSTn + 1 also operate.

이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the second embodiment of the present invention will be described in detail.

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.7 is a diagram illustrating a shift register according to a second exemplary embodiment of the present invention, and FIG. 8 is a timing diagram of each signal supplied to the stage of FIG. 7 and the scan pulse output from the stage.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(CST1 내지 CSTn)들 및 하나의 더미 스테이지(CSTn+1)로 구성된다. 여기서, 각 스테이지들(CST1 내지 CSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 더미 스테이지(CSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(CSTn+1)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As illustrated in FIG. 7, the shift register according to the second embodiment of the present invention includes n stages CST1 to CSTn and one dummy stage CSTn + 1 connected to each other. Here, each of the stages CST1 to CSTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 is sequentially performed from the first stage CST1 to the dummy stage CSTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages CST1 to CSTn except the dummy stage CSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(CST1 내지 CSTn+1)는, 제 1 노드의 충전 및 방전, 그리고 제 2 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 포함한다.On the other hand, each stage CST1 to CSTn + 1 includes a node control unit that controls charging and discharging of the first node and charging and discharging of the second node, and scan pulse or And an output unit for outputting the second voltage source VSS and supplying the second voltage source VSS to the gate line of the liquid crystal panel.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드 및 제 2 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first node and the second node are alternately charged and discharged to each other, specifically, when the first node is in a charged state, the second node is maintained in a discharged state, and the second node is charged. In this state, the first node maintains a discharged state. The charging and discharging states of the first node and the second node are controlled by a plurality of switching elements (not shown) provided in the node controller.

한편, 상기 스테이지들(CST1 내지 CSTn+1)은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 7에 도시된 바와 같이, 전체 스테이지들(CST1 내지 CSTn+1)을 m개의 그룹으로 나눌 수 있다. 각 그룹(CGR1 내지 CGRm)은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹(CGR1 내지 CGRm)이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹(CGR1 내지 CGRm)에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.Meanwhile, the stages CST1 to CSTn + 1 may be divided into several groups. That is, as shown in FIG. 7, the entire stages CST1 to CSTn + 1 may be divided into m groups. Each group CGR1 to CGRm includes three stages. Of course, the groups CGR1 to CGRm may include two or more stages. The number of stages included in each group CGR1 to CGRm may be different.

도 7에 도시된 제 1 그룹(CGR1)은 제 1 내지 제 3 스테이지(CST1 내지 CST3)를 포함하며, 제 2 그룹(CGR2)은 제 4 내지 제 6 스테이지(CST4 내지 CST6)를 포함하며, 제 3 그룹(CGR3)은 제 7 내지 제 9 스테이지(CST9 내지 CST9)를 포함하며, ....., 제 m 그룹(CGRm)은 제 n-1 내지 더미 스테이지(CSTn-1 내지 CSTn+1)를 포함한다.The first group CGR1 illustrated in FIG. 7 includes first to third stages CST1 to CST3, and the second group CGR2 includes fourth to sixth stages CST4 to CST6. The third group CGR3 includes seventh to ninth stages CST9 to CST9, and the m-th group CGRm includes nth-1 to dummy stages CSTn-1 to CSTn + 1. It includes.

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기(도시되지 않음)로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(CGR1 내지 CGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(CGR1 내지 CGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 즉, 상기 제 1 스타트 펄스(SP1)는 제 1 그룹(CGR1)내의 스테이지들(CST1 내지 CST3) 중 제 1 스테이지(CST1)에 공급되며, 제 2 스타트 펄스(SP2)는 제 2 그룹(CGR2)내의 스테이지들(CST4 내지 CST6) 중 제 4 스테이지(CST4)에 공급되며, 제 3 스타트 펄스(SP3)는 제 3 그룹(CGR3)내의 스테이지들(CST7 내지 CST9) 중 제 7 스테이지(CST7)에 공급되며, ..., 제 m 스타트 펄스(SPm)는 제 m 그룹내의 스테이지들 중 제 n-1 스테이지(CSTn-1)에 공급된다. 이 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(CGR1 내지 CGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(CGR1 내지 CGRm)의 첫 번째 스테이지의 제 1 노드()를 충전시킴으로써, 상기 각 그룹(CGR1 내지 CGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블시킨다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from a pulse generator (not shown). In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups CGR1 to CGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group CGR1 to CGRm. That is, the first start pulse SP1 is supplied to the first stage CST1 among the stages CST1 to CST3 in the first group CGR1, and the second start pulse SP2 is supplied to the second group CGR2. The third start pulse SP3 is supplied to the fourth stage CST4 among the stages CST4 to CST6, and the third start pulse SP3 is supplied to the seventh stage CST7 among the stages CST7 to CST9 in the third group CGR3. The m-th start pulse SPm is supplied to the n-th stage CSTn-1 among the stages in the m-th group. These first to mth start pulses SP1 to SPm are supplied to the first stage of each group CGR1 to CGRm to enable the first stage. That is, the first to mth start pulses SP1 to SPm charge the first node of the first stage of each group CGR1 to CGRm, so that the first stage of each group CGR1 to CGRm is charged. Enable to output the scan pulse.

상술한 바와 같이, 각 스테이지들(CST1 내지 CSTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn)를 출력하는데, 이때, 각 스테이지(CST1 내지 CSTn+2)는 상기 스캔펄스(Vout1 내지 Voutn)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지(CST1 내지 CSTn)는 스캔펄스(Vout1 내지 Voutn)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(CST1 내지 CSTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages CST1 to CSTn + 1 sequentially outputs scan pulses Vout1 to Voutn, where each stage CST1 to CSTn + 2 outputs the scan pulses Vout1 to Voutn. It is also supplied to the stage located next to itself, and the stage located next to itself. Specifically, each of the stages CST1 to CSTn supplies the scan pulses Vout1 to Voutn to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second node. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages CST1 to CSTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. In other words, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second node. This disabled stage deactivates the corresponding gate line.

상술한 바와 같이, 각 스테이지들(CST1 내지 CSTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력하는데, 이때, 각 스테이지(CST1 내지 CSTn+2)는 상기 스캔펄스(Vout1 내지 Voutn+1)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지(CST1 내지 CSTn+1)는 스캔펄스(Vout1 내지 Voutn+1)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(CST1 내지 CSTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages CST1 to CSTn + 1 sequentially outputs scan pulses Vout1 to Voutn + 1, where each stage CST1 to CSTn + 2 is the scan pulses Vout1 to Voutn. +1) is also supplied to the stage located next to itself and to the stage located previous to it. Specifically, each of the stages CST1 to CSTn + 1 supplies scan pulses Vout1 to Voutn + 1 to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second node. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages CST1 to CSTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. In other words, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second node. This disabled stage deactivates the corresponding gate line.

또한, 상기 제 1 스테이지(CST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(CST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(CST2) 및 제 1 게이트 라인에 공급된다.In addition, the first stage CST1 does not have a stage preceding it. Therefore, the first scan pulse Vout1 output from the first stage CST1 is supplied to the second stage CST2 and the first gate line.

여기서, 상기 각 스테이지(CST1 내지 CSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each of the stages CST1 to CSTn + 1 will be described in more detail as follows.

도 9는 도 7의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 9 is a diagram illustrating a second stage included in the first group of FIG. 7.

제 2 스테이지(CST2)의 노드 제어부(900a)는, 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)를 포함한다.The node control unit 900a of the second stage CST2 includes first to tenth NMOS transistors Tr1 to Tr10.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(CST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage CST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage CST1, the source terminal is connected to a power line for transmitting the first voltage source VDD, and the drain terminal is connected to the first node. It is connected to (Q).

제 2 NMOS 트랜지스터(Tr2)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, a gate terminal of the second NMOS transistor Tr2 is connected to the first node Q, a source terminal is connected to the second node QB, and a drain terminal of the second NMOS transistor Tr2 is connected to the second voltage source VSS. It is connected to the transmitting power line.

제 3 NMOS 트랜지스터(Tr3)는, 이전단 스테이지로부터의 스캔펄스에 응답하 여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 스테이지(CST1)의 출력부(900b)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The third NMOS transistor Tr3 discharges the second node QB to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the third NMOS transistor Tr3 discharges the second node QB to the second voltage source VSS VSS in response to the first scan pulse Vout1 from the first stage CST1. Let's do it. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the output 900b of the first stage CST1, the source terminal is connected to the second node QB, and the drain terminal is connected to the second node QB. It is connected to a power supply line that transmits a voltage source VSS.

제 4 NMOS 트랜지스터(Tr4)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 4 NMOS 트랜지스터(Tr4)는, 제 3 스테이지(CST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.The fourth NMOS transistor Tr4 charges the second node QB to the first voltage source VDD in response to a clock pulse synchronized with the scan pulse output from the next stage. That is, the fourth NMOS transistor Tr4 opens the second node QB in response to the third clock pulse CLK3 synchronized with the third scan pulse Vout3 output from the third stage CST3. The first voltage source VDD is charged. To this end, a gate terminal of the fourth NMOS transistor Tr4 is connected to a clock line for transmitting the third clock pulse CLK3, a source terminal is connected to a power line for transmitting a first voltage source VDD, The drain terminal is connected to the second node QB.

제 5 NMOS 트랜지스터(Tr5)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth NMOS transistor Tr5 discharges the first node Q to the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. For this purpose, the gate terminal of the fifth NMOS transistor Tr5 is connected to the second node QB, the source terminal is connected to the first node Q, and the drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 6 NMOS 트랜지스터(Tr6)는, 다음단 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는, 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 3 스테이지(CST3)의 출력부(900b)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the scan pulse output from the next stage. That is, the sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage CST3. To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to the output 900b of the third stage CST3, the source terminal is connected to the first node Q, and the drain terminal of the sixth NMOS transistor Tr6 is connected. 2 is connected to the power supply line for transmitting the voltage source (VSS).

제 7 NMOS 트랜지스터(Tr7)는, 다음단 스테이지로부터 출력되는 스캔펄스보다 한 클럭펄스폭만큼 앞선 클럭펄스에 응답하여, 상기 클럭펄스를 제 8 NMOS 트랜지스터(Tr8)에 공급한다. 즉, 상기 제 7 NMOS 트랜지스터(Tr7)는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 클럭펄스(CLK2)를 제 8 NMOS 트랜지스터(Tr8)에 공급한다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속된다.The seventh NMOS transistor Tr7 supplies the clock pulse to the eighth NMOS transistor Tr8 in response to a clock pulse that is one clock pulse width ahead of the scan pulse output from the next stage. That is, the seventh NMOS transistor Tr7 supplies the second clock pulse CLK2 to the eighth NMOS transistor Tr8 in response to the second clock pulse CLK2. To this end, the gate terminal of the seventh NMOS transistor Tr7 is connected to the clock line for transmitting the second clock pulse CLK2, and the source terminal is connected to the clock line for transmitting the second clock pulse CLK2. The drain terminal is connected to the gate terminal of the eighth NMOS transistor Tr8.

제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 클럭펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 상기 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 7 NMOS 트랜지스터(Tr7)의 드레이단자에 접속되며, 소스단자는 상기 제 1 노드(Q) 에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 discharges the first node Q to the second voltage source VSS in response to a clock pulse supplied through the seventh NMOS transistor Tr7. That is, the eighth NMOS transistor Tr8 transfers the first node Q to the second voltage source VSS in response to the second clock pulse CLK2 supplied through the seventh NMOS transistor Tr7. Discharge. For this purpose, the gate terminal of the eighth NMOS transistor Tr8 is connected to the drain terminal of the seventh NMOS transistor Tr7, the source terminal is connected to the first node Q, and the drain terminal is connected to the second node. It is connected to a power supply line that transmits a voltage source VSS.

제 9 NMOS 트랜지스터(Tr9)는, 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 즉, 상기 제 9 NMOS 트랜지스터(Tr9)는 제 3 스테이지(CST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 3 클럭펄스를 전송하는 클럭라인(CLK3)에 접속되며, 소스단자는 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 turns off the eighth NMOS transistor Tr8 in response to a clock pulse synchronized with the scan pulse output from the next stage. That is, the ninth NMOS transistor Tr9 of the eighth NMOS transistor Tr8 in response to the third clock pulse CLK3 synchronized with the third scan pulse Vout3 output from the third stage CST3. The eighth NMOS transistor Tr8 is turned off by supplying a second voltage source VSS to the gate terminal. For this purpose, the gate terminal of the ninth NMOS transistor Tr9 is connected to the clock line CLK3 for transmitting the third clock pulse, the source terminal is connected to the gate terminal of the eighth NMOS transistor Tr8, and the drain The terminal is connected to a power line for transmitting the second voltage source VSS.

제 10 NMOS 트랜지스터(Tr10)는 자신이 속한 스테이지로부터 출력되는 스캔펄스에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는 제 2 스테이지(CST2)로부터 출력되는 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 제 2 스테이지(CST2)의 출력부(900b)에 접속되며, 소스단자는 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 turns off the eighth NMOS transistor Tr8 in response to a scan pulse output from a stage to which the tenth NMOS transistor Tr10 belongs. That is, the tenth NMOS transistor Tr10 applies the second voltage source VSS to the gate terminal of the eighth NMOS transistor Tr8 in response to the second scan pulse Vout2 output from the second stage CST2. The eighth NMOS transistor Tr8 is turned off by the supply. To this end, the gate terminal of the tenth NMOS transistor Tr10 is connected to the output portion 900b of the second stage CST2, the source terminal of the gate terminal of the eighth NMOS transistor Tr8 is connected, and the drain terminal thereof. Is connected to a power supply line that transmits a second voltage source VSS.

그리고, 제 2 스테이지(CST2)의 출력부(900b)는, 제 11 및 제 12 NMOS 트랜 지스터(Tr11, Tr12)로 구성된다.The output unit 900b of the second stage CST2 includes the eleventh and twelfth NMOS transistors Tr11 and Tr12.

제 11 NMOS 트랜지스터(Tr11)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 인가되는 클럭펄스보다 한 클럭펄스폭만큼 앞선 클럭펄스를 출력한다. 즉, 상기 제 11 NMOS 트랜지스터(Tr11)는, 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 앞선 제 2 클럭펄스(CLK2)를 출력한다. 그리고, 이 출력된 제 2 클럭펄스(CLK2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 11 NMOS 트랜지스터(Tr11)는, 상기 제 2 클럭펄스(CLK2)를 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 상기 제 2 스캔펄스(Vout2)를 상기 제 2 게이트 라인, 제 1 스테이지(CST1), 및 제 3 스테이지(CST3)에 공급한다.The eleventh NMOS transistor Tr11 has a clock pulse width that is one more than a clock pulse applied to the gate terminal of the fourth NMOS transistor Tr4 in response to the first voltage source VDD charged in the first node Q. Output the previous clock pulse. That is, the eleventh NMOS transistor Tr11 outputs the second clock pulse CLK2 that is one pulse width ahead of the third clock pulse CLK3. The output second clock pulse CLK2 is supplied to the gate line connected to the stage to which it belongs, the stage at the previous stage, and the stage at the next stage. That is, the eleventh NMOS transistor Tr11 outputs the second clock pulse CLK2 as a second scan pulse Vout2 for driving the second gate line. The second scan pulse Vout2 is supplied to the second gate line, the first stage CST1, and the third stage CST3.

여기서, 상기 제 1 스테이지(CST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)를 디스에이블시키고, 상기 제 3 스테이지(CST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(CST3)를 인에이블시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(CST1), 및 제 3 스테이지(CST3)에 공통으로 접속된다.Here, the second scan pulse Vout2 supplied to the first stage CST1 disables the first stage CST1, and the second scan pulse Vout2 supplied to the third stage CST3 is The third stage CST3 is enabled. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is Commonly connected to the two gate lines, the first stage CST1, and the third stage CST3.

제 12 NMOS 트랜지스터(Tr12)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 12 NMOS 트랜지스터(Tr12)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(CST1), 및 제 3 스테이지(CST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(CST1), 및 제 3 스테이지(CST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The twelfth NMOS transistor Tr12 outputs the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. Then, the second voltage source VSS is supplied to the gate line connected to the stage to which it belongs, the stage in the previous stage, and the stage in the next stage. That is, the twelfth NMOS transistor Tr12 supplies the second voltage source VSS to the second gate line, the first stage CST1, and the third stage CST3. The second voltage source VSS supplied to the second gate line functions as a signal for deactivating the second gate line. To this end, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the second node QB, and the source terminal is common to the second gate line, the first stage CST1, and the third stage CST3. The drain terminal is connected to a power line for transmitting the second voltage source VSS.

한편, 제 1 스테이지(CST1), 제 3 내지 제 n 스테이지(CST3 내지 CSTn), 및 더미 스테이지(CSTn+1)도 상술한 제 2 스테이지(CST2)와 동일한 구성을 갖는다.On the other hand, the first stage CST1, the third to nth stages CST3 to CSTn, and the dummy stage CSTn + 1 also have the same configuration as the second stage CST2 described above.

단, 각 그룹(CGR1 내지 CGRm)내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(CST1, CST4, CST7, ..., CSTn-1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. However, the first NMOS transistor Tr1 provided in each first stage in each group CGR1 to CGRm receives the start pulses SP1 to SPm from the pulse generator. That is, the first NMOS transistor Tr1 provided in the first, fourth, seventh, and n-th stages CST1, CST4, CST7, ..., CSTn-1 is the above-mentioned. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the first node Q is charged with the first voltage source VDD.

또한, 상기 각 그룹(CGR1 내지 CGRm)내의 각 첫 번째 스테이지에 구비된 제 3 NMOS 트랜지스터(Tr3)도 상기 펄스발생기로부터의 스타트 펄스를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(CST1, CST4, CST7, ..., CSTn-1)에 구비된 제 3 NMOS 트랜지스터(Tr3)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.In addition, the third NMOS transistor Tr3 provided in each first stage in each of the groups CGR1 to CGRm is also supplied with a start pulse from the pulse generator. That is, the third NMOS transistor Tr3 provided in the first, fourth, seventh, and n-th stages CST1, CST4, CST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the second node QB is discharged to the second voltage source VSS.

한편, 각 그룹(CGR1 내지 CGRm)내의 마지막 번째 스테이지에 구비된 제 11 및 제 12 NMOS 트랜지스터(Tr12)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 6 NMOS 트랜지스터(Tr6)의 게이트 단자에 공급되지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.Meanwhile, the scan pulse or the second voltage source VSS output from the eleventh and twelfth NMOS transistors Tr12 included in the last stage in each group CGR1 to CGRm is the sixth NMOS transistor Tr6 of the previous stage. It is supplied to the gate terminal of but not to the next stage (ie, the first stage in the next group).

그리고, 더미 스테이지(CSTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(CSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(CSTn))에 공급하여 상기 제 n 스테이지(CSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(CSTn+1)에 구비된 제 11 및 제 12 NMOS 트랜지스터(Tr11, Tr12)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(CSTn)의 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 공급된다.The dummy stage CSTn + 1 does not have a stage next to itself. In addition, the dummy stage CSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage CSTn) of the previous stage is transferred from the n + 1th scan pulse Voutn + 1 outputted from the dummy stage CSTn + 1. ) To disable the nth stage CSTn. Accordingly, the n + 1 th scan pulse Voutn + 1 or the second voltage source VSS output from the eleventh and twelfth NMOS transistors Tr11 and Tr12 included in the dummy stage CSTn + 1 is the nth stage. The gate terminal of the sixth NMOS transistor Tr6 of (CSTn) is supplied.

이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the second embodiment of the present invention configured as described above will be described in detail as follows.

도 10은 도 7의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.FIG. 10 is a diagram illustrating first to third stages included in the first group of FIG. 7.

먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the enable period T0 will be described.

상기 인에이블 기간(T0)동안에는, 도 8에 도시된 바와 같이, 펄스발생기로부 터 출력되는 제 1 스타트 펄스(SP1)만 하이 상태를 유지하고, 나머지 스타트 펄스는 로우 상태를 유지한다.During the enable period TO, as shown in FIG. 8, only the first start pulse SP1 output from the pulse generator is kept high, and the remaining start pulses are kept low.

상기 펄스발생기로부터 출력된 제 1 스타트 펄스(SP1)는 제 1 스테이지(CST1)에 입력된다. 구체적으로, 도 10에 도시된 바와 같이, 상기 제 1 스타트 펄스(SP1)는 상기 제 1 스테이지(CST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 그러면, 상기 제 1 및 제 3 NMOS 트랜지스터(Tr3)는 턴-온되며, 이때, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 제 11 NMOS 트랜지스터(Tr11)가 턴-온된다. 그리고, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 2 노드(QB)는 방전되고, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 12 NMOS 트랜지스터(Tr12)가 턴-오프된다.The first start pulse SP1 output from the pulse generator is input to the first stage CST1. In detail, as illustrated in FIG. 10, the first start pulse SP1 may include the gate terminal of the first NMOS transistor Tr1 provided in the first stage CST1, and the third NMOS transistor Tr3. It is input to the gate terminal. Then, the first and third NMOS transistors Tr3 are turned on, and a first voltage source VDD is applied to the first node Q through the turned-on third NMOS transistors Tr3. . Accordingly, the first node Q is charged, and the eleventh NMOS transistor Tr11 having a gate terminal connected to the charged first node Q is turned on. The second voltage source VSS is supplied to the second node QB through the turned-on third NMOS transistor Tr3. Accordingly, the second node QB is discharged by the second voltage source VSS, and the twelfth NMOS transistor Tr12 having a gate terminal connected to the second node QB is turned off.

이와 같이, 상기 인에이블 기간(T0)동안에는, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(CST1)가 인에이블된다.As such, during the enable period T0, the first node Q of the first stage CST1 is charged with the first voltage source VDD, and the second node QB is charged with the second voltage source VSS. ), The first stage CST1 is enabled.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.The operation during the first period T1 will now be described.

제 1 기간(T1)동안에는, 도 8에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 스타트 펄스(SP1)에 응답하여 상기 제 1 스테이지(CST1)의 제 1 및 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 8, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Therefore, the first and third NMOS transistors Tr1 to Tr3 of the first stage CST1 are turned off in response to the first start pulse SP1 in the low state, and thus the first stage CST1 is turned off. The first node Q) is kept in a floating state.

한편, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(CST1)의 제 12 NMOS 트랜지스터(Tr12)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 스테이지(CST1)의 제 12 NMOS 트랜지스터(Tr12)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 12 NMOS 트랜지스터(Tr12)의 드레인단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다. 상기 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(CST1)에 구비된 제 10 NMOS 트랜지스터(Tr10)의 게이트단자에 입력되어, 상기 제 10 NMOS 트랜지스터(Tr10)를 턴-온시킨다. 그러면, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS)은 상기 제 1 스테이지(CST1)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 인가된다.Meanwhile, as the first node Q of the first stage CST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the twelfth NMOS of the first stage CST1 is maintained. Transistor Tr12 remains turned on. In this case, as the first clock pulse CLK1 is applied to the source terminal of the turned-on 12th NMOS transistor Tr12, the first voltage source charged in the first node Q of the first stage CST1. (VDD) is amplified by bootstrapping. Therefore, the first clock pulse CLK1 applied to the source terminal of the twelfth NMOS transistor Tr12 of the first stage CST1 is stably output through the drain terminal of the twelfth NMOS transistor Tr12. In this case, the output first clock pulse CLK1 is applied to a first gate line to serve as a first scan pulse Vout1 for driving the first gate line. The first scan pulse Vout1 is input to the gate terminal of the tenth NMOS transistor Tr10 provided in the first stage CST1 to turn on the tenth NMOS transistor Tr10. Then, the second voltage source VSS is applied to the gate terminal of the eighth NMOS transistor Tr8 provided in the first stage CST1 through the turned-on tenth NMOS transistor Tr10.

한편, 상기 제 1 클럭펄스(CLK1)는 제 1 스테이지(CST1)에 공급된다. 구체적으로, 상기 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(CST1)에 구비된 제 7 NMOS 트랜지스터(Tr7)의 게이트단자 및 소스단자에 함께 공급된다. 따라서, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해 상기 제 1 클럭펄스(CLK1)가 제 8 NMOS 트랜 지스터(Tr8)의 게이트단자에 공급된다.Meanwhile, the first clock pulse CLK1 is supplied to the first stage CST1. In detail, the first clock pulse CLK1 is supplied to the gate terminal and the source terminal of the seventh NMOS transistor Tr7 included in the first stage CST1. Therefore, the first clock pulse CLK1 is supplied to the gate terminal of the eighth NMOS transistor Tr8 through the turned-on seventh NMOS transistor Tr7.

이와 같이, 상기 제 1 스테이지(CST1)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는, 상기 제 1 클럭펄스(CLK1)와 제 2 전압원(VSS)이 동시에 인가된다. 이때, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급하는 제 10 NMOS 트랜지스터(Tr10)의 채널폭이, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 1 클럭펄스(CLK1)를 공급하는 제 7 NMOS 트랜지스터(Tr7)의 채널폭보다 더 크기 때문에, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는 제 2 전압원(VSS)이 인가된다. 따라서, 상기 제 1 스테이지(CST1)의 제 8 NMOS 트랜지스터(Tr8)는 턴-오프된다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 인에이블 기간(T0)에 공급되었던 제 1 전압원(VDD)으로 충전된 상태를 유지한다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 접속된 제 11 NMOS 트랜지스터(Tr11)는 턴-온 상태를 유지하며, 이에 의해 제 1 기간(T1)에 상기 제 11 NMOS 트랜지스터(Tr11)에 공급된 제 1 클럭펄스(CLK1)는 제 1 스캔펄스(Vout1)로서 제 1 게이트 라인에 공급된다.As such, the first clock pulse CLK1 and the second voltage source VSS are simultaneously applied to the gate terminal of the eighth NMOS transistor Tr8 included in the first stage CST1. At this time, the channel width of the tenth NMOS transistor Tr10, which supplies the second voltage source VSS to the gate terminal of the eighth NMOS transistor Tr8, has a first clock at the gate terminal of the eighth NMOS transistor Tr8. Since the channel width of the seventh NMOS transistor Tr7 that supplies the pulse CLK1 is larger than that of the seventh NMOS transistor Tr7, the second voltage source VSS is applied to the gate terminal of the eighth NMOS transistor Tr8. Therefore, the eighth NMOS transistor Tr8 of the first stage CST1 is turned off. Therefore, the first node Q of the first stage CST1 maintains the state charged with the first voltage source VDD supplied during the enable period T0. Accordingly, the eleventh NMOS transistor Tr11 connected to the first node Q of the first stage CST1 maintains a turn-on state, whereby the eleventh NMOS transistor (T1) is turned on in the first period T1. The first clock pulse CLK1 supplied to Tr11 is supplied to the first gate line as the first scan pulse Vout1.

한편, 상기 제 1 기간(T1)에 제 1 스테이지(CST1)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 2 스테이지(CST2)에도 입력된다. 구체적으로, 도 10에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(CST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자와, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(CST2)에 공급된 제 1 스캔펄스(Vout1)는, 상기 제 1 스테이지(CST1)에 공급된 제 1 스타트 펄스(SP1)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(CST2)는 인에이블된다. 즉, 상기 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(CST2)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전된다. 다시말하면, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(CST2)의 제 1 NMOS 트랜지스터(Tr1)를 턴-온시킴으로써, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)에 제 1 전압원(VDD)이 공급되도록 한다. 또한, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(CST2)의 제 3 NMOS 트랜지스터(Tr3)를 턴-온시킴으로써, 상기 제 2 스테이지(CST2)의 제 2 노드(QB)에 제 2 전압원(VSS)이 공급되도록한다.On the other hand, the first scan pulse Vout1 output from the first stage CST1 in the first period T1 is also input to the second stage CST2. In detail, as illustrated in FIG. 10, the first scan pulse Vout1 may include the gate terminal of the first NMOS transistor Tr1 provided in the second stage CST2, and the third NMOS transistor Tr3. It is input to the gate terminal. Here, the first scan pulse Vout1 supplied to the second stage CST2 plays the same role as the first start pulse SP1 supplied to the first stage CST1. In response to Vout1, the second stage CST2 is enabled. That is, the first node Q of the second stage CST2 is charged to the first voltage source VDD by the first scan pulse Vout1, and the second node QB is charged to the second voltage source VSS. Discharged. In other words, the first scan pulse Vout1 turns on the first NMOS transistor Tr1 of the second stage CST2 to thereby turn on the first node Q of the first stage QST2. The voltage source VDD is supplied. In addition, the first scan pulse Vout1 turns on the third NMOS transistor Tr3 of the second stage CST2, thereby providing a second voltage source to the second node QB of the second stage CST2. Allow VSS to be supplied.

요약하면, 상기 제 1 기간(T1)동안에 제 1 스테이지(CST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인을 구동함과 동시에, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)를 충전시키고, 제 2 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(CST2)를 인에이블시킨다.In summary, the first scan pulse Vout1 output from the first stage CST1 during the first period T1 drives the first gate line, and at the same time, the first node of the second stage CST2 ( The second stage CST2 is enabled by charging Q) and discharging the second node QB.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 8에 도시된 바와 같이, 제 2 클럭펄스(CLK2)(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 8, only the second clock pulses CLK2 and CLK4 remain high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지의 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(CST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 한편, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 2 스테이지(CST2)에 구비된 제 11 NMOS 트랜지스터(Tr11)는 턴-온 상태를 유지한다. 이때, 상기 제 2 스테이지(CST2)의 제 11 NMOS 트랜지스터(Tr11)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 11 NMOS 트랜지스터(Tr11)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 8에 도시된 바와 같이, 상기 제 2 스테이지(CST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Therefore, as the first scan pulse Vout1 from the first stage CST1 applied in the first period T1 changes to a low state in the second period T2, the first scan pulse Vout1 is applied to the gate terminal. The first and third NMOS transistors Tr1 and Tr3 of the two stages are turned off, so that the first node Q of the second stage CST2 remains in a floating state. Meanwhile, as the first node Q of the second stage CST2 is continuously maintained as the first voltage source VDD applied during the first period T1, the second stage CST2 includes the first node QST. 11 NMOS transistor Tr11 remains turned on. At this time, as the second clock pulse CLK2 is applied to the source terminal of the eleventh NMOS transistor Tr11 of the second stage CST2, the first node Q of the second stage CST2 is charged. The first voltage source VDD is amplified by bootstrapping. Therefore, the second clock pulse CLK2 applied to the source terminal of the eleventh NMOS transistor Tr11 is stably output through the drain terminal of the eleventh NMOS transistor Tr11. In this case, as shown in FIG. 8, the second clock pulse CLK2 output from the second stage CST2 is applied to a second gate line to drive the second gate line Vout2. Acts as).

한편, 상기 제 2 기간(T2)에 상기 제 2 스테이지(CST2)는, 상술한 제 1 스테이지(CST1)와 마찬가지로, 자신으로부터 출력된 제 2 스캔펄스(Vout2)를 사용하여 자신의 제 10 NMOS 트랜지스터(Tr10)를 동작시키고, 제 8 NMOS 트랜지스터(Tr8)를 턴-오프시킨다. 따라서, 상기 제 2 기간(T2)에 상기 제 2 스테이지(CST2)의 제 1 노드(Q)는 충전상태로 유지되고, 이에 의해 안정적으로 제 2 스캔펄스(Vout2)가 제 2 게이트 라인에 공급된다.On the other hand, in the second period T2, the second stage CST2 uses the second scan pulse Vout2 outputted from itself, similarly to the first stage CST1 described above, and uses its own tenth NMOS transistor. The Tr10 is operated, and the eighth NMOS transistor Tr8 is turned off. Therefore, in the second period T2, the first node Q of the second stage CST2 is maintained in a charged state, whereby the second scan pulse Vout2 is stably supplied to the second gate line. .

한편, 상기 제 2 스테이지(CST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)에도 입력된다. 구체적으로, 도 10에 도시된 바와 같이, 상 기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(CST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(CST1)의 제 6 NMOS 트랜지스터(Tr6)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 게이트단자가 접속된 상기 제 12 NMOS 트랜지스터(Tr12)가 턴-오프된다.The second scan pulse Vout2 output from the second stage CST2 is also input to the first stage CST1. Specifically, as shown in FIG. 10, the second scan pulse Vout2 is input to the gate terminal of the sixth NMOS transistor Tr6 provided in the first stage CST1. Here, as the sixth NMOS transistor Tr6 of the first stage CST1 is turned on by the second scan pulse Vout2, the second NMOS transistor VSS is turned on. It is supplied to the first node Q of the first stage CST1 through Tr6. Therefore, the first node Q of the first stage CST1 is discharged by the second voltage source VSS. Then, the twelfth NMOS transistor Tr12 having the gate terminal connected to the first node Q of the first stage CST1 is turned off.

한편, 이 제 2 기간(T2)에 펄스발생기로부터 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(CST1)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에도 인가되고, 이에 따라 상기 제 1 스테이지(CST1)의 제 4 NMOS 트랜지스터(Tr4)는 턴-온된다. 이때, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 1 전압원(VDD)이 제 1 스테이지(CST1)의 제 2 노드(QB)에 공급된다. 따라서, 상기 제 1 전압원(VDD)에 의해 상기 제 1 스테이지(CST1)의 제 2 노드(QB)는 충전된다. 그러면, 상기 제 2 스테이지(CST2)의 제 2 노드(QB)에 접속된 제 12 NMOS 트랜지스터(Tr12)가 턴-온된다. 이때, 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다. 따라서, 이 제 2 전압원(VSS)은 상기 게이트 라인을 비활성화시키는 신호로서 작용한다.Meanwhile, the second clock pulse CLK2 output from the pulse generator in the second period T2 is also applied to the gate terminal of the fourth NMOS transistor Tr4 of the first stage CST1. The fourth NMOS transistor Tr4 of the stage CST1 is turned on. At this time, the first voltage source VDD is supplied to the second node QB of the first stage CST1 through the turned-on fourth NMOS transistor Tr4. Therefore, the second node QB of the first stage CST1 is charged by the first voltage source VDD. Then, the twelfth NMOS transistor Tr12 connected to the second node QB of the second stage CST2 is turned on. In this case, the second voltage source VSS is supplied to the first gate line through the turned-on twelfth NMOS transistor Tr12. Thus, the second voltage source VSS serves as a signal for deactivating the gate line.

또한, 이 제 2 기간(T2)에 출력된 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(CST1)에 구비된 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 입력된다. 따라 서, 상기 제 1 스테이지(CST1)의 제 9 NMOS 트랜지스터(Tr9)는 턴-온된다. 따라서, 상기 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해, 제 2 전압원(VSS)이 상기 제 1 스테이지(CST1)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 인가된다. 상기 제 9 NMOS 트랜지스터(Tr9)는 상기 제 8 NMOS 트랜지스터(Tr8)의 열화를 방지하기 위한 스위칭소자이다. 즉, 상기 제 1 클럭펄스(CLK1) 주기적으로 출력됨에 따라, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에는 제 2 전압원(VSS)보다는 제 1 클럭펄스(CLK1)가 더 많은 시간동안 인가된다. 따라서, 상기 제 8 NMOS 트랜지스터(Tr8)의 문턱전압이 특성이 변화할 수 있다. 이를 방지하기 위해, 상기 제 9 NMOS 트랜지스터(Tr9)는 다음단의 스테이지가 스캔펄스를 출력할 때, 이를 공급받아 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에 좀 더 많은 시간동안 제 2 전압원(VSS)을 공급할 수 있다.The second clock pulse CLK2 output in the second period T2 is input to the gate terminal of the ninth NMOS transistor Tr9 provided in the first stage CST1. Accordingly, the ninth NMOS transistor Tr9 of the first stage CST1 is turned on. Accordingly, the second voltage source VSS is applied to the gate terminal of the eighth NMOS transistor Tr8 provided in the first stage CST1 through the turned-on ninth NMOS transistor Tr9. The ninth NMOS transistor Tr9 is a switching device for preventing deterioration of the eighth NMOS transistor Tr8. That is, as the first clock pulse CLK1 is periodically output, the first clock pulse CLK1 is applied to the gate terminal of the eighth NMOS transistor Tr8 for more time than the second voltage source VSS. Accordingly, the threshold voltage of the eighth NMOS transistor Tr8 may change in characteristics. In order to prevent this, the ninth NMOS transistor Tr9 is supplied with the second voltage source VSS to the gate terminal of the eighth NMOS transistor Tr8 when the next stage outputs the scan pulse. . In this way, the second voltage source VSS can be supplied to the gate terminal of the eighth NMOS transistor Tr8 for a longer time.

이와 같이, 상기 제 2 스테이지(CST2)로부터 출력된 제 2 스캔펄스(Vout2)는, 자신에 동기된 제 2 클럭펄스(CLK2)와 함께 상기 제 1 스테이지(CST1)의 제 1 노드(Q)를 방전시키고 제 2 노드(QB)를 충전시킴으로써, 상기 제 1 스테이지(CST1)를 인에이블시킨다.As described above, the second scan pulse Vout2 output from the second stage CST2 receives the first node Q of the first stage CST1 together with the second clock pulse CLK2 synchronized with the second scan pulse Vout2. The first stage CST1 is enabled by discharging and charging the second node QB.

한편, 이 제 2 기간(T2)동안, 상기 제 2 스테이지(CST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(CST3)에도 입력된다. 구체적으로, 도 10에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(CST3)에 구비된 제 1 및 제 3 NMOS 트랜지스터(Tr1, Tr3)의 게이트단자에 입력된다. 따라서, 상술 한 바와 같은 방식으로, 상기 제 3 스테이지(CST3)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 즉, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 3 스테이지(CST3)는 인에이블된다.On the other hand, during this second period T2, the second scan pulse Vout2 output from the second stage CST2 is also input to the third stage CST3. Specifically, as shown in FIG. 10, the second scan pulse Vout2 is input to the gate terminals of the first and third NMOS transistors Tr1 and Tr3 provided in the third stage CST3. Thus, in the manner as described above, the first node Q of the third stage CST3 is charged and the second node QB is discharged. That is, the third stage CST3 is enabled by the second scan pulse Vout2.

요약하면, 제 2 기간(T2)동안에는, 상기 제 2 스테이지(CST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는, 자신에 동기된 제 2 클럭펄스(CLK2)와 함께 제 1 스테이지(CST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(CST3)를 인에이블시킨다. 또한, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(CST1)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 열화가 방지되도록 한다. In summary, during the second period T2, the second scan pulse Vout2 is output from the second stage CST2. This second scan pulse Vout2 drives the second gate line. In addition, the second scan pulse Vout2 disables the first stage CST1 together with the second clock pulse CLK2 synchronized with the second scan pulse Vout2. In addition, the second scan pulse Vout2 enables the third stage CST3. In addition, the second clock pulse CLK2 prevents deterioration of the eighth NMOS transistor Tr8 provided in the first stage CST1.

그리고, 제 3 기간(T3)동안에는, 상기 제 3 스테이지(CST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는, 자신에 동기된 제 3 클럭펄스(CLK3)와 함께 제 2 스테이지(CST2)를 디스에이블시킨다. 또한, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 스테이지(CST2)에 구비된 제 8 NMOS 트랜지스터(Tr8)의 열화가 방지되도록 한다.During the third period T3, the third scan pulse Vout3 is output from the third stage CST3. This third scan pulse Vout3 drives the third gate line. In addition, the third scan pulse Vout3 disables the second stage CST2 together with the third clock pulse CLK3 synchronized with the third scan pulse Vout3. In addition, the third clock pulse CLK3 prevents deterioration of the eighth NMOS transistor Tr8 provided in the second stage CST2.

한편, 상기 제 3 기간(T3)에는 펄스발생기로부터 제 2 스타트 펄스(SP2)가 출력된다. 이 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(CST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 신호이다. 즉, 상기 제 2 스타트 펄스(SP2)와 제 3 스캔펄스(Vout3)는 제 3 기간(T3)에 동시에 출력된다. 이 제 2 스타트 펄스(SP2)는 제 2 그룹(CGR2)내의 첫 번째 스테이지, 즉 제 4 스테이지(CST4)에 공급되어 상기 제 4 스테이지(CST4)를 인에이블시킨다. 즉, 상기 제 3 기간(T3)에 상기 제 2 스타트 펄스(SP2)는 상기 제 4 스테이지(CST4)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 및 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 동시에 공급된다. 이에 따라, 상기 제 4 스테이지(CST4)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 4 스테이지(CST4)는 제 1 스테이지(CST1)와 동일한 방식으로 동작한다.On the other hand, the second start pulse SP2 is output from the pulse generator in the third period T3. The second start pulse SP2 is a signal synchronized with the third scan pulse Vout3 output from the third stage CST3. That is, the second start pulse SP2 and the third scan pulse Vout3 are simultaneously output in the third period T3. The second start pulse SP2 is supplied to the first stage in the second group CGR2, that is, the fourth stage CST4, to enable the fourth stage CST4. That is, in the third period T3, the second start pulse SP2 is the gate terminal of the first NMOS transistor Tr1 provided in the fourth stage CST4, and the gate of the third NMOS transistor Tr3. It is supplied to the terminal at the same time. Accordingly, the first node Q of the fourth stage CST4 is charged and the second node QB is discharged. In other words, the fourth stage CST4 operates in the same manner as the first stage CST1.

이후, 제 4 기간(T4)에는 상기 제 4 스테이지(CST4)가 제 4 스캔펄스(Vout4)를 출력하여 제 4 게이트 라인을 구동시킨다. 또한, 이 제 4 스캔펄스(Vout4)는 제 5 스테이지(CST5)에 공급되어 제 5 스테이지(CST5)를 인에이블시킨다. 또한, 이 제 4 스캔펄스(Vout4)는, 이전 그룹의 마지막 번째 스테이지, 즉 제 1 그룹(CGR1)의 제 3 스테이지(CST3)에 공급되어 상기 제 3 스테이지(CST3)를 디스에이블시킨다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(CST3)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 공급된다. 이때, 상기 제 4 스캔펄스(Vout4)는, 자신에 동기된 제 4 클럭펄스(CLK4)와 함께 제 3 스테이지(CST3)를 디스에이블시킨다.Thereafter, in the fourth period T4, the fourth stage CST4 outputs the fourth scan pulse Vout4 to drive the fourth gate line. The fourth scan pulse Vout4 is also supplied to the fifth stage CST5 to enable the fifth stage CST5. In addition, the fourth scan pulse Vout4 is supplied to the last stage of the previous group, that is, the third stage CST3 of the first group CGR1 to disable the third stage CST3. Specifically, the fourth scan pulse Vout4 is supplied to the gate terminal of the sixth NMOS transistor Tr6 provided in the third stage CST3. At this time, the fourth scan pulse Vout4 disables the third stage CST3 together with the fourth clock pulse CLK4 synchronized with the fourth scan pulse Vout4.

이와 같은 방식으로 나머지 제 5 내지 제 n 스테이지(CST5 내지 CSTn), 그리고 더미 스테이지(CSTn+1)도 동작한다.In this manner, the remaining fifth to nth stages CST5 to CSTn and the dummy stage CSTn + 1 also operate.

이하, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the third embodiment of the present invention will be described in detail.

도 11은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 12는 도 11의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.FIG. 11 is a diagram illustrating a shift register according to a third exemplary embodiment of the present invention, and FIG. 12 is a timing diagram of each signal supplied to the stage of FIG. 11 and a scan pulse output from the stage.

본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 11에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(DST1 내지 DSTn)들 및 하나의 더미 스테이지(DSTn+1)로 구성된다. 여기서, 각 스테이지들(DST1 내지 DSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(DST1)부터 더미 스테이지(DSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(DSTn+1)를 제외한 상기 스테이지들(DST1 내지 DSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As illustrated in FIG. 11, the shift register according to the third embodiment of the present invention includes n stages DST1 to DSTn and one dummy stage DSTn + 1 connected to each other. Here, each of the stages DST1 to DSTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 is sequentially performed from the first stage DST1 to the dummy stage DSTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages DST1 to DSTn except the dummy stage DSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(DST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(DST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(DST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(DSTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(DSTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(DSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(DSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(DSTn)에만 공급된다.That is, first, the first stage DST1 outputs the first scan pulse Vout1, and then the second stage DST2 outputs the second scan pulse Vout2, and then, the third stage DST3. Outputs the third scan pulse Vout3, and finally, the nth stage DSTn outputs the nth scan pulse Voutn. On the other hand, after the n-th stage DSTn outputs the n-th scan pulse Voutn, the dummy stage DSTn + 1 outputs the n + 1-th scan pulse Voutn + 1, wherein the dummy stage The n + 1th scan pulse Voutn + 1 output from (DSTn + 1) is not supplied to the gate line but is supplied only to the nth stage DSTn.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(DST1 내지 DSTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다.On the other hand, the entire stages DST1 to DSTn + 1 of the shift register configured as described above are circulated with the first voltage source VDD and the second voltage source VSS, and have a sequential phase difference with each other. Two clock pulses of CLK1 to CLK4) are applied. Here, the first voltage source VDD means a positive voltage source, and the second voltage source VSS means a negative voltage source.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(DST1 내지 DSTn+1)는, 제 1 노드의 충전 및 방전, 그리고 제 2 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 포함한다.On the other hand, each stage (DST1 to DSTn + 1), the node control unit for controlling the charging and discharging of the first node, and the charging and discharging of the second node, and the scan pulse or according to the state of the first and second nodes And an output unit for outputting the second voltage source VSS and supplying the second voltage source VSS to the gate line of the liquid crystal panel.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드 및 제 2 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first node and the second node are alternately charged and discharged to each other, specifically, when the first node is in a charged state, the second node is maintained in a discharged state, and the second node is charged. In this state, the first node maintains a discharged state. The charging and discharging states of the first node and the second node are controlled by a plurality of switching elements (not shown) provided in the node controller.

한편, 상기 스테이지들(DST1 내지 DSTn+1)은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 3에 도시된 바와 같이, 전체 스테이지들(DST1 내지 DSTn+1)을 m개의 그룹으로 나눌 수 있다. 각 그룹(DGR1 내지 DGRm)은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹(DGR1 내지 DGRm)이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹(DGR1 내지 DGRm)에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.Meanwhile, the stages DST1 to DSTn + 1 may be divided into several groups. That is, as shown in FIG. 3, all stages DST1 to DSTn + 1 may be divided into m groups. Each group DGR1 to DGRm includes three stages. Of course, each of the groups DGR1 to DGRm may include two or more stages. The number of stages included in each of the groups DGR1 to DGRm may be different.

도 11에 도시된 제 1 그룹(DGR1)은 제 1 내지 제 3 스테이지(DST1 내지 DST3)를 포함하며, 제 2 그룹(DGR2)은 제 4 내지 제 6 스테이지(DST4 내지 DST6)를 포함하며, 제 3 그룹(DGR3)은 제 7 내지 제 9 스테이지(DST9 내지 DST9)를 포함하며, ....., 제 m 그룹(DGRm)은 제 n-1 내지 더미 스테이지(DSTn-1 내지 DSTn+1)를 포함한다.The first group DGR1 illustrated in FIG. 11 includes first to third stages DST1 to DST3, and the second group DGR2 includes fourth to sixth stages DST4 to DST6. The third group DGR3 includes seventh to ninth stages DST9 to DST9, and the m-th group DGRm includes nth-1 to dummy stages DSTn-1 to DSTn + 1. It includes.

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기(도시되지 않음)로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(DGR1 내지 DGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(DGR1 내지 DGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 즉, 상기 제 1 스타트 펄스(SP1)는 제 1 그룹(DGR1)내의 스테이지들(DST1 내지 DST3) 중 제 1 스테이지(DST1)에 공급되며, 제 2 스타트 펄스(SP2)는 제 2 그룹(DGR2)내의 스테이지들(DST4 내지 DST6) 중 제 4 스테이지(DST4)에 공급되며, 제 3 스타트 펄스(SP3)는 제 3 그룹(DGR3)내의 스테이지들(DST7 내지 DST9) 중 제 7 스테이지(DST7)에 공급되며, ..., 제 m 스타트 펄스(SPm)는 제 m 그룹(DGRm)내의 스테이지들 중 제 n-1 스테이지(DSTn-1)에 공급된다. 이 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(DGR1 내지 DGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(DGR1 내지 DGRm)의 첫 번째 스테이지의 제 1 노드를 충전시킴으로써, 상기 각 그룹(DGR1 내지 DGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블 시킨다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from a pulse generator (not shown). In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups DGR1 to DGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group DGR1 to DGRm. That is, the first start pulse SP1 is supplied to the first stage DST1 among the stages DST1 to DST3 in the first group DGR1, and the second start pulse SP2 is supplied to the second group DGR2. The third start pulse SP3 is supplied to the fourth stage DST4 among the stages DST4 to DST6, and the third start pulse SP3 is supplied to the seventh stage DST7 among the stages DST7 to DST9 in the third group DGR3. The m-th start pulse SPm is supplied to the n-th stage DSTn-1 among the stages in the m-th group DGRm. These first to mth start pulses SP1 to SPm are supplied to the first stage of each group DGR1 to DGRm to enable the first stage. That is, the first to mth start pulses SP1 to SPm charge the first node of the first stage of each group DGR1 to DGRm, whereby the first stage of each group DGR1 to DGRm is a scan pulse. Enable to output

상술한 바와 같이, 각 스테이지들(DST1 내지 DSTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력하는데, 이때, 각 스테이지(DST1 내지 DSTn+1)는 상기 스캔펄스(Vout1 내지 Voutn+1)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지(DST1 내지 DSTn+1)는 스캔펄스(Vout1 내지 Voutn+1)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(DST1 내지 DSTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages DST1 to DSTn + 1 sequentially outputs scan pulses Vout1 to Voutn + 1, in which each stage DST1 to DSTn + 1 is the scan pulses Vout1 to Voutn. +1) is also supplied to the stage located next to itself and to the stage located previous to it. Specifically, each of the stages DST1 to DSTn + 1 supplies scan pulses Vout1 to Voutn + 1 to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second node. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages DST1 to DSTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. In other words, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second node. This disabled stage deactivates the corresponding gate line.

단, 각 그룹(DGR1 내지 DGRm)내의 마지막 번째 스테이지는 자신으로부터 다음단의 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에 스캔펄스를 공급하지 않는다. 즉, 각 그룹(DGR1 내지 DGRm)내의 첫 번째 스테이지는, 상술한 바와 같이, 펄스발생기로부터 제공되는 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 의해 인에이블된다. 예를 들어, 제 1 그룹(DGR1)내의 마지막 번째 스테이지인 제 3 스테이 지(DST3)는 제 3 스캔펄스(Vout3)를 제 3 게이트 라인 및 제 2 스테이지(DST2)에만 공급하지만, 제 2 그룹(DGR2)내의 첫 번째 스테이지인 제 4 스테이지(DST4)에는 공급하지 않는다. 즉, 상기 제 4 스테이지(DST4)는 펄스발생기로부터 출력된 제 2 스타트 펄스(SP2)에 의해 인에이블된다. 여기서, 도 4에 도시된 바와 같이, 상기 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(DST3)로부터 출력된 제 3 스캔펄스(Vout3)와 동일 위상을 갖는다. 다시말하면, 상기 제 3 스테이지(DST3)로부터 제 3 스캔펄스(Vout3)가 출력되는 시점에, 상기 제 4 스테이지(DST4)는 상기 제 2 스타트 펄스(SP2)에 의해 인에이블된다.However, the last stage in each group DGR1 to DGRm does not supply the scan pulse to the stage in the next stage (that is, the first stage in the next group) from itself. That is, the first stage in each group DGR1 to DGRm is enabled by the first to mth start pulses SP1 to SPm provided from the pulse generator as described above. For example, the third stage DST3, which is the last stage in the first group DGR1, supplies the third scan pulse Vout3 only to the third gate line and the second stage DST2, but the second group DGR1. It does not supply to the 4th stage DST4 which is the 1st stage in DGR2). That is, the fourth stage DST4 is enabled by the second start pulse SP2 output from the pulse generator. As shown in FIG. 4, the second start pulse SP2 has the same phase as the third scan pulse Vout3 output from the third stage DST3. In other words, when the third scan pulse Vout3 is output from the third stage DST3, the fourth stage DST4 is enabled by the second start pulse SP2.

또한, 상기 제 1 스테이지(DST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(DST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(DST2) 및 제 1 게이트 라인에 공급된다.In addition, the first stage DST1 does not have a stage preceding it. Therefore, the first scan pulse Vout1 output from the first stage DST1 is supplied to the second stage DST2 and the first gate line.

여기서, 상기 각 스테이지(DST1 내지 DSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Herein, the configuration of the stages DST1 to DSTn + 1 will be described in more detail.

도 13은 도 11의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 13 is a diagram illustrating a second stage included in the first group of FIG. 11.

제 2 스테이지(DST2)의 노드 제어부(130a)는, 제 1 내지 제 10 NMOS 트랜지스터(Tr1 내지 Tr10)를 포함한다.The node controller 130a of the second stage DST2 includes the first to tenth NMOS transistors Tr1 to Tr10.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(DST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스 터(Tr1)의 게이트단자는 제 1 스테이지(DST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage DST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage DST1, the source terminal is connected to a power line for transmitting the first voltage source VDD, and the drain terminal is connected to the first line. It is connected to one node Q.

제 2 NMOS 트랜지스터(Tr2)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the second NMOS transistor Tr2 is connected to the first node Q, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. It is connected to the power line.

제 3 NMOS 트랜지스터(Tr3)는, 이전단 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 응답하여, 제 1 전압원(VDD)을 도통시키는 역할을 한다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 1 클럭펄스(CLK1)(제 1 스테이지(DST1)로부터 출력된 제 1 스캔펄스(Vout1)에 동기된 클럭펄스)에 응답하여, 제 1 전압원(VDD)을 도통시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 제 1 클럭펄스(CLK1)를 전송하는 클럭라인에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.The third NMOS transistor Tr3 serves to conduct the first voltage source VDD in response to a clock pulse synchronized with the scan pulse from the previous stage. That is, the third NMOS transistor Tr3 responds to the first voltage source (in response to the first clock pulse CLK1 (a clock pulse synchronized with the first scan pulse Vout1 output from the first stage DST1). VDD). To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the clock line for transmitting the first clock pulse CLK1, and the source terminal is connected to the power line for transmitting the first voltage source VDD.

제 4 NMOS 트랜지스터(Tr4)는, 상기 제 3 NMOS 트랜지스터(Tr3)를 통해 공급되는 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 NMOS 트랜지스터(Tr3)의 드레인단자에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.The fourth NMOS transistor Tr4 charges the second node QB to the first voltage source VDD in response to the first voltage source VDD supplied through the third NMOS transistor Tr3. To this end, the gate terminal of the fourth NMOS transistor Tr4 is connected to the drain terminal of the third NMOS transistor Tr3, and the source terminal is connected to a power line for transmitting the first voltage source VDD.

제 5 NMOS 트랜지스터(Tr5)는, 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth NMOS transistor Tr5 discharges the first node Q to the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. To this end, the gate terminal of the fifth NMOS transistor Tr5 is connected to the second node QB, the source terminal is connected to the first node Q, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 6 NMOS 트랜지스터(Tr6)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는, 제 1 스테이지(DST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 제 1 스테이지(DST1)에 접속되며, 소스단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. The sixth NMOS transistor Tr6 supplies the second voltage source VSS to the gate terminal of the fourth NMOS transistor Tr4 in response to the scan pulse from the previous stage. That is, the sixth NMOS transistor Tr6 supplies the second voltage source VSS to the gate terminal of the fourth NMOS transistor Tr4 in response to the first scan pulse Vout1 from the first stage DST1. Supply. For this purpose, the gate terminal of the sixth NMOS transistor Tr6 is connected to the first stage DST1, the source terminal is connected to the gate terminal of the fourth NMOS transistor Tr4, and the drain terminal of the second voltage source ( VSS) is connected to the power supply line.

제 7 NMOS 트랜지스터(Tr7)는, 상기 제 1 클럭펄스(CLK1)보다 두 클럭펄스만큼 지연되어 출력되는 제 3 클럭펄스(CLK3)에 응답하여, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급한다. 이를 위해서, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 드레인단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventh NMOS transistor Tr7 is provided to the gate terminal of the fourth NMOS transistor Tr4 in response to the third clock pulse CLK3 outputted by being delayed by two clock pulses than the first clock pulse CLK1. Supply 2 voltage sources (VSS). For this purpose, the gate terminal of the seventh NMOS transistor Tr7 is connected to the clock line for transmitting the third clock pulse CLK3, the source terminal is connected to the drain terminal of the fourth NMOS transistor Tr4, and the drain The terminal is connected to a power line for transmitting the second voltage source VSS.

제 8 NMOS 트랜지스터(Tr8)는, 상기 제 3 클럭펄스(CLK3)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 discharges the second node QB to the second voltage source VSS in response to the third clock pulse CLK3. To this end, the gate terminal of the eighth NMOS transistor Tr8 is connected to the clock line for transmitting the third clock pulse CLK3, the source terminal is connected to the second node QB, and the drain terminal is connected to the second node. It is connected to a power supply line that transmits a voltage source VSS.

제 9 NMOS 트랜지스터(Tr9)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 8 NMOS 트랜지스터(Tr8)는, 제 1 스테이지(DST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 스테이지(DST1)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 discharges the second node QB to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the eighth NMOS transistor Tr8 discharges the second node QB to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage DST1. To this end, the gate terminal of the eighth NMOS transistor Tr8 is connected to the first stage DST1, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 10 NMOS 트랜지스터(Tr10)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 제 10 NMOS 트랜지스터(Tr10)는 제 3 스테이지(DST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 제 3 스테이지(DST3)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 discharges the first node Q to the second voltage source VSS in response to the scan pulse from the next stage. That is, the tenth NMOS transistor Tr10 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage DST3. To this end, the gate terminal of the tenth NMOS transistor Tr10 is connected to the third stage DST3, the source terminal is connected to the first node Q, and the drain terminal transmits the second voltage source VSS. It is connected to the power line.

제 2 스테이지(DST2)의 출력부(130b)는, 제 11 및 제 12 NMOS 트랜지스터(Tr11, Tr12)를 포함한다.The output unit 130b of the second stage DST2 includes the eleventh and twelfth NMOS transistors Tr11 and Tr12.

제 11 NMOS 트랜지스터(Tr11)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 1 클럭펄스(CLK1)와 제 3 클럭펄스(CLK3) 사이에 위치한 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 출력된 제 2 스캔펄스(Vout2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 11 NMOS 트랜지스터(Tr11)는, 상기 제 2 스캔펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다.The eleventh NMOS transistor Tr11 is disposed between the first clock pulse CLK1 and the third clock pulse CLK3 in response to the first voltage source VDD charged in the first node Q. The clock pulse CLK2 is output as the second scan pulse Vout2. The output second scan pulse Vout2 is supplied to the gate line connected to the stage to which it belongs, the stage at the previous stage, and the stage at the next stage. That is, the eleventh NMOS transistor Tr11 supplies the second scan pulse Vout2 to the second gate line, the first stage DST1, and the third stage DST3.

여기서, 상기 제 2 게이트 라인에 공급된 제 2 스캔펄스(Vout2)는 상기 제 2 게이트 라인을 구동하며, 제 1 스테이지(DST1)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(DST1)를 디스에이블시키며, 제 3 스테이지(DST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(DST3)를 인에이블시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속된다.Here, the second scan pulse Vout2 supplied to the second gate line drives the second gate line, and the second scan pulse Vout2 supplied to the first stage DST1 is the first stage DST1. ) Is disabled, and the second scan pulse Vout2 supplied to the third stage DST3 enables the third stage DST3. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the second gate. The line, the first stage DST1, and the third stage DST3 are commonly connected.

제 12 NMOS 트랜지스터(Tr12)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급한다. 즉, 상기 제 12 NMOS 트랜지스터(Tr12)는, 상기 제 2 전압원(VSS)을 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공급한다. 상기 제 2 게이트 라인에 공급된 제 2 전압원(VSS)은 상기 제 2 게이트 라인 을 비활성화시키는 신호로서 기능한다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(DST1), 및 제 3 스테이지(DST3)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The twelfth NMOS transistor Tr12 outputs the second voltage source VSS in response to the first voltage source VDD charged in the second node QB. Then, the second voltage source VSS is supplied to the gate line connected to the stage to which it belongs, the stage in the previous stage, and the stage in the next stage. That is, the twelfth NMOS transistor Tr12 supplies the second voltage source VSS to the second gate line, the first stage DST1, and the third stage DST3. The second voltage source VSS supplied to the second gate line functions as a signal for deactivating the second gate line. For this purpose, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the second node QB, and the source terminal is common to the second gate line, the first stage DST1, and the third stage DST3. The drain terminal is connected to a power line for transmitting the second voltage source VSS.

한편, 제 1 스테이지(DST1), 제 3 내지 제 n 스테이지(DST3 내지 DSTn), 및 더미 스테이지(DSTn+1)도 상술한 제 2 스테이지(DST2)와 동일한 구성을 갖는다.On the other hand, the first stage DST1, the third to nth stages DST3 to DSTn, and the dummy stage DSTn + 1 also have the same configuration as the second stage DST2 described above.

단, 각 그룹내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 또한, 상기 각 그룹내의 각 첫 번째 스테이지에 구비된 제 6 NMOS 트랜지스터(Tr6)도 상기 펄스발생기로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. However, the first NMOS transistor Tr1 provided in each first stage in each group receives the start pulse SP from the pulse generator. That is, the first NMOS transistor Tr1 provided in the first, fourth, seventh, ..., and n-1th stages is connected to the first to mth start pulses SP from the pulse generator. In response, the first node Q is charged with the first voltage source VDD. In addition, the sixth NMOS transistor Tr6 included in each first stage in each group is also supplied with a start pulse SP from the pulse generator. That is, the second NMOS transistors Tr2 provided in the first, fourth, seventh, and n-th stages are connected to the first to mth start pulses SP from the pulse generator. In response, the second node QB is discharged to the second voltage source VSS.

또한, 상기 각 그룹(DGR1 내지 DGRm)내의 각 첫 번째 스테이지에 구비된 제 9 NMOS 트랜지스터(Tr9)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(DST1, DST4, DST7, ..., DSTn-1)에 구비된 제 9 NMOS 트랜지스터(Tr9)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 4 NMOS 트랜지스 터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급한다.In addition, the ninth NMOS transistor Tr9 provided in each first stage in each of the groups DGR1 to DGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the ninth NMOS transistor Tr9 provided in the first, fourth, seventh, and n-th stages DST1, DST4, DST7, ..., DSTn-1, In response to the first to mth start pulses SP1 to SPm from the pulse generator, the second voltage source VSS is supplied to the gate terminal of the fourth NMOS transistor Tr4.

한편, 각 그룹(DGR1 내지 DGRm)내의 마지막 번째 스테이지에 구비된 제 11 및 제 12 NMOS 트랜지스터(Tr11, Tr12)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 10 NMOS 트랜지스터(Tr10)의 게이트 단자에 공급되지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.Meanwhile, the scan pulse or the second voltage source VSS output from the eleventh and twelfth NMOS transistors Tr11 and Tr12 included in the last stage in each group DGR1 to DGRm is the tenth NMOS transistor of the previous stage. It is supplied to the gate terminal of Tr10, but not to the next stage (i.e., the first stage in the next group).

그리고, 더미 스테이지(DSTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(DSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(DSTn))에 공급하여 상기 제 n 스테이지(DSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(DSTn+1)에 구비된 제 11 및 제 12 NMOS 트랜지스터(Tr11, Tr12)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(DSTn)의 제 10 NMOS 트랜지스터(Tr10)의 게이트단자에 공급된다.The dummy stage DSTn + 1 does not have a stage next to itself. In addition, the dummy stage DSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage DSTn) does not supply the n + 1 scan pulse Voutn + 1 outputted from the dummy stage DSTn + 1. ) To disable the nth stage DSTn. Accordingly, the n + 1 th scan pulse Voutn + 1 or the second voltage source VSS output from the eleventh and twelfth NMOS transistors Tr11 and Tr12 included in the dummy stage DSTn + 1 is the nth stage. The gate terminal of the tenth NMOS transistor Tr10 of DSTn is supplied.

이와 같이 구성된 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the third embodiment of the present invention configured as described above will be described in detail as follows.

도 14는 도 11의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.FIG. 14 is a diagram illustrating first to third stages included in the first group of FIG. 11.

먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the enable period T0 will be described.

상기 인에이블 기간(T0)동안에는, 도 12에 도시된 바와 같이, 펄스발생기로 부터 출력되는 제 1 스타트 펄스(SP1)와 제 4 클럭펄스(CLK4)만 하이상태를 유지하고, 나머지 클럭펄스는 로우 상태를 유지한다. 여기서, 상기 제 1 스타트 펄스(SP1)와 상기 제 4 클럭펄스(CLK4)는 서로 동기되어 있다.During the enable period T0, as shown in FIG. 12, only the first start pulse SP1 and the fourth clock pulse CLK4 output from the pulse generator remain high, and the remaining clock pulses are low. Maintain state. Here, the first start pulse SP1 and the fourth clock pulse CLK4 are synchronized with each other.

상기 펄스발생기로부터 출력된 제 1 스타트 펄스(SP) 및 4 클럭펄스(CLK4)는 제 1 스테이지(DST1)에 입력된다. 구체적으로, 도 14에 도시된 바와 같이, 상기 제 1 스타트 펄스(SP)는 상기 제 1 스테이지(DST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 6 NMOS 트랜지스터(Tr6)의 게이트 단자, 및 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 입력된다. 그리고, 상기 제 4 클럭펄스(CLK4)는 상기 제 1 스테이지(DST1)에 구비된 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 그러면, 상기 제 1, 제 3, 제 6, 및 제 9 NMOS 트랜지스터(Tr1, Tr3, Tr5, Tr9)가 모두 턴-온된다.The first start pulse SP and the four clock pulses CLK4 output from the pulse generator are input to the first stage DST1. In detail, as illustrated in FIG. 14, the first start pulse SP may include a gate terminal of a first NMOS transistor Tr1 and a gate of a sixth NMOS transistor Tr6 provided in the first stage DST1. The terminal is input to the gate terminal of the ninth NMOS transistor Tr9. The fourth clock pulse CLK4 is input to the gate terminal of the third NMOS transistor Tr3 provided in the first stage DST1. Then, all of the first, third, sixth, and ninth NMOS transistors Tr1, Tr3, Tr5, and Tr9 are turned on.

여기서, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급됨에 따라, 상기 제 1 노드(Q)는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 노드(Q)에 게이트단자가 공통으로 접속된 제 2 및 제 11 NMOS 트랜지스터(Tr2, Tr11)가 턴-온된다. 여기서, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 따라서, 상기 제 2 노드(QB)는 방전된다. 이 방전된 제 2 노드(QB)에 게이트단자가 공통으로 접속된 제 5 및 제 12 NMOS 트랜지스터(Tr5, Tr12)는 턴-오프된다.Here, as the first voltage source VDD is supplied to the first node Q through the turned-on first NMOS transistor Tr1, the first node Q is charged with the first voltage source VDD. . Therefore, the second and eleventh NMOS transistors Tr2 and Tr11 having the gate terminal connected to the first node Q in common are turned on. Here, the second voltage source VSS is supplied to the second node QB through the turned-on second NMOS transistor Tr2. Thus, the second node QB is discharged. The fifth and twelfth NMOS transistors Tr5 and Tr12 having their gate terminals commonly connected to the discharged second node QB are turned off.

그리고, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해 제 1 전압원(VDD)이 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 인가된다. 또한, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해 제 1 전압원(VDD)이 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 인가된다. 즉, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에는 상기 제 1 전압원(VDD)과 제 2 전압원(VSS)이 동시에 인가된다. 이때, 상기 제 2 전압원(VSS)을 공급하는 제 6 NMOS 트랜지스터(Tr6)의 채널폭이, 상기 제 1 전압원(VDD)을 공급하는 제 3 NMOS 트랜지스터(Tr3)의 채널폭보다 더 크기 때문에 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에는 제 2 전압원(VSS)이 인가된다. 따라서, 상기 제 4 NMOS 트랜지스터(Tr4)는 턴-오프상태를 유지한다.The first voltage source VDD is applied to the gate terminal of the fourth NMOS transistor Tr4 through the turned-on third NMOS transistor Tr3. In addition, a first voltage source VDD is applied to the gate terminal of the fourth NMOS transistor Tr4 through the turned-on sixth NMOS transistor Tr6. That is, the first voltage source VDD and the second voltage source VSS are simultaneously applied to the gate terminal of the fourth NMOS transistor Tr4. In this case, the channel width of the sixth NMOS transistor Tr6 that supplies the second voltage source VSS is greater than the channel width of the third NMOS transistor Tr3 that supplies the first voltage source VDD. The second voltage source VSS is applied to the gate terminal of the 4 NMOS transistor Tr4. Thus, the fourth NMOS transistor Tr4 maintains a turn-off state.

그리고, 상기 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해 제 2 전압원(VSS)이 제 2 노드(QB)에 공급됨에 따라, 제 2 노드(QB)는 방전된다.As the second voltage source VSS is supplied to the second node QB through the turned-on ninth NMOS transistor Tr9, the second node QB is discharged.

이와 같이, 상기 인에이블 기간(T0)동안에는, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 방전됨으로써, 상기 제 1 스테이지(DST1)가 인에이블된다.In this manner, during the enable period T0, the first node Q of the first stage DST1 is charged with the first voltage source VDD, and the second node QB is discharged to thereby discharge the first node QB. One stage DST1 is enabled.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.The operation during the first period T1 will now be described.

제 1 기간(T1)동안에는, 도 12에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 스타트 펄스(SP1)에 응답하여 상기 제 1 스테이지(DST1)의 제 1, 제 6, 및 제 9 NMOS 트랜지스터(Tr1, Tr6, Tr9)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(DST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 물론, 제 1 기간(T1)에 상기 제 4 클럭펄스(CLK4)도 로우상태로 변하기 때문에, 상기 제 1 기간(T1)에 상기 제 1 스테이지(DST1)의 제 3 NMOS 트랜지스터(Tr3)도 턴-온프된다.During the first period T1, as shown in FIG. 12, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Accordingly, the first, sixth, and ninth NMOS transistors Tr1, Tr6, and Tr9 of the first stage DST1 are turned off in response to the first start pulse SP1 in the low state. The first node Q of the first stage DST1 is maintained in a floating state. Of course, since the fourth clock pulse CLK4 is also changed to the low state in the first period T1, the third NMOS transistor Tr3 of the first stage DST1 is also turned on in the first period T1. It is onf.

한편, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(DST1)의 제 11 NMOS 트랜지스터(Tr11)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 11 NMOS 트랜지스터(Tr11)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 11 NMOS 트랜지스터(Tr11)는 거의 완전하게 턴-온된다. 이에 따라, 상기 제 1 스테이지(DST1)의 제 11 NMOS 트랜지스터(Tr11)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 12에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.Meanwhile, as the first node Q of the first stage DST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the eleventh NMOS of the first stage DST1 is maintained. Transistor Tr11 remains turned on. In this case, as the first clock pulse CLK1 is applied to the source terminal of the turned-on eleventh NMOS transistor Tr11, the first voltage source charged in the first node Q of the first stage DST1. (VDD) is amplified by bootstrapping. Thus, the eleventh NMOS transistor Tr11 is almost completely turned on. Accordingly, the first clock pulse CLK1 applied to the source terminal of the eleventh NMOS transistor Tr11 of the first stage DST1 is stably output through the drain terminal of the eleventh NMOS transistor Tr11. In this case, as shown in FIG. 12, the output first clock pulse CLK1 is applied to a first gate line to serve as a first scan pulse Vout1 for driving the first gate line.

이때, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(DST2)에 입력된다. 구체적으로, 도 14에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(DST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 6 NMOS 트랜지스터(Tr6)의 게이트단자, 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(DST2)에 공급된 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(DST1)에 공급된 제 1 스타트 펄스(SP1)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(DST2)의 제 1 NMOS 트랜지스터(Tr1)는 상기 제 2 스테이지(DST2)의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다.In this case, the first scan pulse Vout1 is supplied to the first gate line and input to the second stage DST2. In detail, as illustrated in FIG. 14, the first scan pulse Vout1 may include a gate terminal of the first NMOS transistor Tr1 and a gate of the sixth NMOS transistor Tr6 provided in the second stage DST2. A terminal is input to the gate terminal of the ninth NMOS transistor Tr9. Here, the first scan pulse Vout1 supplied to the second stage DST2 plays the same role as the first start pulse SP1 supplied to the first stage DST1, and the first scan pulse V1. In response to Vout1), the first NMOS transistor Tr1 of the second stage DST2 charges the first node Q of the second stage DST2 to the first voltage source VDD.

한편, 상기 제 1 기간(T1)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(DST2)에도 공급된다. 구체적으로, 상기 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(DST2)에 구비된 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. On the other hand, the first clock pulse CLK1 output in the first period T1 is also supplied to the second stage DST2. In detail, the first clock pulse CLK1 is input to the gate terminal of the third NMOS transistor Tr3 provided in the second stage DST2.

결국, 상기 제 1 기간(T1)에, 상기 제 2 스테이지(DST2)의 제 1, 제 3, 제 6, 및 제 9 NMOS 트랜지스터(Tr1, Tr6, Tr9)가 턴-온된다. 따라서, 상기 제 1 스테이지(DST1)가 인에이블 기간(T0)에 인에이블 되듯이 상기 제 2 스테이지(DST2)는 제 1 기간(T1)에 인에이블된다. 즉, 상기 제 1 기간(T1)에 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는 충전되고, 제 2 노드(QB)는 방전된다.As a result, in the first period T1, the first, third, sixth, and ninth NMOS transistors Tr1, Tr6, and Tr9 of the second stage DST2 are turned on. Therefore, as the first stage DST1 is enabled in the enable period T0, the second stage DST2 is enabled in the first period T1. That is, in the first period T1, the first node Q of the second stage DST2 is charged and the second node QB is discharged.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 12에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 12, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(DST1)로부터의 제 1 스캔펄스(Vout1)가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 제 2 스테이지(DST2)의 제 2 및 제 11 NMOS 트랜지스터(Tr2, Tr11)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(DST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 이때, 상기 제 2 스테이지(DST2)의 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(DST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다.Accordingly, as the first scan pulse Vout1 from the first stage DST1 that has been applied in the first period T1 changes to a low state in the second period T2, the first scan pulse Vout1 is applied to the gate terminal. The second and eleventh NMOS transistors Tr2 and Tr11 of the second stage DST2 are turned off, so that the first node Q of the second stage DST2 remains in a floating state. In this case, as the second clock pulse CLK2 is applied to the drain terminal of the eleventh NMOS transistor Tr11 of the second stage DST2, the first node Q of the second stage DST2 is charged. The first voltage source VDD is amplified by bootstrapping.

따라서, 상기 제 2 스테이지(DST2)의 제 11 NMOS 트랜지스터(Tr11)의 소스단 자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 12에 도시된 바와 같이, 상기 제 2 스테이지(DST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Therefore, the second clock pulse CLK2 applied to the source terminal of the eleventh NMOS transistor Tr11 of the second stage DST2 is stably output through the drain terminal of the eleventh NMOS transistor Tr11. At this time, as shown in FIG. 12, the second clock pulse CLK2 output from the second stage DST2 is applied to a second gate line to drive the second scan pulse Vout2. Acts as).

이때, 상기 제 2 스테이지(DST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(DST1)에도 입력된다. 구체적으로, 도 14에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(DST1)에 구비된 제 10 NMOS 트랜지스터(Tr10)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(DST1)의 제 10 NMOS 트랜지스터(Tr10)가 턴-온됨에 따라, 제 2 전압원(VSS)이 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 상기 제 1 스테이지(DST1)의 제 1 노드(Q)에 인가된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(DST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)에 게이트단자가 접속된 제 2 및 제 11 NMOS 트랜지스터(Tr2, Tr11)가 턴-오프된다.In this case, the second scan pulse Vout2 output from the second stage DST2 is also input to the first stage DST1. In detail, as illustrated in FIG. 14, the second scan pulse Vout2 is input to the gate terminal of the tenth NMOS transistor Tr10 provided in the first stage DST1. Here, as the tenth NMOS transistor Tr10 of the first stage DST1 is turned on by the second scan pulse Vout2, the second voltage source VSS is turned on. It is applied to the first node Q of the first stage DST1 via Tr10. Therefore, the first node Q of the first stage DST1 is discharged by the second voltage source VSS. Then, the second and eleventh NMOS transistors Tr2 and Tr11 having gate terminals connected to the first node Q of the first stage DST1 are turned off.

한편, 이 제 2 기간(T2)에 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(DST1)의 제 7 NMOS 트랜지스터(Tr7)의 게이트단자, 및 제 8 NMOS 트랜지스터(Tr8)의 게이트단자에도 인가되고, 이에 따라 상기 제 1 스테이지(DST1)의 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)는 턴-온된다. 이때, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해 제 2 전압원(VSS)이 제 1 스테이지(DST1)의 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 인가된다. 따라서, 상기 제 4 NMOS 트랜지스터(Tr4)는 턴-오 프된다. 그리고, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 제 1 스테이지(DST1)의 제 2 노드(QB)에 공급됨에 따라, 상기 제 1 스테이지(DST1)의 제 2 노드(QB)는 방전된다. 즉, 이 제 2 기간(T2)에 상기 제 1 스테이지(DST1)의 제 1 노드(Q)와 제 2 노드(QB)는 모두 방전상태를 유지한다.In the second period T2, the second clock pulse CLK2 is also applied to the gate terminal of the seventh NMOS transistor Tr7 of the first stage DST1 and the gate terminal of the eighth NMOS transistor Tr8. The seventh and eighth NMOS transistors Tr7 and Tr8 of the first stage DST1 are turned on. In this case, the second voltage source VSS is applied to the gate terminal of the fourth NMOS transistor Tr4 of the first stage DST1 through the turned-on seventh NMOS transistor Tr7. Thus, the fourth NMOS transistor Tr4 is turned off. As the second voltage source VSS is supplied to the second node QB of the first stage DST1 through the turned-on eighth NMOS transistor Tr8, the second stage of the first stage DST1 is provided. Node QB is discharged. That is, in the second period T2, both the first node Q and the second node QB of the first stage DST1 maintain the discharge state.

또한, 상기 제 2 기간(T2)동안, 상기 제 2 스테이지(DST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(DST3)에도 입력된다. 구체적으로, 도 8에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(DST3)에 구비된 제 1, 제 6, 및 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 입력된다. 또한, 이 제 2 기간(T2)동안 출력된 제 2 클럭펄스(CLK2)(상기 제 2 스캔펄스(Vout2)에 동기됨)는, 상기 제 3 스테이지(DST3)의 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에도 입력된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(DST3)의 제 1, 제 3, 제 6, 및 제 9 NMOS 트랜지스터(Tr9)가 모두 턴-온된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(DST3)는 인에이블된다. 즉, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(DST3)의 제 1 노드(Q)는 충전되고, 제 2 노드(QB)는 방전된다.In addition, during the second period T2, the second scan pulse Vout2 output from the second stage DST2 is also input to the third stage DST3. Specifically, as shown in FIG. 8, the second scan pulse Vout2 is input to the gate terminals of the first, sixth, and ninth NMOS transistors Tr9 provided in the third stage DST3. . In addition, the second clock pulse CLK2 (synchronized with the second scan pulse Vout2) output during the second period T2 is connected to the third NMOS transistor Tr3 of the third stage DST3. It is also input to the gate terminal. Therefore, in the second period T2, all of the first, third, sixth, and ninth NMOS transistors Tr9 of the third stage DST3 are turned on. Therefore, in the second period T2, the third stage DST3 is enabled. That is, in the second period T2, the first node Q of the third stage DST3 is charged and the second node QB is discharged.

요약하면, 제 2 기간(T2)에는, 상기 제 2 스테이지(DST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시키고, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)를 방전시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는, 자신에 동기된 제 2 클럭펄스(CLK2)와 함께 제 3 스테이지(DST3)를 인에이블시킨다. 한편, 상기 제 2 기간(T2)에 상기 제 1 스테이지(DST1)의 제 2 노드(QB)는 방전상태를 유지한다. 이는 상술한 바와 같이, 상기 제 2 기간(T2)에 상기 제 2 클럭펄스(CLK2)가 상기 제 1 스테이지(DST1)에 구비된 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)를 턴-온시키기 때문이다.In summary, in the second period T2, the second scan pulse Vout2 is output from the second stage DST2. The second scan pulse Vout2 drives the second gate line and discharges the first node Q of the first stage DST1. In addition, the second scan pulse Vout2 enables the third stage DST3 together with the second clock pulse CLK2 synchronized with the second scan pulse Vout2. Meanwhile, in the second period T2, the second node QB of the first stage DST1 maintains a discharge state. As described above, the second clock pulse CLK2 turns on the seventh and eighth NMOS transistors Tr7 and Tr8 provided in the first stage DST1 during the second period T2. Because.

다음으로, 제 3 기간(T3)에는 상기 제 3 스테이지(DST3)가 제 3 클럭펄스(CLK3)를 공급받아 제 3 스캔펄스(Vout3)를 출력한다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시키고, 제 2 스테이지(DST2)의 제 1 노드(Q)를 방전시킨다. 이때, 상기 제 1 스테이지(DST1)의 제 1 노드(Q)는 여전히 방전상태를 유지한다.Next, in the third period T3, the third stage DST3 receives the third clock pulse CLK3 and outputs the third scan pulse Vout3. The third scan pulse Vout3 drives the third gate line and discharges the first node Q of the second stage DST2. At this time, the first node Q of the first stage DST1 still maintains a discharge state.

한편, 상기 제 3 기간(T3)에는 펄스발생기로부터 제 2 스타트 펄스(SP2)가 출력된다. 이 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(DST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 신호이다. 즉, 상기 제 2 스타트 펄스(SP2)와 제 3 스캔펄스(Vout3)는 제 3 기간(T3)에 동시에 출력된다. 이 제 2 스타트 펄스(SP2)는 제 2 그룹(DGR2)내의 첫 번째 스테이지, 즉 제 4 스테이지(DST4)에 공급되어 상기 제 4 스테이지(DST4)를 인에이블시킨다. 즉, 상기 제 3 기간(T3)에 상기 제 2 스타트 펄스(SP)는 상기 제 4 스테이지(DST4)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 6 NMOS 트랜지스터(Tr6)의 게이트단자, 및 제 9 NMOS 트랜지스터(Tr9)의 게이트단자에 동시에 공급된다. 이에 따라, 상기 제 4 스테이지(DST4)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 다시말하면, 상기 제 4 스테이지(DST4)는 제 1 스테이지(DST1)와 동일한 방식으로 동작한다.On the other hand, the second start pulse SP2 is output from the pulse generator in the third period T3. The second start pulse SP2 is a signal synchronized with the third scan pulse Vout3 output from the third stage DST3. That is, the second start pulse SP2 and the third scan pulse Vout3 are simultaneously output in the third period T3. The second start pulse SP2 is supplied to the first stage in the second group DGR2, that is, the fourth stage DST4, to enable the fourth stage DST4. That is, in the third period T3, the second start pulse SP is the gate terminal of the first NMOS transistor Tr1 and the gate terminal of the sixth NMOS transistor Tr6 provided in the fourth stage DST4. And are simultaneously supplied to the gate terminal of the ninth NMOS transistor Tr9. Accordingly, the first node Q of the fourth stage DST4 is charged and the second node QB is discharged. In other words, the fourth stage DST4 operates in the same manner as the first stage DST1.

이후, 제 4 기간(T4)에는 상기 제 4 스테이지(DST4)가 제 4 스캔펄스(Vout4)를 출력하여 제 4 게이트 라인을 구동시킨다. 또한, 이 제 4 스캔펄스(Vout4)는 제 5 스테이지(DST5)에 공급되어 제 5 스테이지(DST5)를 인에이블시킨다. 또한, 이 제 4 스캔펄스(Vout4)는, 이전 그룹의 마지막 번째 스테이지, 즉 제 1 그룹(DGR1)의 제 3 스테이지(DST3)에 공급되어 상기 제 3 스테이지(DST3)를 디스에이블시킨다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(DST3)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 공급된다.Thereafter, in the fourth period T4, the fourth stage DST4 outputs the fourth scan pulse Vout4 to drive the fourth gate line. The fourth scan pulse Vout4 is also supplied to the fifth stage DST5 to enable the fifth stage DST5. In addition, the fourth scan pulse Vout4 is supplied to the last stage of the previous group, that is, the third stage DST3 of the first group DGR1 to disable the third stage DST3. Specifically, the fourth scan pulse Vout4 is supplied to the gate terminal of the sixth NMOS transistor Tr6 provided in the third stage DST3.

이와 같은 방식으로 나머지 제 5 내지 제 n 스테이지(DST1 내지 DSTn), 그리고 더미 스테이지(DSTn+1)도 동작한다.In this manner, the remaining fifth to nth stages DST1 to DSTn and the dummy stage DSTn + 1 also operate.

이하, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the fourth embodiment of the present invention will be described in detail.

도 15는 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 16은 도 15의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.15 is a diagram illustrating a shift register according to a fourth exemplary embodiment of the present invention, and FIG. 16 is a timing diagram of each signal supplied to the stage of FIG. 15 and the scan pulse output from the stage.

본 발명의 제 4 실시예에 따른 쉬프트 레지스터는, 도 15에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(EST1 내지 ESTn)들 및 하나의 더미 스테이지(ESTn+1)로 구성된다. 여기서, 각 스테이지들(EST1 내지 ESTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(EST1)부터 더미 스테이지(ESTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ESTn+1)를 제외한 상기 스테이지들(EST1 내지 ESTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As illustrated in FIG. 15, the shift register according to the fourth embodiment of the present invention includes n stages EST1 to ESTn and one dummy stage ESTn + 1 connected to each other. Here, each of the stages EST1 to ESTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 sequentially from the first stage EST1 to the dummy stage ESTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages EST1 to ESTn except for the dummy stage ESTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(EST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(EST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(EST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(ESTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(ESTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(ESTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(ESTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(ESTn)에만 공급된다.That is, first, the first stage EST1 outputs the first scan pulse Vout1, and then the second stage EST2 outputs the second scan pulse Vout2, and then, the third stage EST3. Outputs the third scan pulse Vout3, and finally, the nth stage ESTn outputs the nth scan pulse Voutn. On the other hand, after the n-th stage ESTn outputs the n-th scan pulse Voutn, the dummy stage ESTn + 1 outputs the n + 1-th scan pulse Voutn + 1, wherein the dummy stage The n + th scan pulse Voutn + 1 output from (ESTn + 1) is not supplied to the gate line, but only to the nth stage ESTn.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(EST1 내지 ESTn+1)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.On the other hand, the entire stages EST1 to ESTn + 1 of the shift registers configured as described above are the first to fourth voltage sources VDD, VSS, VDD3, and VDD4, and the first to fourth clock pulses having sequential phase differences with each other. One clock pulse of CLK1 to CLK4 is applied. Here, the first voltage source VDD refers to a positive DC voltage source, and the second voltage source VSS refers to a negative voltage source. The third voltage source VDD3 and the fourth voltage source VDD4 are AC voltage sources having polarities inverted for each frame. In this case, the third voltage source VDD3 has an inverted phase with respect to the fourth voltage source VDD4. That is, the third voltage source VDD3 and the fourth voltage source VDD4 have different polarities within the same frame.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클 럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is less than the second clock pulse CLK2. Phase delayed by a pulse width is output, the fourth clock pulse (CLK4) is phase-delayed output by one pulse width than the third clock pulse (CLK3), the first clock pulse (CLK1) is output to the fourth clock Phase delayed by one pulse width than pulse CLK4 is output. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(EST1 내지 ESTn+1)는, 제 1, 제 2 및 제 3 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1, 제 2, 및 제 3 노드의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 포함한다.On the other hand, each stage EST1 to ESTn + 1 includes a node control unit that controls charging and discharging of the first, second, and third nodes, and a charge / discharge state of the first, second, and third nodes. As a result, it is turned on to selectively output a scan pulse or a second voltage source VSS and supply the scan pulse or the second voltage source VSS to a gate line of the liquid crystal panel.

여기서, 상기 제 1, 제 2 및 제 3 노드는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드가 충전 상태일 때는 상기 제 2 노드 및 제 3 노드가 모두 방전상태를 유지하고, 상기 제 1 노드가 방전 상태일 때는 상기 제 2 노드 및 제 3 노드 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 충전되고, 상기 제 3 노드가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 방전되고, 상기 제 3 노드가 충전된다. 이와 같이, 상기 제 1 노드가 방전상태일 때, 상기 제 2 노드 및 제 3 노드에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드 및 제 3 노드에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다. 이와 같은 제 1, 제 2, 및 제 3 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first, second and third nodes are selectively charged and discharged. Specifically, when the first node is in a charged state, both the second node and the third node maintain a discharged state, and the first node is discharged. When one node is in a discharged state, either one of the second node and the third node maintains a charged state. That is, in the odd frame, the second node is charged when the first node is in the discharge state, the third node is discharged, and in the even frame, when the first node is in the discharge state, the second node is discharged. The node is discharged and the third node is charged. As such, when the first node is in a discharged state, the reason for applying (charge and discharge) voltage sources VDD3 and VDD4 having different polarities to each of the frames by the second node and the third node is as follows. This is to prevent deterioration of a switching device having a gate terminal connected to three nodes. The charging and discharging states of the first, second, and third nodes are controlled by a plurality of switching elements (not shown) provided in the node controller.

한편, 상기 스테이지들(EST1 내지 ESTn+1)은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 3에 도시된 바와 같이, 전체 스테이지들(EST1 내지 ESTn+1)을 m개의 그룹으로 나눌 수 있다. 각 그룹(EGR1 내지 EGRm)은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹(EGR1 내지 EGRm)이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹(EGR1 내지 EGRm)에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.Meanwhile, the stages EST1 to ESTn + 1 may be divided into several groups. That is, as shown in FIG. 3, the entire stages EST1 to ESTn + 1 may be divided into m groups. Each group EGR1 to EGRm includes three stages. Of course, each of the groups EGR1 to EGRm may include two or more stages. The number of stages included in each group EGR1 to EGRm may be different.

도 15에 도시된 제 1 그룹(EGR1)은 제 1 내지 제 3 스테이지(EST1 내지 EST3)를 포함하며, 제 2 그룹(EGR2)은 제 4 내지 제 6 스테이지(EST4 내지 EST6)를 포함하며, 제 3 그룹(EGR3)은 제 7 내지 제 9 스테이지(EST9 내지 EST9)를 포함하며, ....., 제 m 그룹(EGRm)은 제 n-1 내지 더미 스테이지(ESTn-1 내지 ESTn+1)를 포함한다.The first group EGR1 illustrated in FIG. 15 includes first to third stages EST1 to EST3, and the second group EGR2 includes fourth to sixth stages EST4 to EST6. The third group EGR3 includes the seventh to ninth stages EST9 to EST9, and the m-th group EGRm includes the n-th to dummy stages ESTn-1 to ESTn + 1. It includes.

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기(도시되지 않음)로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(EGR1 내지 EGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(EGR1 내지 EGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 즉, 상기 제 1 스타트 펄스(SP1)는 제 1 그룹(EGR1)내의 스테이지들(EST1 내지 EST3) 중 제 1 스테이지(EST1)에 공급되며, 제 2 스타트 펄스(SP2)는 제 2 그룹(EGR2)내의 스테이지들(EST4 내지 EST6) 중 제 4 스테이지(EST4)에 공급되며, 제 3 스타트 펄스(SP3)는 제 3 그룹(EGR3)내의 스테이지들(EST7 내지 EST9) 중 제 7 스테이지(EST7)에 공급되며, ..., 제 m 스타트 펄스(SPm)는 제 m 그룹(EGRm)내의 스테이지들 중 제 n-1 스테이지(ESTn-1)에 공급된다. 이 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(EGR1 내지 EGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(EGR1 내지 EGRm)의 첫 번째 스테이지의 제 1 노드를 충전시킴으로써, 상기 각 그룹(EGR1 내지 EGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블시킨다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from a pulse generator (not shown). In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups EGR1 to EGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group EGR1 to EGRm. That is, the first start pulse SP1 is supplied to the first stage EST1 among the stages EST1 to EST3 in the first group EGR1, and the second start pulse SP2 is supplied to the second group EGR2. The fourth start pulse SP3 is supplied to the fourth stage EST4 among the stages EST4 to EST6, and the third start pulse SP3 is supplied to the seventh stage EST7 among the stages EST7 to EST9 in the third group ERG3. The m-th start pulse SPm is supplied to the n-th stage ESTn-1 among the stages in the m-th group EGRm. These first to mth start pulses SP1 to SPm are supplied to the first stage of each group EGR1 to EGRm to enable the first stage. That is, the first to mth start pulses SP1 to SPm charge the first node of the first stage of each group EGR1 to EGRm, whereby the first stage of each group EGR1 to EGRm is a scan pulse. Enable to output

상술한 바와 같이, 각 스테이지들(EST1 내지 ESTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력하는데, 이때, 각 스테이지(EST1 내지 ESTn+1)는 상기 스캔펄스(Vout1 내지 Voutn+1)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지(EST1 내지 ESTn+1)는 스캔펄스(Vout1 내지 Voutn+1)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 및 제 3 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(EST1 내지 ESTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드 또는 제 3 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages EST1 to ESTn + 1 sequentially outputs scan pulses Vout1 to Voutn + 1, wherein each of the stages EST1 to ESTn + 1 is the scan pulses Vout1 to Voutn. +1) is also supplied to the stage located next to itself and to the stage located previous to it. Specifically, each of the stages EST1 to ESTn + 1 supplies scan pulses Vout1 to Voutn + 1 to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second and third nodes. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages EST1 to ESTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. That is, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second node or the third node. This disabled stage deactivates the corresponding gate line.

단, 각 그룹(EGR1 내지 EGRm)내의 마지막 번째 스테이지는 자신으로부터 다음단의 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에 스캔펄스를 공급하지 않는다. 즉, 각 그룹(EGR1 내지 EGRm)내의 첫 번째 스테이지는, 상술한 바와 같이, 펄스발생기로부터 제공되는 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 의해 인에이블된다. 예를 들어, 제 1 그룹(EGR1)내의 마지막 번째 스테이지인 제 3 스테이지(EST3)는 제 3 스캔펄스(Vout3)를 제 3 게이트 라인 및 제 2 스테이지(EST2)에만 공급하지만, 제 2 그룹(EGR2)내의 첫 번째 스테이지인 제 4 스테이지(EST4)에는 공급하지 않는다. 즉, 상기 제 4 스테이지(EST4)는 펄스발생기로부터 출력된 제 2 스타트 펄스(SP2)에 의해 인에이블된다. 여기서, 도 16에 도시된 바와 같이, 상기 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(EST3)로부터 출력된 제 3 스캔펄스(Vout3)와 동일 위상을 갖는다. 다시말하면, 상기 제 3 스테이지(EST3)로부터 제 3 스캔펄스(Vout3)가 출력되는 시점에, 상기 제 4 스테이지(EST4)는 상기 제 2 스타트 펄스(SP2)에 의해 인에이블된다.However, the last stage in each group EGR1 to EGRm does not supply the scan pulse to the stage next to it (ie, the first stage in the next group). That is, the first stage in each group EGR1 to EGRm is enabled by the first to mth start pulses SP1 to SPm provided from the pulse generator as described above. For example, the third stage EST3, which is the last stage in the first group EGR1, supplies the third scan pulse Vout3 only to the third gate line and the second stage EST2, but the second group EGR2. It does not supply to the 4th stage EST4 which is the 1st stage in. That is, the fourth stage EST4 is enabled by the second start pulse SP2 output from the pulse generator. Here, as shown in FIG. 16, the second start pulse SP2 has the same phase as the third scan pulse Vout3 output from the third stage EST3. In other words, when the third scan pulse Vout3 is output from the third stage EST3, the fourth stage EST4 is enabled by the second start pulse SP2.

또한, 상기 제 1 스테이지(EST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(EST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(EST2) 및 제 1 게이트 라인에 공급된다.Also, the first stage EST1 does not have a stage preceding it. Therefore, the first scan pulse Vout1 output from the first stage EST1 is supplied to the second stage EST2 and the first gate line.

여기서, 상기 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다. Here, the configuration of the stage in more detail as follows.

도 17은 도 15의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 17 is a diagram illustrating a second stage included in the first group of FIG. 15.

제 2 스테이지(EST2)의 노드 제어부(170a)는, 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)로 구성된다.The node control unit 170a of the second stage EST2 includes first to twelfth NMOS transistors Tr1 to Tr12.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는 제 1 스테이지(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 1 스테이지(EST1)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된 다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage EST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage EST1, the source terminal is connected to a power line for transmitting the first voltage source VDD, and the drain terminal is connected to the first node. Is connected to (Q).

제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 1 스테이지(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 스테이지(EST1)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB1 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the second NMOS transistor Tr2 discharges the second node QB1 to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage EST1. To this end, the gate terminal of the second NMOS transistor Tr2 is connected to the first stage EST1, the source terminal is connected to the second node QB1, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 3 NMOS 트랜지스터(Tr3)는, 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 1 스테이지(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 제 1 스테이지(EST1)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage EST1. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the first stage EST1, the source terminal is connected to the second node QB1, and the drain terminal transmits the second voltage source VSS. It is connected to the power line.

제 4 NMOS 트랜지스터(Tr4)는, 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB1)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 노드(QB1)에 접속된다. 여기서, 상기 제 3 전 압원(VDD3)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 정극성을 가지며, 짝수 프레임에는 부극성을 가진다.The fourth NMOS transistor Tr4 is turned on or turned off in response to the third voltage source VDD3, and charges the second node QB1 to the third voltage source VDD3 at turn-on. For this purpose, the gate terminal of the fourth NMOS transistor Tr4 is connected to a power line for transmitting the third voltage source VDD3, the source terminal is connected to a power line for transmitting the third voltage source VDD3, and the drain The terminal is connected to the second node QB1. Here, the third voltage source VDD3 is an AC voltage having alternating positive and negative polarities every frame. That is, the third voltage source VDD3 has positive polarity in odd frames and negative polarity in even frames.

제 5 NMOS 트랜지스터(Tr5)는, 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth NMOS transistor Tr5 discharges the third node QB2 to the second voltage source VSS in response to the third voltage source VDD3. To this end, the gate terminal of the fifth NMOS transistor Tr5 is connected to a power line for transmitting the third voltage source VDD3, the source terminal is connected to a third node QB2, and the drain terminal is connected to the second node. It is connected to a power supply line that transmits a voltage source VSS.

제 6 NMOS 트랜지스터(Tr6)는, 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 이때, 상기 제 4 전압원(VDD4)은 상기 제 3 전압원(VDD3)과 반전된 위상을 갖는다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 부극성을 가지며, 짝수 프레임에는 정극성을 가진다.The sixth NMOS transistor Tr6 is turned on or off in response to the fourth voltage source VDD4, and charges the third node QB2 to the fourth voltage source VDD4 when turned on. To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to a power line for transmitting the fourth voltage source VDD4, and the source terminal is connected to a power line for transmitting the fourth voltage source VDD4. The drain terminal is connected to the third node QB2. Here, the fourth voltage source VDD4 is an AC voltage having alternating positive and negative polarities every frame. In this case, the fourth voltage source VDD4 has an inverted phase with the third voltage source VDD3. That is, the third voltage source VDD3 has negative polarity in odd frames and positive polarity in even frames.

제 7 NMOS 트랜지스터(Tr7)는, 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventh NMOS transistor Tr7 discharges the second node QB1 to the second voltage source VSS in response to the fourth voltage source VDD4. To this end, a gate terminal of the seventh NMOS transistor Tr7 is connected to a power line for transmitting the fourth voltage source VDD4, a source terminal is connected to the second node QB1, and a drain terminal is connected to the second terminal QB1. 2 is connected to the power supply line for transmitting the voltage source (VSS).

제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 discharges the second node QB1 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the eighth NMOS transistor Tr8 is connected to the first node Q, the source terminal is connected to the second node QB1, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 9 NMOS 트랜지스터(Tr9)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 discharges the third node QB2 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the ninth NMOS transistor Tr9 is connected to the first node Q, the source terminal is connected to the third node QB2, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 10 NMOS 트랜지스터(Tr10)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 discharges the first node Q to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB1. To this end, a gate terminal of the tenth NMOS transistor Tr10 is connected to the second node QB1, a source terminal is connected to the first node Q, and a drain terminal of the second voltage source VSS is connected. It is connected to the transmitting power line.

제 11 NMOS 트랜지스터(Tr11)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 3 노드(QB2)에 접속되 며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eleventh NMOS transistor Tr11 discharges the first node Q to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to the third node QB2, the source terminal is connected to the first node Q, and the drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 12 NMOS 트랜지스터(Tr12)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 12 NMOS 트랜지스터(Tr12)는, 제 3 스테이지(EST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 제 3 스테이지(EST3)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The twelfth NMOS transistor Tr12 discharges the first node Q to the second voltage source VSS in response to the scan pulse from the next stage. That is, the twelfth NMOS transistor Tr12 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage EST3. To this end, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the third stage EST3, the source terminal is connected to the first node Q, and the drain terminal transmits the second voltage source VSS. It is connected to the power line.

제 2 스테이지(EST2)의 출력부(170b)는, 제 13 내지 제 15 NMOS 트랜지스터(Tr13, Tr15)로 구성된다.The output unit 170b of the second stage EST2 includes thirteenth to fifteenth NMOS transistors Tr13 and Tr15.

제 13 NMOS 트랜지스터(Tr13)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 이전단 스테이지와 다음단 스테이지에 모두 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 13 NMOS 트랜지스터(Tr13)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(EST1)로부터 입력된 제 1 스캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 게이트 라인을 구동하는 제 2 스캔펄스(Vout2)로서 기능한다. 또한, 이 제 2 스캔 펄스(Vout2)는 제 1 스테이지(EST1)와 제 3 스테이지(EST3)에 공급된다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(EST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자, 및 제 3 스테이지(EST3)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 접속된다.The thirteenth NMOS transistor Tr13 outputs a clock pulse as a scan pulse to the gate line in response to the first voltage source VDD charged in the first node Q. In addition, this scan pulse is supplied to both the previous stage and the next stage. Here, the clock pulse is a phase delayed signal by one pulse width from the scan pulse input from the previous stage. That is, the thirteenth NMOS transistor Tr13 may receive a first scan pulse Vout1 input from the first stage EST1 in response to the first voltage source VDD charged in the first node Q. One scan pulse Vout1 outputs a second clock pulse CLK2 that is delayed by one clock pulse width than the first clock pulse CLK1. The second clock pulse CLK2 functions as a second scan pulse Vout2 for driving the second gate line. In addition, the second scan pulse Vout2 is supplied to the first stage EST1 and the third stage EST3. For this purpose, the gate terminal of the thirteenth NMOS transistor Tr13 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the second gate. A line, a gate terminal of the twelfth NMOS transistor Tr12 provided in the first stage EST1, and a gate terminal of the first NMOS transistor Tr1 provided in the third stage EST3.

제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 제 2 노드(QB1)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 14 NMOS 트랜지스터(Tr14)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(EST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(EST3)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 접속된다.The fourteenth NMOS transistor Tr14 supplies the second voltage source VSS to the gate line in response to the third voltage source VDD3 charged in the second node QB1. That is, the fourteenth NMOS transistor Tr14 supplies the second voltage source VSS to the second gate line in response to the third voltage source VDD3 charged in the second node QB1. To this end, the gate terminal of the fourteenth NMOS transistor Tr14 is connected to the second node QB1, the source terminal is connected to the second gate line, and the drain terminal is a power line for transmitting the second voltage source VSS. Is connected to. Here, the source terminal of the fourteenth NMOS transistor Tr14 is connected to the gate terminal of the twelfth NMOS transistor Tr12 provided in the previous stage, that is, the first stage EST1, and the next stage, that is, the third terminal. It is connected to the gate terminal of the first NMOS transistor Tr1 provided in the stage EST3.

제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 15 NMOS 트랜지스터(Tr15)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(EST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(EST3)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자에 접속된다.The fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the gate line in response to the fourth voltage source VDD4 charged in the third node QB2. That is, the fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the second gate line in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, the gate terminal of the fifteenth NMOS transistor Tr15 is connected to the third node QB2, the source terminal is connected to the second gate line, and the drain terminal is a power line for transmitting the second voltage source VSS. Is connected to. Here, the source terminal of the fifteenth NMOS transistor Tr15 is connected to the gate terminal of the twelfth NMOS transistor Tr12 provided in the previous stage, that is, the first stage EST1, and also the next stage, that is, the third terminal. It is connected to the gate terminal of the first NMOS transistor Tr1 provided in the stage EST3.

한편, 제 1 스테이지(EST1), 제 3 내지 제 n 스테이지(ESTn), 및 더미 스테이지(ESTn+1)도 상술한 제 2 스테이지(EST2)와 동일한 구성을 갖는다.Meanwhile, the first stage EST1, the third to nth stages ESTn, and the dummy stage ESTn + 1 also have the same configuration as the second stage EST2 described above.

단, 각 그룹(EGR1 내지 EGRm)내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(EST1, EST4, EST7, ..., ESTn-1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. However, the first NMOS transistor Tr1 provided in each first stage in each group EGR1 to EGRm receives the start pulse SP from the pulse generator. That is, the first NMOS transistor Tr1 provided in the first, fourth, seventh, and n-th stages EST1, EST4, EST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the first node Q is charged with the first voltage source VDD.

또한, 상기 각 그룹(EGR1 내지 EGRm)내의 각 첫 번째 스테이지에 구비된 제 2 NMOS 트랜지스터(Tr2)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(EST1, EST4, EST7, ..., ESTn-1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. In addition, the second NMOS transistor Tr2 provided in each first stage in each of the groups EGR1 to EGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the second NMOS transistor Tr2 provided in the first, fourth, seventh, and n-th stages EST1, EST4, EST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the second node QB1 is discharged to the second voltage source VSS.

또한, 상기 각 그룹(EGR1 내지 EGRm)내의 각 첫 번째 스테이지에 구비된 제 3 NMOS 트랜지스터(Tr3)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(EST1, EST4, EST7, ..., ESTn-1)에 구비된 제 3 NMOS 트랜지스터(Tr3)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. In addition, the third NMOS transistor Tr3 provided at each first stage in each of the groups EGR1 to EGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the third NMOS transistor Tr3 provided in the first, fourth, seventh, and n-th stages EST1, EST4, EST7,. In response to the first to mth start pulses SP1 to SPm from the pulse generator, the third node QB2 is discharged to the second voltage source VSS.

한편, 각 그룹(EGR1 내지 EGRm)내의 마지막 번째 스테이지에 구비된 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 12 NMOS 트랜지스터(Tr12)의 게이트 단자에 공급되지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.Meanwhile, the scan pulse or the second voltage source VSS output from the thirteenth to fifteenth NMOS transistors Tr13 to Tr15 included in the last stage in each group EGR1 to EGRm is the twelfth NMOS transistor of the previous stage. It is supplied to the gate terminal of Tr12, but not to the next stage (i.e., the first stage in the next group).

그리고, 더미 스테이지(ESTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(ESTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(ESTn))에 공급하여 상기 제 n 스테이지(ESTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(ESTn+1)에 구비된 제 13 내지 제 15 NMOS 트랜지스터(Tr15)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(ESTn)의 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다.The dummy stage ESTn + 1 does not have a stage next to itself. In addition, the dummy stage ESTn + 1 does not supply scan pulses to the gate lines, and the stage n (first nth stage ESTn) does not transfer the n + 1th scan pulse Voutn + 1 outputted from the dummy stage ESTn + 1. ) To disable the nth stage ESTn. Therefore, the n + 1 th scan pulse Voutn + 1 or the second voltage source VSS output from the thirteenth to fifteenth NMOS transistors Tr15 included in the dummy stage ESTn + 1 is the nth stage ESTn. Is supplied to the gate terminal of the twelfth NMOS transistor Tr12.

이와 같이 구성된 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the fourth embodiment of the present invention configured as described above will be described in detail as follows.

도 18은 도 15의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.FIG. 18 is a diagram illustrating first to third stages included in the first group of FIG. 15.

여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.Here, it is assumed that the third voltage source VDD3 is maintained at the positive voltage during the first frame, and the fourth voltage source VDD4 is maintained at the negative voltage, and the third voltage source VDD3 is negative during the second frame. It is assumed that the voltage is maintained at the polarity and the fourth voltage source VDD4 is maintained at the voltage of the positive polarity. That is, it is assumed that the third voltage source VDD3 is maintained as the positive polarity during the odd-numbered frame, and the fourth voltage source VDD4 is maintained as the negative polarity, and the third voltage source VDD3 is negative as the negative frame during the even-numbered frame. It is assumed that the fourth voltage source VDD4 remains positive.

먼저, 제 1 프레임의 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the enable period T0 of the first frame will be described.

상기 인에이블 기간(T0)동안에는, 도 16에 도시된 바와 같이, 제 1 스타트 펄스(SP)만 하이 상태를 유지한다.During the enable period TO, as shown in FIG. 16, only the first start pulse SP maintains a high state.

상기 제 1 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가되어, 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)를 턴-온시킨다. The first start pulse SP is applied to the gate terminal of the first NMOS transistor Tr1, the gate terminal of the second NMOS transistor Tr2, and the gate terminal of the third NMOS transistor Tr3, so that the first terminal pulse SP is applied. The first, second, and third NMOS transistors Tr1, Tr2, and Tr3 are turned on.

그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으 로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 동시에 턴-온된다. 여기서, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 이로 인해, 상기 제 2 노드(QB1)가 방전된다. Then, the first voltage source VDD is supplied to the first node Q through the turned-on first NMOS transistor Tr1. In this case, as the first node Q is charged with the first voltage source VDD, the eighth, ninth, and thirteenth NMOS transistors Tr8, having gate terminals connected to the first node Q, are connected. Tr9, Tr13) are turned on at the same time. Here, the second voltage source VSS is supplied to the second node QB1 through the turned-on eighth NMOS transistor Tr8. As a result, the second node QB1 is discharged.

그리고 턴-온된 제 9 NMOS 트랜지스터(Tr9)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이로 인해, 상기 제 3 노드(QB2)가 방전된다.The second voltage source VSS is supplied to the third node QB2 through the turned-on ninth NMOS transistor Tr9. As a result, the third node QB2 is discharged.

그리고, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr2)를 통해 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 이로 인해, 상기 제 2 노드(QB1)가 상기 제 2 전압원(VSS)으로 방전된다. The second voltage source VSS is supplied to the second node QB1 through the turned-on second NMOS transistor Tr2. As a result, the second node QB1 is discharged to the second voltage source VSS.

그리고, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이때, 상기 제 3 노드(QB2)가 상기 제 2 전압원(VSS)으로 방전된다. The second voltage source VSS is supplied to the third node QB2 through the turned-on third NMOS transistor Tr3. At this time, the third node QB2 is discharged to the second voltage source VSS.

또한, 제 4 NMOS 트랜지스터(Tr4)는, 자신의 게이트단자에 제 3 전압원(VDD3)이 인가됨에 따라 턴-온된다. 상기 제 3 전압원(VDD3)은 제 1 프레임동안 항상 정극성 상태를 유지하므로, 상기 제 4 NMOS 트랜지스터(Tr4)는 제 1 프레임동안 항상 턴-온상태를 유지한다. 여기서, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 제 2 노드(QB1)에 공급된다. 즉, 상기 제 2 노드(QB1)에는 상술한 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 동시에 공급된다. 그런데, 상기 제 2 노드(QB1)는 하나의 트랜지스터에 의해서 충전되고, 두 개의 트랜지스터에 의해서 방전된다. 즉, 상기 제 2 노드(QB1)는 상기 제 4 NMOS 트랜지스터(Tr4)를 통해서 충전되고, 상기 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)에 의해서 방전된다. 따라서, 상기 제 2 노드(QB1)는 제 2 전압원(VSS)으로 방전된다. 따라서, 상기 제 2 노드에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)는 턴-오프된다.In addition, the fourth NMOS transistor Tr4 is turned on as the third voltage source VDD3 is applied to its gate terminal. Since the third voltage source VDD3 is always in a positive state during the first frame, the fourth NMOS transistor Tr4 is always turned on during the first frame. Here, the third voltage source VDD3 is supplied to the second node QB1 through the turned-on fourth NMOS transistor Tr4. That is, the second voltage source VSS and the third voltage source VDD3 are simultaneously supplied to the second node QB1. However, the second node QB1 is charged by one transistor and discharged by two transistors. That is, the second node QB1 is charged through the fourth NMOS transistor Tr4 and discharged by the second and eighth NMOS transistors Tr2 and Tr8. Therefore, the second node QB1 is discharged to the second voltage source VSS. Accordingly, the tenth and fourteenth NMOS transistors Tr10 and Tr14 having gate terminals connected to the second node are turned off.

또한, 상기 제 3 전압원(VDD3)은 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)도 제 1 프레임동안 항상 턴-온상태를 유지한다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 결국, 제 3 노드(QB2)는 제 3, 제 5, 및 제 9 NMOS 트랜지스터(Tr3, Tr5, Tr9)에 의해 방전상태를 유지하게 된다. 따라서, 상기 제 3 노드(QB2)에 게이트단가 접속된 제 11 및 제 15 NMOS 트랜지스터(Tr11, Tr15)는 턴-오프된다.The third voltage source VDD3 is also supplied to the gate terminal of the fifth NMOS transistor Tr5. Accordingly, the fifth NMOS transistor Tr5 is also always turned on during the first frame. The second voltage source VSS is supplied to the third node QB2 through the turned-on fifth NMOS transistor Tr5. As a result, the third node QB2 is maintained in the discharge state by the third, fifth, and ninth NMOS transistors Tr3, Tr5, and Tr9. Accordingly, the eleventh and fifteenth NMOS transistors Tr11 and Tr15 having a gate terminal connected to the third node QB2 are turned off.

또한, 제 6 NMOS 트랜지스터(Tr6)는, 자신의 게이트단자에 인가된 제 4 전압원(VDD4)에 의해 턴-오프된다. 여기서, 상기 제 4 전압원(VDD4)은 제 1 프레임동안 부극성으로 유지되므로, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 1 프레임동안 항상 턴-오프상태를 유지한다.The sixth NMOS transistor Tr6 is turned off by the fourth voltage source VDD4 applied to its gate terminal. In this case, since the fourth voltage source VDD4 is negatively maintained during the first frame, the sixth NMOS transistor Tr6 is always turned off during the first frame.

또한, 상기 제 4 전압원(VDD4)은 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에도 인가되므로, 제 1 프레임동안 상기 제 7 NMOS 트랜지스터(Tr7)는 항상 턴-오프상태를 유지한다.In addition, since the fourth voltage source VDD4 is also applied to the gate terminal of the seventh NMOS transistor Tr7, the seventh NMOS transistor Tr7 is always turned off during the first frame.

이와 같이, 상기 인에이블 기간(T0)동안에는, 상기 제 1 스테이지(EST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 및 제 3 노드(QB1, QB2)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(EST1)가 인에이블된다.As such, during the enable period T0, the first node Q of the first stage EST1 is charged with the first voltage source VDD, and the second and third nodes QB1 and QB2 are charged. By discharging to the second voltage source VSS, the first stage EST1 is enabled.

다음으로, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.

제 1 기간(T1)동안에는, 도 16에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(EST1)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(EST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 16, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Accordingly, the first, second, and third NMOS transistors Tr1, Tr2, and Tr3 of the first stage EST1 are turned off in response to the first start pulse SP in the low state. The first node Q of the first stage EST1 remains in a floating state.

한편, 상기 제 1 스테이지(EST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(EST1)의 제 13 NMOS 트랜지스터(Tr13)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 13 NMOS 트랜지스터(Tr13)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(EST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 13 NMOS 트랜지스터(Tr13)는 거의 완전하게 턴-온된다. 이에 따라, 상기 제 1 스테이지(EST1)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 13 NMOS 트랜지스터(Tr13)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 16에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.Meanwhile, as the first node Q of the first stage EST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the thirteenth NMOS of the first stage EST1 is maintained. Transistor Tr13 remains turned on. In this case, as the first clock pulse CLK1 is applied to the source terminal of the turned-on thirteenth NMOS transistor Tr13, a first voltage source charged in the first node Q of the first stage EST1. (VDD) is amplified by bootstrapping. Thus, the thirteenth NMOS transistor Tr13 is almost completely turned on. Accordingly, the first clock pulse CLK1 applied to the source terminal of the thirteenth NMOS transistor Tr13 of the first stage EST1 is stably output through the drain terminal of the thirteenth NMOS transistor Tr13. In this case, as shown in FIG. 16, the output first clock pulse CLK1 is applied to the first gate line to serve as a first scan pulse Vout1 driving the first gate line.

이때, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시 에, 제 2 스테이지(EST2)에 입력된다. 구체적으로, 도 18에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(EST2)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(EST2)에 공급된 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(EST1)에 공급된 제 1 스타트 펄스(SP1)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(EST2)의 제 1 NMOS 트랜지스터(Tr1)는 상기 제 2 스테이지(EST2)의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시키고, 상기 제 2 스테이지(EST2)의 제 2 NMOS 트랜지스터(Tr2)는 상기 제 2 스테이지(EST2)의 제 2 노드(QB1)를 방전시키고, 상기 제 2 스테이지(EST2)의 제 3 NMOS 트랜지스터(Tr3)는 상기 제 2 스테이지(EST2)의 제 3 노드(QB2)를 방전시킨다.In this case, the first scan pulse Vout1 is supplied to the second stage EST2 while being supplied to the first gate line. Specifically, as illustrated in FIG. 18, the first scan pulse Vout1 may be a gate terminal of the first NMOS transistor Tr1 and a gate of the second NMOS transistor Tr2 provided in the second stage EST2. A terminal is input to the gate terminal of the third NMOS transistor Tr3. Here, the first scan pulse Vout1 supplied to the second stage EST2 plays the same role as the first start pulse SP1 supplied to the first stage EST1, and the first scan pulse V1. In response to Vout1), the first NMOS transistor Tr1 of the second stage EST2 charges the first node Q of the second stage EST2 with the first voltage source VDD and the second stage. The second NMOS transistor Tr2 of EST2 discharges the second node QB1 of the second stage EST2, and the third NMOS transistor Tr3 of the second stage EST2 performs the second stage. The third node QB2 of EST2 is discharged.

결국, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(EST1)는 제 1 스캔펄스(Vout1)를 출력하고, 상기 제 2 스테이지(EST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.As a result, in the first period T1, the first stage EST1 outputs a first scan pulse Vout1, and the second stage EST2 outputs in response to the first scan pulse Vout1. Is enabled.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 16에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 16, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(EST1)로부터의 제 1 스캔펄스(Vout1)(즉, 상기 제 1 클럭펄스(CLK1))가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(EST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 이때, 상기 제 2 스테이지(EST2)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(EST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다.Accordingly, the first scan pulse Vout1 (that is, the first clock pulse CLK1) from the first stage EST1, which was applied in the first period T1, becomes low in the second period T2. As a result, the first, second, and third NMOS transistors Tr1, Tr2, and Tr3 of the second stage, which are applied through the gate terminal, are turned off, and accordingly, the first stage of the second stage EST2 is turned off. One node Q is kept in a floating state. In this case, as the second clock pulse CLK2 is applied to the source terminal of the thirteenth NMOS transistor Tr13 of the second stage EST2, the first node Q of the second stage EST2 is charged. The first voltage source VDD is amplified by bootstrapping.

따라서, 상기 제 2 스테이지(EST2)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 13 NMOS 트랜지스터(Tr13)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 16에 도시된 바와 같이, 상기 제 2 스테이지(EST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Therefore, the second clock pulse CLK2 applied to the source terminal of the thirteenth NMOS transistor Tr13 of the second stage EST2 is stably output through the drain terminal of the thirteenth NMOS transistor Tr13. In this case, as shown in FIG. 16, the second clock pulse CLK2 output from the second stage EST2 is applied to a second gate line to drive the second gate pulse Vout2. Acts as).

이때, 상기 제 2 스테이지(EST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(EST1)에도 입력된다. 구체적으로, 도 12에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(EST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(EST1)의 제 12 NMOS 트랜지스터(Tr12)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)를 통해 상기 제 1 스테이지(EST1)의 제 1 노드(Q)(501)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(EST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(EST1)의 제 1 노드(Q)에 게이트단자가 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 모두 턴-오프된다.In this case, the second scan pulse Vout2 output from the second stage EST2 is also input to the first stage EST1. In detail, as illustrated in FIG. 12, the second scan pulse Vout2 is input to the gate terminal of the twelfth NMOS transistor Tr12 provided in the first stage EST1. Here, as the twelfth NMOS transistor Tr12 of the first stage EST1 is turned on by the second scan pulse Vout2, the twelfth NMOS transistor whose second voltage source VSS is turned on is turned on. It is supplied to the first node Q 501 of the first stage EST1 via Tr12. Therefore, the first node Q of the first stage EST1 is discharged by the second voltage source VSS. Then, all of the eighth, ninth, and thirteenth NMOS transistors Tr8, Tr9, and Tr13 having gate terminals connected to the first node Q of the first stage EST1 are turned off.

한편, 상기 제 2 기간(T2)에 상기 제 1 스테이지(EST1)의 제 2 NMOS 트랜지스터(Tr2)가 턴-오프상태이므로, 이 제 2 기간(T2)에 상기 제 1 스테이지(EST1)의 제 2 노드(QB1)는 제 4 NMOS 트랜지스터(Tr4)를 통해 공급되는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 스테이지(EST1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)가 모두 턴-온된다. 이때, 상기 턴-온된 제 14 NMOS 트랜지스터(Tr14)를 통해 제 2 전압원(VSS)이 제 1 게이트라인에 공급된다. Meanwhile, since the second NMOS transistor Tr2 of the first stage EST1 is turned off in the second period T2, the second stage of the first stage EST1 is in the second period T2. The node QB1 is charged with the first voltage source VDD supplied through the fourth NMOS transistor Tr4. Therefore, both the tenth and fourteenth NMOS transistors Tr10 and Tr14 having gate terminals connected to the second node QB1 of the first stage EST1 are turned on. In this case, a second voltage source VSS is supplied to the first gate line through the turned-on fourteenth NMOS transistor Tr14.

한편, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS)이 제 1 노드(Q)에 공급된다. 결국, 상기 제 2 기간(T2)동안 상기 제 1 스테이지(EST1)의 제 1 노드(Q)는 제 10 및 제 12 NMOS 트랜지스터(Tr10, Tr12)에 의해 방전된다. Meanwhile, the second voltage source VSS is supplied to the first node Q through the turned-on tenth NMOS transistor Tr10. As a result, during the second period T2, the first node Q of the first stage EST1 is discharged by the tenth and twelfth NMOS transistors Tr10 and Tr12.

또한, 상기 제 2 기간(T2)동안, 상기 제 2 스테이지(EST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(EST3)에도 입력된다. 구체적으로, 도 18에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(EST3)에 구비된 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)의 게이트단자에 입력된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(EST3)의 제 1, 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)가 모두 턴-온된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(EST3)는 인에이블된다. 즉, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(EST3)의 제 1 노드(Q)는 충전되고, 제 2 및 제 3 노드(QB1, QB2)는 방전된다.In addition, during the second period T2, the second scan pulse Vout2 output from the second stage EST2 is also input to the third stage EST3. In detail, as illustrated in FIG. 18, the second scan pulse Vout2 may include gates of the first, second, and third NMOS transistors Tr1, Tr2, and Tr3 provided in the third stage EST3. It is input to the terminal. Therefore, in the second period T2, all of the first, second, and third NMOS transistors Tr1, Tr2, and Tr3 of the third stage EST3 are turned on. Therefore, in the second period T2, the third stage EST3 is enabled. That is, in the second period T2, the first node Q of the third stage EST3 is charged, and the second and third nodes QB1 and QB2 are discharged.

요약하면, 제 2 기간(T2)에는, 상기 제 2 스테이지(EST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(EST1)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 1 스테이지(EST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(EST3)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로서 상기 제 3 스테이지(EST3)를 인에이블시킨다.In summary, in the second period T2, the second scan pulse Vout2 is output from the second stage EST2. This second scan pulse Vout2 drives the second gate line. In addition, the second scan pulse Vout2 discharges the first node Q of the first stage EST1 and disables the first stage EST1 by charging the second node QB1. In addition, the second scan pulse Vout2 charges the first node Q of the third stage EST3 and discharges the second and third nodes QB1 and QB2 so as to discharge the third stage EST3. Enable.

다음으로, 제 3 기간(T3)에는 상기 제 3 스테이지(EST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 2 스테이지(EST2)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 2 스테이지(EST2)를 디스에이블시킨다.Next, in the third period T3, the third scan pulse Vout3 is output from the third stage EST3. This third scan pulse Vout3 drives the third gate line. In addition, the third scan pulse Vout3 discharges the first node Q of the second stage EST2 and disables the second stage EST2 by charging the second node QB1.

한편, 상기 제 3 기간(T3)에는 펄스발생기로부터 제 2 스타트 펄스(SP2)가 출력된다. 이 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(EST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 신호이다. 즉, 상기 제 2 스타트 펄스(SP2)와 제 3 스캔펄스(Vout3)는 제 3 기간(T3)에 동시에 출력된다. 이 제 2 스타트 펄스(SP2)는 제 2 그룹(EGR2)내의 첫 번째 스테이지, 즉 제 4 스테이지(EST4)에 공급되어 상기 제 4 스테이지(EST4)를 인에이블시킨다. 즉, 상기 제 3 기간(T3)에 상기 제 2 스타트 펄스(SP2)는 상기 제 4 스테이지(EST4)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 제 3 NMOS 트랜지스터 (Tr3)의 게이트단자에 동시에 공급된다. 이에 따라, 상기 제 4 스테이지(EST4)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB1)가 방전된다. 다시말하면, 상기 제 4 스테이지(EST4)는 제 1 스테이지(EST1)와 동일한 방식으로 동작한다.On the other hand, the second start pulse SP2 is output from the pulse generator in the third period T3. The second start pulse SP2 is a signal synchronized with the third scan pulse Vout3 output from the third stage EST3. That is, the second start pulse SP2 and the third scan pulse Vout3 are simultaneously output in the third period T3. The second start pulse SP2 is supplied to the first stage ie, the fourth stage EST4 in the second group EGR2 to enable the fourth stage EST4. That is, in the third period T3, the second start pulse SP2 is the gate terminal of the first NMOS transistor Tr1 and the gate terminal of the second NMOS transistor Tr2 provided in the fourth stage EST4. And the gate terminal of the third NMOS transistor Tr3 at the same time. Accordingly, the first node Q of the fourth stage EST4 is charged and the second node QB1 is discharged. In other words, the fourth stage EST4 operates in the same manner as the first stage EST1.

이후, 제 4 기간(T4)에는 상기 제 4 스테이지(EST4)가 제 4 스캔펄스(Vout4)를 출력하여 제 4 게이트 라인을 구동시킨다. 또한, 이 제 4 스캔펄스(Vout4)는 제 5 스테이지(EST5)에 공급되어 제 5 스테이지(EST5)를 인에이블시킨다. 또한, 이 제 4 스캔펄스(Vout4)는, 이전 그룹의 마지막 번째 스테이지, 즉 제 1 그룹(EGR1)의 제 3 스테이지(EST3)에 공급되어 상기 제 3 스테이지(EST3)를 디스에이블시킨다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(EST3)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다.Thereafter, in the fourth period T4, the fourth stage EST4 outputs the fourth scan pulse Vout4 to drive the fourth gate line. The fourth scan pulse Vout4 is also supplied to the fifth stage EST5 to enable the fifth stage EST5. In addition, the fourth scan pulse Vout4 is supplied to the last stage of the previous group, that is, the third stage EST3 of the first group EGR1 to disable the third stage EST3. In detail, the fourth scan pulse Vout4 is supplied to the gate terminal of the twelfth NMOS transistor Tr12 provided in the third stage EST3.

이와 같은 방식으로 나머지 제 5 내지 제 n 스테이지(EST5 내지 ESTn), 그리고 더미 스테이지(ESTn+1)도 동작한다.In this manner, the remaining fifth to nth stages EST5 to ESTn and the dummy stage ESTn + 1 also operate.

이하, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the fifth embodiment of the present invention will be described in detail.

도 19는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 20은 도 19의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.FIG. 19 is a diagram illustrating a shift register according to a fifth embodiment of the present invention, and FIG. 20 is a timing diagram of each signal supplied to a stage of FIG. 19 and a scan pulse output from the stage.

본 발명의 제 5 실시예에 따른 쉬프트 레지스터는, 도 19에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지(FST1 내지 FSTn)들 및 하나의 더미 스테이지(FSTn+1)로 구성된다. 여기서, 각 스테이지들(FST1 내지 FSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(FST1)부터 더미 스테이지(FSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(FSTn+1)를 제외한 상기 스테이지들(FST1 내지 FSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As illustrated in FIG. 19, the shift register according to the fifth embodiment of the present invention includes n stages FST1 to FSTn and one dummy stage FSTn + 1 connected to each other. Here, each of the stages FST1 to FSTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 is sequentially performed from the first stage FST1 to the dummy stage FSTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages FST1 to FSTn except the dummy stage FSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(FST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(FST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(FST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(FSTn)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(FSTn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(FSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(FSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(FSTn)에만 공급된다.That is, first, the first stage FST1 outputs the first scan pulse Vout1, and then the second stage FST2 outputs the second scan pulse Vout2, and then, the third stage FST3. Outputs the third scan pulse Vout3, and finally, the nth stage FSTn outputs the nth scan pulse Voutn. Meanwhile, after the nth stage FSTn outputs the nth scan pulse Voutn, the dummy stage FSTn + 1 outputs the n + 1th scan pulse Voutn + 1, wherein the dummy stage The n + 1th scan pulse Voutn + 1 output from FSTn + 1 is not supplied to the gate line but is supplied only to the nth stage FSTn.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(FST1 내지 FSTn+1)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.On the other hand, the entire stages FST1 to FSTn + 1 of the shift registers configured as described above are the first to fourth voltage sources VDD, VSS, VDD3, and VDD4, and the first to fourth clock pulses having sequential phase differences with each other. One clock pulse of CLK1 to CLK4 is applied. Here, the first voltage source VDD refers to a positive DC voltage source, and the second voltage source VSS refers to a negative voltage source. The third voltage source VDD3 and the fourth voltage source VDD4 are AC voltage sources having polarities inverted for each frame. In this case, the third voltage source VDD3 has an inverted phase with respect to the fourth voltage source VDD4. That is, the third voltage source VDD3 and the fourth voltage source VDD4 have different polarities within the same frame.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따 른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(FST1 내지 FSTn+1)는, 제 1, 제 2 및 제 3 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1, 제 2, 및 제 3 노드의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 포함한다.On the other hand, each stage FST1 to FSTn + 1 includes a node control unit that controls charging and discharging of the first, second, and third nodes, and a charge / discharge state of the first, second, and third nodes. As a result, it is turned on to selectively output a scan pulse or a second voltage source VSS and supply the scan pulse or the second voltage source VSS to a gate line of the liquid crystal panel.

여기서, 상기 제 1, 제 2 및 제 3 노드는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드가 충전 상태일 때는 상기 제 2 노드(QB) 및 제 3 노드가 모두 방전상태를 유지하고, 상기 제 1 노드가 방전 상태일 때는 상기 제 2 노드 및 제 3 노드 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 충전되고, 상기 제 3 노드가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 방전되고, 상기 제 3 노드가 충전된다. 이와 같이, 상기 제 1 노드가 방전상태일 때, 상기 제 2 노드 및 제 3 노드에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드 및 제 3 노드에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다. 이와 같은 제 1, 제 2, 및 제 3 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first, second and third nodes are selectively charged and discharged. Specifically, when the first node is in a charged state, both the second node QB and the third node maintain a discharged state. When the first node is in a discharged state, any one of the second node and the third node maintains a charged state. That is, in the odd frame, the second node is charged when the first node is in the discharge state, the third node is discharged, and in the even frame, when the first node is in the discharge state, the second node is discharged. The node is discharged and the third node is charged. As such, when the first node is in a discharged state, the reason for applying (charge and discharge) voltage sources VDD3 and VDD4 having different polarities to each of the frames by the second node and the third node is as follows. This is to prevent deterioration of a switching device having a gate terminal connected to three nodes. The charging and discharging states of the first, second, and third nodes are controlled by a plurality of switching elements (not shown) provided in the node controller.

한편, 상기 스테이지들(FST1 내지 FSTn+1)은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 3에 도시된 바와 같이, 전체 스테이지들(FST1 내지 FSTn+1)을 m개의 그 룹으로 나눌 수 있다. 각 그룹(FGR1 내지 FGRm)은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹(FGR1 내지 FGRm)이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹(FGR1 내지 FGRm)에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.Meanwhile, the stages FST1 to FSTn + 1 may be divided into several groups. That is, as shown in FIG. 3, the entire stages FST1 to FSTn + 1 may be divided into m groups. Each group FGR1 to FGRm includes three stages. Of course, each of the groups FGR1 to FGRm may include two or more stages. The number of stages included in each of the groups FGR1 to FGRm may be different.

도 19에 도시된 제 1 그룹(FGR1)은 제 1 내지 제 3 스테이지(FST1 내지 FST3)를 포함하며, 제 2 그룹(FGR2)은 제 4 내지 제 6 스테이지(FST4 내지 FST6)를 포함하며, 제 3 그룹(FGR3)은 제 7 내지 제 9 스테이지(FST9 내지 FST9)를 포함하며, ....., 제 m 그룹(FGRm)은 제 n-1 내지 더미 스테이지(FSTn-1 내지 FSTn+1)를 포함한다.The first group FGR1 illustrated in FIG. 19 includes first to third stages FST1 to FST3, and the second group FGR2 includes fourth to sixth stages FST4 to FST6. The third group FGR3 includes seventh to ninth stages FST9 to FST9, and the m-th group FGRm includes nth-1 to dummy stages FSTn-1 to FSTn + 1. It includes.

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기(도시되지 않음)로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(FGR1 내지 FGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(FGR1 내지 FGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 단, 상기 제 1 스타트 펄스(SP1)는 상기 첫 번째 스테이지뿐만이 아니라 나머지 모든 스테이지들(FST1)에도 공급된다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from a pulse generator (not shown). In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups FGR1 to FGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group FGR1 to FGRm. However, the first start pulse SP1 is supplied not only to the first stage but also to all other stages FST1.

즉, 상기 제 1 스타트 펄스(SP1)는 각 그룹(FGR1)내의 모든 스테이지들(FST1 내지 FSTn+1)에 공급되며, 제 2 스타트 펄스(SP2)는 제 2 그룹(FGR2)내의 스테이지들(FST4 내지 FST6) 중 제 4 스테이지(FST4)에 공급되며, 제 3 스타트 펄스(SP3)는 제 3 그룹(FGR3)내의 스테이지들(FST7 내지 FST9) 중 제 7 스테이지(FST7)에 공급 되며, ..., 제 m 스타트 펄스(SPm)는 제 m 그룹(FGRm)내의 스테이지들 중 제 n-1 스테이지(FSTn-1)에 공급된다. 상기 제 1 스타트 펄스(SP1)는 제 1 그룹의 첫 번째 스테이지(FST1) 및 나머지 모든 스테이지들(FST2 내지 FSTn+1)에 공급되어 상기 제 1 스테이지(FST1)를 인에이블시킴과 아울러, 나머지 스테이지들에 구비된 스위칭소자(Tr9, Tr16)의 게이트단자를 부극성으로 유지시킨다. 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)는 나머지 각 그룹(FGR2 내지 FGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)는 각 그룹(FGR2 내지 FGRm)의 첫 번째 스테이지의 제 1 노드를 충전시킴으로써, 상기 각 그룹(FGR1 내지 FGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블시킨다.That is, the first start pulse SP1 is supplied to all the stages FST1 to FSTn + 1 in each group FGR1, and the second start pulse SP2 is the stages FST4 in the second group FGR2. To the fourth stage FST4 among the FST6, the third start pulse SP3 is supplied to the seventh stage FST7 among the stages FST7 to FST9 in the third group FGR3, ... The m-th start pulse SPm is supplied to the n-th stage FSTn-1 of the stages in the m-th group FGRm. The first start pulse SP1 is supplied to the first stage FST1 and all remaining stages FST2 to FSTn + 1 of the first group to enable the first stage FST1 and the remaining stages. The gate terminals of the switching elements Tr9 and Tr16 provided in the field are kept negative. The second to mth start pulses SP2 to SPm are supplied to the first stage of each of the remaining groups FGR2 to FGRm to enable the first stage. That is, the second to mth start pulses SP2 to SPm charge the first node of the first stage of each group FGR2 to FGRm, whereby the first stage of each group FGR1 to FGRm is a scan pulse. Enable to output

상술한 바와 같이, 각 스테이지들(FST1 내지 FSTn+1)은 순차적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력하는데, 이때, 각 스테이지(FST1 내지 FSTn+1)는 상기 스캔펄스(Vout1 내지 Voutn+1)를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에도 공급한다. 구체적으로, 상기 각 스테이지(FST1 내지 FSTn+1)는 스캔펄스(Vout1 내지 Voutn+1)를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 및 제 3 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 그리고, 상기 각 스테이지(FST1 내지 FSTn+1)는 상기 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 및 제 3 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.As described above, each of the stages FST1 to FSTn + 1 sequentially outputs scan pulses Vout1 to Voutn + 1, in which each stage FST1 to FSTn + 1 is the scan pulses Vout1 to Voutn. +1) is also supplied to the stage located next to itself and to the stage located previous to it. Specifically, each of the stages FST1 to FSTn + 1 supplies the scan pulses Vout1 to Voutn + 1 to the next stage to enable the next stage. That is, the scan pulses charge the first node of the next stage and enable the stage of the next stage by discharging the second and third nodes. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. Each of the stages FST1 to FSTn + 1 supplies the scan pulse to a previous stage to disable the previous stage. That is, the scan pulse discharges the first node of the previous stage and disables the stage of the previous stage by charging the second and third nodes. This disabled stage deactivates the corresponding gate line.

단, 각 그룹(FGR1 내지 FGRm)내의 마지막 번째 스테이지는 자신으로부터 다음단의 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에 스캔펄스를 공급하지 않는다. 즉, 각 그룹(FGR1 내지 FGRm)내의 첫 번째 스테이지는, 상술한 바와 같이, 펄스발생기로부터 제공되는 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 의해 인에이블된다. 예를 들어, 제 1 그룹(FGR1)내의 마지막 번째 스테이지인 제 3 스테이지(FST3)는 제 3 스캔펄스(Vout3)를 제 3 게이트 라인 및 제 2 스테이지(FST2)에만 공급하지만, 제 2 그룹(FGR2)내의 첫 번째 스테이지인 제 4 스테이지(FST4)에는 공급하지 않는다. 즉, 상기 제 4 스테이지(FST4)는 펄스발생기로부터 출력된 제 2 스타트 펄스(SP2)에 의해 인에이블된다. 여기서, 도 4에 도시된 바와 같이, 상기 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(FST3)로부터 출력된 제 3 스캔펄스(Vout3)와 동일 위상을 갖는다. 다시말하면, 상기 제 3 스테이지(FST3)로부터 제 3 스캔펄스(Vout3)가 출력되는 시점에, 상기 제 4 스테이지(FST4)는 상기 제 2 스타트 펄스(SP2)에 의해 인에이블된다.However, the last stage in each group FGR1 to FGRm does not supply a scan pulse from itself to the next stage (that is, the first stage in the next group). That is, the first stage in each group FGR1 to FGRm is enabled by the first to mth start pulses SP1 to SPm provided from the pulse generator as described above. For example, the third stage FST3, which is the last stage in the first group FGR1, supplies the third scan pulse Vout3 only to the third gate line and the second stage FST2, but the second group FGR2. It does not supply to the 4th stage FST4 which is the 1st stage in. That is, the fourth stage FST4 is enabled by the second start pulse SP2 output from the pulse generator. As shown in FIG. 4, the second start pulse SP2 has the same phase as the third scan pulse Vout3 output from the third stage FST3. In other words, when the third scan pulse Vout3 is output from the third stage FST3, the fourth stage FST4 is enabled by the second start pulse SP2.

또한, 상기 제 1 스테이지(FST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(FST1)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지(FST2) 및 제 1 게이트 라인에 공급된다.In addition, the first stage FST1 does not have a stage preceding it. Therefore, the first scan pulse Vout1 output from the first stage FST1 is supplied to the second stage FST2 and the first gate line.

여기서, 상기 각 스테이지(FST1 내지 FSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. Herein, the configuration of each of the stages FST1 to FSTn + 1 will be described in more detail.

도 21은 도 19의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 21 is a diagram illustrating a second stage included in the first group of FIG. 19.

제 2 스테이지(FST2)의 노드 제어부(210a)는, 제 1 내지 제 20 NMOS 트랜지스터(Tr1 내지 Tr20)를 포함한다.The node control unit 210a of the second stage FST2 includes the first to twentieth NMOS transistors Tr1 to Tr20.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는, 제 1 스테이지(FST1)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage FST1. For this purpose, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage FST1, and the source terminal is connected to a power line for transmitting the first voltage source VDD.

제 2 NMOS 트랜지스터(Tr2)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, a gate terminal of the second NMOS transistor Tr2 is connected to the first node Q, a source terminal is connected to the second node QB, and a drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 3 NMOS 트랜지스터(Tr3)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전 송하는 전원라인에 접속된다.The third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the first node Q, the source terminal is connected to the third node QB2, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line which transmits.

제 4 NMOS 트랜지스터(Tr4)는, 프레임마다 다른 극성을 갖는 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원(VDD3)을 출력한다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속된다.The fourth NMOS transistor Tr4 is turned on or off in response to the third voltage source VDD3 having a different polarity for each frame, and outputs the third voltage source VDD3 at turn-on. To this end, the gate terminal of the fourth NMOS transistor Tr4 is connected to a power line for transmitting the third voltage source VDD3, and the source terminal is connected to a power line for transmitting the third voltage source VDD3.

제 5 NMOS 트랜지스터(Tr5)는, 상기 제 4 NMOS 트랜지스터(Tr4)로부터 출력된 상기 제 3 전압원(VDD3)에 응답하여 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 드레인단자에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.The fifth NMOS transistor Tr5 charges the second node QB to the third voltage source VDD3 in response to the third voltage source VDD3 output from the fourth NMOS transistor Tr4. To this end, a gate terminal of the fifth NMOS transistor Tr5 is connected to a drain terminal of the fourth NMOS transistor Tr4, a source terminal is connected to a power line that transmits the third voltage source VDD3, and a drain The terminal is connected to the second node QB.

제 6 NMOS 트랜지스터(Tr6)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB. To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to the second node QB, the source terminal is connected to the first node Q, and the drain terminal of the sixth NMOS transistor Tr6 is connected to the second voltage source VSS. It is connected to the transmitting power line.

제 7 NMOS 트랜지스터(Tr7)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스 단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventh NMOS transistor Tr7 discharges the third node QB2 to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB. To this end, the gate terminal of the seventh NMOS transistor Tr7 is connected to the second node QB, the source terminal is connected to the third node QB2, and the drain terminal of the seventh voltage source VSS. It is connected to the power line to transmit.

제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 supplies the second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first voltage source VDD charged in the first node Q. 5 Turn off the NMOS transistor Tr5. For this purpose, the gate terminal of the eighth NMOS transistor Tr8 is connected to the first node Q, the source terminal is connected to the gate terminal of the fifth NMOS transistor Tr5, and the drain terminal of the eighth NMOS transistor Tr8 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 9 NMOS 트랜지스터(Tr9)는, 제 1 스타트 펄스(SP1)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 1 스타트 펄스(SP1)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 turns on the fifth NMOS transistor Tr5 by supplying a second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first start pulse SP1. -Turn it off. To this end, the gate terminal of the ninth NMOS transistor Tr9 is connected to the clock line for transmitting the first start pulse SP1, the source terminal is connected to the gate terminal of the fifth NMOS transistor Tr5, The drain terminal is connected to a power line for transmitting the second voltage source VSS.

제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는, 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트 랜지스터(Tr10)의 게이트단자는 상기 제 1 스테이지(FST1)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 turns on the fifth NMOS transistor Tr5 by supplying a second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the scan pulse from the previous stage. -Turn it off. That is, the tenth NMOS transistor Tr10 applies the second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first scan pulse Vout1 from the first stage FST1. The fifth NMOS transistor Tr5 is turned off by the supply. To this end, a gate terminal of the tenth NMOS transistor Tr10 is connected to the first stage FST1, a source terminal is connected to a gate terminal of the fifth NMOS transistor Tr5, and a drain terminal of the tenth NMOS transistor Tr10 is connected. It is connected to a power supply line for transmitting the second voltage source VSS.

제 11 NMOS 트랜지스터(Tr11)는, 프레임마다 다른 극성을 갖는 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원(VDD4)을 출력한다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 상기 제 3 전압원(VDD3)에 반전된 극성을 갖는다.The eleventh NMOS transistor Tr11 is turned on or turned off in response to the fourth voltage source VDD4 having a different polarity for each frame, and outputs the fourth voltage source VDD4 at turn-on. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to a power line for transmitting the fourth voltage source VDD4, and the source terminal is connected to a power line for transmitting the fourth voltage source VDD4. Here, the fourth voltage source VDD4 has the polarity inverted by the third voltage source VDD3 every frame.

제 12 NMOS 트랜지스터(Tr12)는, 상기 제 11 NMOS 트랜지스터(Tr11)로부터 출력된 제 4 전압원(VDD4)에 응답하여, 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 제 3 노드(QB2)에 접속된다.The twelfth NMOS transistor Tr12 charges the third node QB2 to the fourth voltage source VDD4 in response to the fourth voltage source VDD4 output from the eleventh NMOS transistor Tr11. For this purpose, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the drain terminal of the eleventh NMOS transistor Tr11, the source terminal is connected to a power line for transmitting the fourth voltage source VDD4, and the drain The terminal is connected to the third node QB2.

제 13 NMOS 트랜지스터(Tr13)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The thirteenth NMOS transistor Tr13 discharges the first node Q to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, a gate terminal of the thirteenth NMOS transistor Tr13 is connected to the third node QB2, a source terminal is connected to the first node Q, and a drain terminal of the second voltage source VSS is connected. It is connected to the transmitting power line.

제 14 NMOS 트랜지스터(Tr14)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fourteenth NMOS transistor Tr14 discharges the second node QB to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, a gate terminal of the fourteenth NMOS transistor Tr14 is connected to the third node QB2, a source terminal is connected to the second node QB, and a drain terminal thereof is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 15 NMOS 트랜지스터(Tr15)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first voltage source VDD charged in the first node Q. The twelfth NMOS transistor Tr12 is turned off. To this end, the gate terminal of the fifteenth NMOS transistor Tr15 is connected to the first node Q, the source terminal is connected to the gate terminal of the twelfth NMOS transistor Tr12, and the drain terminal of the fifteenth NMOS transistor Tr15. It is connected to a power supply line that transmits a voltage source VSS.

제 16 NMOS 트랜지스터(Tr16)는, 제 1 스타트 펄스(SP1)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 상기 제 1 스타트 펄스(SP1)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixteenth NMOS transistor Tr16 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first start pulse SP1 to supply the twelfth NMOS transistor Tr12. Turn off. To this end, the gate terminal of the sixteenth NMOS transistor Tr16 is connected to the clock line for transmitting the first start pulse SP1, and the source terminal thereof is connected to the gate terminal of the twelfth NMOS transistor Tr12. The drain terminal is connected to a power line for transmitting the second voltage source VSS.

제 17 NMOS 트랜지스터(Tr17)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 17 NMOS 트랜지스터(Tr17)는, 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 상기 제 1 스테이지(FST1)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventeenth NMOS transistor Tr17 supplies the twelfth NMOS transistor Tr12 by supplying a second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to a scan pulse from a previous stage. Turn off. That is, the seventeenth NMOS transistor Tr17 turns off the twelfth NMOS transistor Tr12 in response to the first scan pulse Vout1 from the first stage FST1. To this end, a gate terminal of the seventeenth NMOS transistor Tr17 is connected to the first stage FST1, a source terminal is connected to a gate terminal of the twelfth NMOS transistor Tr12, and a drain terminal thereof is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 18 NMOS 트랜지스터(Tr18)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 18 NMOS 트랜지스터(Tr18)는, 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 18 NMOS 트랜지스터(Tr18)의 게이트단자는 상기 제 1 스테이지(FST1)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighteenth NMOS transistor Tr18 discharges the second node QB to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the eighteenth NMOS transistor Tr18 discharges the second node QB to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage FST1. To this end, the gate terminal of the eighteenth NMOS transistor Tr18 is connected to the first stage FST1, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 19 NMOS 트랜지스터(Tr19)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 19 NMOS 트랜지스터(Tr19)는, 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 19 NMOS 트랜지스터(Tr19)의 게이트단자는 제 1 스테이지(FST1)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The nineteenth NMOS transistor Tr19 discharges the third node QB2 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the nineteenth NMOS transistor Tr19 discharges the third node QB2 to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage FST1. For this purpose, the gate terminal of the nineteenth NMOS transistor Tr19 is connected to the first stage FST1, the source terminal is connected to the third node QB2, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 20 NMOS 트랜지스터(Tr20)는, 다음단 스테이지로부터의 스캔펄스에 응답 하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 제 3 스테이지(FST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 상기 제 3 스테이지(FST3)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The 20th NMOS transistor Tr20 discharges the first node Q to the second voltage source VSS in response to the scan pulse from the next stage. That is, the gate terminal of the twentieth NMOS transistor Tr20 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage FST3. . To this end, the gate terminal of the twentieth NMOS transistor Tr20 is connected to the third stage FST3, the source terminal is connected to the first node Q, and the drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

그리고, 제 2 스테이지(FST2)의 출력부(210b)는, 제 21 내지 제 23 NMOS 트랜지스터(Tr21 내지 Tr23)로 구성된다.The output unit 210b of the second stage FST2 is composed of the twenty-first to twenty-third NMOS transistors Tr21 to Tr23.

제 21 NMOS 트랜지스터(Tr21)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 이전단 스테이지와 다음단 스테이지에 모두 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 21 NMOS 트랜지스터(Tr21)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(FST1)로부터 입력된 제 1 스캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 게이트 라인을 구동하는 제 2 스캔펄스(Vout2)로서 기능한다. 또한, 이 제 2 스캔펄스(Vout2)는 제 1 스테이지(FST1)와 제 3 스테이지(FST3)에 공급된다. 이를 위해, 상기 제 21 NMOS 트랜지스터(Tr21)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(FST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(FST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.The twenty-first NMOS transistor Tr21 outputs a clock pulse as a scan pulse to the gate line in response to the first voltage source VDD charged in the first node Q. In addition, this scan pulse is supplied to both the previous stage and the next stage. Here, the clock pulse is a phase delayed signal by one pulse width from the scan pulse input from the previous stage. That is, the twenty-first NMOS transistor Tr21 receives the first scan pulse Vout1 (which is the first voltage) input from the first stage FST1 in response to the first voltage source VDD charged in the first node Q. One scan pulse Vout1 outputs a second clock pulse CLK2 that is delayed by one clock pulse width than the first clock pulse CLK1. The second clock pulse CLK2 functions as a second scan pulse Vout2 for driving the second gate line. In addition, the second scan pulse Vout2 is supplied to the first stage FST1 and the third stage FST3. To this end, the gate terminal of the twenty-first NMOS transistor Tr21 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the second gate. Lines, gate terminals of the 20th NMOS transistor Tr20 provided in the first stage FST1, and first, 10th, 17th, 18th, and 19th NMOS transistors provided in the third stage FST3. It is connected to the gate terminals of Tr1, Tr10, Tr17, Tr18, and Tr19.

제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 22 NMOS 트랜지스터(Tr22)의 게이트단자는 제 2 노드(QB)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 22 NMOS 트랜지스터(Tr22)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(FST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(FST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.The twenty-second NMOS transistor Tr22 supplies the second voltage source VSS to the gate line in response to the third voltage source VDD3 charged in the second node QB. That is, the 22nd NMOS transistor Tr22 supplies the second voltage source VSS to the second gate line in response to the first voltage source VDD charged in the second node QB. To this end, the gate terminal of the twenty-second NMOS transistor Tr22 is connected to the second node QB, the source terminal is connected to the second gate line, and the drain terminal is a power line for transmitting the second voltage source VSS. Is connected to. Here, the source terminal of the twenty-second NMOS transistor Tr22 is connected to the gate terminal of the twentieth NMOS transistor Tr20 provided in the previous stage, that is, the first stage FST1, and the next stage, that is, the third terminal. The gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19 provided in the stage FST3 are connected.

제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 23 NMOS 트랜지스터(Tr23)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 제 2 게이트 라인에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전 원라인에 접속된다. 여기서, 상기 제 23 NMOS 트랜지스터(Tr23)의 소스단자는 이전단 스테이지, 즉 제 1 스테이지(FST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 접속되며, 또한 다음단 스테이지, 즉 제 3 스테이지(FST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.The twenty-third NMOS transistor Tr23 supplies the second voltage source VSS to the gate line in response to the fourth voltage source VDD4 charged in the third node QB2. That is, the twenty-third NMOS transistor Tr23 supplies the second voltage source VSS to the second gate line in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, the gate terminal of the twenty-third NMOS transistor Tr23 is connected to the third node QB2, the source terminal is connected to the second gate line, and the drain terminal is a power source for transmitting the second voltage source VSS. Is connected to the line. Here, the source terminal of the twenty-third NMOS transistor Tr23 is connected to the gate terminal of the twentieth NMOS transistor Tr20 provided in the previous stage, that is, the first stage FST1, and the next stage, that is, the third terminal. The gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19 provided in the stage FST3 are connected.

한편, 제 1 스테이지(FST1), 제 3 내지 제 n 스테이지(FST3 내지 FSTn), 및 더미 스테이지(FSTn+1)도 상술한 제 2 스테이지(FST2)와 동일한 구성을 갖는다. 여기서, 모든 스테이지(FST1 내지 FSTn+1)에 구비된 제 9 및 제 16 NMOS 트랜지스터(Tr9, Tr16)의 게이트단자에는 제 1 스타트 펄스(SP1)가 공급된다.On the other hand, the first stage FST1, the third to nth stages FST3 to FSTn, and the dummy stage FSTn + 1 also have the same configuration as the above-described second stage FST2. Here, the first start pulse SP1 is supplied to the gate terminals of the ninth and sixteenth NMOS transistors Tr9 and Tr16 provided in all the stages FST1 to FSTn + 1.

단, 제 2 내지 제 m 그룹(FGR2 내지 FGRm)내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(FST4, FST7, ..., FSTn-1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP2 내지 FSTm)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다.However, the first NMOS transistor Tr1 provided in each first stage in the second to mth groups FGR2 to FGRm receives the start pulses SP2 to SPm from the pulse generator. That is, the first NMOS transistor Tr1 provided in the fourth, seventh, ..., and n-1th stages FST4, FST7, ..., FSTn-1 is formed from the pulse generator. In response to the second to mth start pulses SP2 to FSTm, the first node Q is charged with the first voltage source VDD.

또한, 상기 제 2 내지 제 m 그룹(FGR2 내지 FGRm)내의 각 첫 번째 스테이지에 구비된 제 10 NMOS 트랜지스터(Tr10)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지( FST4, FST7, ..., FSTn-1)에 구비된 제 10 NMOS 트랜지스터(Tr10)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다.In addition, the tenth NMOS transistor Tr10 provided at each first stage in the second to mth groups FGR2 to FGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the tenth NMOS transistor Tr10 included in the fourth, seventh, ..., and n-1th stages FST4, FST7,..., FSTn-1 is formed from the pulse generator. In response to the second to mth start pulses SP2 to SPm, the fourth NMOS transistor Tr4 is turned off by supplying a second voltage source VSS to the gate terminal of the fourth NMOS transistor Tr4.

또한, 상기 제 2 내지 제 m 그룹(FGR2 내지 FGRm)내의 각 첫 번째 스테이지에 구비된 제 17 NMOS 트랜지스터(Tr17)도 상기 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(FST4, FST7, ..., FSTn-1)에 구비된 제 17 NMOS 트랜지스터(Tr17)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)에 응답하여, 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. In addition, the seventeenth NMOS transistor Tr17 included in each first stage of the second to mth groups FGR2 to FGRm is also supplied with start pulses SP2 to SPm from the pulse generator. That is, the seventeenth NMOS transistor Tr17 provided in the fourth, seventh, ..., and n-th stages FST4, FST7, ..., FSTn-1 is formed from the pulse generator. The twelfth NMOS transistor Tr12 is turned off by supplying a second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the second to mth start pulses SP2 to SPm.

또한, 상기 제 2 내지 제 m 그룹(FGR2 내지 FGRm)내의 각 첫 번째 스테이지에 구비된 제 18 NMOS 트랜지스터(Tr18)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 1, 제 4, 제 7, ..., 및 제 n-1 스테이지(FST4, FST7, ..., FSTn-1)에 구비된 제 18 NMOS 트랜지스터(Tr18)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. In addition, the eighteenth NMOS transistor Tr18 included in each first stage in the second to mth groups FGR2 to FGRm is also supplied with start pulses SP1 to SPm from the pulse generator. That is, the eighteenth NMOS transistor Tr18 provided in the first, fourth, seventh, and n-th stages FST4, FST7, ..., FSTn-1 includes the pulse generator. In response to the second to mth start pulses SP2 to SPm from, the second node QB is discharged to the second voltage source VSS.

또한, 상기 제 2 내지 제 m 그룹(FGR2 내지 FGRm)내의 각 첫 번째 스테이지에 구비된 제 19 NMOS 트랜지스터(Tr19)도 상기 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(FST4, FST7, ..., FSTn-1)에 구비된 제 19 NMOS 트랜지스터(Tr19)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 3 노드 (QB2)를 제 2 전압원(VSS)으로 방전시킨다.In addition, the nineteenth NMOS transistor Tr19 provided at each first stage in the second to mth groups FGR2 to FGRm is also supplied with start pulses SP2 to SPm from the pulse generator. That is, the nineteenth NMOS transistor Tr19 provided in the fourth, seventh, ..., and n-1th stages FST4, FST7, ..., FSTn-1 is formed from the pulse generator. In response to the second to mth start pulses SP1 to SPm, the third node QB2 is discharged to the second voltage source VSS.

한편, 제 1 그룹(FGR1)내의 제 1 스테이지(FST1)는 상기 펄스발생기로부터의 제 1 스타트 펄스(SP1)에 응답하여, 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)를 턴-온시킨다.On the other hand, the first stage FST1 in the first group FGR1 responds to the first start pulse SP1 from the pulse generator in response to the first, ninth, tenth, sixteenth, seventeenth, eighteenth, And the nineteenth NMOS transistors Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, and Tr19.

그리고, 각 그룹(FGR1 내지 FGRm)내의 마지막 번째 스테이지에 구비된 제 21 내지 제 23 NMOS 트랜지스터(Tr21 내지 Tr23)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급되지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.In addition, the scan pulse or the second voltage source VSS output from the twenty-first to twenty-third NMOS transistors Tr21 to Tr23 provided in the last stage in each group FGR1 to FGRm is the 20th NMOS transistor of the previous stage. It is supplied to the gate terminal of Tr20, but not to the next stage (i.e., the first stage in the next group).

그리고, 더미 스테이지(FSTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(FSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(FSTn))에 공급하여 상기 제 n 스테이지(FSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(FSTn+1)에 구비된 제 21 내지 23 NMOS 트랜지스터(Tr21 내지 Tr23)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(FSTn)의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급된다.The dummy stage FSTn + 1 does not have a stage next to it. In addition, the dummy stage FSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage FSTn) of the previous stage of the n + 1 scan pulse Voutn + 1 outputted from the dummy stage FSTn + 1 is not supplied. ) To disable the nth stage FSTn. Therefore, the n + 1th scan pulse Voutn + 1 or the second voltage source VSS output from the 21st to 23rd NMOS transistors Tr21 to Tr23 provided in the dummy stage FSTn + 1 is the nth stage ( The gate terminal of the twentieth NMOS transistor Tr20 of FSTn is supplied.

이와 같이 구성된 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the fifth embodiment of the present invention configured as described above will be described in detail as follows.

도 22a 내지 22b는 도 19의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.22A to 22B illustrate first to third stages included in the first group of FIG. 19.

여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.Here, it is assumed that the third voltage source VDD3 is maintained at the positive voltage during the first frame, and the fourth voltage source VDD4 is maintained at the negative voltage, and the third voltage source VDD3 is negative during the second frame. It is assumed that the voltage is maintained at the polarity and the fourth voltage source VDD4 is maintained at the voltage of the positive polarity. That is, it is assumed that the third voltage source VDD3 is maintained as the positive polarity during the odd-numbered frame, and the fourth voltage source VDD4 is maintained as the negative polarity, and the third voltage source VDD3 is negative as the negative frame during the even-numbered frame. It is assumed that the fourth voltage source VDD4 remains positive.

먼저, 제 1 프레임의 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the enable period T0 of the first frame will be described.

상기 인에이블 기간(T0)동안에는, 도 20에 도시된 바와 같이, 제 1 스타트 펄스(SP1)만 하이 상태를 유지한다.During the enable period TO, as shown in FIG. 20, only the first start pulse SP1 remains high.

상기 제 1 스타트 펄스(SP1)는 제 1 스테이지(FST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 9 NMOS 트랜지스터(Tr9)의 게이트단자, 제 10 NMOS 트랜지스터(Tr10)의 게이트단자, 제 16 NMOS 트랜지스터(Tr16)의 게이트단자, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자, 제 18 NMOS 트랜지스터(Tr18)의 게이트단자, 및 제 19 NMOS 트랜지스터(Tr19)의 게이트단자에 인가되어 상기 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)를 턴-온시킨다. The first start pulse SP1 may include a gate terminal of the first NMOS transistor Tr1, a gate terminal of the ninth NMOS transistor Tr9, and a gate terminal of the tenth NMOS transistor Tr10 provided in the first stage FST1. And a gate terminal of the sixteenth NMOS transistor Tr16, a gate terminal of the seventeenth NMOS transistor Tr17, a gate terminal of the eighteenth NMOS transistor Tr18, and a gate terminal of the nineteenth NMOS transistor Tr19. The first, ninth, tenth, sixteenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, and Tr19 are turned on.

여기서, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD) 이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 2, 제 3, 제 8, 제 15, 및 제 21 NMOS 트랜지스터(Tr2, Tr3, Tr8, Tr15, Tr21)가 턴-온된다.Here, the first voltage source VDD is supplied to the first node Q through the turned-on first NMOS transistor Tr1. In this case, as the first node Q is charged with the first voltage source VDD, second, third, eighth, fifteenth, and twenty-first NMOSs having gate terminals connected to the first node Q, respectively. Transistors Tr2, Tr3, Tr8, Tr15, and Tr21 are turned on.

그리고, 상기 턴-온된 제 2 및 제 18 NMOS 트랜지스터(Tr2, Tr18)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 2 노드(QB)가 방전되며, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 6, 제 7, 및 제 22 NMOS 트랜지스터(Tr6, Tr7, Tr22)가 턴-오프된다.The second voltage source VSS is supplied to the second node QB through the turned-on second and eighteenth NMOS transistors Tr2 and Tr18. Accordingly, the second node QB is discharged, and the sixth, seventh, and twenty-second NMOS transistors Tr6, Tr7, and Tr22 having gate terminals connected to the second node QB are turned off. .

그리고, 상기 턴-온된 제 3 및 제 19 NMOS 트랜지스터(Tr3, Tr19)를 통해, 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이에 따라, 상기 제 3 노드(QB2)가 방전되며, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 13, 제 14, 및 제 23 NMOS 트랜지스터(Tr13, Tr14, Tr23)가 턴-오프된다.The second voltage source VSS is supplied to the third node QB2 through the turned-on third and nineteenth NMOS transistors Tr3 and Tr19. Accordingly, the third node QB2 is discharged, and the thirteenth, fourteenth, and twenty-third NMOS transistors Tr13, Tr14, and Tr23 having gate terminals connected to the third node QB2 are turned off. .

그리고, 상기 턴-온된 제 8, 제 9, 및 제 10 NMOS 트랜지스터(Tr8, Tr9, Tr10)를 통해, 제 2 전압원(VSS)이 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급된다. 또한, 정극성의 제 3 전압원(VDD3)에 의해서 한 프레임동안 항상 턴-온상태를 유지하는 제 4 NMOS 트랜지스터(Tr4)를 통해, 상기 제 3 전압원(VDD3)이 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급된다. 따라서, 상기 인에이블 기간(T0)에 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 동시에 공급된다. 이때, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급하는 트랜지스터의 수가 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 3 전압원(VDD3)을 공급하는 트랜지스터의 수보다 더 많으므로, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 2 전압원(VSS)이 유지된다. 따라서, 상기 인에이블 기간(T0)에 상기 제 5 NMOS 트랜지스터(Tr5)는 턴-오프된다.The second voltage source VSS is supplied to the gate terminal of the fifth NMOS transistor Tr5 through the turned-on eighth, ninth, and tenth NMOS transistors Tr8, Tr9, and Tr10. In addition, the third voltage source VDD3 is connected to the fifth NMOS transistor Tr5 through the fourth NMOS transistor Tr4 which is always turned on for one frame by the positive third voltage source VDD3. It is supplied to the gate terminal. Accordingly, the second voltage source VSS and the third voltage source VDD3 are simultaneously supplied to the gate terminal of the fifth NMOS transistor Tr5 during the enable period TO. In this case, the number of transistors for supplying the second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 is the number of transistors for supplying the third voltage source VDD3 to the gate terminal of the fifth NMOS transistor Tr5. Since more, the second voltage source VSS is maintained at the gate terminal of the fifth NMOS transistor Tr5. Therefore, the fifth NMOS transistor Tr5 is turned off in the enable period T0.

그리고, 상기 턴-온된 제 15, 제 16, 및 제 17 NMOS 트랜지스터(Tr15, Tr16, Tr17)를 통해, 제 2 전압원(VSS)이 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다. 따라서, 상기 제 12 NMOS 트랜지스터(Tr12)는 턴-오프된다. 한편, 제 11 NMOS 트랜지스터(Tr11)는 부극성의 제 4 전압원(VDD4)에 의해서 한 프레임동안 항상 턴-오프상태를 유지한다.The second voltage source VSS is supplied to the gate terminal of the twelfth NMOS transistor Tr12 through the turned on fifteenth, sixteenth, and seventeenth NMOS transistors Tr15, Tr16, and Tr17. Thus, the twelfth NMOS transistor Tr12 is turned off. On the other hand, the eleventh NMOS transistor Tr11 is always turned off for one frame by the negative voltage source VDD4.

한편, 상기 인에이블 기간(T0)에 출력된 제 1 스타트 펄스(SP1)는 나머지 스테이지들(FST2 내지 FSTn+1)에 구비된 제 9 및 제 16 NMOS 트랜지스터(Tr9, Tr16)의 게이트단자에도 공급된다. 그러면, 상기 나머지 스테이지들(FST2 내지 FSTn+1)에 구비된 제 9 및 제 16 NMOS 트랜지스터(Tr9, Tr16)가 모두 턴-온되고, 이로 인해, 상기 스테이지들(FST2 내지 FSTn+1)에 구비된 제 5 및 제 12 NMOS 트랜지스터(Tr5, Tr12)의 게이트단자가 좀 더 오랜 시간 동안 부극성으로 유지된다.Meanwhile, the first start pulse SP1 output in the enable period T0 is also supplied to the gate terminals of the ninth and sixteenth NMOS transistors Tr9 and Tr16 provided in the remaining stages FST2 to FSTn + 1. do. Then, all of the ninth and sixteenth NMOS transistors Tr9 and Tr16 included in the remaining stages FST2 to FSTn + 1 are turned on, and thus, the stages FST2 to FSTn + 1 are provided. The gate terminals of the fifth and twelfth NMOS transistors Tr5 and Tr12 remain negative for a longer time.

이와 같이, 상기 인에이블 기간(T0)동안, 상기 제 1 스테이지(FST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 제 2 및 제 3 노드(QB2)가 제 2 전압원(VSS)으로 방전됨으로써 상기 제 1 스테이지(FST1)가 인에이블된다. 또한, 상기 인에이블 기간(T0)동안, 나머지 스테이지들(FST2 내지 FSTn+1)에 구비된 제 9 및 제 16 NMOS 트랜지스터(Tr9, Tr16)가 턴-온된다.As such, during the enable period T0, the first node Q of the first stage FST1 is charged with the first voltage source VDD, and the second and third nodes QB2 are charged with the second voltage source. The first stage FST1 is enabled by discharging to VSS. In addition, during the enable period T0, the ninth and sixteenth NMOS transistors Tr9 and Tr16 included in the remaining stages FST2 to FSTn + 1 are turned on.

다음으로, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.

제 1 기간(T1)동안에는, 도 20에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 스타트 펄스(SP1)에 응답하여 상기 제 1 스테이지(FST1)의 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)가 턴-오프된다. 특히, 상기 제 1 NMOS 트랜지스터(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(FST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 20, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Accordingly, the first, ninth, tenth, sixteenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, of the first stage FST1, in response to the first start pulse SP1 in the low state. Tr9, Tr10, Tr16, Tr17, Tr18, Tr19) are turned off. In particular, as the first NMOS transistor Tr1 is turned off, the first node Q of the first stage FST1 is maintained in a floating state.

한편, 상기 제 1 스테이지(FST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(FST1)의 제 21 NMOS 트랜지스터(Tr21)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 21 NMOS 트랜지스터(Tr21)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(FST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 21 NMOS 트랜지스터(Tr21)는 거의 완전하게 턴-온된다. 이에 따라, 상기 제 1 스테이지(FST1)의 제 21 NMOS 트랜지스터(Tr21)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 21 NMOS 트랜지스터(Tr21)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 20에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.Meanwhile, as the first node Q of the first stage FST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the 21st NMOS of the first stage FST1 is maintained. Transistor Tr21 remains turned on. In this case, as the first clock pulse CLK1 is applied to the source terminal of the turned-on 21st NMOS transistor Tr21, a first voltage source charged in the first node Q of the first stage FST1. (VDD) is amplified by bootstrapping. Thus, the twenty-first NMOS transistor Tr21 is almost completely turned on. Accordingly, the first clock pulse CLK1 applied to the source terminal of the twenty-first NMOS transistor Tr21 of the first stage FST1 is stably output through the drain terminal of the twenty-first NMOS transistor Tr21. In this case, as shown in FIG. 20, the output first clock pulse CLK1 is applied to the first gate line to serve as a first scan pulse Vout1 driving the first gate line.

이때, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(FST2)에 입력된다. 구체적으로, 도 22a에 도시된 바와 같이, 상 기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(FST2)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 각 게이트단자에 입력된다. 따라서, 상기 제 1 기간(T1)에서의 제 2 스테이지(FST2)는, 인에이블 기간(T0)에서의 제 1 스테이지(FST1)와 동일하게 동작한다.In this case, the first scan pulse Vout1 is supplied to the first gate line and input to the second stage FST2. Specifically, as illustrated in FIG. 22A, the first scan pulse Vout1 may include first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1 provided in the second stage FST2. , Tr10, Tr17, Tr18, and Tr19) are input to each gate terminal. Therefore, the second stage FST2 in the first period T1 operates in the same manner as the first stage FST1 in the enable period T0.

즉, 상기 제 2 스테이지(FST2)에 공급된 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(FST1)에 공급된 제 1 스타트 펄스(SP1)와 동일한 역할을 하는 것으로, 상기 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(FST2)는 자신의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시키고, 자신의 제 2 노드(QB) 및 제 3 노드(QB2)를 방전시킨다.That is, the first scan pulse Vout1 supplied to the second stage FST2 plays the same role as the first start pulse SP1 supplied to the first stage FST1, and the first scan pulse V1. In response to Vout1), the second stage FST2 charges its first node Q with the first voltage source VDD, and discharges its second node QB and third node QB2. .

이와 같이, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(FST1)는 제 1 스캔펄스(Vout1)를 출력하고, 상기 제 2 스테이지(FST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.As described above, in the first period T1, the first stage FST1 outputs the first scan pulse Vout1, and the second stage FST2 responds to the first scan pulse Vout1. Is enabled.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 20에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 20, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(FST1)로부터의 제 1 스캔펄스(Vout1)(즉, 상기 제 1 클럭펄스(CLK1))가 제 2 기간(T2)에서 로우 상태로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지의 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)가 턴-오프되고, 이에 따라 상기 제 2 스테이지(FST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 이때, 상기 제 2 스테이지(FST2)의 제 21 NMOS 트랜지스터(Tr21)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(FST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다.Accordingly, the first scan pulse Vout1 (that is, the first clock pulse CLK1) from the first stage FST1, which was applied in the first period T1, becomes low in the second period T2. As a result, the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19 of the second stage, which are applied through the gate terminal, are turned off. Accordingly, the first node Q of the second stage FST2 is maintained in a floating state. In this case, as the second clock pulse CLK2 is applied to the source terminal of the 21st NMOS transistor Tr21 of the second stage FST2, the first node Q of the second stage FST2 is charged. The first voltage source VDD is amplified by bootstrapping.

따라서, 상기 제 2 스테이지(FST2)의 제 21 NMOS 트랜지스터(Tr21)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 21 NMOS 트랜지스터(Tr21)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 22a에 도시된 바와 같이, 상기 제 2 스테이지(FST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Accordingly, the second clock pulse CLK2 applied to the source terminal of the twenty-first NMOS transistor Tr21 of the second stage FST2 is stably output through the drain terminal of the twenty-first NMOS transistor Tr21. In this case, as shown in FIG. 22A, the second clock pulse CLK2 output from the second stage FST2 is applied to a second gate line to drive the second gate pulse Vout2. Acts as).

이때, 상기 제 2 스테이지(FST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(FST1)에도 입력된다. 구체적으로, 도 22a에 도시된 바와 같이, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(FST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(FST1)의 제 20 NMOS 트랜지스터(Tr20)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 20 NMOS 트랜지스터(Tr20)를 통해 상기 제 1 스테이지(FST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(FST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(FST1)의 제 1 노드(Q)에 게이트단자가 접속된 제 2, 제 3, 제 8, 제 15, 및 제 21 NMOS 트랜지스터(Tr2, Tr3, Tr8, Tr15, Tr21)가 모두 턴-오프된다. 또한, 상기 제 2 기간(T2)에 상기 제 1 스테이지(FST1)의 제 9 및 제 10 NMOS 트랜지스터(Tr9, Tr10)는 턴-오프상태를 유지한다. 따라서, 상기 제 1 스테이지(FST1)의 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 더 이상 제 2 전압원(VSS)이 공급되지 못한다. 대신, 상기 제 1 스테이지(FST1)의 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 공급된다. 결국, 상기 제 5 NMOS 트랜지스터(Tr5)는 상기 제 3 전압원(VDD3)에 의해 턴-온된다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 3 전압원(VDD3)이 제 1 스테이지(FST1)의 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 1 스테이지(FST1)의 제 2 노드(QB)가 충전되며, 상기 제 1 스테이지(FST1)의 제 2 노드(QB)에 게이트단자가 접속된 제 6, 제 7, 및 제 22 NMOS 트랜지스터(Tr6, Tr7, Tr22)가 턴-온된다.In this case, the second scan pulse Vout2 output from the second stage FST2 is also input to the first stage FST1. Specifically, as shown in FIG. 22A, the second scan pulse Vout2 is input to the gate terminal of the twentieth NMOS transistor Tr20 provided in the first stage FST1. Here, as the 20th NMOS transistor Tr20 of the first stage FST1 is turned on by the second scan pulse Vout2, the 20th NMOS transistor whose second voltage source VSS is turned on is turned on. It is supplied to the first node Q of the first stage FST1 through Tr20. Therefore, the first node Q of the first stage FST1 is discharged by the second voltage source VSS. Then, second, third, eighth, fifteenth, and twenty-first NMOS transistors Tr2, Tr3, Tr8, Tr15, and Tr21 having gate terminals connected to the first node Q of the first stage FST1. Are all turned off. In addition, in the second period T2, the ninth and tenth NMOS transistors Tr9 and Tr10 of the first stage FST1 remain turned off. Therefore, the second voltage source VSS is no longer supplied to the gate terminal of the fifth NMOS transistor Tr5 of the first stage FST1. Instead, the third voltage source VDD3 is supplied to the gate terminal of the fifth NMOS transistor Tr5 of the first stage FST1 through the fourth NMOS transistor Tr4. As a result, the fifth NMOS transistor Tr5 is turned on by the third voltage source VDD3. The third voltage source VDD3 is supplied to the second node QB of the first stage FST1 through the turned-on fifth NMOS transistor Tr5. Accordingly, the sixth, seventh, and twenty-second embodiments in which the second node QB of the first stage FST1 is charged and the gate terminal is connected to the second node QB of the first stage FST1. The NMOS transistors Tr6, Tr7, and Tr22 are turned on.

여기서, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 제 2 전압원(VSS)이 제 1 스테이지(FST1)의 제 1 노드(Q)에 공급된다. 이에 따라 상기 제 1 스테이지(FST1)의 제 1 노드(Q)의 방전 속도가 더욱 빨라진다. 그리고, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해, 제 2 전압원(VSS)이 제 1 스테이지(FST1)의 제 3 노드(QB2)에 공급된다. 이에 따라, 상기 제 3 노드(QB2)가 방전되며, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 13, 제 14, 및 제 23 NMOS 트랜지스터(Tr13, Tr14, Tr23)가 턴-오프된다. 그리고, 상기 턴-온된 제 22 NMOS 트랜지스터(Tr22)를 통해, 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다.Here, the second voltage source VSS is supplied to the first node Q of the first stage FST1 through the turned-on sixth NMOS transistor Tr6. As a result, the discharge rate of the first node Q of the first stage FST1 is further increased. The second voltage source VSS is supplied to the third node QB2 of the first stage FST1 through the turned-on seventh NMOS transistor Tr7. Accordingly, the third node QB2 is discharged, and the thirteenth, fourteenth, and twenty-third NMOS transistors Tr13, Tr14, and Tr23 having gate terminals connected to the third node QB2 are turned off. . The second voltage source VSS is supplied to the first gate line through the turned-on 22nd NMOS transistor Tr22.

또한, 상기 제 2 기간(T2)동안, 상기 제 2 스테이지(FST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(FST3)에도 입력된다. 구체적으로, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(FST3)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 각 게이 트단자에 입력된다. 따라서, 상기 제 2 기간(T2)에서의 제 2 스테이지(FST2)는, 인에이블 기간(T0)에서의 제 1 스테이지(FST1)와 동일하게 동작한다.In addition, during the second period T2, the second scan pulse Vout2 output from the second stage FST2 is also input to the third stage FST3. In detail, the second scan pulse Vout2 includes the first, ninth, tenth, sixteenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, and the third stage FST3. Tr17, Tr18, and Tr19) are input to each gate terminal. Therefore, the second stage FST2 in the second period T2 operates in the same manner as the first stage FST1 in the enable period T0.

즉, 상기 제 3 스테이지(FST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(FST1)에 공급된 제 1 스타트 펄스(SP1)와 동일한 역할을 한다. 구체적으로, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(FST3)는 자신의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시키고, 자신의 제 2 노드(QB) 및 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.That is, the second scan pulse Vout2 supplied to the third stage FST3 plays the same role as the first start pulse SP1 supplied to the first stage FST1. Specifically, in response to the second scan pulse Vout2, the third stage FST3 charges its first node Q with the first voltage source VDD, and its own second node QB and The third node QB2 is discharged to the second voltage source VSS.

요약하면, 제 2 기간(T2)에는, 상기 제 2 스테이지(FST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(FST1)의 제 1 및 제 3 노드(Q, QB2)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 1 스테이지(FST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(FST3)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로서 상기 제 3 스테이지(FST3)를 인에이블시킨다.In summary, in the second period T2, the second scan pulse Vout2 is output from the second stage FST2. This second scan pulse Vout2 drives the second gate line. The second scan pulse Vout2 discharges the first and third nodes Q and QB2 of the first stage FST1 and charges the second node QB1 to charge the first stage FST1. Disable it. In addition, the second scan pulse Vout2 charges the first node Q of the third stage FST3 and discharges the second and third nodes QB1 and QB2 so that the third stage FST3 is discharged. Enable.

다음으로, 제 3 기간(T3)에는 상기 제 3 스테이지(FST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 2 스테이지(FST2)의 제 1 및 제 3 노드(Q, QB2)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 2 스테이지(FST2)를 디스에이블시킨다.Next, in the third period T3, the third scan pulse Vout3 is output from the third stage FST3. This third scan pulse Vout3 drives the third gate line. The third scan pulse Vout3 discharges the first and third nodes Q and QB2 of the second stage FST2 and charges the second node QB1 to charge the second stage FST2. Disable it.

한편, 상기 제 3 기간(T3)에는 펄스발생기로부터 제 2 스타트 펄스(SP2)가 출력된다. 이 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(FST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 신호이다. 즉, 상기 제 2 스타트 펄스(SP2)와 제 3 스캔펄스(Vout3)는 제 3 기간(T3)에 동시에 출력된다. 이 제 2 스타트 펄스(SP2)는 제 2 그룹(FGR2)내의 첫 번째 스테이지, 즉 제 4 스테이지(FST4)에 공급되어 상기 제 4 스테이지(FST4)를 인에이블시킨다. 즉, 상기 제 3 기간(T3)에 상기 제 2 스타트 펄스(SP2)는 상기 제 4 스테이지(FST4)에 구비된 제 1, 제 10, 제 16, 제 17, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 각 게이트단자에 공급된다. 이에 따라, 상기 제 4 스테이지(FST4)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 다시말하면, 상기 제 4 스테이지(FST4)는 제 1 스테이지(FST1)와 동일한 방식으로 동작한다.On the other hand, the second start pulse SP2 is output from the pulse generator in the third period T3. The second start pulse SP2 is a signal synchronized with the third scan pulse Vout3 output from the third stage FST3. That is, the second start pulse SP2 and the third scan pulse Vout3 are simultaneously output in the third period T3. The second start pulse SP2 is supplied to the first stage in the second group FGR2, that is, the fourth stage FST4, to enable the fourth stage FST4. That is, in the third period T3, the second start pulse SP2 is provided with the first, tenth, sixteenth, seventeenth, and nineteenth NMOS transistors Tr1 and Tr10 provided in the fourth stage FST4. And Tr17, Tr18, and Tr19 are supplied to the gate terminals. Accordingly, the first node Q of the fourth stage FST4 is charged, and the second and third nodes QB1 and QB2 are discharged. In other words, the fourth stage FST4 operates in the same manner as the first stage FST1.

이후, 제 4 기간(T4)에는 상기 제 4 스테이지(FST4)가 제 4 스캔펄스(Vout4)를 출력하여 제 4 게이트 라인을 구동시킨다. 또한, 이 제 4 스캔펄스(Vout4)는 제 5 스테이지(FST5)에 공급되어 제 5 스테이지(FST5)를 인에이블시킨다. 또한, 이 제 4 스캔펄스(Vout4)는, 이전 그룹의 마지막 번째 스테이지, 즉 제 1 그룹(FGR1)의 제 3 스테이지(FST3)에 공급되어 상기 제 3 스테이지(FST3)를 디스에이블시킨다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스테이지(FST3)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급된다.Thereafter, in the fourth period T4, the fourth stage FST4 outputs the fourth scan pulse Vout4 to drive the fourth gate line. The fourth scan pulse Vout4 is also supplied to the fifth stage FST5 to enable the fifth stage FST5. In addition, the fourth scan pulse Vout4 is supplied to the last stage of the previous group, that is, the third stage FST3 of the first group FGR1 to disable the third stage FST3. Specifically, the fourth scan pulse Vout4 is supplied to the gate terminal of the twentieth NMOS transistor Tr20 provided in the third stage FST3.

이와 같은 방식으로 나머지 제 5 내지 제 n 스테이지(FST5 내지 FSTn), 그리고 더미 스테이지(FSTn+1)도 동작한다.In this manner, the remaining fifth to nth stages FST5 to FSTn and the dummy stage FSTn + 1 also operate.

이하, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다 음과 같다.Hereinafter, the shift register according to the sixth embodiment of the present invention will be described in detail.

도 23은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 24는 도 23의 스테이지에 공급되는 각 신호, 및 상기 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.FIG. 23 is a diagram illustrating a shift register according to a sixth embodiment of the present invention, and FIG. 24 is a timing diagram of each signal supplied to a stage of FIG. 23 and a scan pulse output from the stage.

본 발명의 제 6 실시예에 따른 쉬프트 레지스터는, 도 23에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(GST1 내지 GSTn) 및 하나의 더미 스테이지(GSTn+1)로 구성된다. 여기서, 각 스테이지(GST1 내지 GSTn+1)들은 두 개씩의 스캔펄스(Vout1 내지 Voutn)를 출력하며, 이때 상기 제 1 스테이지(GST1)부터 제 n 스테이지(GSTn)까지 차례로 두 개씩의 스캔펄스(Vout1 내지 Voutn)를 출력한다. 이때, 상기 더미 스테이지(GSTn+1)를 제외한 상기 스테이지들(GST1 내지 GSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.As illustrated in FIG. 23, the shift register according to the sixth embodiment of the present invention includes n stages GST1 to GSTn and one dummy stage GSTn + 1 connected to each other. Here, each of the stages GST1 to GSTn + 1 outputs two scan pulses Vout1 to Voutn. In this case, two scan pulses Vout1 are sequentially arranged from the first stage GST1 to the nth stage GSTn. To Voutn). In this case, scan pulses Vout1 to Voutn output from the stages GST1 to GSTn except for the dummy stage GSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(GST1)가 두 개의 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(GST2)가 두 개의 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(GST3)가 두 개의 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(GSTn)가 두 개의 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(GSTn)가 두 개의 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(GSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(GSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되 지 않고, 상기 제 n 스테이지(GSTn)에만 공급된다. 여기서, 상기 각 스테이지(GST1 내지 GSTn+1)는 두 개의 스캔펄스 중 하나를 자신에 해당하는 게이트 라인에 공급하며, 나머지 하나를 다음단 스테이지와 이전단 스테이지에 공급한다. 예를 들어, 제 2 스테이지(GST2)는 두 개의 제 2 스캔펄스(Vout2)를 출력하고, 하나의 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하고, 나머지 하나의 제 2 스캔펄스(Vout2)를 제 3 스테이지(GST3)와 제 1 스테이지(GST1)에 공급한다. 한편, 상기 더미 스테이지(GSTn+1)는 두 개의 스캔펄스를 출력할 수도 있으며, 한 개의 스캔펄스를 출력할 수도 있다.That is, first, the first stage GST1 outputs two first scan pulses Vout1, and then the second stage GST2 outputs two second scan pulses Vout2, and then, a third The stage GST3 outputs two third scan pulses Vout3, and finally, the nth stage GSTn outputs two nth scan pulses Voutn. Meanwhile, after the nth stage GSTn outputs two nth scan pulses Voutn, the dummy stage GSTn + 1 outputs the n + 1th scan pulse Voutn + 1. The n + 1th scan pulse Voutn + 1 output from the dummy stage GSTn + 1 is not supplied to the gate line but is supplied only to the nth stage GSTn. Here, each of the stages GST1 to GSTn + 1 supplies one of two scan pulses to its corresponding gate line, and supplies the other to the next stage and the previous stage. For example, the second stage GST2 outputs two second scan pulses Vout2, supplies one second scan pulse Vout2 to the second gate line, and another second scan pulse Vout2. Vout2) is supplied to the third stage GST3 and the first stage GST1. The dummy stage GSTn + 1 may output two scan pulses or one scan pulse.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(GST1 내지 GSTn+1)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.On the other hand, the entire stages GST1 to GSTn + 1 of the shift registers configured as described above are the first to fourth voltage sources VDD, VSS, VDD3, and VDD4, and the first to fourth clock pulses having sequential phase differences with each other. One clock pulse of CLK1 to CLK4 is applied. Here, the first voltage source VDD refers to a positive DC voltage source, and the second voltage source VSS refers to a negative voltage source. The third voltage source VDD3 and the fourth voltage source VDD4 are AC voltage sources having polarities inverted for each frame. In this case, the third voltage source VDD3 has an inverted phase with respect to the fourth voltage source VDD4. That is, the third voltage source VDD3 and the fourth voltage source VDD4 have different polarities within the same frame.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클 럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(SP1)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is less than the second clock pulse CLK2. Phase delayed by a pulse width is output, the fourth clock pulse (CLK4) is phase-delayed output by one pulse width than the third clock pulse (CLK3), the first clock pulse (CLK1) is output to the fourth clock Phase delayed by one pulse width than pulse CLK4 is output. In this case, the first to fourth clock pulses CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse SP1 may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK1 to CLK4, and the first to third clock pulses CLK1. To CLK3) only. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

한편, 각 스테이지(GST1 내지 GSTn+1)는, 제 1, 제 2 및 제 3 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1, 제 2, 및 제 3 노드의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하여, 이를 액정패널의 게이트 라인에 공급하는 제 1 및 제 2 출력부를 포함한다. 여기서, 각 스테이지(GST1 내지 GSTn+1)의 제 1 출력부는 다음단의 스테이지 및 이전단의 스테이지에 상기 스캔펄스 또는 제 2 전압원(VSS)을 공급한다. 그리고, 각 스테이지(GST1 내지 GSTn+1)의 제 2 출력부는 자신에 해당하는 게이트 라인에 스캔펄스 또는 제 2 전압원(VSS)을 공급한다.On the other hand, each stage GST1 to GSTn + 1 includes a node control unit that controls charging and discharging of the first, second, and third nodes, and a charge / discharge state of the first, second, and third nodes. The first and second output units may be turned on to selectively output scan pulses or second voltage sources VSS, and supply them to the gate lines of the liquid crystal panel. Here, the first output unit of each stage GST1 to GSTn + 1 supplies the scan pulse or the second voltage source VSS to the next stage and the previous stage. The second output unit of each stage GST1 to GSTn + 1 supplies a scan pulse or a second voltage source VSS to a gate line corresponding to the second output unit.

여기서, 상기 제 1, 제 2 및 제 3 노드는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드가 충전 상태일 때는 상기 제 2 노드 및 제 3 노드가 모두 방전상태를 유지한다. Here, the first, second and third nodes are selectively charged and discharged. Specifically, when the first node is in a charged state, both the second node and the third node maintain a discharged state.

그리고, 상기 제 1 노드가 방전 상태일 때는 상기 제 2 노드 및 제 3 노드 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 충전되고, 상기 제 3 노드가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 방전되고, 상기 제 3 노드가 충전된다. 이와 같이, 상기 제 1 노드가 방전상태일 때, 상기 제 2 노드 및 제 3 노드에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드 및 제 3 노드에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다. 이와 같은 제 1, 제 2, 및 제 3 노드(QB2)의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.When the first node is in a discharged state, either one of the second node and the third node maintains a charged state. That is, in the odd frame, the second node is charged when the first node is in the discharge state, the third node is discharged, and in the even frame, when the first node is in the discharge state, the second node is discharged. The node is discharged and the third node is charged. As such, when the first node is in a discharged state, the reason for applying (charge and discharge) voltage sources VDD3 and VDD4 having different polarities to each of the frames by the second node and the third node is as follows. This is to prevent deterioration of a switching device having a gate terminal connected to three nodes. The charging and discharging states of the first, second, and third nodes QB2 are controlled by a plurality of switching elements (not shown) provided in the node control unit.

한편, 상기 스테이지들은 몇 개의 그룹으로 나눌 수 있다. 즉, 도 3에 도시된 바와 같이, 전체 스테이지(GST1 내지 GSTn+1)들을 m개의 그룹으로 나눌 수 있 다. 각 그룹은 3개씩의 스테이지를 포함한다. 물론, 상기 각 그룹이 2개 이상의 스테이지를 포함하도록 하여도 무방하다. 또한, 각 그룹에 포함되는 스테이지의 수를 서로 달리하여도 무방하다.On the other hand, the stages can be divided into several groups. That is, as shown in FIG. 3, the entire stages GST1 to GSTn + 1 may be divided into m groups. Each group contains three stages. Of course, each group may include two or more stages. The number of stages included in each group may be different.

도 3에 도시된 제 1 그룹(GGR1)은 제 1 내지 제 3 스테이지(GST1 내지 GST3)를 포함하며, 제 2 그룹(GGR2)은 제 4 내지 제 6 스테이지(GST4 내지 GST6)를 포함하며, 제 3 그룹(GGR3)은 제 7 내지 제 9 스테이지(GST7 내지 GST9)를 포함하며, ....., 제 m 그룹(GGRm)은 제 n-1 내지 제 n+1 스테이지(GSTn-1 내지 GSTn+1)를 포함한다.The first group GGR1 illustrated in FIG. 3 includes first to third stages GST1 to GST3, and the second group GGR2 includes fourth to sixth stages GST4 to GST6. The third group GGR3 includes seventh to ninth stages GST7 to GST9, and the m-th group GGRm includes nth to nth to n + 1 stages GSTn-1 to GSTn. +1).

상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 펄스발생기로부터 출력된다. 특히, 상기 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(GGR1 내지 GGRm)에 순차적으로 공급된다. 구체적으로, 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)는 각 그룹(GGR1 내지 GGRm)내의 스테이지들 중 첫 번째 스테이지만에 공급된다. 단, 상기 제 1 스타트 펄스(SP1)는 상기 첫 번째 스테이지뿐만이 아니라 나머지 모든 스테이지들(GST1)에도 공급된다.The first to mth start pulses SP1 to SPm and the first to fourth clock pulses CLK1 to CLK4 are output from the pulse generator. In particular, the first to mth start pulses SP1 to SPm are sequentially supplied to the groups GGR1 to GGRm. Specifically, the first to mth start pulses SP1 to SPm are supplied to only the first stage of the stages in each group GGR1 to GGRm. However, the first start pulse SP1 is supplied not only to the first stage but also to all other stages GST1.

즉, 상기 제 1 스타트 펄스(SP)는 각 그룹(FGR1)내의 모든 스테이지들(FST1 내지 FSTn+1)에 공급되며, 제 2 스타트 펄스(SP)는 제 2 그룹(GGR2)내의 스테이지들(GST4 내지 GST6) 중 제 4 스테이지(GST4)에 공급되며, 제 3 스타트 펄스(SP)는 제 3 그룹(GGR3)내의 스테이지들(GST7 내지 GST9) 중 제 7 스테이지(GST7)에 공급되며, ..., 제 m 스타트 펄스(SP)는 제 m 그룹(GGRm)내의 스테이지들(GSTn-1 내지 GSTn+1) 중 제 n-1 스테이지(GSTn-1)에 공급된다. 상기 제 1 스타트 펄스(SP1)는 제 1 그룹의 첫 번째 스테이지(FST1) 및 나머지 모든 스테이지들(FST2 내지 FSTn+1)에 공급되어 상기 제 1 스테이지(FST1)를 인에이블시킴과 아울러, 나머지 스테이지들에 구비된 스위칭소자(Tr9, Tr16)의 게이트단자를 부극성으로 유지시킨다. 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)는 나머지 그룹(GGR2 내지 GGRm)의 첫 번째 스테이지에 공급되어, 상기 첫 번째 스테이지를 인에이블시킨다. 즉, 상기 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)는 각 그룹(GGR2 내지 GGRm)의 첫 번째 스테이지의 제 1 노드를 충전시킴으로써, 상기 각 그룹(GGR1 내지 GGRm)의 첫 번째 스테이지가 스캔펄스를 출력할 수 있도록 인에이블시킨다.That is, the first start pulse SP is supplied to all the stages FST1 to FSTn + 1 in each group FGR1, and the second start pulse SP is the stages GST4 in the second group GGR2. To the fourth stage GST4 of the GST6, the third start pulse SP is supplied to the seventh stage GST7 of the stages GST7 to GST9 in the third group GGR3, ... The m-th start pulse SP is supplied to the n-th stage GSTn-1 of the stages GSTn-1 to GSTn + 1 in the m-th group GGRm. The first start pulse SP1 is supplied to the first stage FST1 and all remaining stages FST2 to FSTn + 1 of the first group to enable the first stage FST1 and the remaining stages. The gate terminals of the switching elements Tr9 and Tr16 provided in the field are kept negative. The second to mth start pulses SP2 to SPm are supplied to the first stage of the remaining groups GGR2 to GGRm to enable the first stage. That is, the second to mth start pulses SP2 to SPm charge the first node of the first stage of each group GGR2 to GGRm, whereby the first stage of each group GGR1 to GGRm is a scan pulse. Enable to output

상술한 바와 같이, 각 스테이지(GST1 내지 GSTn+1)들은 순차적으로 두 개씩의 스캔펄스를 출력하는데, 이때, 각 스테이지(GST1 내지 GSTn+1)는 자신의 제 1 출력부로부터 출력된 스캔펄스를 자신으로부터 다음단에 위치한 스테이지, 및 자신으로부터 이전단에 위치한 스테이지에 공급한다. 구체적으로, 상기 각 스테이지(GST1 내지 GSTn+1)는 상기 제 1 출력부로부터의 스캔펄스를 다음단의 스테이지에 공급하여 상기 다음단의 스테이지를 인에이블시킨다. 즉, 상기 제 1 출력부로부터의 스캔펄스는 다음단의 스테이지의 제 1 노드를 충전시키고, 제 2 노드를 방전시킴으로써 상기 다음단의 스테이지를 인에이블시킨다. 이 인에이블된 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나를 입력받아 이를 스캔펄스로서 출력한다. 이때, 상기 인에이블된 스테이지 역시 두 개의 스캔펄스를 동시에 출력하게 된다.As described above, each stage GST1 to GSTn + 1 sequentially outputs two scan pulses, and each stage GST1 to GSTn + 1 outputs the scan pulses output from its first output unit. It supplies to the stage located in the next stage from oneself, and the stage located in the previous stage from yourself. Specifically, each of the stages GST1 to GSTn + 1 supplies a scan pulse from the first output unit to a next stage to enable the next stage. That is, the scan pulse from the first output unit charges the first node of the next stage and enables the stage of the next stage by discharging the second node. The enabled stage receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs it as a scan pulse. In this case, the enabled stage also outputs two scan pulses simultaneously.

그리고, 상기 각 스테이지(GST1 내지 GSTn+1)는 상기 제 1 출력부로부터의 스캔펄스를 이전단의 스테이지에 공급하여 상기 이전단의 스테이지를 디스에이블시킨다. 즉, 상기 제 1 출력부로부터의 스캔펄스는 이전단의 스테이지의 제 1 노드를 방전시키고, 제 2 노드를 충전시킴으로써 상기 이전단의 스테이지를 디스에이블시킨다. 이 디스에이블된 스테이지는 해당 게이트 라인을 비활성화시킨다.Each of the stages GST1 to GSTn + 1 supplies a scan pulse from the first output unit to a previous stage to disable the previous stage. That is, the scan pulse from the first output unit discharges the first node of the previous stage, and disables the stage of the previous stage by charging the second node. This disabled stage deactivates the corresponding gate line.

단, 각 그룹내의 마지막 번째 스테이지는 자신으로부터 다음단의 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에 스캔펄스를 공급하지 않는다. 즉, 각 그룹내의 첫 번째 스테이지는, 상술한 바와 같이, 펄스발생기로부터 제공되는 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 의해 인에이블된다. 예를 들어, 제 1 그룹(GGR1)내의 마지막 번째 스테이지인 제 3 스테이지(GST3)는 제 3 스캔펄스(Vout3)를 제 3 게이트 라인 및 제 2 스테이지(GST2)에만 공급하지만, 제 2 그룹(GGR2)내의 첫 번째 스테이지인 제 4 스테이지(GST4)에는 공급하지 않는다. 즉, 상기 제 4 스테이지(GST4)는 펄스발생기로부터 출력된 제 2 스타트 펄스(SP2)에 의해 인에이블된다. 여기서, 도 24에 도시된 바와 같이, 상기 제 2 스타트 펄스(SP2)는 상기 제 3 스테이지(GST3)로부터 출력된 제 3 스캔펄스(Vout3)와 동일 위상을 갖는다. 다시말하면, 상기 제 3 스테이지(GST3)로부터 제 3 스캔펄스(Vout3)가 출력되는 시점에, 상기 제 4 스테이지(GST4)는 상기 제 2 스타트 펄스(SP2)에 의해 인에이블된다.However, the last stage in each group does not supply scan pulses from itself to the next stage (ie, the first stage in the next group). That is, the first stage in each group is enabled by the first to mth start pulses SP1 to SPm provided from the pulse generator as described above. For example, the third stage GST3 that is the last stage in the first group GGR1 supplies the third scan pulse Vout3 only to the third gate line and the second stage GST2, but the second group GGR2. It does not supply to the 4th stage GST4 which is the 1st stage in. That is, the fourth stage GST4 is enabled by the second start pulse SP2 output from the pulse generator. Here, as shown in FIG. 24, the second start pulse SP2 has the same phase as the third scan pulse Vout3 output from the third stage GST3. In other words, when the third scan pulse Vout3 is output from the third stage GST3, the fourth stage GST4 is enabled by the second start pulse SP2.

또한, 상기 제 1 스테이지(GST1)는 자신으로부터 이전단의 스테이지를 갖지 않는다. 따라서, 상기 제 1 스테이지(GST1)로부터 출력된 두 개의 제 1 스캔펄스 (Vout1)는 각각 제 2 스테이지(GST2) 및 제 1 게이트 라인에 공급된다.In addition, the first stage GST1 does not have a stage preceding it. Therefore, two first scan pulses Vout1 output from the first stage GST1 are supplied to the second stage GST2 and the first gate line, respectively.

여기서, 각 스테이지(GST1 내지 GSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. Here, the configuration of each stage GST1 to GSTn + 1 will be described in more detail as follows.

도 25는 도 23의 제 1 그룹에 포함된 제 2 스테이지를 나타낸 도면이다.FIG. 25 is a diagram illustrating a second stage included in the first group of FIG. 23.

제 2 스테이지(GST2)의 노드 제어부(250a)는, 제 1 내지 제 20 NMOS 트랜지스터(Tr1 내지 Tr20)를 포함한다.The node controller 250a of the second stage GST2 includes the first to twentieth NMOS transistors Tr1 to Tr20.

제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(GST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는, 제 1 스테이지(GST1)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the previous stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage GST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage GST1, and the source terminal is connected to a power line for transmitting the first voltage source VDD.

제 2 NMOS 트랜지스터(Tr2)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, a gate terminal of the second NMOS transistor Tr2 is connected to the first node Q, a source terminal is connected to the second node QB, and a drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 3 NMOS 트랜지스터(Tr3)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단 자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the first node Q, the source terminal is connected to the third node QB2, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 4 NMOS 트랜지스터(Tr4)는, 프레임마다 다른 극성을 갖는 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원(VDD3)을 출력한다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속된다.The fourth NMOS transistor Tr4 is turned on or off in response to the third voltage source VDD3 having a different polarity for each frame, and outputs the third voltage source VDD3 at turn-on. To this end, the gate terminal of the fourth NMOS transistor Tr4 is connected to a power line for transmitting the third voltage source VDD3, and the source terminal is connected to a power line for transmitting the third voltage source VDD3.

제 5 NMOS 트랜지스터(Tr5)는, 상기 제 4 NMOS 트랜지스터(Tr4)로부터 출력된 상기 제 3 전압원(VDD3)에 응답하여 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 드레인단자에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.The fifth NMOS transistor Tr5 charges the second node QB to the third voltage source VDD3 in response to the third voltage source VDD3 output from the fourth NMOS transistor Tr4. To this end, a gate terminal of the fifth NMOS transistor Tr5 is connected to a drain terminal of the fourth NMOS transistor Tr4, a source terminal is connected to a power line that transmits the third voltage source VDD3, and a drain The terminal is connected to the second node QB.

제 6 NMOS 트랜지스터(Tr6)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth NMOS transistor Tr6 discharges the first node Q to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB. To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to the second node QB, the source terminal is connected to the first node Q, and the drain terminal of the sixth NMOS transistor Tr6 is connected to the second voltage source VSS. It is connected to the transmitting power line.

제 7 NMOS 트랜지스터(Tr7)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventh NMOS transistor Tr7 discharges the third node QB2 to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB. To this end, the gate terminal of the seventh NMOS transistor Tr7 is connected to the second node QB, the source terminal is connected to the third node QB2, and the drain terminal of the seventh voltage source VSS. It is connected to the power line to transmit.

제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 supplies the second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first voltage source VDD charged in the first node Q. 5 Turn off the NMOS transistor Tr5. For this purpose, the gate terminal of the eighth NMOS transistor Tr8 is connected to the first node Q, the source terminal is connected to the gate terminal of the fifth NMOS transistor Tr5, and the drain terminal of the eighth NMOS transistor Tr8 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 9 NMOS 트랜지스터(Tr9)는, 제 1 스타트 펄스(SP1)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 1 스타트 펄스(SP1)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 turns on the fifth NMOS transistor Tr5 by supplying a second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first start pulse SP1. -Turn it off. To this end, the gate terminal of the ninth NMOS transistor Tr9 is connected to the clock line for transmitting the first start pulse SP1, the source terminal is connected to the gate terminal of the fifth NMOS transistor Tr5, The drain terminal is connected to a power line for transmitting the second voltage source VSS.

제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는, 제 1 스테이지(GST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 1 스테이지(GST1)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 turns on the fifth NMOS transistor Tr5 by supplying a second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the scan pulse from the previous stage. -Turn it off. That is, the tenth NMOS transistor Tr10 applies the second voltage source VSS to the gate terminal of the fifth NMOS transistor Tr5 in response to the first scan pulse Vout1 from the first stage GST1. The fifth NMOS transistor Tr5 is turned off by the supply. To this end, a gate terminal of the tenth NMOS transistor Tr10 is connected to the first stage GST1, a source terminal is connected to a gate terminal of the fifth NMOS transistor Tr5, and a drain terminal of the second NMOS transistor Tr10 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 11 NMOS 트랜지스터(Tr11)는, 프레임마다 다른 극성을 갖는 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원(VDD4)을 출력한다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 상기 제 3 전압원(VDD3)에 반전된 극성을 갖는다.The eleventh NMOS transistor Tr11 is turned on or turned off in response to the fourth voltage source VDD4 having a different polarity for each frame, and outputs the fourth voltage source VDD4 at turn-on. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to a power line for transmitting the fourth voltage source VDD4, and the source terminal is connected to a power line for transmitting the fourth voltage source VDD4. Here, the fourth voltage source VDD4 has the polarity inverted by the third voltage source VDD3 every frame.

제 12 NMOS 트랜지스터(Tr12)는, 상기 제 11 NMOS 트랜지스터(Tr11)로부터 출력된 제 4 전압원(VDD4)에 응답하여, 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 제 3 노드(QB2)에 접속된다.The twelfth NMOS transistor Tr12 charges the third node QB2 to the fourth voltage source VDD4 in response to the fourth voltage source VDD4 output from the eleventh NMOS transistor Tr11. For this purpose, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the drain terminal of the eleventh NMOS transistor Tr11, the source terminal is connected to a power line for transmitting the fourth voltage source VDD4, and the drain The terminal is connected to the third node QB2.

제 13 NMOS 트랜지스터(Tr13)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The thirteenth NMOS transistor Tr13 discharges the first node Q to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, a gate terminal of the thirteenth NMOS transistor Tr13 is connected to the third node QB2, a source terminal is connected to the first node Q, and a drain terminal of the second voltage source VSS is connected. It is connected to the transmitting power line.

제 14 NMOS 트랜지스터(Tr14)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fourteenth NMOS transistor Tr14 discharges the second node QB to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, a gate terminal of the fourteenth NMOS transistor Tr14 is connected to the third node QB2, a source terminal is connected to the second node QB, and a drain terminal thereof is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 15 NMOS 트랜지스터(Tr15)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first voltage source VDD charged in the first node Q. The twelfth NMOS transistor Tr12 is turned off. To this end, the gate terminal of the fifteenth NMOS transistor Tr15 is connected to the first node Q, the source terminal is connected to the gate terminal of the twelfth NMOS transistor Tr12, and the drain terminal of the fifteenth NMOS transistor Tr15. It is connected to a power supply line that transmits a voltage source VSS.

제 16 NMOS 트랜지스터(Tr16)는, 제 1 스타트 펄스(SP1)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 상기 제 1 스타트 펄스(SP1)를 전송하는 클럭라인에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixteenth NMOS transistor Tr16 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first start pulse SP1 to supply the twelfth NMOS transistor Tr12. Turn off. To this end, the gate terminal of the sixteenth NMOS transistor Tr16 is connected to the clock line for transmitting the first start pulse SP1, and the source terminal thereof is connected to the gate terminal of the twelfth NMOS transistor Tr12. The drain terminal is connected to a power line for transmitting the second voltage source VSS.

제 17 NMOS 트랜지스터(Tr17)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급 함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 17 NMOS 트랜지스터(Tr17)는, 제 1 스테이지(GST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 상기 제 1 스테이지(GST1)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventeenth NMOS transistor Tr17 supplies the twelfth NMOS transistor Tr12 by supplying a second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to a scan pulse from the previous stage. Turn off. That is, the seventeenth NMOS transistor Tr17 turns off the twelfth NMOS transistor Tr12 in response to the first scan pulse Vout1 from the first stage GST1. To this end, a gate terminal of the seventeenth NMOS transistor Tr17 is connected to the first stage GST1, a source terminal is connected to a gate terminal of the twelfth NMOS transistor Tr12, and a drain terminal of the seventh NMOS transistor Tr17 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 18 NMOS 트랜지스터(Tr18)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 18 NMOS 트랜지스터(Tr18)는, 제 1 스테이지(GST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 18 NMOS 트랜지스터(Tr18)의 게이트단자는 상기 제 1 스테이지(GST1)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighteenth NMOS transistor Tr18 discharges the second node QB to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the eighteenth NMOS transistor Tr18 discharges the second node QB to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage GST1. To this end, the gate terminal of the eighteenth NMOS transistor Tr18 is connected to the first stage GST1, the source terminal is connected to the second node QB, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 19 NMOS 트랜지스터(Tr19)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 19 NMOS 트랜지스터(Tr19)는, 제 1 스테이지(GST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 19 NMOS 트랜지스터(Tr19)의 게이트단자는 제 1 스테이지(GST1)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The nineteenth NMOS transistor Tr19 discharges the third node QB2 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the nineteenth NMOS transistor Tr19 discharges the third node QB2 to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage GST1. For this purpose, the gate terminal of the nineteenth NMOS transistor Tr19 is connected to the first stage GST1, the source terminal is connected to the third node QB2, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 20 NMOS 트랜지스터(Tr20)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 제 3 스테이지(GST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 상기 제 3 스테이지(GST3)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The twentieth NMOS transistor Tr20 discharges the first node Q to the second voltage source VSS in response to the scan pulse from the next stage. That is, the gate terminal of the twentieth NMOS transistor Tr20 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage GST3. . To this end, the gate terminal of the twentieth NMOS transistor Tr20 is connected to the third stage GST3, the source terminal is connected to the first node Q, and the drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

그리고, 제 2 스테이지(GST2)의 제 1 출력부(250b)는, 제 21 내지 제 23 NMOS 트랜지스터(Tr21 내지 Tr23)로 구성된다.The first output part 250b of the second stage GST2 includes the twenty-first to twenty-third NMOS transistors Tr21 to Tr23.

제 21 NMOS 트랜지스터(Tr21)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 스캔펄스를 이전단 스테이지와 다음단 스테이지에 모두 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 21 NMOS 트랜지스터(Tr21)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(GST1)로부터 출력된 제 1 스캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 스캔펄스(Vout2)로서 출력되며, 이 제 2 스캔펄스(Vout2)는 제 1 스테이지(GST1)와 제 3 스테이지(GST3)에 공급된다. 이를 위해, 상기 제 21 NMOS 트랜지스터(Tr21)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클 럭라인에 접속되며, 드레인단자는 제 1 스테이지(GST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.The twenty-first NMOS transistor Tr21 outputs a clock pulse as a scan pulse in response to the first voltage source VDD charged in the first node Q. Then, this scan pulse is supplied to both the previous stage and the next stage. Here, the clock pulse is a phase delayed signal by one pulse width from the scan pulse input from the previous stage. That is, the twenty-first NMOS transistor Tr21, in response to the first voltage source VDD charged in the first node Q, outputs the first scan pulse Vout1 outputted from the first stage GST1. One scan pulse Vout1 outputs a second clock pulse CLK2 that is delayed by one clock pulse width than the first clock pulse CLK1. The second clock pulse CLK2 is output as the second scan pulse Vout2, and the second scan pulse Vout2 is supplied to the first stage GST1 and the third stage GST3. For this purpose, the gate terminal of the twenty-first NMOS transistor Tr21 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the first node. Gate terminal of the twentieth NMOS transistor Tr20 provided in the stage GST1, and the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, It is connected to the gate terminals of Tr17, Tr18, and Tr19.

제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 출력하고, 이를 다음단 스테이지 및 이전단 스테이지에 공급한다. 즉, 상기 제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력하고, 이를 제 3 스테이지(GST3) 및 제 1 스테이지(GST1)에 공급한다. 이를 위해, 상기 제 22 NMOS 트랜지스터(Tr22)의 게이트단자는 제 2 노드(QB)에 접속되며, 소스단자는 제 1 스테이지(GST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. The twenty-second NMOS transistor Tr22 outputs the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB, and supplies it to the next stage and the previous stage. That is, the twenty-second NMOS transistor Tr22 outputs the second voltage source VSS in response to the first voltage source VDD charged in the second node QB, and this is the third stage GST3 and the third stage. Supply to one stage GST1. For this purpose, the gate terminal of the twenty-second NMOS transistor Tr22 is connected to the second node QB, and the source terminal is a gate terminal of the twentieth NMOS transistor Tr20 provided in the first stage GST1, and The third terminal GST3 is connected to gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19, and the drain terminal is connected to a second voltage source ( VSS) is connected to the power supply line.

제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 출력하고, 이를 다음단 스테이지 및 이전단 스테이지에 공급한다. 즉, 상기 제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 제 3 스테이지(GST3) 및 제 1 스테이지(GST1)에 공급한다. 이를 위해, 상기 제 23 NMOS 트랜지스터(Tr23)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 1 스테이지에 구 비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The twenty-third NMOS transistor Tr23 outputs the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2 and supplies it to the next stage and the previous stage. . That is, the twenty-third NMOS transistor Tr23 sets the second voltage source VSS to the third stage GST3 and the first stage GST1 in response to the fourth voltage source VDD4 charged in the third node QB2. Supplies). To this end, the gate terminal of the twenty-third NMOS transistor Tr23 is connected to the third node QB2, and the source terminal is the gate terminal of the twentieth NMOS transistor Tr20 provided in one stage, and the third stage GST3. ) Is connected to the gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

그리고, 제 2 스테이지(GST2)의 제 2 출력부(250c)는, 제 24 내지 제 26 NMOS 트랜지스터(Tr24 내지 Tr26)로 구성된다.The second output part 250c of the second stage GST2 is composed of the 24th to 26th NMOS transistors Tr24 to Tr26.

제 24 NMOS 트랜지스터(Tr24)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 스캔펄스를 해당 게이트 라인에 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 24 NMOS 트랜지스터(Tr24)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(GST1)로부터 출력된 제 1 스캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 스캔펄스(Vout2)로서 제 2 게이트 라인에 공급된다. 이를 위해, 상기 제 24 NMOS 트랜지스터(Tr24)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 1 스테이지(GST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.The 24 th NMOS transistor Tr24 outputs a clock pulse as a scan pulse in response to the first voltage source VDD charged in the first node Q. Then, this scan pulse is supplied to the corresponding gate line. Here, the clock pulse is a phase delayed signal by one pulse width from the scan pulse input from the previous stage. That is, the 24th NMOS transistor Tr24 is configured to output the first scan pulse Vout1 output from the first stage GST1 in response to the first voltage source VDD charged in the first node Q. One scan pulse Vout1 outputs a second clock pulse CLK2 that is delayed by one clock pulse width than the first clock pulse CLK1. The second clock pulse CLK2 is supplied to the second gate line as the second scan pulse Vout2. For this purpose, the gate terminal of the 24 th NMOS transistor Tr24 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the first stage. Gate terminals of the twentieth NMOS transistor Tr20 provided in the GST1, and the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, and Tr17 provided in the third stage GST3. , Tr18, Tr19).

제 25 NMOS 트랜지스터(Tr25)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 출력하고, 이를 해당 게이트 라인에 공급한다. 즉, 상기 제 25 NMOS 트랜지스터(Tr25)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 출력하고, 이를 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 25 NMOS 트랜지스터(Tr25)의 게이트단자는 제 2 노드(QB)에 접속되며, 소스단자는 제 1 스테이지(GST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다. The twenty-fifth NMOS transistor Tr25 outputs the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB, and supplies it to the corresponding gate line. That is, the 25 th NMOS transistor Tr25 outputs the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB, and supplies it to the second gate line. To this end, the gate terminal of the twenty-fifth NMOS transistor Tr25 is connected to the second node QB, the source terminal of the twenty NMOS transistor Tr20 provided in the first stage GST1, and the The third terminal GST3 is connected to gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19, and the drain terminal is connected to a second voltage source ( VSS) is connected to the power supply line.

제 26 NMOS 트랜지스터(Tr26)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 상기 제 2 전압원(VSS)을 출력하고, 이를 해당 게이트 라인에 공급한다. 즉, 상기 제 26 NMOS 트랜지스터(Tr26)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 출력하고 이를 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 26 NMOS 트랜지스터(Tr26)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 1 스테이지에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 3 스테이지(GST3)에 구비된 제 1, 제 10, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr10, Tr17, Tr18, Tr19)의 게이트단자에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The 26th NMOS transistor Tr26 outputs the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2 and supplies it to the corresponding gate line. That is, the 26th NMOS transistor Tr26 outputs the second voltage source VSS and supplies it to the second gate line in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, the gate terminal of the 26 th NMOS transistor Tr26 is connected to the third node QB2, and the source terminal of the 20 th NMOS transistor Tr20 is provided in one stage, and the third stage GST3. ) Is connected to the gate terminals of the first, tenth, seventeenth, eighteenth, and nineteenth NMOS transistors Tr1, Tr10, Tr17, Tr18, and Tr19, and the drain terminal transmits the second voltage source VSS. Is connected to the power supply line.

제 1 스테이지(GST1), 제 3 내지 제 n 스테이지(GST3 내지 GSTn), 및 더미 스테이지(GSTn+1)도 상술한 제 2 스테이지(GST2)와 동일한 구성을 갖는다. 여기서, 모든 스테이지(GST1 내지 GSTn+1)에 구비된 제 9 및 제 16 NMOS 트랜지스터(Tr9, Tr16)의 게이트단자에는 제 1 스타트 펄스(SP1)가 공급된다.The first stage GST1, the third to nth stages GST3 to GSTn, and the dummy stage GSTn + 1 also have the same configuration as the second stage GST2 described above. Here, the first start pulse SP1 is supplied to the gate terminals of the ninth and sixteenth NMOS transistors Tr9 and Tr16 provided in all the stages GST1 to GSTn + 1.

단, 제 2 내지 제 m 그룹(GGR2 내지 GGRm)내의 각 첫 번째 스테이지에 구비된 제 1 NMOS 트랜지스터(Tr1)는 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(GST4, GST7, ..., GSTn-1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP2 내지 SPm)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. However, the first NMOS transistor Tr1 provided in each first stage in the second to mth groups GGR2 to GGRm receives the start pulses SP1 to SPm from the pulse generator. That is, the first NMOS transistor Tr1 provided in the fourth, seventh, ..., and n-th stages GST4, GST7, ..., GSTn-1 is formed of the first NMOS transistor Tr1. In response to the second to mth start pulses SP2 to SPm, the first node Q is charged with the first voltage source VDD.

또한, 제 2 내지 제 m 그룹(GGR2 내지 GGRm)내의 각 첫 번째 스테이지에 구비된 제 10 NMOS 트랜지스터(Tr10)도 상기 펄스발생기로부터의 스타트 펄스(SP1 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(GST4, GST7, ..., GSTn-1)에 구비된 제 10 NMOS 트랜지스터(Tr10)는, 상기 펄스발생기로부터의 제 2 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다. In addition, the tenth NMOS transistor Tr10 provided in each first stage in the second to mth groups GGR2 to GGRm is also supplied with start pulses SP1 to SPm from the pulse generator. In other words, the tenth NMOS transistor Tr10 provided in the fourth, seventh, ..., and n-1th stages GST4, GST7, ..., GSTn-1 is formed from the pulse generator. The fourth NMOS transistor Tr4 is turned off by supplying the second voltage source VSS to the gate terminal of the fourth NMOS transistor Tr4 in response to the second to mth start pulses SP1 to SPm.

또한, 제 2 내지 제 m 그룹(GGR2 내지 GGRm)내의 각 첫 번째 스테이지에 구비된 제 17 NMOS 트랜지스터(Tr17)도 상기 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(GST4, GST7, ..., GSTn-1)에 구비된 제 17 NMOS 트랜지스터(Tr17)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 12 NMOS 트랜지 스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. In addition, the seventeenth NMOS transistor Tr17 provided at each first stage in the second to mth groups GGR2 to GGRm is also supplied with start pulses SP2 to SPm from the pulse generator. That is, the seventeenth NMOS transistor Tr17 included in the fourth, seventh, ..., and n-1th stages GST4, GST7, ..., GSTn-1 is formed from the pulse generator. The twelfth NMOS transistor Tr12 is turned off by supplying a second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first to mth start pulses SP1 to SPm. .

또한, 제 2 내지 제 m 그룹(GGR2 내지 GGRm)내의 각 첫 번째 스테이지에 구비된 제 18 NMOS 트랜지스터(Tr18)도 상기 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(GST4, GST7, ..., GSTn-1)에 구비된 제 18 NMOS 트랜지스터(Tr18)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. In addition, the eighteenth NMOS transistor Tr18 provided in each first stage in the second to mth groups GGR2 to GGRm is also supplied with start pulses SP2 to SPm from the pulse generator. That is, the eighteenth NMOS transistor Tr18 provided in the fourth, seventh, ..., and n-1th stages GST4, GST7, ..., GSTn-1 is formed from the pulse generator. In response to the first to mth start pulses SP1 to SPm, the second node QB is discharged to the second voltage source VSS.

또한, 제 2 내지 제 m 그룹(GGR2 내지 GGRm)내의 각 첫 번째 스테이지에 구비된 제 19 NMOS 트랜지스터(Tr19)도 상기 펄스발생기로부터의 스타트 펄스(SP2 내지 SPm)를 공급받는다. 즉, 상기 제 4, 제 7, ..., 및 제 n-1 스테이지(GST4, GST7, ..., GSTn-1)에 구비된 제 19 NMOS 트랜지스터(Tr19)는, 상기 펄스발생기로부터의 제 1 내지 제 m 스타트 펄스(SP1 내지 SPm)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.In addition, the nineteenth NMOS transistor Tr19 provided in each first stage in the second to mth groups GGR2 to GGRm is also supplied with start pulses SP2 to SPm from the pulse generator. That is, the nineteenth NMOS transistor Tr19 provided in the fourth, seventh, ..., and n-1th stages GST4, GST7, ..., GSTn-1 is formed from the pulse generator. In response to the first to mth start pulses SP1 to SPm, the third node QB2 is discharged to the second voltage source VSS.

한편, 제 1 그룹(GGR1)내의 제 1 스테이지(GST1)는 상기 펄스발생기로부터의 제 1 스타트 펄스(SP1)에 응답하여, 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)를 턴-온시킨다.On the other hand, the first stage GST1 in the first group GGR1 responds to the first start pulse SP1 from the pulse generator in response to the first, ninth, tenth, sixteenth, seventeenth, eighteenth, And the nineteenth NMOS transistors Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, and Tr19.

그리고, 각 그룹(GGR1 내지 GGRm)내의 마지막 번째 스테이지에 구비된 제 21 내지 26 NMOS 트랜지스터(Tr21 내지 Tr26)로부터 출력된 스캔펄스 또는 제 2 전압원(VSS)은 이전단 스테이지의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급되 지만, 다음단 스테이지(즉, 다음 그룹내의 첫 번째 스테이지)에는 공급되지 않는다.The scan pulse or the second voltage source VSS output from the 21st to 26th NMOS transistors Tr21 to Tr26 included in the last stage in each group GGR1 to GGRm is the 20th NMOS transistor Tr20 of the previous stage. It is supplied to the gate terminal of, but not to the next stage (ie, the first stage in the next group).

그리고, 더미 스테이지(GSTn+1)는, 자신으로부터 다음단의 스테이지가 존재하기 않는다. 또한, 상기 더미 스테이지(GSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(GSTn))에 공급하여 상기 제 n 스테이지(GSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(GSTn+1)에 구비된 제 21 내지 26 NMOS 트랜지스터(Tr21 내지 Tr26)로부터 출력되는 제 n+1 스캔펄스(Voutn+1) 또는 제 2 전압원(VSS)은 제 n 스테이지(GSTn)의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급된다.The dummy stage GSTn + 1 does not have a stage next to itself. In addition, the dummy stage GSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage GSTn) of the previous stage of the n + 1 scan pulse Voutn + 1 outputted from the dummy stage GSTn + 1 is not supplied. ) To disable the nth stage GSTn. Therefore, the n + 1th scan pulse Voutn + 1 or the second voltage source VSS output from the 21st to 26th NMOS transistors Tr21 to Tr26 included in the dummy stage GSTn + 1 is the nth stage ( The gate terminal of the twentieth NMOS transistor Tr20 of GSTn is supplied.

이와 같이 구성된 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the sixth embodiment of the present invention configured as described above will be described in detail as follows.

도 26a 및 도 26b는 도 23의 제 1 그룹에 포함된 제 1 내지 제 3 스테이지를 나타낸 도면이다.26A and 26B illustrate first to third stages included in the first group of FIG. 23.

본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 동작은, 전술한 제 5 실시예의 그것과 동일하다. 단지 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지(GST1 내지 GSTn+1)는 두 개씩의 스캔펄스를 출력한다. 그리고, 이 중 하나의 스캔펄스를 다음단의 스테이지 및 이전단의 스테이지에 공급하며, 나머지 하나를 해당 게이트 라인에 공급한다.The operation of the shift register according to the sixth embodiment of the present invention is the same as that of the fifth embodiment described above. Only each stage GST1 to GSTn + 1 of the shift register according to the sixth embodiment outputs two scan pulses. One scan pulse is supplied to the next stage and the previous stage, and the other is supplied to the corresponding gate line.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.The shift register according to the present invention as described above has the following effects.

본 발명의 쉬프트 레지스터는 전체 스테이지들이 적어도 2개의 그룹으로 나누고 각 그룹에 개별적으로 스타트 펄스를 공급함으로써, 전체 스테이지의 수가 줄어드는 효과를 나타낼 수 있다. 즉, 각 그룹이 개별적인 스타트 펄스에 의해 각 그룹이 개별적으로 구동되므로, 본 발명의 쉬프트 레지스터는 종래보다 상대적으로 더 적은 수의 스테이지를 구동하게 된다. 따라서, 상기 그룹을 더 많이 나누어 상기 그룹에 속한 스테이지의 수를 줄일수록, 본 발명의 쉬프트 레지스터는 더 긴 시간의 수명을 갖게 된다.The shift register of the present invention may have the effect of reducing the total number of stages by dividing the whole stages into at least two groups and supplying start pulses to each group individually. That is, since each group is driven individually by individual start pulses, the shift register of the present invention drives a relatively smaller number of stages than in the prior art. Thus, as the group is further divided and the number of stages belonging to the group is reduced, the shift register of the present invention has a longer time life.

Claims (46)

액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지; 및,A plurality of stages sequentially outputting scan pulses to gate lines of the liquid crystal panel; And, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를, 각 그룹에 순차적으로 공급하는 펄스발생기를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a pulse generator for dividing the stages into at least two groups and supplying a plurality of start pulses sequentially to each group to enable the stages to output the scan pulses. . 제 1 항에 있어서,The method of claim 1, 상기 각 스타트 펄스는, 상기 각 그룹의 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.Wherein each start pulse is supplied to a first stage of each group. 제 2 항에 있어서,The method of claim 2, 각 그룹의 첫 번째 스테이지에 공급되는 스타트 펄스는, 자신이 속한 그룹으로부터 이전에 위치한 그룹의 마지막 번째 스테이지로부터 출력되는 스캔펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.And a start pulse supplied to the first stage of each group is synchronized with a scan pulse output from the last stage of the group previously located from the group to which the group belongs. 제 1 항에 있어서,The method of claim 1, 상기 각 그룹의 마지막 번째 스테이지는, 자신이 속한 그룹으로부터 다음에 위치한 그룹의 첫 번째 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.And the last stage of each group is disabled by a scan pulse from the first stage of the group located next from the group to which it belongs. 제 1 항에 있어서,The method of claim 1, 한 그룹내의 첫 번째 스테이지 및 마지막 번째 스테이지를 제외한 나머지 스테이지는, 이전단 스테이지로부터의 스캔펄스에 의해 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.And the remaining stages except the first stage and the last stage in a group are enabled by the scan pulses from the previous stage and are disabled by the scan pulses from the next stage. 제 1 항에 있어서,The method of claim 1, 각 그룹내의 스테이지들은, 순차적으로 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터.And the stages in each group sequentially output scan pulses. 제 1 항에 있어서,The method of claim 1, 상기 각 스테이지는,Each stage, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부; 및,A node controller configured to control charge and discharge states of the first node and the second node; And, 상기 제 1 노드 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 출력부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And an output unit configured to output a scan pulse or a first voltage source according to the states of the first node and the second node. 제 7 항에 있어서,The method of claim 7, wherein 상기 각 스테이지의 노드 제어부는,Node control unit of each stage, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;A first switching element for charging the first node with a second voltage source in response to a start pulse or a scan pulse from a previous stage; 상기 제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to the first voltage source in response to the first voltage source charged in the first node; 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element for discharging the second node to the first voltage source in response to the start pulse or the scan pulse from the previous stage; 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자;A fourth switching element for discharging the first node to a first voltage source in response to a scan pulse from a next stage; 상기 다음단 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 응답하여, 제 2 노드를 제 2 전압원으로 충전시키는 제 5 스위칭소자; 및,A fifth switching device for charging a second node with a second voltage source in response to a clock pulse synchronized with the scan pulse from the next stage; And, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a sixth switching element configured to discharge the first node to the first voltage source in response to the second voltage source charged to the second node. 제 8 항에 있어서,The method of claim 8, 각 스테이지의 출력부는,The output of each stage is 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 7 스위칭소자; 및,A seventh switching element configured to output a scan pulse in response to the second voltage source charged in the first node; And, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And an eighth switching device configured to output the first voltage source in response to the second voltage source charged in the second node. 제 7 항에 있어서,The method of claim 7, wherein 상기 각 스테이지의 노드 제어부는,Node control unit of each stage, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;A first switching element for charging the first node with a second voltage source in response to a start pulse or a scan pulse from a previous stage; 상기 제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to the first voltage source in response to the first voltage source charged in the first node; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the second node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 4 스위칭소자;A fourth switching device configured to charge the second node with a second voltage source in response to a first clock pulse synchronized with a scan pulse output from a next stage; 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching device configured to discharge the first node to a first voltage source in response to a second voltage source charged in the second node; 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching device discharging the first node to a first voltage source in response to a scan pulse from a next stage; 상기 제 1 클럭펄스보다 앞서 출력되는 제 2 클럭펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;A seventh switching element configured to discharge the first node to a first voltage source in response to a second clock pulse output before the first clock pulse; 상기 제 2 클럭펄스에 응답하여, 상기 제 2 클럭펄스를 상기 제 7 스위칭소자의 게이트단자에 공급하는 제 8 스위칭소자;An eighth switching element configured to supply the second clock pulse to the gate terminal of the seventh switching element in response to the second clock pulse; 상기 제 1 클럭펄스에 응답하여, 제 1 전압원을 상기 제 7 스위칭소자의 게 이트단자에 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자; 및,A ninth switching element which turns off the seventh switching element by supplying a first voltage source to the gate terminal of the seventh switching element in response to the first clock pulse; And, 자신으로부터 출력되는 스캔펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a tenth switching element which turns off the seventh switching element by supplying a first voltage source to the gate terminal of the seventh switching element in response to the scan pulse outputted from the shift pulse. 제 10 항에 있어서,11. The method of claim 10, 상기 각 스테이지의 출력부는,The output unit of each stage, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 11 스위칭소자; 및,An eleventh switching element configured to output a scan pulse in response to the second voltage source charged in the first node; And, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 12 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twelfth switching element configured to output the first voltage source in response to the second voltage source charged in the second node. 제 7 항에 있어서,The method of claim 7, wherein 상기 각 스테이지의 노드 제어부는,Node control unit of each stage, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;A first switching element for charging the first node with a second voltage source in response to a start pulse or a scan pulse from a previous stage; 상기 제 1 노드의 충전된 제 2 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element configured to discharge the second node to the first voltage source in response to the charged second voltage source of the first node; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 동기된 제 1 클 럭펄스에 응답하여 제 2 전압원을 도통시키는 제 3 스위칭소자;A third switching element conducting a second voltage source in response to a first clock pulse synchronized with the start pulse or a scan pulse from a previous stage; 상기 제 3 스위칭소자를 통해 인가되는 상기 제 2 전압원에 응답하여 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 4 스위칭소자;A fourth switching device configured to charge the second node with a second voltage source in response to the second voltage source applied through the third switching device; 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; A fifth switching device configured to discharge the first node to a first voltage source in response to a second voltage source charged in the second node; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여 제 1 전압원을 상기 제 4 스위칭소자의 게이트단자에 공급하는 제 6 스위칭소자;A sixth switching device for supplying a first voltage source to the gate terminal of the fourth switching device in response to the start pulse or a scan pulse from a previous stage; 상기 제 1 클럭펄스보다 더 늦게 출력되는 제 2 클럭펄스에 응답하여, 상기 제 1 전압원을 상기 제 4 스위칭소자의 게이트단자에 공급하는 제 7 스위칭소자; 및,A seventh switching element configured to supply the first voltage source to the gate terminal of the fourth switching element in response to a second clock pulse output later than the first clock pulse; And, 상기 제 2 클럭펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element configured to discharge the second node to a first voltage source in response to the second clock pulse; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;A ninth switching element discharging a second node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 다음단 스테이지로부터의 스캔펄스에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a tenth switching element for discharging the first node to a first voltage source in response to a scan pulse from a next stage. 제 12 항에 있어서,13. The method of claim 12, 상기 각 스테이지의 출력부는,The output unit of each stage, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 11 스위칭소자; 및,An eleventh switching element configured to output a scan pulse in response to the second voltage source charged in the first node; And, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 12 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twelfth switching element configured to output the first voltage source in response to the second voltage source charged in the second node. 제 1 항에 있어서,The method of claim 1, 상기 각 스테이지는,Each stage, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부; 및,A node controller for controlling the charge / discharge states of the first node, the second node, and the third node; And, 상기 제 1, 제 2, 및 제 3 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 출력부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And an output unit configured to output a scan pulse or a first voltage source according to the states of the first, second, and third nodes. 제 14 항에 있어서,15. The method of claim 14, 상기 각 스테이지의 노드 제어부는,Node control unit of each stage, 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 2 전압으로 충전시키는 제 1 스위칭소자;A first switching device for charging the first node to a second voltage in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element for discharging the third node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 매 프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 4 스위칭소자;A fourth switching element that is turned on or off in response to a third voltage source having a different polarity every frame, and charges the second node to the third voltage source when turned on; 상기 제 3 전압원에 응답하여 턴-온 또는 턴-되며, 턴-온시 상기 제 3 노드를 상기 제 1 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching element that is turned on or turned in response to the third voltage source and discharges the third node to the first voltage source when turned on; 프레임마다 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자;A sixth switching element that is turned on or off in response to a fourth voltage source having a polarity inverted to the third voltage source every frame, and charges the third node with the fourth voltage source when turned on; 상기 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 상기 제 1 전압원으로 방전시키는 제 7 스위칭소자;A seventh switching element which is turned on or off in response to the fourth voltage source and discharges the second node to the first voltage source when turned on; 상기 제 1 노드에 인가된 제 2 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element configured to discharge the second node to the first voltage source in response to the second voltage source applied to the first node; 상기 제 1 노드에 인가된 제 2 전압원에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;A ninth switching element configured to discharge the third node to the first voltage source in response to the second voltage source applied to the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자;A tenth switching element discharging the first node to a first voltage source in response to a third voltage source charged in the second node; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자; 및,An eleventh switching element discharging the first node to a first voltage source in response to a fourth voltage source charged to the third node; And, 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twelfth switching element for discharging said first node to a first voltage source in response to a scan pulse from a next stage. 제 15 항에 있어서,The method of claim 15, 상기 각 스테이지의 출력부는,The output unit of each stage, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 13 스위칭소자;A thirteenth switching element configured to output a scan pulse in response to the second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 출력하는 제 14 스위칭소자; 및,A fourteenth switching element configured to output a first voltage source in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 출력하는 제 15 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a fifteenth switching element configured to output a first voltage source in response to the fourth voltage source charged in the third node. 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지; 및,A plurality of stages sequentially outputting scan pulses to gate lines of the liquid crystal panel; And, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를 각 그룹에 순차적으로 공급함과 아울러, 상기 스타트 펄스들 중 가장 먼저 출력되는 제 1 스타트 펄스를 모든 스테이지에 공급하는 펄스발생기를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.Dividing the stages into at least two groups, sequentially supplying a plurality of start pulses to each group to enable each stage to output the scan pulses, and a first output of the start pulses A shift register comprising a pulse generator for supplying a start pulse to all stages. 제 17 항에 있어서,The method of claim 17, 상기 제 1 스타트 펄스는 모든 스테이지에 공급되며, 상기 제 1 스타트 펄스를 제외한 나머지 스타트 펄스는, 첫 번째 그룹을 제외한 나머지 그룹의 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.And the first start pulse is supplied to all stages, and the remaining start pulses except for the first start pulse are supplied to the first stage of the remaining groups except the first group. 제 18 항에 있어서,The method of claim 18, 상기 첫 그룹을 제외한 나머지 그룹의 첫 번째 스테이지에 공급되는 스타트 펄스는, 상기 첫 번째 스테이지가 속한 그룹으로부터 이전에 위치한 그룹의 마지막 번째 스테이지로부터 출력되는 스캔펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.And a start pulse supplied to a first stage of the other groups except for the first group is synchronized with a scan pulse output from a last stage of a group previously located from a group to which the first stage belongs. 제 17 항에 있어서,The method of claim 17, 상기 각 그룹의 마지막 번째 스테이지는, 자신이 속한 그룹으로부터 다음에 위치한 그룹의 첫 번째 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.And the last stage of each group is disabled by a scan pulse from the first stage of the group located next from the group to which it belongs. 제 17 항에 있어서,The method of claim 17, 한 그룹내의 첫 번째 스테이지 및 마지막 번째 스테이지를 제외한 나머지 스테이지는, 이전단 스테이지로부터의 스캔펄스에 의해 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.And the remaining stages except the first stage and the last stage in a group are enabled by the scan pulses from the previous stage and are disabled by the scan pulses from the next stage. 제 17 항에 있어서,The method of claim 17, 각 그룹내의 스테이지들은, 순차적으로 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터.And the stages in each group sequentially output scan pulses. 제 17 항에 있어서,The method of claim 17, 상기 각 스테이지는,Each stage, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부; 및,A node controller for controlling the charge / discharge states of the first node, the second node, and the third node; And, 상기 제 1, 제 2, 및 제 3 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 출력부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And an output unit configured to output a scan pulse or a first voltage source according to the states of the first, second, and third nodes. 제 23 항에 있어서,24. The method of claim 23, 상기 각 스테이지의 노드 제어부는,Node control unit of each stage, 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압으로 충전시키는 제 1 스위칭소자;A first switching device that charges a first node to a second voltage in response to the start pulse or a scan pulse from a previous stage; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to the first voltage source in response to the second voltage source charged to the first node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the third node to the first voltage source in response to the second voltage source charged in the first node; 프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되 며, 턴-온시 상기 제 3 전압원을 출력하는 제 4 스위칭소자;A fourth switching element which is turned on or off in response to a third voltage source having a different polarity for each frame and outputs the third voltage source when turned on; 상기 제 4 스위칭소자로부터의 제 3 전압원에 응답하여, 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 5 스위칭소자;A fifth switching element that charges a second node with the third voltage source in response to a third voltage source from the fourth switching element; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element configured to discharge the first node to a first voltage source in response to a third voltage source charged in the second node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;A seventh switching element configured to discharge the third node to the first voltage source in response to the third voltage source charged in the second node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 8 스위칭소자;An eighth switching device which turns off the fifth switching device by supplying a first voltage source to the gate terminal of the fifth switching device in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 9 스위칭소자;A ninth switching element which turns off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to the first start pulse; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching element turning off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to the start pulse or a scan pulse from a previous stage; 프레임마다 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;An eleventh switching element that is turned on or off in response to a fourth voltage source having a polarity inverted to the third voltage source every frame, and outputs the fourth voltage source when turned on; 상기 제 11 스위칭소자로부터의 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;A twelfth switching element that charges a third node to the fourth voltage source in response to a fourth voltage source from the eleventh switching element; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 13 스위칭소자;A thirteenth switching element discharging the first node to the first voltage source in response to a fourth voltage source charged to the third node; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 14 스위칭소자;A fourteenth switching element configured to discharge the second node to the first voltage source in response to the fourth voltage source charged in the third node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element which turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 16 스위칭소자;A sixteenth switching element turning off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the first start pulse; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 17 스위칭소자;A seventeenth switching element that turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 18 스위칭소자;An eighteenth switching element configured to discharge a second node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 19 스위칭소자; 및,A nineteenth switching element discharging a third node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; And, 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 20 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twentieth switching element for discharging said first node to a first voltage source in response to a scan pulse from a next stage. 제 24 항에 있어서,25. The method of claim 24, 상기 각 스테이지의 출력부는,The output unit of each stage, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 21 스위칭소자;A twenty-first switching element configured to output a scan pulse in response to the second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 출력하는 제 22 스위칭소자; 및,A twenty-second switching element configured to output a first voltage source in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 출력하는 제 23 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twenty-third switching element configured to output a first voltage source in response to the fourth voltage source charged in the third node. 제 17 항에 있어서,The method of claim 17, 상기 각 스테이지는,Each stage, 제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부; 및,A node controller for controlling the charge / discharge states of the first node, the second node, and the third node; And, 상기 제 1, 제 2, 및 제 3 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 제 1 출력부; 및,A first output unit configured to output a scan pulse or a first voltage source according to states of the first, second, and third nodes; And, 상기 제 1, 제 2, 및 제 3 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 제 2 출력부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a second output unit configured to output a scan pulse or a first voltage source according to the states of the first, second, and third nodes. 제 26 항에 있어서,27. The method of claim 26, 각 그룹내의 마지막 번째 스테이지에 구비된 제 1 출력부는 상기 스캔펄스를 게이트 라인에 공급하며, 제 2 출력부는 이전단 스테이지에 스캔펄스를 공급하는 것을 특징으로 하는 쉬프트 레지스터.And a first output unit provided at the last stage in each group supplies the scan pulse to the gate line, and a second output unit supplies the scan pulse to the previous stage. 제 27 항에 있어서,28. The method of claim 27, 상기 각 그룹내의 마지막 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the last stage in each group, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압으로 충전시키는 제 1 스위칭소자;A first switching device for charging the first node to a second voltage in response to a scan pulse from the previous stage; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to the first voltage source in response to the second voltage source charged to the first node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the third node to the first voltage source in response to the second voltage source charged in the first node; 프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 4 스위칭소자;A fourth switching element turned on or off in response to a third voltage source having a different polarity for each frame, and outputting the third voltage source at turn-on; 상기 제 4 스위칭소자로부터의 제 3 전압원에 응답하여, 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 5 스위칭소자;A fifth switching element that charges a second node with the third voltage source in response to a third voltage source from the fourth switching element; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element configured to discharge the first node to a first voltage source in response to a third voltage source charged in the second node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;A seventh switching element configured to discharge the third node to the first voltage source in response to the third voltage source charged in the second node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 8 스위칭소자;An eighth switching device which turns off the fifth switching device by supplying a first voltage source to the gate terminal of the fifth switching device in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 9 스위칭소자;A ninth switching element which turns off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to the first start pulse; 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching element which turns off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to a scan pulse from a previous stage; 프레임마다 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;An eleventh switching element that is turned on or off in response to a fourth voltage source having a polarity inverted to the third voltage source every frame, and outputs the fourth voltage source when turned on; 상기 제 11 스위칭소자로부터의 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;A twelfth switching element that charges a third node to the fourth voltage source in response to a fourth voltage source from the eleventh switching element; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 13 스위칭소자;A thirteenth switching element discharging the first node to the first voltage source in response to a fourth voltage source charged to the third node; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 14 스위칭소자;A fourteenth switching element configured to discharge the second node to the first voltage source in response to the fourth voltage source charged in the third node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element which turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 16 스위칭소자;A sixteenth switching element turning off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the first start pulse; 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 17 스위칭소자;A seventeenth switching element which turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the scan pulse from the previous stage; 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 18 스위칭소자;An eighteenth switching element configured to discharge the second node to the first voltage source in response to the scan pulse from the previous stage; 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 19 스위칭소자; 및,A nineteenth switching element discharging the third node to the first voltage source in response to the scan pulse from the previous stage; And, 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 20 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twentieth switching element for discharging said first node to a first voltage source in response to a scan pulse from a next stage. 제 28 항에 있어서,29. The method of claim 28, 상기 각 그룹내의 마지막 번째 스테이지에 구비된 제 1 출력부는,The first output unit provided in the last stage in each group, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 게이트 라인에 스캔펄스를 출력하는 제 21 스위칭소자;A twenty-first switching element configured to output a scan pulse to a gate line in response to a second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 게이트 라인에 제 1 전압원을 출력하는 제 22 스위칭소자; 및,A twenty-second switching element configured to output a first voltage source to a gate line in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 게이트 라인에 제 1 전압원을 출력하는 제 23 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twenty-third switching element configured to output a first voltage source to a gate line in response to a fourth voltage source charged in the third node. 제 29 항에 있어서,30. The method of claim 29, 상기 각 그룹내의 마지막 번째 스테이지에 구비된 제 2 출력부는,The second output unit provided in the last stage in each group, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 이전단 스테이지에 스캔펄스를 출력하는 제 24 스위칭소자;A twenty-fourth switching element configured to output a scan pulse to a previous stage in response to the second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 이전단 스테이지에 제 1 전압원을 출력하는 제 25 스위칭소자; 및,A twenty-fifth switching element configured to output a first voltage source to a previous stage in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 이전단 스테이지에 제 1 전압원을 출력하는 제 26 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twenty sixth switching element configured to output the first voltage source to the previous stage in response to the fourth voltage source charged in the third node. 제 26 항에 있어서,27. The method of claim 26, 각 그룹내의 마지막번째 위치한 스테이지를 제외한 나머지 스테이지에 구비된 제 1 출력부는 상기 스캔펄스를 게이트 라인에 공급하며, 제 2 출력부는 이전단 스테이지 및 다음단 스테이지에 스캔펄스를 공급하는 것을 특징으로 하는 쉬프트 레지스터.The first output unit provided in the remaining stages except the last positioned stage in each group supplies the scan pulse to the gate line, and the second output unit supplies the scan pulse to the previous stage and the next stage. register. 제 31 항에 있어서,32. The method of claim 31, 각 그룹내의 마지막번째 위치한 스테이지를 제외한 나머지 스테이지에 구비된 노드 제어부는,The node control unit provided in the remaining stages except the last staged stage in each group, 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압으로 충전시키는 제 1 스위칭소자;A first switching device that charges a first node to a second voltage in response to the start pulse or a scan pulse from a previous stage; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging the second node to the first voltage source in response to the second voltage source charged to the first node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the third node to the first voltage source in response to the second voltage source charged in the first node; 프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 4 스위칭소자;A fourth switching element turned on or off in response to a third voltage source having a different polarity for each frame, and outputting the third voltage source at turn-on; 상기 제 4 스위칭소자로부터의 제 3 전압원에 응답하여, 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 5 스위칭소자;A fifth switching element that charges a second node with the third voltage source in response to a third voltage source from the fourth switching element; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element configured to discharge the first node to a first voltage source in response to a third voltage source charged in the second node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;A seventh switching element configured to discharge the third node to the first voltage source in response to the third voltage source charged in the second node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 8 스위칭소자;An eighth switching device which turns off the fifth switching device by supplying a first voltage source to the gate terminal of the fifth switching device in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 9 스위칭소자;A ninth switching element which turns off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to the first start pulse; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 5 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching element turning off the fifth switching element by supplying a first voltage source to the gate terminal of the fifth switching element in response to the start pulse or a scan pulse from a previous stage; 프레임마다 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;An eleventh switching element that is turned on or off in response to a fourth voltage source having a polarity inverted to the third voltage source every frame, and outputs the fourth voltage source when turned on; 상기 제 11 스위칭소자로부터의 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;A twelfth switching element that charges a third node to the fourth voltage source in response to a fourth voltage source from the eleventh switching element; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 13 스위칭소자;A thirteenth switching element discharging the first node to the first voltage source in response to a fourth voltage source charged to the third node; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 14 스위칭소자;A fourteenth switching element configured to discharge the second node to the first voltage source in response to the fourth voltage source charged in the third node; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element which turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the second voltage source charged in the first node; 상기 제 1 스타트 펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 16 스위칭소자;A sixteenth switching element turning off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the first start pulse; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 17 스위칭소자;A seventeenth switching element that turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 18 스위칭소자;An eighteenth switching element configured to discharge a second node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 19 스위칭소자; 및,A nineteenth switching element discharging a third node to a first voltage source in response to the start pulse or a scan pulse from a previous stage; And, 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 20 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twentieth switching element for discharging said first node to a first voltage source in response to a scan pulse from a next stage. 제 32 항에 있어서,33. The method of claim 32, 각 그룹내의 마지막번째 위치한 스테이지를 제외한 나머지 스테이지에 구비된 제 1 출력부는,The first output unit provided in the remaining stages except the last staged stage in each group, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 게이트 라인에 스캔펄스를 출력하는 제 21 스위칭소자;A twenty-first switching element configured to output a scan pulse to a gate line in response to a second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 게이트 라인에 제 1 전압원을 출력하는 제 22 스위칭소자; 및,A twenty-second switching element configured to output a first voltage source to a gate line in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 게이트 라인에 제 1 전압원을 출력하는 제 23 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지 스터.And a twenty-third switching element configured to output the first voltage source to the gate line in response to the fourth voltage source charged in the third node. 제 33 항에 있어서,34. The method of claim 33, 각 그룹내의 마지막번째 위치한 스테이지를 제외한 나머지 스테이지에 구비된 제 2 출력부는,The second output unit provided in the remaining stages except the last positioned stage in each group, 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 이전단 스테이지 및 다음단 스테이지에 스캔펄스를 출력하는 제 24 스위칭소자;A twenty-fourth switching element configured to output scan pulses to a previous stage and a next stage in response to a second voltage source charged in the first node; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 이전단 스테이지 및 다음단 스테이지에 제 1 전압원을 출력하는 제 25 스위칭소자; 및,A twenty-fifth switching element configured to output a first voltage source to a previous stage and a next stage in response to a third voltage source charged in the second node; And, 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 이전단 스테이지 및 다음단 스테이지에 제 1 전압원을 출력하는 제 26 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a twenty sixth switching element configured to output a first voltage source to a previous stage and a next stage in response to a fourth voltage source charged in the third node. 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서,In the driving method of the shift register having a plurality of stages to sequentially output the scan pulse to the gate lines of the liquid crystal panel, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를, 각 그룹에 순차적으로 공급하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And dividing the stages into at least two groups, and sequentially supplying a plurality of start pulses to each group to enable the stages to output the scan pulses. 제 35 항에 있어서,36. The method of claim 35, 상기 스타트 펄스는, 상기 각 그룹의 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the start pulse is supplied to the first stage of each group. 제 36 항에 있어서,37. The method of claim 36, 각 그룹의 첫 번째 스테이지에 공급되는 스타트 펄스는, 상기 첫 번째 스테이지가 속한 그룹으로부터 이전에 위치한 그룹의 마지막 번째 스테이지로부터 출력되는 스캔펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The start pulse supplied to the first stage of each group is synchronized with a scan pulse output from the last stage of the group previously located from the group to which the first stage belongs. 제 35 항에 있어서,36. The method of claim 35, 상기 각 그룹의 마지막 번째 스테이지는, 자신이 속한 그룹으로부터 다음에 위치한 그룹의 첫 번째 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the last stage of each group is disabled by a scan pulse from the first stage of a group located next from the group to which the group belongs. 제 35 항에 있어서,36. The method of claim 35, 한 그룹내의 첫 번째 스테이지 및 마지막 번째 스테이지를 제외한 나머지 스테이지는, 이전단 스테이지로부터의 스캔펄스에 의해 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The remaining stages except the first stage and the last stage in one group are enabled by the scan pulses from the previous stage, and are disabled by the scan pulses from the next stage. . 제 35 항에 있어서,36. The method of claim 35, 각 그룹내의 스테이지들은, 순차적으로 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the stages in each group sequentially output scan pulses. 액정패널의 게이트 라인들에 순차적으로 스캔펄스를 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서,In the driving method of the shift register having a plurality of stages to sequentially output the scan pulse to the gate lines of the liquid crystal panel, 상기 스테이지들을 적어도 2개의 그룹으로 나누고, 상기 각 스테이지가 상기 스캔펄스를 출력할 수 있도록 인에이블시키는 다수개의 스타트 펄스를 각 그룹에 순차적으로 공급함과 아울러, 상기 스타트 펄스들 중 가장 먼저 출력되는 제 1 스타트 펄스를 모든 스테이지에 공급하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.Dividing the stages into at least two groups, sequentially supplying a plurality of start pulses to each group to enable each stage to output the scan pulses, and a first output of the start pulses A method of driving a shift register, characterized by supplying a start pulse to all stages. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 제 1 스타트 펄스는 모든 스테이지에 공급되며, 상기 제 1 스타트 펄스를 제외한 나머지 스타트 펄스는, 첫 번째 그룹을 제외한 나머지 그룹의 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the first start pulse is supplied to all the stages, and the remaining start pulses except for the first start pulse are supplied to the first stage of the remaining groups except the first group. 제 42 항에 있어서,43. The method of claim 42, 상기 첫 그룹을 제외한 나머지 그룹의 첫 번째 스테이지에 공급되는 스타트 펄스는, 상기 첫 번째 스테이지가 속한 그룹으로부터 이전에 위치한 그룹의 마지막 번째 스테이지로부터 출력되는 스캔펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The start pulse supplied to the first stage of the remaining groups except for the first group is synchronized with the scan pulse output from the last stage of the group previously located from the group to which the first stage belongs. Way. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 각 그룹의 마지막 번째 스테이지는, 자신이 속한 그룹으로부터 다음에 위치한 그룹의 첫 번째 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the last stage of each group is disabled by a scan pulse from the first stage of a group located next from the group to which the group belongs. 제 41 항에 있어서,42. The method of claim 41 wherein 한 그룹내의 첫 번째 스테이지 및 마지막 번째 스테이지를 제외한 나머지 스테이지는, 이전단 스테이지로부터의 스캔펄스에 의해 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 의해 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The remaining stages except the first stage and the last stage in one group are enabled by the scan pulses from the previous stage, and are disabled by the scan pulses from the next stage. . 제 41 항에 있어서,42. The method of claim 41 wherein 각 그룹내의 스테이지들은, 순차적으로 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the stages in each group sequentially output scan pulses.
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