KR20070038851A - 박막 트랜지스터 기판 - Google Patents
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Abstract
본 발명은 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소전극과 상기 화소전극과 스토리지 커패시터를 형성하는 스토리지 라인을 포함하는 표시영역과, 비표시영역에 형성된 공통전압 공급라인과, 상기 비표시영역에 형성되어 상기 스토리지 라인과 공통 접속된 스토리지전압 공급라인과, 상기 비표시영역에 형성된 정전기방지라인과, 상기 정전기방지라인과 상기 공통전압 공급라인 및 상기 스토리지전압 공급라인 중 적어도 어느 한 공급라인 사이에 접속된 정전기방지회로를 구비한 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
정전기방지회로, 정전기방지라인
Description
도 1은 종래 박막 트랜지스터 어레이 기판의 배치도이다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 배치도이다.
도 3은 도 2의 정전기방지회로를 확대한 도면이다.
도 4는 도 3은 I-I'선을 따라 절단한 단면도이다.
도 5 내지 도 7은 본 발명의 제2 내지 제4 실시 예에 따른 박막 트랜지스터 기판의 배치도이다.
<도면 부호의 간단한 설명>
10; 마더 글래스 11; 표시영역
21; 제1 데이터 쇼팅바 22; 제2 데이터 쇼팅바
23; 제1 게이트 쇼팅바 24; 제2 게이트 쇼팅바
25; 스토리지전압 공급라인 26; 공통전압 공급라인
28; 정전기방지라인 40; 정전기방지회로
41; 제2 정전기방지회로 41a; 제2 다이오드
41b; 제3 다이오드 42; 제3 정전기방지회로
42a; 제4 다이오드 42b; 제5 다이오드
50; 게이트 전극 51; 게이트 절연막
52; 활성층 53; 오믹콘택층
54; 드레인전극 55; 소스전극
56; 제2 콘택전극 57; 제1 콘택전극
61; 제1 콘택홀 62; 제2 콘택홀
70; 보호막 100; 기판 절단선
본 발명은 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 특히 외부로부터 유입되는 정전기를 방지하는 박막 트랜지스터 기판에 관한 것이다.
액정표시장치는 일반적으로 전기장을 생성하는 전극을 가지고 있는 두 기판 사이에 액정 물질을 주입해 놓고 두 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.
도 1은 종래 박막 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 1에 도시한 박막 트랜지스터 에레이 기판은 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속된 화소 전극과, 화소전극과 스토리지 커패시터(Cst)를 형성하는 스토리지 라인(SL)과, 컬러 필터 기판에 공통전압을 공급하는 공통전압 공급라인(26)과, 스토리지 라인(SL)과 공통 접속된 스토리지전압 공급라인(25)을 구비한다.
마더 글래스(10)에 형성되는 복수의 박막 트랜지스터 어레이는 화상이 실제적으로 디스플레이되는 표시영역(11)과 표시영역(11)의 외곽에 비표시영역을 구비한다.
표시영역(11)에는 게이트 전압을 인가하기 위한 게이트 라인(GL1 내지 GLn), 데이타 전압을 인가하기 위한 데이터 라인(DL1 내지 DLm), 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)에 접속된 박막 트랜지스터와 박막 트랜지스터와 접속된 화소전극과, 스토리지 커패시터를 형성하는 스토리지 라인(SL)이 형성된다.
게이트 라인(GL1 내지 GLn)은 가로로 다수개가 형성되어 있으며 게이트 구동회로에서 출력되는 게이트 신호를 박막 트랜지스터의 게이트 전극에 공급한다.
데이터 라인(DL1 내지 DLm)은 게이트 절연막에 의해 게이트 라인(GL1 내지 GLn)과 절연되어 세로로 다수개가 형성되어 있으며 데이터 구동회로에서 출력되는 데이터 신호를 게이트 신호에 응답하여 소스전극에 공급한다.
비표시영역은 기판 절단선(100)의 외측으로 신장된 데이터 라인들(DL1 내지 DLn)과 연결된 데이터 쇼팅바와, 기판 절단선(100)의 외측으로 신장된 게이트 라인들(GL1 내지 GLn)과 연결된 게이트 쇼팅바가 형성된다. 그리고, 스토리지 라인(SL1 내지 SLn) 과 공통 접속되어 스토리지 전압을 공급하는 스토리지전압 공급라 인(25)과 쇼트포인트를 통해 컬러 필터 기판으로 공급될 공통전압을 공급받는 공통전압 공급라인(26)을 구비한다.
데이터 쇼팅바는 홀수번째 데이터 라인들(DL1 내지 DLm-1,)과 연결된 제1 데이터 쇼팅바(21)와 짝수번째 데이터 라인들(DL2 내지 DLm)과 연결된 제2 데이터 쇼팅바(22)를 구비한다. 그리고, 게이트 쇼팅바는 홀수번째 게이트 라인들(GL1 내지 GLn)과 연결된 제1 게이트 쇼팅바(23)와 짝수번째 데이터 라인들(DL2 내지 DLm)과 연결된 제2 게이트 쇼팅바(24)를 구비한다.
이러한 데이터 쇼팅바(21, 22)와 게이트 쇼팅바(23, 24)를 통해 박막 트랜지스터 기판의 제조시 발생하는 정전기를 데이터 라인 및 게이트 라인(DL, GL)으로 분산시킨다. 그러나, 기판 절단선(100) 외측에 형성된 쇼팅바들은 각각의 단위 기판으로 절단된 후 기판에서 제거되므로 추후에 실시되는 공정 예를 들면, 합착공정 등의 후속 공정에서 발생되는 정전기에 대해서는 취약하다. 또한, 게이트 쇼팅바 와 데이터 쇼팅바가 형성되지 않은 영역에서 쇼팅바가 형성된 영역보다 상대적으로 정전기에 더 취약하다.
본 발명이 이루고자 하는 기술적 과제는 쇼팅바가 형성되지 않은 영역으로 유입된 정전기로부터 표시영역의 절연층 파괴를 방지하는 박막 트랜지스터 기판을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소전극과 상기 화소전극과 스토리지 커패시터를 형성하는 스토리지 라인을 포함하는 표시영역과, 비표시영역에 형성된 공통전압 공급라인과, 상기 비표시영역에 형성되어 상기 스토리지 라인과 공통 접속된 스토리지전압 공급라인과, 상기 비표시영역에 형성된 정전기방지라인과, 상기 정전기방지라인과 상기 공통전압 공급라인 및 상기 스토리지전압 공급라인 중 적어도 어느 한 공급라인 사이에 접속된 정전기방지회로를 구비한 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
상기 정전기방지회로는 적어도 하나의 이상의 다이오드를 구비한 것을 특징으로 한다.
상기 다이오드는 박막 트랜지스터로 형성된 것을 특징으로 한다.
상기 비표시영역에서 상기 게이트 라인과 연결된 적어도 하나의 게이트 쇼팅바와, 상기 데이터 라인과 연결된 적어도 하나의 데이터 쇼팅바를 구비한 것을 특징으로 한다.
상기 게이트 쇼팅바는 홀수번째 게이트 라인과 접속된 제1 게이트 쇼팅바와 짝수번째 게이트 라인과 접속된 제2 게이트 쇼팅바를 구비한 것을 특징으로 한다.
상기 데이터 쇼팅바는 홀수번째 데이터 라인을 묶는 제1 데이터 쇼팅바와 짝수번째 데이터 라인과 접속된 제2 데이터 쇼팅바를 구비한 것을 특징으로 한다.
상기 게이트 쇼팅바와 상기 정전기방지라인 사이에 접속된 제2 정전기방지회 로를 구비하는 것을 특징으로 한다.
상기 데이터 쇼팅바와 상기 정전기방지라인 사이에 접속된 제3 정전기방지회로를 더 구비한 것을 특징으로 한다.
상기 제2 및 제3 정전기방지회로 각각은 상기 정전기방지라인과 상기 쇼팅바 사이에 병렬 접속된 다이오드 쌍을 구비하는 것을 특징으로 한다.
상기 다이오드 쌍은 박막 트랜지스터로 형성된 것을 특징으로 한다.
상기 정전기방지라인 및 정전기방지회로가 형성된 비표시영역과 상기 게이트 및 데이터 쇼팅바가 형성된 비표시영역은 상기 표시영영의 서로 다른측에 위치한 것을 특징으로 한다.
상기 정전기방지회로는 공통전압 공급라인과 정전기방지라인 사이에 순방향으로 접속된 다이오드와 역방향으로 접속된 다이오드로 형성된 것을 특징으로 한다.
이하, 첨부된 도 2 내지 도 7을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
도 2 내지 도 5는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 배치도 및 정전기방지회로의 구성도이다.
도 2 내지 도 5를 참조하면, 본 발명은 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속된 화소전극과, 화소전극과 스토리지 커패시터(Cst)를 형성하는 스토리지 라인(SL)을 포함하는 표 시영역(11)과, 비표시영역에 형성된 공통전압 공급라인(26)과, 비표시영역에 형성되어 스토리지 라인(SL)과 공통 접속된 스토리지전압 공급라인(25)과, 상기 비표시영역에 형성된 정전기방지라인(28)과, 정전기방지라인(28)과 공통전압 공급라인 및 상기 스토리지전압 공급라인(26, 25) 중 적어도 어느 한 공급라인 사이에 접속된 정전기방지회로(40)를 구비한다.
마더 글래스(10)에 형성되는 복수의 박막 트랜지스터 기판은 화상이 실제적으로 디스플레이되는 표시영역(11)과 표시영역(11) 외곽의 비표시영역을 구비한다.
도 2에 도시된 바와 같이, 표시영역(11)에는, 게이트 라인(GL) 및 데이터 라인(DL)의 교차로 정의된 화소영역마다 화소전극이 형성되고, 게이트 라인(GL) 및 데이터 라인(DL)과 화소전극 사이에 접속된 박막 트랜지스터(TFT)가 형성된다. 또한, 표시영역(11)에는 게이트 라인(GL)과 나란한 스토리지 라인(SL)이 형성되고, 화소전극과 스토리지 라인(SL) 사이에 스토리지 커패시터(Cst)가 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 데이터 신호를 화소전극에 공급한다.
구체적으로, 박막 트랜지스터(TFT)는 게이트 라인(GL)에 접속된 게이트 전극, 데이터 라인에 접속된 소스 전극, 화소전극에 접속된 드레인 전극, 및 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체층을 구비한다.
표시영역(11) 외곽의 비표시영역은 기판 절단선(100)의 외측으로 신장된 데이터 라인들(DL)과 연결된 데이터 쇼팅바와, 기판 절단선(100)의 외측으로 신장된 게이트 라인들(GL)과 연결된 게이트 쇼팅바가 형성된다. 그리고, 스토리지 라인 (SL) 및 공통 전극에 공통전압을 공급하기 위한 스토리지전압 공급라인(25)과 공통전압 공급라인(26)을 구비한다.
데이터 쇼팅바는 홀수번째 데이터 라인들(DL1 내지 DLm-1)과 연결된 제1 데이터 쇼팅바(21)와 짝수번째 데이터 라인들(DL2, 내지 DLm)과 연결된 제2 데이터 쇼팅바(22)를 구비한다. 그리고, 게이트 쇼팅바는 홀수번째 게이트 라인들(GL1 내지 GLn-1,)과 연결된 제1 게이트 쇼팅바(23)와 짝수번째 게이트 라인들(GL2 내지 GLn)과 연결된 제2 게이트 쇼팅바(24)를 구비한다.
이러한 데이터 쇼팅바(21, 22)와 게이트 쇼팅바(23, 24)를 통해 박막 트랜지스터 기판의 제조시 발생하는 정전기를 데이터 라인 및 게이트 라인(DL, GL)들로 분산시킨다. 또한, 데이터 쇼팅바 및 게이트 쇼팅바는 검사과정에서 데스트 신호를 공급하여 라인불량을 검출하는데 이용된다.
또한, 도 2 및 도 5에 도시된 박막 트랜지스터 기판의 기판 절단선(100) 안쪽의 비표시영역에 정전기방지라인(28)과 제1 정전기방지회로(40)를 형성한다.
제1 정전기방지회로(40)는 도 2와 같이, 공통전압 공급라인(26)과 정전기방지라인(28) 사이에 접속되거나, 도 5와 같이, 스토리지전압 공급라인(25)와 정전기방지라인(28) 사이에 접속된다.
정전기방지라인(28)과 제1 정전기방지회로(40)는 쇼팅바가 형성되지 않은 비표시영역을 통해 유입된 정전기를 스토리지 라인(SL) 또는 컬러 필터 기판의 공통전극으로 분산시킴으로써 정전기를 감소시키게 된다.
예를 들면, 정전기방지회로(40)는 정전기방지라인(28)과 공통 접속된 게이트 전극 및 드레인 전극(50, 54), 공통전압 공급라인(26)과 접속된 소스전극(55)을 구비하는 박막 트랜지스터로 형성된다.
박막 트랜지스터로 정전기방지라인(28)을 통해 정전기가 유입되면 정전기방지라인(28)과 공통전압 공급라인(2)간의 전류패스를 형성하여 상하판이 합착된 경우 유입된 정전기가 쇼트포인트를 통해 상판의 공통전극으로 분산하게 된다.
도 3을 참조하면, 박막 트랜지스터(TFT)는 정전기방지라인(28)과 접속된 게이트 전극(50), 게이트 절연막(51)을 사이에 두고 게이트 전극(50)과 중첩된 활성층(52), 활성층(52)을 사이에 두고 마주하며 정전기방지라인(28)과 드레인전극(54)은 보호막(70) 및 게이트 절연막(51)을 관통하는 제1 콘택홀(61)을 경유하는 제1 콘택전극(57)을 통해 접속되고, 공통전압 공급라인(26) 및 정전기방지라인(28) 각각과 접속된 소스전극(55) 및 드레인 전극(54)을 구비한다. 또한, 박막 트랜지스터(TFT)는 오믹접촉층(53)을 구비한다. 소스전극(55)과 공통전압 공급라인(26)은 보호막(70) 및 게이트 절연막(51)을 관통하는 제2 콘택홀(62)을 경유하는 제2 콘택전극(56)을 통해 접속된다.
한편, 도2 및 도 5에 도시한 박막 트랜지스터 기판의 정전기방지회로는 공통전압 공급라인과 정전기방지라인 사이에 순방향으로 접속된 다이오드와 역방향으로 접속된 다이오드로 형성할 수 있다.
구체적으로, 순방향 다이오드는 정전기방지라인(28)에 정극성의 정전기가 유입되면 정전기방지라인(28)에 유입된 정전기가 공통전압 공급라인(26)으로 유입되는 전류패스가 형성되어 공통전극으로 분산하게 된다. 그러나, 정전기방지라인 (28)에 부극성의 정전기가 유입되면 정전기방지라인(28)에 유입된 정전기를 역방향 다이오드를 통해 공통전압 공급라인(26)으로 유입시켜 공통전극으로 분산되게 한다.
그리고 이러한 순방향 및 역방향 다이오드는 박막 트랜지스터로 형성할 수 있다.
이러한 구성을 갖는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판은 다음과 같은 제조 방법으로 형성된다.
이하, 도 3 및 도 4와 결부하여 본 발명의 제1 및 제2 실시 예에 박막 트랜지스터 기판의 제조방법을 정전기방지회로의 제조방법과 결부하여 설명한다.
도 3 및 도 4를 참조하면, 제1 마스크 공정을 통해 마더 글래스(10) 위에 게이트 라인(GL)과, 게이트 전극(50)과, 정전기방지라인(28)과, 스토리지 라인(SL)과, 게이트 쇼팅바(23, 24)와, 스토리지전압 공급라인(25) 및 공통전압 공급라인(26)을 포함하는 게이트패턴이 형성된다.
구체적으로, 마더 글래스(10) 위에 게이트금속층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 게이트패턴은 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 게이트패턴을 패터닝함으로써 게이트 라인(GL)과, 게이트 전극(50)과 정전기방지라인(28)과, 스토리지 라인(SL)과, 스토리지전압 공급라인(25) 및 공통전압 공급라인(26)을 포함하는 게이트패턴이 형성된다.
이때, 홀수번 게이트 라인(GL1 내지 GLn-1)을 묶는 제1 게이트 쇼팅바(23) 및 홀수번 데이터 라인(DL1 내지 DLm-1)을 묶는 제1 데이터 쇼팅바(21)는 게이트금속층으로 형성할 수 있다.
이후, 제2 마스크 공정을 통해 게이트패턴이 형성된 마더 글래스(10) 상에 게이트 절연막(51), 활성층(52) 및 오믹접촉층(53)이 차례로 적층된다.
구체적으로, 게이트금속층이 형성된 마더 글래스(10) 상에 게이트 절연막(51), 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition; PEVCD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(52) 및 오믹접촉층(53)이 형성된다. 게이트 절연막(51)으로는 SiNx, SiOx 등의 무기 절연 물질이 이용된다.
다음으로, 제3 마스크 공정을 통해 활성층(52) 및 오믹접촉층(53)이 형성된 게이트 절연막(51) 위에 데이터 라인(DL)과, 소스 전극(55) 및 드레인 전극(54)을 포함한 데이터패턴이 형성된다.
한편, 짝수번 게이트 라인(GL2 내지 GLn) 제2 게이트 쇼팅바(24) 및 짝수번 데이터 라인(DL2 내지 DLm)을 묶는 제2 데이터 쇼팅바(22)는 데이터금속층으로 형성할 수 있다.
구체적으로, 소스 전극(55) 및 드레인 전극(54)은 활성층(52) 및 오믹접촉층(53)이 형성된 게이트 절연막(51) 위에 스퍼터링 등의 증착 방법을 통해 데이터금 속층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 데이터금속층을 패터닝함으로써 형성된다. 데이터금속층으로는 알루미늄, 크롬, 구리 및 몰리브덴 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다.
이후, 제4 마스크 공정을 통해 데이터패턴군이 형성된 게이트 절연막(51) 위에 제1 및 제2 콘택홀(61, 62)를 갖는 보호막(70)이 형성된다.
상세하게는, 보호막(70)은 데이터패턴이 형성된 마더 글래스(10) 상에 PECVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(70)을 관통하여 정전기방지라인(28) 및 드레인 전극(54)을 노출시키는 제1 콘택홀(61)과 소스 전극(55) 및 공통전압 공급라인(26)을 노출시키는 제2 콘택홀(62)이 형성된다. 보호막(70)으로는 게이트 절연막(51)과 같은 무기 절연 물질이 이용되거나, 유기 절연 물질이 이용된다.
이때, 제1 정전기방지회로(40)가 스토리지전압 공급라인(25)과 연결될 때, 제2 콘택홀(62)은 소스 전극(55) 및 스토리지전압 공급라인(25)을 노출시키도록 형성할 수 있다.
다음으로, 제5 마스크 공정을 통해 보호막(70) 위에 투명 도전 물질로 이루어진 화소전극과 제1 및 제2 콘택홀(61, 62)을 덮는 제1 및 제2 콘택전극(57, 56)이 형성다.
구체적으로, 화소전극은 보호막(70) 위에 스퍼터링 등의 방법을 통해 투명 도전층을 형성한 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투 명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다.
도 6 및 도7은 본 발명의 제3 및 제4 실시 예에 따른 박막 트랜지스터 기판의 배치도이다.
도 6에 도시된 박막 트랜지스터 기판은 도 3에 도시된 박막 트랜지스터 기판과 대비하여 제2 및 제3 정전기방지회로(41, 42)를 구비한 것을 제외하고 동일한 구성요소들을 구비하고, 도 7에 도시된 박막 트랜지스터 기판은 도 5에 도시된 박막 트랜지스터 기판과 대비하여 제2 및 제3 정전기방지회로(41, 42)를 구비한 것을 제외하고 동일한 구성요소들을 구비하므로 중복된 구성요소들에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 제2 정전기방지회로(41)는 비표시영역의 기판 절단선(100) 외측까지 신장된 정전기방지라인(28)과 게이트 쇼팅바(23, 24) 사이에 접속된다.
구체적으로, 제2 정전기방지회로(41)은 제1 및 제2 게이트 쇼팅바(23, 24)와 정전기방지라인(28) 사이에 병렬 접속 접속된 제2 및 제3 다이오드(41a, 41b)쌍을 구비한다. 이러한 제2 및 제3 다이오드(41a, 41b)는 상술한 제1 정전기방지회로(40)와 같은 박막 트랜지스터로 형성될 수 있다.
제3 정전기방지회로(42)는 비표시영역의 기판 절단서(100) 외측까지 신장된 정전기방지라인(28)과 데이터 쇼팅바 사이에 접속된다.
구체적으로, 제3 정전기방지회로(21)은 제1 및 제2 데이터 쇼팅바(21, 22)와 정전기방지라인(28) 사이에 병렬 접속 접속된 제4 및 제5 다이오드(42a, 42b)쌍을 구비한다. 이러한 제4 및 제5 다이오드(42a, 42b)는 상술한 제2 정전기방지회로(41)와 동일한 박막 트랜지스터로 형성될 수 있다.
이러한 제2 및 제3 정전기방지회로(41,42)를 통해 정전기방지라인(28)으로 유입된 정전기를 비표시영역에 형성된 게이트 및 데이터 쇼팅바(21, 22, 23, 24))를 경유하여 표시영역(11)에 형성된 게이트 라인(GL) 및 데이터 라인(DL)으로 분산시킨다. 이를 통해, 표시영역(11)에 형성된 박막 트랜지스터 및 신호라인들의 절연층을 정전기로부터 보호한다. 그리고 더 나아가 정전기방지라인(28)에 유입된 정전기를 기판 절단선(100) 내측에 형성된 제1 정전기방지회로(40)를 통해 공통전압 공급라인(26)으로 정전기를 분산시킬 수 있다.
한편 도 7에 도시한 바와 같이, 제1 정전기방지회로(40)를 스토리지전압 공급라인(25)과 정전기방지라인 사이에 접속시킬 수 있다.
그리고 상술한 제1 정전기방지회로(40)와 같이 순방향 및 역방향 다이오드를 쌍으로 구비하여 정극성 및 부극성의 전압을 갖는 정전기를 스토리지전압 공급라인(25)과 공통으로 접속된 스토리지 라인(SL)으로 분산시킬 수 있다.
이러한 구성을 갖는 본 발명의 제3 및 제4 실시 예에 따른 박막 트랜지스터 기판은 다음과 같은 제조 방법으로 형성된다.
본 발명의 제3 및 제4 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 도 3 및 도 4에 도시된, 박막 트랜지스터 기판의 제조방법과 대비하여 제2 및 제3 정전기방지회로(41, 42)를 구비한 것을 제외하고 동일한 구성요소들을 구비하므로 중복된 구성요소들에 대한 설명은 생략하기로 한다.
상술한 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조방법에서와 같이, 제1 마스크 공정을 통해 형성되는 게이트금속층과 동일한 공정으로 제2 및 제3 정전기방지회로(41, 42)를 구성하는 박막 트랜지스터 각각에 게이트 전극을 더 형성한다.
이후, 제2 마스크 공정을 통해 게이트 절연막을 형성되고, 게이트 절연막 상에 활성층과 오믹접촉층이 적층된다.
다음으로, 제3 마스크 공정을 통해 활성층 및 오믹접촉층이 형성된 게이트 절연막(51) 위에 제2 및 제3 정전기방지회로(41, 42)를 구성하는 각각의 소스 전극 및 드레인 전극을 포함한 데이터패턴이 형성된다.
이후, 제4 마스크 공정을 통해 데이터금속층이 형성된 게이트 절연막 위에 각각의 드레인 전극과 정전기방지라인을 접속하기 콘택홀과, 소스 전극과 게이트 쇼팅바들 및 데이터 쇼팅바들을 접속하기 위한 다수의 콘택홀을 갖는 보호막이 형성된다.
상세하게는, 보호막은 데이터패턴이 형성된 마더 글래스 상에 PECVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막을 관통하여 정전기방지라인 및 각각의 드레인 전극을 노출시키는 콘택홀과 각각의 소스 전극 및 게이트 쇼팅바와 데이터 쇼팅바를 노출시키는 콘택홀이 더 형성된다.
그리고 보호막 위에 스퍼터링 등의 방법을 통해 투명 도전층으로 화소전극과 각각의 콘택홀을 덮는 콘택전극들이 형성된 다음, 제5 마스크를 이용한 포토리소그 래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조방법에 의하면 비표시영역에 정전기방지라인을 구비하고, 정전기방지라인과 공통전압 공급라인 또는 스토리지전압 공급라인 중 적어도 하나의 공급라인 사이에 정전기방지회로를 구비함으로써, 쇼팅바가 형성되지 않은 영역에 유입되는 정전기를 분산시킬 수 있다.
그리로, 상하판 합착후에는 공통전극을 통해 정전기방지라인으로 유입된 정전기를 공통전극으로 분산시켜 표시영역에 형성된 박막 트랜지스터 및 신호라인들간의 절연파괴를 방지할 수 있다.
이상에서 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
Claims (12)
- 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소전극과 상기 화소전극과 스토리지 커패시터를 형성하는 스토리지 라인을 포함하는 표시영역과;비표시영역에 형성된 공통전압 공급라인과;상기 비표시영역에 형성되어 상기 스토리지 라인과 공통 접속된 스토리지전압 공급라인과:상기 비표시영역에 형성된 정전기방지라인과;상기 정전기방지라인과 상기 공통전압 공급라인 및 상기 스토리지전압 공급라인 중 적어도 어느 한 공급라인 사이에 접속된 정전기방지회로를 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 정전기방지회로는 적어도 하나의 이상의 다이오드를 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 2 항에 있어서,상기 다이오드는 박막 트랜지스터로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 비표시영역에서 상기 게이트 라인과 연결된 적어도 하나의 게이트 쇼팅바와;상기 데이터 라인과 연결된 적어도 하나의 데이터 쇼팅바를 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 4 항에 있어서,상기 게이트 쇼팅바는 홀수번째 게이트 라인과 접속된 제1 게이트 쇼팅바와 짝수번째 게이트 라인과 접속된 제2 게이트 쇼팅바를 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 5 항에 있어서,상기 데이터 쇼팅바는 홀수번째 데이터 라인을 묶는 제1 데이터 쇼팅바와 짝수번째 데이터 라인과 접속된 제2 데이터 쇼팅바를 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 4 항에 있어서,상기 게이트 쇼팅바와 상기 정전기방지라인 사이에 접속된 제2 정전기방지회로를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 4 항 및 제 7 항 중 어느 한 항에 있어서,상기 데이터 쇼팅바와 상기 정전기방지라인 사이에 접속된 제3 정전기방지회로를 더 구비한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 8 항에 있어서,상기 제2 및 제3 정전기방지회로 각각은 상기 정전기방지라인과 상기 쇼팅바 사이에 병렬 접속된 다이오드 쌍을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 9 항에 있어서,상기 다이오드 쌍은 박막 트랜지스터로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 정전기방지라인 및 정전기방지회로가 형성된 비표시영역과 상기 게이트 및 데이터 쇼팅바가 형성된 비표시영역은 상기 표시영영의 서로 다른측에 위치한 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 정전기방지회로는 공통전압 공급라인과 정전기방지라인 사이에 순방향으로 접속된 다이오드와 역방향으로 접속된 다이오드로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
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|---|---|---|---|
| KR1020050094194A KR20070038851A (ko) | 2005-10-07 | 2005-10-07 | 박막 트랜지스터 기판 |
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| KR1020050094194A KR20070038851A (ko) | 2005-10-07 | 2005-10-07 | 박막 트랜지스터 기판 |
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| KR20070038851A true KR20070038851A (ko) | 2007-04-11 |
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| Country | Link |
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| KR (1) | KR20070038851A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110066479A (ko) * | 2009-12-11 | 2011-06-17 | 엘지디스플레이 주식회사 | 액정 표시장치와 그 제조방법 |
| GB2581574B (en) * | 2018-12-31 | 2022-05-18 | Lg Display Co Ltd | Lcd device with borderless structure and tft substrate, which enhances both static electricity discharge and transmittance |
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2005
- 2005-10-07 KR KR1020050094194A patent/KR20070038851A/ko not_active Application Discontinuation
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| GB2581574B (en) * | 2018-12-31 | 2022-05-18 | Lg Display Co Ltd | Lcd device with borderless structure and tft substrate, which enhances both static electricity discharge and transmittance |
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