KR20070038340A - Reference clock-less clock and data recovery circuit with 4x oversampling - Google Patents

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Abstract

본 발명은 넓은 주파수 트랙킹 범위를 가지면서 기준 클럭 없이 동작 가능한 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로를 제공한다.The present invention provides a quadruple speed oversampling clock / data recovery circuit having a wide frequency tracking range and no reference clock operable without a reference clock.

본 발명은 입력 데이터를 소정 개수의 클럭으로 4배속 오버 샘플링하여 상기 클럭의 개수와 동일한 개수의 샘플링 데이터를 얻어 이 샘플링된 데이터를 이용하여 입력 데이터의 천이 위치 판단으로 제1,제2 위상 업, 다운 정보를 출력하는 위상 검출부; 상기 위상 검출부에서 출력된 제1 위상 업, 다운 정보와 제2 위상 업 정보를 이용하여 상기 입력 데이터에서 데이터의 천이 위치의 변화를 판단하여 주파수 업, 다운 정보를 출력하는 주파수 검출부; 상기 위상 검출부에 클럭을 제공하기 위한 VCO; 상기 위상 검출부 및 주파수 검출부에서 출력되는 위상, 주파수 정보로부터 VCO의 제어 신호를 출력하는 전하 펌프 및 루프 필터; VCO로부터 제공되는 소정 클럭을 바탕으로 상기 위상 검출부에서 샘플링 된 데이터중의 소정 샘플링 데이터를 복원 데이터로 출력하는 데이터 복원수단;으로 구성됨을 특징으로 한다.The present invention oversamples the input data four times by a predetermined number of clocks to obtain the same number of sampling data as the number of clocks, and uses the sampled data to determine the first, second phase up, A phase detector for outputting down information; A frequency detector for outputting frequency up and down information by determining a change in the transition position of the data in the input data by using the first phase up and down information and the second phase up information output from the phase detector; A VCO for providing a clock to the phase detector; A charge pump and a loop filter outputting a control signal of the VCO from phase and frequency information output from the phase detector and the frequency detector; And data restoring means for outputting predetermined sampling data among the data sampled by the phase detection unit as restoration data based on a predetermined clock provided from the VCO.

클럭/데이터 복원회로, 4배속 오버샘플링, 기준 클럭, VCO, 위상, 주파수 검출기 Clock / Data Recovery Circuit, 4x Oversampling, Reference Clock, VCO, Phase, Frequency Detector

Description

기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로{REFERENCE CLOCK-LESS CLOCK AND DATA RECOVERY CIRCUIT WITH 4X OVERSAMPLING} 4x oversampling clock / data recovery circuit without reference clock {REFERENCE CLOCK-LESS CLOCK AND DATA RECOVERY CIRCUIT WITH 4X OVERSAMPLING}

도 1은 본 발명에 따른 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로를 나타낸 도.1 illustrates a 4x oversampling clock / data recovery circuit without a reference clock in accordance with the present invention.

도 2는 도 1의 위상 검출기의 상세 구성도.FIG. 2 is a detailed configuration diagram of the phase detector of FIG. 1. FIG.

도 3은 도 1의 주파수 검출기의 상세 구성도.3 is a detailed configuration diagram of the frequency detector of FIG.

도 4는 도 1에서의 입력 데이터의 샘플링을 위한 출력 클럭을 나타낸 도.FIG. 4 is a diagram illustrating an output clock for sampling input data in FIG. 1. FIG.

도 5a 내지 도 5g는 본 발명에 따른 클럭/데이터 복원회로 각부의 출력 신호를 나타낸 도.5A to 5G are diagrams illustrating output signals of respective parts of a clock / data recovery circuit according to the present invention.

도 6은 본 발명에 따른 클럭/데이터 복원회로의 검증을 위한 모의실험 구성도.6 is a simulation configuration diagram for verifying a clock / data recovery circuit according to the present invention.

도 7a 및 도 7b는 본 발명의 실험 예로서 트랙킹 범위 변화에 따른 VCO 제어 전압 파형도.7a and 7b is a VCO control voltage waveform according to the tracking range change as an experimental example of the present invention.

도 8a 내지 도 8c는 본 발명에 따라 복원된 클럭, 랜덤한 입력 데이터, 복원된 데이터를 나타낸 도.8A-8C illustrate recovered clocks, random input data, and recovered data in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 위상 검출기 111-118 : 제1-제8 샘플러100: phase detector 111-118: first-eighth sampler

121-128 : 제1-제8 XOR 게이트 131-134 : 제1-제4 멀티플렉서121-128: first-eighth XOR gate 131-134: first-fourth multiplexer

200 : 주파수 검출기 211,212 : 반전 게이트200: frequency detector 211,212: inverted gate

213 : 오아 게이트 214-216 : 제1-제3 D플립플롭213: OR gate 214-216: 1st-3rd D flip flop

300 : 전하 펌프 400 : 루프 필터300: charge pump 400: loop filter

500 : VCO 600 : 멀티플렉서500: VCO 600: Multiplexer

본 발명은 데이터 통신 시스템에 사용되는 클럭/데이터 복원회로에 관한 것으로, 특히 넓은 주파수 트랙킹 범위를 가지면서 기준 클럭 없이 동작 가능한 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로에 관한 것이다.The present invention relates to a clock / data recovery circuit used in a data communication system, and more particularly to a quadruple speed oversampling clock / data recovery circuit having a wide frequency tracking range and without a reference clock operable without a reference clock.

최근 사용되고 있는 정보 및 데이터 통신 시스템, 예를 들어 기가 비트급 광 통신용 송수신기나 이더넷 시스템은 고속의 동작 속도가 요구될 뿐만 아니라 대용량의 데이터를 처리, 저장 및 전송할 수 있는 성능이 요구되고 있다. Recently used information and data communication systems, for example, a gigabit optical communication transceiver or Ethernet system is required not only high speed of operation but also the ability to process, store and transmit large amounts of data.

이러한 시스템 사이에서의 데이터 송수신에서는 클럭의 동기화와 정확한 데이터의 송수신을 위해 클럭/데이터 복원회로가 사용되고 있다.In the transmission and reception of data between such systems, a clock / data recovery circuit is used for clock synchronization and accurate data transmission and reception.

특히, 기가 비트 이더넷과 같은 광송수신기를 구현하는데 있어서 소넷(SONET)의 지터 규격을 만족시키기 위해서는 클럭/데이터 복원 회로에 사용되는 전 압제어발진기(VCO)는 수신단에서 입력 데이터에 정확하게 일치하는 주파수로 맞춰져야만 한다. In particular, in order to satisfy the SONET jitter specification in implementing an optical transceiver such as Gigabit Ethernet, a voltage controlled oscillator (VCO) used in a clock / data recovery circuit has a frequency exactly matched to input data at a receiver. Must be tailored.

따라서 일반적으로 10Gb/s에서 동작하는 클럭/데이터 복원회로는 전압제어 크리스탈 발진기와 같은 외부 기준 클럭을 필요로 하게 되고, 동작 범위는 한 개의 데이터 속도에 제한되어지게 된다. Thus, clock / data recovery circuits typically operating at 10Gb / s require an external reference clock, such as a voltage-controlled crystal oscillator, and the operating range is limited to one data rate.

그러나 FEC(Foward Error Correction)을 적용하는 WDM(Wavelength Division Multiplexing) 광 통신의 경우에는 데이터 패킷에 FEC 블록의 유무에 따라 송수신 데이터 속도가 10.8Gb/s에서 9.95Gb/s의 범위를 가지게 된다. However, in the case of Wavelength Division Multiplexing (WDM) optical communication using Forward Error Correction (FEC), transmission / reception data rates range from 10.8 Gb / s to 9.95 Gb / s depending on the presence or absence of an FEC block in the data packet.

그렇기 때문에 WDM에 적용하기 위해서는 FEC에 따라서 클럭/데이터 복원회로는 9.9Gb/s에서 10.8Gb/s사이의 어떤 데이터 속도도 지원이 가능해야 하며, 또한 클럭/데이터 복원회로에서 기준클럭이 없어지면 전체회로 구성요소가 줄어들어 회로가 단수해지면서 비용절감의 효과도 있어, 외부의 기준 클럭 없이 동작 가능한 클럭/데이터 복원회로가 요구되고 있다. Therefore, in order to apply to WDM, the clock / data recovery circuit must be able to support any data rate between 9.9Gb / s and 10.8Gb / s according to the FEC. The reduced number of components, the shorter the circuit, the lower the cost, and a clock / data recovery circuit that can operate without an external reference clock is required.

본 발명은 이러한 점을 감안한 것으로, 본 발명의 목적은 4배속 오버 샘플링 방식을 이용한 위상 검출기와 이 위상 검출기에서 나오는 출력 신호만을 이용하는 주파수 검출기를 적용함으로써 넓은 주파수 트랙킹 범위를 가지면서 기준 클럭 없이 동작이 가능한 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로를 제공함에 있다.The present invention has been made in view of the above, and an object of the present invention is to apply a phase detector using a 4x oversampling scheme and a frequency detector using only an output signal from the phase detector, thereby operating without a reference clock while having a wide frequency tracking range. It provides a 4x oversampling clock / data recovery circuit with no possible reference clock.

상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로는, 입력 데이터를 소정 개수의 클럭으로 4배속 오버 샘플링하여 상기 클럭의 개수와 동일한 개수의 샘플링 데이터를 얻어내며, 이 샘플링 된 데이터를 이용하여 출력 클럭 위상과 입력 데이터의 위상 위치를 판단하여 제1,제2 위상 업 정보와 제1, 제2 위상 다운 정보를 출력하는 위상 검출수단; 상기 위상 검출수단에서 출력된 제1 위상 업, 다운 정보와 제2 위상 업 정보를 이용하여 출력 클럭 기준으로 입력 데이터의 천이 위치의 변화를 판단하여 주파수 업, 다운 정보를 출력하는 주파수 검출수단; 상기 위상 검출수단에서의 위상정보를 바탕으로 클럭을 만드는 VCO; 상기 위상 검출수단 및 주파수 검출수단에서 출력되는 위상 정보 및 주파수 정보로부터 상기 VCO의 제어를 위한 신호를 출력하는 전하 펌프수단; 상기 전하 펌프수단으로부터의 VCO 제어를 위한 신호를 전압값으로 변경하여 상기 VCO로 출력하는 루프 필터수단; 및 상기 VCO로부터 제공되는 소정 클럭을 바탕으로 상기 위상 검출수단에서 샘플링 된 데이터중의 소정 샘플링 데이터를 복원 데이터로 출력하는 데이터 복원수단;으로 구성됨을 특징으로 한다.In order to achieve the object of the present invention, the 4x oversampling clock / data recovery circuit without a reference clock according to the present invention is configured to oversample the input data 4x by a predetermined number of clocks, thereby sampling the same number as the number of clocks. Phase detection means for obtaining data and outputting first and second phase up information and first and second phase down information by determining the output clock phase and the phase position of the input data using the sampled data; Frequency detecting means for outputting frequency up and down information by determining a change in the transition position of the input data on the basis of the output clock by using the first phase up and down information and the second phase up information output from the phase detecting means; A VCO for making a clock based on the phase information in the phase detecting means; Charge pump means for outputting a signal for controlling the VCO from phase information and frequency information output from the phase detecting means and the frequency detecting means; Loop filter means for converting a signal for controlling the VCO from the charge pump means into a voltage value and outputting the voltage to the VCO; And data restoring means for outputting predetermined sampling data among data sampled by the phase detecting means as restoration data based on a predetermined clock provided from the VCO.

상기 위상 검출수단은 상기 입력 데이터로부터 샘플링된 데이터를 출력하는 제1-제8 샘플러; 상기 제1-제8 샘플러에 의해 샘플링된 데이터를 이용하여 상기 입력 데이터 천이 위치를 검출하는 제1-제8 익스쿨루시브 오아 게이트; 및 상기 제1-제8 익스쿨루시브 오아 게이트의 출력으로부터 상기 제1, 제2 위상 업 및 위상 다 운 정보를 출력하는 제1-제4 멀티플렉서;로 구성됨이 바람직하다.The phase detecting means may include: first to eighth samplers outputting sampled data from the input data; A first to eighth exclusive ora gate for detecting the input data transition position using data sampled by the first to eighth samplers; And a first-fourth multiplexer configured to output the first, second phase-up and phase-down information from an output of the first-eighth exclusive ora gate.

상기 주파수 검출수단은 상기 제1 위상 업 및 다운 정보로부터 상기 주파수 업 정보를 출력하는 제1 D플립플롭; 상기 제1 위상 업 및 다운 정보의 반전 신호 및 제1 위상 다운 정보로부터 상기 주파수 다운 정보를 출력하는 제2, 제3 D플립플롭; 및 상기 제1 및 제2 위상 업 정보를 오아링하여 상기 제1-제3 D플립플롭에 클리어신호를 제공하는 오아 게이트;로 구성됨이 바람직하다.The frequency detecting means includes: a first D flip-flop that outputs the frequency up information from the first phase up and down information; Second and third D flip-flops that output the frequency down information from the inverted signal of the first phase up and down information and the first phase down information; And an oar gate that provides the clear signal to the first to third D flip-flops by oaring the first and second phase up information.

상기 전하 펌프수단은 상기 위상 검출수단으로부터 출력되는 제1 위상 업 및 위상 다운 정보가 입력되어 해당 전류값을 출력하는 제1 전하 펌프; 상기 위상 검출수단으로부터 출력되는 제2 위상 업 및 위상 다운 정보가 입력되어 해당 전류 값을 출력하는 제2 전하 펌프; 및 상기 주파수 검출수단으로부터 출력되는 주파수 업 및 다운 정보가 입력되어 해당 전류값을 출력하는 제3 전하 펌프;로 구성됨이 바람직하다.The charge pumping means may include: a first charge pump configured to input first phase up and phase down information output from the phase detection means to output a corresponding current value; A second charge pump configured to input second phase up and phase down information output from the phase detection means and output a corresponding current value; And a third charge pump configured to input frequency up and down information output from the frequency detection means and output a corresponding current value.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐 본 발명의 내용이 하기 실시 예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following examples are merely to illustrate the invention is not limited to the contents of the present invention.

도 1은 본 발명에 따른 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로의 구성도를 도시한 것으로, 본 발명의 클럭/데이터 복원회로의 구조는 기본적으로 PLL(Phase-Locked Loop)구조를 기반으로 구성된다.1 is a block diagram of a 4x oversampling clock / data recovery circuit without a reference clock according to the present invention. The structure of the clock / data recovery circuit of the present invention basically has a phase-locked loop (PLL) structure. It is constructed based on.

도시한 바와 같이 본 발명은 크게 위상 검출기(100), 주파수 검출기(200), 전하 펌프(300), 루프 필터(400), VCO(500) 및 멀티플렉서(600)의 6개의 부분으로 구성된다.As shown, the present invention is largely composed of six parts: the phase detector 100, the frequency detector 200, the charge pump 300, the loop filter 400, the VCO 500, and the multiplexer 600.

상기 위상 검출기(100)는 2개의 연속된 입력 데이터(Input Data)를 8개의 클럭(clk0-clk3, clk0b-clk3b)으로 4배속 오버 샘플링하여 클럭의 한주기마다 8개의 샘플링 데이터(Dout0-Dout7)를 출력하며, 이 샘플링 된 데이터(Dout0-Dout7)를 이용하여 입력 데이터(Input Data)에서 0에서 1로 변하거나 또는 1에서 0으로 변하게 되는 천이 위치를 판단하여 위상 업(Phase up) 및 다운(Phase down)에 대한 제1 위상 업, 다운 정보(Pup2, Pdn2) 및 제2 위상 업, 다운 The phase detector 100 oversamples two consecutive input data into eight clocks (clk0-clk3, clk0b-clk3b) at four times, and eight sampling data (Dout0-Dout7) per clock cycle. The sampled data Dout0-Dout7 are used to determine the transition position that changes from 0 to 1 or 1 to 0 in the input data. Phase up, down information (Pup2, Pdn2) and second phase up, down for phase down)

정보(Pup1,Pdn1)를 출력하도록 구성되는 것으로, 그 상세 구성은 도 2와 같다.It is configured to output the information Pup1, Pdn1, the detailed configuration of which is as shown in FIG.

도 2에서와 같이, 상기 위상 검출기(100)는 차동 신호로 입력받게 되는 연속되는 2개의 입력 데이터(Input Data)에서 8개의 데이터(Dout0-Dout7) 정보를 샘플링하기 위한 제1-제8 샘플러(111-118), 상기 제1-제8 샘플러(111-118)에 의해 샘플링된 데이터(Dout0-Dout7)를 이용하여 상기 입력 데이터(Input Data)의 천이 위치를 검출하기 위한 제1-제8 익스쿨루시브 오아(이하, XOR이라 칭함) 게이트(121-128), 상기 제1-제8 XOR 게이트(121-128)를 통해 출력되는 위상 업과 위상 다운에 대한 8개의 위상차 신호(Ⅰ, Ⅱ,...,Ⅷ)들을 제1 및 제2 위상 업 및 위상 다운 정보(Pup2, Pdn2, Pup1, Pdn1)로 출력하기 위한 제1-제4 멀티플렉서(131-134)로 구성된다.As illustrated in FIG. 2, the phase detector 100 may include first through eighth samplers for sampling eight pieces of data Dout0 through Dout7 from two consecutive input data received as differential signals. 111-118) and a first-eighth wing for detecting a transition position of the input data using the data Dout0-Dout7 sampled by the first-eighth samplers 111-118. Eight phase difference signals I and II for phase-up and phase-down outputted through the school ora gate (hereinafter referred to as XOR) gates 121-128 and the first-eighth XOR gates 121-128. ..., i) consisting of first-fourth multiplexers 131-134 for outputting first and second phase-up and phase-down information Pup2, Pdn2, Pup1, Pdn1.

상기 주파수 검출기(200)는 데이터 속도의 1/2속도인 1/2클럭으로 동작하는 로테이셔널(Rotational) 방식의 주파수 검출기 구조를 가지며, 상기 위상 검출기(100)에서 출력된 제1 위상 업 및 다운 정보(Pup2, Pdn2)와 제2 위상 업 정보 (Pup1)를 이용하여 상기 2개의 연속된 입력 데이터(Input Data)에서 데이터의 천이의 위치가 어떻게 변하는지를 판단하여 주파수 업(Frequency up)과 주파수 다운(Frequency down)의 주파수 업, 다운 정보(Fup, Fdn)를 출력하도록 구성되는 것으로, 그 상세 구성은 도 3과 같다.The frequency detector 200 has a rotational frequency detector structure that operates at a 1/2 clock, which is half the data rate, and includes a first phase up and output from the phase detector 100. Frequency up and frequency are determined by using the down information Pup2 and Pdn2 and the second phase up information Pup1 to determine how the position of transition of the data is changed in the two consecutive input data. It is configured to output frequency up and down information Fup and Fdn of frequency down, the detailed configuration of which is as shown in FIG.

도 3에서와 같이, 상기 주파수 검출기(200)는 상기 위상 검출기(100)에서 출력된 제1 위상 업 및 다운 정보(Pup2, Pdn2)의 천이 성분만을 가지고 주파수 업 및 다운 정보(Fup, Fdn)를 출력할 수 있도록 리셋 기능이 있는 제1-제3 D플립플롭(214-216)을 이용하여 간단하게 구현된다.As shown in FIG. 3, the frequency detector 200 includes frequency up and down information Fup and Fdn with only the transition components of the first phase up and down information Pup2 and Pdn2 output from the phase detector 100. It is simply implemented using the first-third D flip-flop (214-216) having a reset function to output.

또한, 상기 위상 검출기(100)에서 제1, 제2 위상 업 정보(Pup1, Pup2)가 출력되는 경우에는 클럭과 입력 데이터간의 주파수차가 잠김 상태(Locking State)에 들어갔다고 보고 주파수 검출기(200)가 더 이상 동작하지 않고 동작을 멈추도록, 상기 제1, 제2 위상 업 정보(Pup2,Pup1)를 오아(OR)링하는 오아 게이트(213)의 출력이 제1- 제3 D플립플롭(214-216)의 클리어단(CLR)으로 입력되도록 구성된다. 미설명 부호인 (211),(212)는 상기 위상 검출기(100)에서 출력된 제1 위상 업 및 다운 정보(Pup2, Pdn2)를 반전하는 반전 게이트이다.In addition, when the first and second phase up information Pup1 and Pup2 are output from the phase detector 100, the frequency detector 200 reports that the frequency difference between the clock and the input data is in a locked state. The output of the OR gate 213 for ORing the first and second phase up information Pup2 and Pup1 to stop the operation without abnormal operation is performed by the first to third D flip-flops 214-216. It is configured to be input to the clear stage (CLR) of the). Reference numerals 211 and 212 denote inversion gates for inverting the first phase up and down information Pup2 and Pdn2 output from the phase detector 100.

또한, 상기 전하 펌프(300)는 상기 위상 검출기(100)와 주파수 검출기(200)에서 출력되는 제1, 제2 위상 업 및 다운 정보(Pup2, Pdn2, Pup1, Pdn1)와 주파수 업 및 다운 정보(Fup, Fdn)로부터 VCO(500)의 제어신호를 출력할 수 있도록 제1-제3 전하 펌프(310-330)로 구성된다.Also, the charge pump 300 may include first and second phase up and down information Pup2, Pdn2, Pup1, and Pdn1 and frequency up and down information output from the phase detector 100 and the frequency detector 200. The first to third charge pumps 310 to 330 are configured to output the control signal of the VCO 500 from Fup and Fdn.

상기 루프 필터(400)는 상기 제1, 제2 전하 펌프(310,320)에 각각 병렬 연결 된 저항(R11) 및 캐패시터(C11), 상기 저항(R11)에 직렬 연결된 캐패시터(C12)로 구성되되, 상기 저항(R11)과 캐패시터(C12)의 사이에 상기 제3 전하 펌프(330)의 출력라인이 연결되어 보다 빠른 주파수 락킹이 가능토록 구성된다.The loop filter 400 includes a resistor R11 and a capacitor C11 connected in parallel to the first and second charge pumps 310 and 320, respectively, and a capacitor C12 connected in series with the resistor R11. An output line of the third charge pump 330 is connected between the resistor R11 and the capacitor C12 to enable faster frequency locking.

상기 VCO(500)는 통상적인 딜레이 셀 4개로 구성되어 루프 필터(400)를 통해 입력되는 제어 전압에 따라 상기 위상 검출기(100)에 입력될 8개의 클럭(clk0-clk3, clk0b-clk3b)을 출력하며, 상기 멀티플렉서(600)는 상기 VCO(500)로부터 클럭(clk2)을 제공받아 상기 위상 검출기(100)에서 샘플링된 8개의 데이터(Dout0-Dout7)중 첫 번째와 다섯 번째 샘플링 데이터(Dout0, Dout4)를 복원된 데이터로 출력하도록 구성된다.The VCO 500 is composed of four conventional delay cells and outputs eight clocks (clk0-clk3, clk0b-clk3b) to be input to the phase detector 100 according to a control voltage input through the loop filter 400. The multiplexer 600 receives a clock clk2 from the VCO 500 and first and fifth sampling data Dout0 and Dout4 of eight data Dout0-Dout7 sampled by the phase detector 100. ) Is output as the restored data.

상기와 같이 구성된 본 발명의 동작은 다음과 같다.The operation of the present invention configured as described above is as follows.

상기 위상 검출기(100)는 기본적으로 4배속 오버 샘플링 방식을 이용하는 것으로, 입력 데이터(Input Data)를 제1-제8 샘플러(111-118)를 통해 8개의 클럭(clk0-clk3, clk0b-clk3b)으로 샘플링하여 클럭의 한주기마다 8개의 데이터(Dout0-Dout7)를 출력한다. 여기서, 상기 클럭(clk0-clk3)과 클럭(clk0b-clk3b)은 서로 위상이 반대인 클럭으로 그 관계는 도 4에 도시한 바와 같다.The phase detector 100 basically uses a 4x over-sampling scheme, and inputs the input data to eight clocks (clk0-clk3 and clk0b-clk3b) through the first through eighth samplers 111-118. 8 samples (Dout0-Dout7) are output for each cycle of the clock. Here, the clocks (clk0-clk3) and the clock (clk0b-clk3b) is a clock of the opposite phase to each other, the relationship is as shown in FIG.

그리고 제1-제8 XOR 게이트(121-128)에서 상기 제1-제8 샘플러(111-118)에서 샘플링된 8개의 데이터(Dout0-Dout7)를 이용하여 입력 데이터(Input Data)에서 0에서 1로 변하거나 1에서 0으로 변하게 되는 천이 위치를 검출하여 8개의 위상차 신호(Ⅰ, Ⅱ,...,Ⅷ)들을 출력한다.The first to eighth XOR gates 121 to 128 use eight data Dout0-Dout7 sampled by the first to eighth samplers 111 to 118, and 0 to 1 in input data. Eight phase difference signals (I, II, ..., Ⅷ) are output by detecting a transition position that changes from or changes from 1 to 0.

상기 제1-제8 XOR 게이트(121-128) 중 제1, 제5 XOR 게이트(121,125)의 출 력, 제2, 제8 XOR 게이트(124,128)의 출력, 제2, 제6 XOR 게이트(122,126)의 출력, 제3, 제7 XOR 게이트(123,127)의 출력은 각각 제1-제4 멀티플렉서(131-134)에서 클럭(clk0-clk3)에 따라 멀티플렉싱되어 제1, 제2 위상 업 및 다운 정보(Pup2, Pdn2, Pup1, Pdn1)로 출력된다.The first and fifth XOR gates 121 and 125, the outputs of the second and eighth XOR gates 124 and 128, and the second and sixth XOR gates 122 and 126. ) And the outputs of the third and seventh XOR gates 123 and 127 are multiplexed according to the clocks clk0-clk3 in the first to fourth multiplexers 131 to 134, respectively, to thereby first and second phase up and down information. It is output as (Pup2, Pdn2, Pup1, Pdn1).

그리고 상기 주파수 검출기(200)는 상기 위상 검출기(100)로부터 제1 위상 업, 다운 정보와 제2 위상 업 정보(Pup2, Pdn2, Pup1)를 입력받아 이로부터 주파수 업 및 다운 정보(Fup, Fdn)를 전하 펌프(300)로 출력하게 된다.The frequency detector 200 receives first phase up and down information and second phase up information Pup2, Pdn2, and Pup1 from the phase detector 100, and receives frequency up and down information Fup and Fdn therefrom. Is output to the charge pump 300.

즉, 위상 검출기(100)에서 출력된 제1 위상 업 및 다운 정보(Pup2, Pdn2)는 각각 반전 게이트(211,212)에서 반전된 후, 제2 D플립플롭(215)의 클럭단(clk)과 데이터 입력단(D)으로 입력된다. 또한, 상기 제1 위상 업 및 다운 정보(Pup2, Pdn2)는 제1 D플립플롭(214)의 데이터 입력단(D)과 클럭단(clk)으로 입력되고, 상기 제2 D플립플롭(215)의 출력이 제3 D플립플롭(216)의 데이터 입력단(D)으로 입력되며, 제1 위상 다운 정보(Pdn2)가 제3 D플립플롭(216)의 클럭단(clk)으로 입력되어 상기 제1, 제3 D플립플롭(214,216)에서 주파수 업, 다운 정보(Fup, Fdn)가 출력될 수 있게 된다. That is, the first phase up and down information Pup2 and Pdn2 output from the phase detector 100 are inverted at the inversion gates 211 and 212, respectively, and then the clock stage clk and the data of the second D flip-flop 215 are used. It is input to the input terminal D. In addition, the first phase up and down information Pup2 and Pdn2 are input to the data input terminal D and the clock terminal clk of the first D flip-flop 214, and the second D flip-flop 215 An output is input to the data input terminal D of the third D flip-flop 216, and the first phase down information Pdn2 is input to the clock terminal clk of the third D flip-flop 216 to output the first, Frequency up and down information Fup and Fdn may be output from the third D flip-flops 214 and 216.

이때, 상기 위상 검출기(100)로부터의 제1, 제2 위상 업 정보(Pup1,Pup2)가 오아 게이트(213)에서 오아링된 값이 상기 제1-제3 D플립플롭(214-216)의 클리어단(CLR)으로 각각 입력되는데, 이는 제1, 제2 위상 업 정보(Pup1,Pup2)가 출력되는 경우, 클럭과 입력 데이터간의 주파수 차가 잠김 상태에 들어간으로 것으로 판단하여 주파수 검출기(200)가 더 이상 동작하지 않도록 주파수 검출기(200)의 동작이 멈추도록 하기 위해서이다.In this case, the value of the first and second phase up information Pup1 and Pup2 from the phase detector 100 oraed at the ora gate 213 is determined by the first to third D flip-flops 214 to 216. The first and second phase up information Pup1 and Pup2 are respectively input to the clear stage CLR. When the first and second phase up information Pup1 and Pup2 are output, the frequency detector 200 determines that the frequency difference between the clock and the input data is locked. This is to stop the operation of the frequency detector 200 so that it no longer operates.

그리고 상기 위상 검출기(100)에서 출력된 제1, 제2 위상 업, 다운 정보(Pup2, Pdn2, Pup1, Pdn1) 및 주파수 검출기(200)에서 출력된 주파수 업, 다운 정보(Fup, Fdn)는 전하 펌프(300)로 입력되어 VCO(500)를 제어하기 위한 신호로 출력된다.The first and second phase up and down information Pup2, Pdn2, Pup1 and Pdn1 output from the phase detector 100 and the frequency up and down information Fup and Fdn output from the frequency detector 200 are charged. Input to the pump 300 is output as a signal for controlling the VCO (500).

상기 전하 펌프(300)의 제1 전하 펌프(310)는 위상 검출기(100)로부터의 제2 위상 업 및 다운 정보(Pup1, Pdn1)를, 제2 전하 펌프(320)는 위상 검출기(100)로부터의 제1 위상 업 및 다운 정보(Pup2, Pdn2)를, 제3 전하 펌프(330)는 주파수 검출기(200)로부터의 주파수 업 및 다운 정보(Fup, Fdn)를 각각 서로 다른 전류량으로 변화하여 루프 필터(400)를 통해 VCO(500)를 제어하기 위한 전압값으로 출력하게 된다. 이때, 상기 제3 전하 펌프(330)는 루프 필터(400)의 캐패시터(C11)에 직접 연결되어 있어 보다 빠른 주파수 락킹을 가능토록 한다.The first charge pump 310 of the charge pump 300 receives the second phase up and down information Pup1 and Pdn1 from the phase detector 100, and the second charge pump 320 receives the phase detector 100 from the phase detector 100. The first phase up and down information Pup2 and Pdn2 of the third charge pump 330 change the frequency up and down information Fup and Fdn from the frequency detector 200 by different amounts of current, respectively, to filter the loop. The output of the voltage to control the VCO (500) through (400). In this case, the third charge pump 330 is directly connected to the capacitor C11 of the loop filter 400 to enable faster frequency locking.

상기 VCO(500)는 루프 필터(400)로부터의 제어 전압에 의해 8개의 클럭(clk0-clk3, clk0b-clk3b)을 출력하게 된다. 이들 8개의 클럭(clk0-clk3, clk0b-clk3b)은 상기 위상 검출기(100)로 입력되어 입력 데이터(Input Data)의 샘플링시에 사용된다.The VCO 500 outputs eight clocks (clk0-clk3, clk0b-clk3b) by the control voltage from the loop filter 400. These eight clocks (clk0-clk3, clk0b-clk3b) are input to the phase detector 100 and used for sampling of input data.

한편, 상기 멀티플렉서(600)는 상기 VCO(500)로부터 클럭(clk2)을 제공받아 상기 위상 검출기(100)에서 샘플링된 8개의 데이터(Dout0-Dout7)중 첫 번째와 다섯 번째 샘플링 데이터(Dout0, Dout4)를 복원된 데이터로 출력하게 된다.Meanwhile, the multiplexer 600 receives the clock clk2 from the VCO 500 and the first and fifth sampling data Dout0 and Dout4 of the eight data Dout0-Dout7 sampled by the phase detector 100. ) Will be output as restored data.

도 5a 내지 도 5g는 본 발명의 클럭/데이터 복원회로 각부의 출력신호를 나 타낸 것으로, 도 5a는 VCO 제어 전압으로서 루프 필터(400)의 출력을, 도 5b는 제2 위상 업 정보(Pup1)를, 도 5c는 제2 위상 다운 정보(Pdn1)를, 도 5d는 제1 위상 업 정보(Pup2)를, 도 5e는 제1 위상 다운 정보(Pdn2)를, 도 5f는 주파수 업 정보(Fup)를, 도 5g는 주파수 다운 정보(Fdn)를 각각 나타낸 것이다.5A to 5G show output signals of respective parts of the clock / data recovery circuit of the present invention. FIG. 5A shows the output of the loop filter 400 as the VCO control voltage, and FIG. 5B shows the second phase up information Pup1. 5C shows the second phase down information Pdn1, FIG. 5D shows the first phase up information Pup2, FIG. 5E shows the first phase down information Pdn2, and FIG. 5F shows the frequency up information Fup. 5G shows frequency down information Fdn, respectively.

도 6은 본 발명의 검증을 위한 모의 실험 구성도를 나타낸 것으로, 랜덤 데이터 발생기(700)를 통해 만들어진 데이터를 본 발명의 회로 입력으로 사용할 수 있도록 구성되어 있다.6 shows a simulation configuration diagram for verifying the present invention, and is configured to use the data generated through the random data generator 700 as a circuit input of the present invention.

도 7은 트랙킹 범위 변화에 따른 VCO(500)의 제어 전압 파형을 나타낸 것으로, 3.125Gbps를 기준으로 데이터 속도를 증가시킬 때 어느 범위까지 트랙킹이 가능한가를 보여 주고 있다. 도 7a는 3.5Gbps(약 상위 12%) 범위의 데이터까지 트랙킹이 가능한 것을 보여주고 있으며, 도 7b는 2.74Gbps(하위 12%) 범위의 데이터까지 트랙킹이 가능하다는 것을 보여 주고 있다. FIG. 7 illustrates a control voltage waveform of the VCO 500 according to a change in the tracking range, and shows a range of tracking when the data rate is increased based on 3.125 Gbps. FIG. 7A shows that tracking is possible up to data in the 3.5 Gbps range (approximately 12%), and FIG. 7B shows that tracking is possible up to 2.74 Gbps (lower 12%) data.

도 8a는 복원된 클럭을, 도 8b는 6과 같이 구성된 회로에 의한 랜덤한 입력 데이터를, 도 8c는 본 발명에 따라 복원된 데이터를 각각 나타낸 것이다.FIG. 8A shows the recovered clock, FIG. 8B shows random input data by the circuit configured as 6, and FIG. 8C shows recovered data according to the present invention.

상기 도 7 및 도 8을 통해 본 발명의 클럭/데이터 복원회로가 기준 클럭의 입력 없이도 3.125Gbps를 기준으로 약 24%의 트랙킹 범위에서 데이터와 클럭을 복원하는 것을 확인할 수 있다.7 and 8, it can be seen that the clock / data recovery circuit of the present invention recovers data and clocks in a tracking range of about 24% based on 3.125 Gbps without input of a reference clock.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.   As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art various modifications of the present invention without departing from the spirit and scope of the invention described in the claims below Or it may be modified.

이상에서 설명한 바와 같이, 본 발명은 기준 클럭 없이 약 24% 정도의 넓은 트랙킹 범위에서 순수하게 입력 데이터만을 가지고 클럭과 데이터를 복원할 수 있어 이더넷이나 광통신용 송수신기 분야에 적용 가능하며, 기존의 회로에 비해 회로 구성요소 및 구현 사이즈가 감소하여 보다 적은 전력 소모를 가지는 광수신기 구현에 이용가능하다.As described above, the present invention can recover the clock and data with purely input data only in a wide tracking range of about 24% without a reference clock, which is applicable to the field of transceivers for Ethernet or optical communication, and to existing circuits. Compared with the reduced circuit components and implementation size, it can be used to implement optical receivers with less power consumption.

Claims (8)

입력 데이터를 소정 개수의 클럭으로 4배속 오버 샘플링하여 상기 클럭의 개수와 동일한 개수의 샘플링 데이터를 얻어내며, 이 샘플링 된 데이터를 이용하여 상기 입력 데이터와 출력 클럭 위상과의 위상 위치를 판단하여 제1,제2 위상 업 정보와 제1, 제2 위상 다운 정보를 출력하는 위상 검출수단;Four times the input data is oversampled by a predetermined number of clocks to obtain the same number of sampling data as the number of clocks, and using the sampled data, determine a phase position between the input data and the output clock phase. Phase detection means for outputting second phase up information and first and second phase down information; 상기 위상 검출수단에서 출력된 제1 위상 업, 다운 정보와 제2 위상 업 정보를 이용하여 출력 클럭 기준으로 입력 데이터의 천이 위치의 변화를 판단하여 주파수 업, 다운 정보를 출력하는 주파수 검출수단;Frequency detecting means for outputting frequency up and down information by determining a change in the transition position of the input data on the basis of the output clock by using the first phase up and down information and the second phase up information output from the phase detecting means; 상기 위상 검출수단에서의 위상정보를 바탕으로 클럭을 만드는 VCO;A VCO for making a clock based on the phase information in the phase detecting means; 상기 위상 검출수단 및 주파수 검출수단에서 출력되는 위상 정보 및 주파수 정보로부터 상기 VCO의 제어를 위한 신호를 출력하는 전하 펌프수단; Charge pump means for outputting a signal for controlling the VCO from phase information and frequency information output from the phase detecting means and the frequency detecting means; 상기 전하 펌프수단으로부터의 VCO 제어를 위한 신호를 전압값으로 변경하여 상기 VCO로 출력하는 루프 필터수단; 및 Loop filter means for converting a signal for controlling the VCO from the charge pump means into a voltage value and outputting the voltage to the VCO; And 상기 VCO로부터 제공되는 소정 클럭을 바탕으로 상기 위상 검출수단에서 샘플링 된 데이터중의 소정 샘플링 데이터를 복원 데이터로 출력하는 데이터 복원수단;Data restoring means for outputting predetermined sampling data among data sampled by said phase detecting means as restoring data based on a predetermined clock provided from said VCO; 으로 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4x oversampling clock / data recovery circuit without a reference clock. 제 1 항에 있어서, 상기 입력 데이터는 2개의 연속적인 차동신호인 것을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4. The quadruple speed oversampling clock / data recovery circuit of claim 1 wherein the input data is two consecutive differential signals. 제 2 항에 있어서, 상기 위상 검출수단은 The method of claim 2, wherein the phase detection means 상기 입력 데이터로부터 샘플링된 데이터를 출력하는 제1-제8 샘플러;A first to eighth sampler configured to output data sampled from the input data; 상기 제1-제8 샘플러에 의해 샘플링된 데이터를 이용하여 상기 입력 데이터 천이 위치를 검출하는 제1-제8 익스쿨루시브 오아 게이트; 및 A first to eighth exclusive ora gate for detecting the input data transition position using data sampled by the first to eighth samplers; And 상기 제1-제8 익스쿨루시브 오아 게이트의 출력으로부터 상기 제1, 제2 위상 업 및 위상 다운 정보를 출력하는 제1-제4 멀티플렉서;A first to fourth multiplexer configured to output the first and second phase up and phase down informations from an output of the first to eighth exclusive oar gates; 로 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4x oversampling clock / data recovery circuit without a reference clock. 제 3 항에 있어서, 상기 제1 멀티플렉서는 상기 제1 및 제5 익스쿨루시브 오아 게이트의 출력을 입력으로 받아 위상 업에 대한 제1 위상 업 정보를 출력하고, 제2 멀티플렉서는 상기 제4 및 제8 익스쿨루시브 오아 게이트의 출력을 입력으로 받아 위상 다운에 대한 제1 위상 다운 정보를 출력하고, 상기 제3 멀티플렉서는 상기 제2 및 제6 익스쿨루시브 오아 게이트의 출력을 입력으로 받아 위상 업에 대한 제2 위상 업 정보를 출력하고, 상기 제4 멀티플렉서는 상기 제3 및 제7 익스쿨루시브 오아 게이트의 출력을 입력으로 받아 위상 다운에 대한 제2 위상 다운 정보를 출력하도록 됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4. The method of claim 3, wherein the first multiplexer receives the outputs of the first and fifth exclusive or gates as inputs and outputs first phase up information for phase up, and the second multiplexer outputs the first phase up information for the phase up. Receives an output of an eighth exclusive oar gate as an input and outputs first phase down information for phase down, and the third multiplexer receives an output of the second and sixth exclusive oar gates as an input. Outputs second phase up information on phase up, and the fourth multiplexer receives the outputs of the third and seventh exclusive oar gates as inputs and outputs second phase down information on phase down 4x oversampling clock / data recovery circuit without reference clock. 제 1 항에 있어서, 상기 주파수 검출수단은The method of claim 1, wherein the frequency detecting means 상기 제1 위상 업 및 다운 정보로부터 상기 주파수 업 정보를 출력하는 제1 D플립플롭;A first D flip-flop that outputs the frequency up information from the first phase up and down information; 상기 제1 위상 업 및 다운 정보의 반전 신호 및 제1 위상 다운 정보로부터 상기 주파수 다운 정보를 출력하는 제2, 제3 D플립플롭; 및 Second and third D flip-flops that output the frequency down information from the inverted signal of the first phase up and down information and the first phase down information; And 상기 제1 및 제2 위상 업 정보를 오아링하여 상기 제1-제3 D플립플롭에 클리어신호를 제공하는 오아 게이트;An oar gate for ORing the first and second phase-up information to provide a clear signal to the first to third D flip-flops; 로 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4x oversampling clock / data recovery circuit without a reference clock. 제 1 항에 있어서, 상기 전하 펌프수단은 The method of claim 1, wherein the charge pump means 상기 위상 검출수단으로부터 출력되는 제1 위상 업 및 위상 다운 정보가 입력되어 해당 전류값을 출력하는 제1 전하 펌프;A first charge pump configured to input first phase up and phase down information output from the phase detection means to output a corresponding current value; 상기 위상 검출수단으로부터 출력되는 제2 위상 업 및 위상 다운 정보가 입력되어 해당 전류 값을 출력하는 제2 전하 펌프; 및 A second charge pump configured to input second phase up and phase down information output from the phase detection means and output a corresponding current value; And 상기 주파수 검출수단으로부터 출력되는 주파수 업 및 다운 정보가 입력되어 해당 전류값을 출력하는 제3 전하 펌프;A third charge pump configured to input frequency up and down information output from the frequency detecting unit to output a corresponding current value; 로 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4x oversampling clock / data recovery circuit without a reference clock. 제 6 항에 있어서, 상기 루프 필터는 The method of claim 6, wherein the loop filter 상기 제1, 제2 전하 펌프에 각각 병렬 연결된 저항 및 제1 캐패시터; 상기 저항에 직렬 연결된 제2 캐패시터로 구성되되, 상기 저항과 제2 캐패시터의 사이에 상기 제3 전하 펌프의 출력라인이 연결되어 보다 빠른 주파수 락킹이 가능토록 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.A resistor and a first capacitor connected in parallel to the first and second charge pumps, respectively; And a second capacitor connected in series with the resistor, wherein the output line of the third charge pump is connected between the resistor and the second capacitor to enable faster frequency locking. Oversampling clock / data recovery circuit. 제 1 항에 있어서, 상기 데이터 복원수단은 The method of claim 1, wherein the data recovery means 멀티플렉서로 구성됨을 특징으로 하는 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로.4x oversampling clock / data recovery circuit without a reference clock, characterized by a multiplexer.
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