KR101129055B1 - All-digital clock data recovery having an adaptive proportional gain control - Google Patents

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Abstract

본 발명에 따른 올-디지털 클록 데이터 복원 회로(ADCDR)는 위상검출기가 출력하는 업/다운(UP/DN) 신호의 패턴을 모니터하여 업/다운을 반복하는 경우에는 반복횟수를 카운트하여 반복횟수가 선정된 횟수를 초과하는 경우 비례이득의 스텝크기를 감소시키고, 업 또는 다운을 지속하여 위상에러의 극성변화가 없는 경우에는 지속횟수를 카운트하여 선정된 횟수이상인 경우 비례이득의 스텝크기를 증가시켜, 업/다운 신호 패턴에 따라 비례이득 스텝크기를 조절하는 것을 특징으로 한다. The all-digital clock data recovery circuit (ADCDR) according to the present invention monitors the pattern of the up / down (UP / DN) signal output by the phase detector and repeats up / down when the up / down is repeated. If the selected number is exceeded, the step size of proportional gain is decreased, and if the polarity of the phase error is not changed by continuing up or down, the duration is counted and if it is more than the selected number, the step size of proportional gain is increased. The proportional gain step size is adjusted according to the up / down signal pattern.

Description

비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로{ALL-DIGITAL CLOCK DATA RECOVERY HAVING AN ADAPTIVE PROPORTIONAL GAIN CONTROL} Clock and data recovery circuitry that adaptively adjusts proportional gain {ALL-DIGITAL CLOCK DATA RECOVERY HAVING AN ADAPTIVE PROPORTIONAL GAIN CONTROL}

본 발명은 직렬 데이터 통신(serial data communication) 방식에 있어서 수신되는 데이터 비트 스트림(bit stream)으로부터 클록 신호와 데이터를 복원하는 기능을 수행하는, 디지털 회로로만 구성된 클록 데이터 복원 회로(all-digital clock data recovery; 'ADCDR'이라 칭함)에 관한 것으로, 특히 뱅뱅 위상검출기(Bang Bang Phase Detector; 'BBPD'라 칭함)를 사용하는 클록 데이터 복원 회로의 지터(jitter) 특성을 개선한 기술에 관한 것이다.DETAILED DESCRIPTION OF THE INVENTION The present invention provides an all-digital clock data consisting solely of digital circuits, which performs a function of recovering a clock signal and data from a data bit stream received in a serial data communication scheme. The present invention relates to a technique for improving jitter characteristics of a clock data recovery circuit using a bang bang phase detector (BBPD).

최근 들어, CMOS 집적회로기술로 구현한 디지털시스템이 칩(chip) 사이의 통신을 위해 광대역폭을 요구함에 따라 직렬링크(serial link)와 같은 고속 입출력(I/O) 인터페이스(interface) 회로를 필요로 하고 있다. 더욱이, 고집적도 CMOS 기술에 있어서는 적어도 한두 개의 직렬링크가 대형 디지털시스템의 서브블록(subblock)을 형성하므로 직렬링크를 고집적도 CMOS 기술로 쉽게 구현할 수 있는 것이 필요하다. Recently, as digital systems implemented with CMOS integrated circuit technology require wide bandwidth for communication between chips, a high speed input / output (I / O) interface circuit such as a serial link is required. I am doing it. Moreover, in high-density CMOS technology, at least one or two serial links form a subblock of a large digital system, so it is necessary to easily implement the serial link in high-density CMOS technology.

직렬 링크 방식의 통신에서는 통신 채널을 통해 수신 측을 위한 클록 신호가 별도로 전송되지 않고 데이터만이 통신 채널을 통해 전송된다. 따라서, 수신된 초당 기가 비트 급의 직렬 데이터 비트를 처리하기 위해서는 전송된 직렬 데이터 비트로부터 클록 정보와 데이터 정보를 추출하는 클록 데이터 복원 회로(CDR)가 필요하다.In the serial link communication, only a data is transmitted through a communication channel instead of a clock signal for a receiving side through a communication channel. Thus, a clock data recovery circuit (CDR) is needed to extract clock information and data information from the transmitted serial data bits to process the received gigabit serial data bits per second.

당업계에서는 클록 데이터 복원을 위하여 전하펌프 위상잠금루프회로(CPPLL; charge pump phase-locked loop)를 사용하고 있으며, 전하펌프 위상잠금루프회로는 아날로그 회로로 구현하는 방식이 통용되고 있다. 도1은 종래기술에 따라 당업계에서 사용되고 있는 전하펌프 위상잠금루프회로를 사용한 클록 데이터 복원회로의 구성을 나타낸 도면이다. In the art, a charge pump phase-locked loop (CPPLL) is used to recover clock data, and a charge pump phase-locked loop circuit is implemented using an analog circuit. 1 is a view showing the configuration of a clock data recovery circuit using a charge pump phase lock loop circuit used in the art according to the prior art.

도1을 참조하면, 종래기술에 따른 클록 데이터 복원 회로는 위상검출기(phase detector; 10), 주파수검출기(frequency detector; 20)와 전압제어발진기(VCO; voltage controlled oscillator; 30) 및 전하펌프회로(40)로 구성하여 위상잠금루프(phase locked Loop; PLL)를 구성하고 있다. 종래기술에 따른 클록 데이터 복원 회로의 위상검출기(10)로서, 위상에러(phase error)에 비례한 출력을 발생시키는 선형특성의 위상검출기(linear phase detector)와, 위상이 빠르거나 느린 것만을 판단하여 신호를 출력하는 뱅뱅 위상검출기(BBPD)가 있는데, 본 발명은 뱅뱅 위상검출기를 사용한 클록 데이터 복원 회로를 기본으로 하여 발명되었다. Referring to FIG. 1, a clock data recovery circuit according to the related art includes a phase detector 10, a frequency detector 20, a voltage controlled oscillator 30, and a charge pump circuit. 40) to form a phase locked loop (PLL). As a phase detector 10 of a clock data recovery circuit according to the prior art, a linear phase detector for generating an output proportional to a phase error and a linear phase detector for determining whether the phase is fast or slow are determined. There is a bangbang phase detector (BBPD) for outputting a signal. The present invention has been invented based on a clock data recovery circuit using a bangbang phase detector.

위상검출기(10)는 전압제어발진기(30)가 제공해 주는 복원 클록(31)으로 직렬 데이터 비트 스트림(11)을 두 번 샘플링하여 데이터 값과 에지 값을 검출함으로써 샘플링된 데이터의 위상 에러를 검출한다. 이때에, 검출된 위상 값이 지연되는 경우에는 현재의 복원된 클록의 위상이 느린 것을 의미하므로 업(UP) 신호를 발생시켜 전하를 펌프 하도록 트랜지스터(42)를 턴 온(turn on) 시켜 캐패시터(41)와 직렬 저항으로 구성된 루프 필터(loop filter)에 인가되는 전압을 상승시킨다. 직렬 저항에 의하여 잠시 동안 전압제어발진기(30)에 인가되는 전압이 증가하면 잠시 동안 주파수가 증가하므로 발진기가 만들어내는 복원 클록의 위상이 빨라지도록 튜닝된다. 한편, 캐패시터의 증가전압은 미세하므로 복원 클록의 주파수는 거의 변하지 않는다고 가정할 수 있다. 만약 복원 클록의 주파수와 입력 데이터 레이트가 수 % 이내로 차이가 나는 경우 계속적으로 발생하는 같은 위상에러에 의하여 캐패시터에 걸리는 전압이 달라져서 복원 클록의 주파수가 맞게 된다.The phase detector 10 detects the phase error of the sampled data by sampling the serial data bit stream 11 twice with a recovery clock 31 provided by the voltage controlled oscillator 30 to detect the data value and the edge value. . At this time, if the detected phase value is delayed, it means that the phase of the current restored clock is slow. Thus, the transistor 42 is turned on to generate an UP signal to pump charge, thereby causing the capacitor ( 41) and the voltage applied to the loop filter (loop filter) consisting of a series resistor increases. When the voltage applied to the voltage controlled oscillator 30 is increased by the series resistor for a while, the frequency is increased for a while, so that the phase of the recovery clock generated by the oscillator is faster. On the other hand, since the increase voltage of the capacitor is minute, it can be assumed that the frequency of the recovery clock hardly changes. If the frequency of the recovery clock is different from the input data rate within a few%, the voltage applied to the capacitor is changed by the same phase error that occurs continuously so that the frequency of the recovery clock is corrected.

이와 반대로, 만일 위상검출기(10)가 검출한 샘플링 시점의 위상이 너무 빠른 경우에는 복원될 클록의 위상을 낮추어야하므로 다운(DN) 신호를 발생시켜 전하펌프회로(40)가 루프필터의 전압이 하강하도록 전하를 인출(pull down)하는 역할을 한다. On the contrary, if the phase at the sampling point detected by the phase detector 10 is too fast, the phase of the clock to be restored must be lowered, thereby generating a down (DN) signal, causing the charge pump circuit 40 to drop the voltage of the loop filter. To pull down the charge.

이와 같이, 종래기술에 따른 클록 데이터 복원 회로는 전압제어발진기(30)의 출력을 궤환(feedback)시켜 직렬 데이터 신호가 검출되는 위상을 모니터함으로써 복원 클록(31)의 주파수와 위상을 미세 조정한다. 이때에, 수신단 측에서 복원 클록의 주파수와 입력되는 직렬 데이터의 주파수 사이에 에러가 현저히 있을 경우에는 주파수검출기(20)는 레퍼런스(reference) 클록(21)을 이용하여 발진기의 클록의 주파수를 데이터의 비트 레이트와 맞도록 강제한다.As described above, the clock data recovery circuit according to the related art finely adjusts the frequency and phase of the recovery clock 31 by feeding back the output of the voltage controlled oscillator 30 and monitoring the phase in which the serial data signal is detected. At this time, if there is a significant error between the frequency of the recovery clock and the frequency of the input serial data at the receiving end, the frequency detector 20 uses the reference clock 21 to determine the frequency of the clock of the oscillator. Force to match the bit rate.

그런데, 종래기술에 따른 전하펌프회로(40)는 아날로그회로로 구현되는 것이 보통인데, 최근 CMOS 공정기술이 나노미터 스케일로 고집적화되어감에 구동전압이 저전압화(~ 1V 이하)되고 있어 아날로그 전하펌프회로의 전류소스(current source)가 요구하는 전압조건(~ 1V 이상)을 충족하는 것이 용이하지 않다. 또한, 트랜지스터의 길이가 나노미터 규격으로 스케일 다운되면서 트랜지스터의 출력임피던스가 낮아지고, 프로세스 변동(process variation)에 따른 디바이스 동작특성의 요동(fluctuation)이 증가하므로, 이러한 변동에 민감한 아날로그회로 방식으로 전하펌프회로를 구현하는 것이 바람직하지 않다.By the way, the charge pump circuit 40 according to the prior art is usually implemented as an analog circuit, the driving voltage is lowered (~ 1V or less) as the CMOS process technology is recently integrated on the nanometer scale, the analog charge pump It is not easy to meet the voltage requirements (~ 1V or more) required by the current source of the circuit. In addition, as the length of the transistor scales down to the nanometer standard, the output impedance of the transistor is lowered, and fluctuation of the device operating characteristics due to the process variation increases, so that the charge is applied in an analog circuit method sensitive to such variation. It is not desirable to implement a pump circuit.

더욱이, 아날로그 전하펌프회로를 구현함에 있어서 MOS 트랜지스터로 캐패시터를 구현하는 경우 얇아진 산화막의 두께로 인하여 누설전류가 허용치 이상으로 증가하는 문제가 있기 때문에 지터(jitter) 잡음이 발생하게 된다. 특히 지터(jitter) 잡음은 복원 클록을 시간 영역에서 위상 에러를 발생시킨다. 한편, 지터 잡음을 줄이기 위하여 MOS 트랜지스터로 구현한 트랜지스터 대신에 누설전류가 적은 메탈 캐패시터를 사용하는 것을 고려할 수 있으나, 메탈 캐패시터는 칩에서 넓은 면적을 차지하므로, 고집적회로공정에 적용하는데 문제점이 있다. Furthermore, in implementing the analog charge pump circuit, when the capacitor is implemented by the MOS transistor, jitter noise occurs because the leakage current increases due to the thinned oxide film. In particular, jitter noise causes the recovery clock to generate phase errors in the time domain. On the other hand, in order to reduce jitter noise, it may be considered to use a metal capacitor having a low leakage current instead of a transistor implemented with a MOS transistor, but since the metal capacitor occupies a large area in the chip, there is a problem in applying it to a high integrated circuit process.

이와 같은 고집적도 CMOS 공정으로 구현한 아날로그 전하펌프회로가 지닌 기술적 문제점을 해결하기 위하여, 위상검출기 및 주파수검출기뿐 아니라 전하펌프회로와 발진기 블록을 디지털 회로로 구성함으로써 클록 데이터 복원 회로 전체를 디지털 회로로 구현하는, 소위 올-디지털 클록 데이터 복원 회로(ADCDR) 기술이 도입되고 있다. In order to solve the technical problems of the analog charge pump circuit implemented in such a high-density CMOS process, not only the phase detector and the frequency detector but also the charge pump circuit and the oscillator block are composed of digital circuits. So-called all-digital clock data recovery circuit (ADCDR) technology is being implemented.

올-디지털 클록 데이터 복원 회로에 관한 종래기술은, 오도환(D-H. Oh) 외 4인 등의 2007년 2월 국제고체전자회로(ISSCC) 학술대회 테크니컬 다이제스트 제222쪽 내지 제223쪽에 발표된 논문 "A 2.8 Gb/s all-digital CDR with a 10b monotonic DCO"에 상술되어 있다.The prior art related to the all-digital clock data recovery circuit is published in the technical digests of pages 222 to 223 of the International Solid-Electronic Circuits (ISSCC) Conference, February, 2007 by DH. Oh et al. A 2.8 Gb / s all-digital CDR with a 10b monotonic DCO ".

또한, 제이. 엘. 존탁(J. L. Sonntag)과 제이. 스토닉(J. Stonick) 등이 2006년 IEEE 고체전자회로저널(J. Solid-State Circuits) 제41권, 제8호, 제1867쪽 내지 제1875쪽에 게재한 논문 "A digital clock and data recovery architecture for multi-gigabi/s binary links"에 올-디지털 CDR 회로에 대한 기술을 개시하고 있다. Also, jay. L. J. L. Sonntag and Jay. "A digital clock and data recovery architecture," published in J. Stonick et al., 2006, IEEE J. Solid-State Circuits, Vol. 41, No. 8, pp. 1867 to 1875. "for multi-gigabi / s binary links" describes a description of all-digital CDR circuitry.

한편, 당업계에 제안된 클록 데이터 복원 회로 기술을 평가하는 다양한 방법으로서 지터 발생량(jitter generation), 지터 전달특성(jitter transfer), 지터 내성(jitter tolerance) 등이 있다. 여기서 지터 발생량(jitter generation)이란 지터가 없는 입력에 대하여 복원 클록이 얼마나 많이 흔들리는가, 즉 얼마나 많은 지터를 가지고 있는가를 하는 문제이고, 지터 전달특성(jitter transfer)이란 입력 데이터가 각각의 주파수 성분의 지터를 지니고 있을 때에 복원된 신호에는 이 지터 성분이 어떻게 변하였는가 하는 문제로서, SONET(Synchronous Optical NETwork)에서 사용되는 규격이다. Meanwhile, various methods for evaluating clock data recovery circuit technology proposed in the art include jitter generation, jitter transfer, jitter tolerance, and the like. Here, jitter generation is a matter of how much the recovery clock is oscillated with respect to an input without jitter, that is, how much jitter is present, and jitter transfer means that input data is used to determine the jitter of each frequency component. The problem is how this jitter component changes in the recovered signal when it is carried, and is a standard used in synchronous optical network (SONET).

최근 들어, 당업계에서 지터 특성을 평가하는데 있어서 더욱 중요한 규격으로 인식되고 있는 평가기준은 지터 내성(jitter tolerance)으로서, 입력 데이터에 지터가 부가되었을 때에 복원된 데이터에 에러가 없는 지터 크기가 얼마인가를 판단하는 것이다. 다시 설명하면, 지터 내성이란 클록 데이터 복원 회로(CDR)가 비트 에러율(bit error rate)의 증가 없이 얼마나 많은 지터를 감내해 낼 수 있는가를 판단하는 규격이다. 예를 들어, 10 MHz 성분의 지터를 부가할 때 0.5UI 크기까지는 비트 에러가 발생하지 않다가 0.5UI 이상의 진폭의 지터가 부가되는 경우 비트 에러가 발생하는 것을 평가하는 규격이다. Recently, the criterion that is recognized in the art as a more important standard for evaluating jitter characteristics is jitter tolerance. What is the jitter size without error in the restored data when jitter is added to the input data? To judge. In other words, jitter tolerance is a standard for determining how much jitter the clock data recovery circuit (CDR) can tolerate without increasing the bit error rate. For example, when a jitter of 10 MHz component is added, a bit error does not occur up to a size of 0.5 UI, but a bit error occurs when jitter of an amplitude of 0.5 UI or more is added.

도2는 일반 뱅뱅 위상검출기를 사용한 클록 데이터 복원 회로의 지터 내성 특성을 나타낸 도면이다. 도2의 그래프는 에러가 급속도로 증가하는 경계면을 나타낸 것으로써, 입력에 부가된 ω1 주파수 이상의 고주파 지터에 대해서는 일정값을 유지하다가 ω1 주파수 이하에 대해서는 -20 dB/dec의 비율로 증가하고, 다시 ω2 주파수 이하에 대해서는 -40 dB/dec의 비율로 증가하는 모습을 보여주고 있다. 도2에서, 지터 내성을 개선하기 위해서는 특성곡선을 위로 들어올리거나 오른쪽으로 밀어서 곡선 아래의 마스크 면적을 증가시키는 것이 바람직하다. 2 is a diagram illustrating jitter immunity characteristics of a clock data recovery circuit using a general bang bang phase detector. The graph of Fig. 2 shows a boundary where the error increases rapidly, while maintaining a constant value for high frequency jitter above ω 1 frequency added to the input and increasing at a rate of -20 dB / dec below ω 1 frequency. In other words, it is shown to increase at a rate of -40 dB / dec below the ω 2 frequency. In Figure 2, it is desirable to increase the mask area under the curve by lifting the characteristic curve up or pushing it to the right to improve jitter tolerance.

그런데, 종래기술에 따른 초당 기가비트급 클록 데이터 복원 회로는 주로 뱅뱅 위상검출기를 사용하여 구현이 되었다. 뱅뱅 위상검출기는 선형 위상검출기와는 달리 위상 에러의 극성만을 검출하는 비선형적인 특성에 의하여 지터 특성을 예측하기 힘들지만, 고속 동작이 용이하면서 소모 전력이 작기 때문이다. However, the conventional gigabit-class clock data recovery circuit according to the prior art is mainly implemented using a bang bang phase detector. Unlike the linear phase detector, the bang bang phase detector is difficult to predict the jitter characteristic due to the nonlinear characteristic of detecting only the polarity of the phase error, but the fast operation is easy and the power consumption is small.

따라서, 본 발명의 제1 목적은 지터 발생량뿐 아니라 지터 내성을 개선한 올-디지털 클록 데이터 복원 회로를 제공하는 데 있다. Accordingly, it is a first object of the present invention to provide an all-digital clock data recovery circuit having improved jitter tolerance as well as the amount of jitter generation.

본 발명의 제2 목적은 지터 발생량과 추적 대역폭 사이의 상관관계를 절충하여 올-디지털 클록 데이터 복원 회로를 설계하는 방법을 제공하는 데 있다.It is a second object of the present invention to provide a method of designing an all-digital clock data recovery circuit by negotiating a correlation between jitter generation and tracking bandwidth.

본 발명의 제3 목적은 지터 발생량과 지터 내성의 상호 결합관계를 분리하여 지터 발생량뿐 아니라 지터 내성을 개선한 디지털 제어발진기 아키텍처를 제공하는 데 있다. It is a third object of the present invention to provide a digitally controlled oscillator architecture which improves not only the amount of jitter but also the jitter tolerance by separating the mutual coupling relationship between the amount of jitter generation and jitter tolerance.

본 발명의 제4 목적은 경사 과부하(slope overload) 상태를 방지하여 지터 발생량을 줄일 뿐 아니라 입력 지터를 신속히 추적할 수 있는 올-디지털 클록 데이터 복원 회로 아키텍처를 제공하는 데 있다.It is a fourth object of the present invention to provide an all-digital clock data recovery circuit architecture that can reduce the amount of jitter by preventing slope overload conditions and quickly track input jitter.

본 발명은 종래기술에 따른 디지털 제어발진기(digital control oscillator; DCO)가 가지는 양자화 효과로 인하여 제한되는 분해능(resolution) 문제를 해결함으로써 상기 목적을 달성한다. The present invention achieves the above object by solving a resolution problem limited by the quantization effect of the digital control oscillator (DCO) according to the prior art.

이를 위하여, 본 발명에 따른 디지털 제어발진기는 비례 경로(proportional path)와 적분 경로(integral path)를 구분하여 구비함으로써 미세한 분해능을 지닌 광대역 클록을 발생하도록 한다. 본 발명에 따른 디지털 제어발진기의 적분 경로(integral path) 회로는 선정된 비트의 제어명령에 따라 선정된 크기의 스텝으로 출력 클록의 주기를 변경하며, 델타 시그마 모듈레이터(delta sigma modulator; DSM)로 디더링(dithering) 알고리즘을 구현함으로써 양자화 에러에 의한 지터 잡음 문제를 해결한다. To this end, the digitally controlled oscillator according to the present invention is provided by dividing the proportional path (integral path) and the integral path (integral path) to generate a wideband clock with fine resolution. The integrated path circuit of the digitally controlled oscillator according to the present invention changes the period of the output clock in steps of a predetermined size according to a control command of a predetermined bit, and dithers with a delta sigma modulator (DSM). Implement the dithering algorithm to solve the jitter noise problem caused by quantization error.

본 발명에 따른 디지털 제어발진기를 구성하는 비례 경로(proportional path) 회로에서 주기를 신속히 변화시키는 것을 특징으로 한다. 지터 발생량을 줄이기 위해서는 비례스텝의 크기를 줄여야 하는데, 비례스텝의 크기를 줄이는 경우 입력 지터를 추적하는 대역폭이 감소하게 된다. 따라서, 본 발명은 비례스텝의 크기보다 입력 지터의 크기가 큰 경우에 발생하는 경사 과부하 문제를 해결하기 위하여 적응비례이득특성을 보이는 제어기(adaptive proportional gain controller)(이하, '적응비례이득제어기' 또는 'APGC'라 칭함)를 제공함으로써 지터 발생량도 줄이면서 입력 지터를 신속히 추적할 수 있는 지터 내성을 구비한 아키텍처를 제공한다. In the proportional path circuit constituting the digitally controlled oscillator according to the present invention, the period is rapidly changed. In order to reduce the amount of jitter generated, the proportional step size should be reduced. If the proportional step size is reduced, the bandwidth for tracking input jitter is reduced. Accordingly, the present invention provides an adaptive proportional gain controller (hereinafter, referred to as an 'adaptive proportional gain controller') to solve the gradient overload problem that occurs when the input jitter is larger than the proportional step size. It provides an architecture with jitter immunity to quickly track input jitter while reducing jitter by providing 'APGC'.

본 발명에 따른 올-디지털 클록 데이터 복원 회로(ADCDR)는 입력 직렬 데이터 스트림으로부터 클록을 복원하는 클록 데이터 복원 회로에 있어서, 복원 클록으로 입력 직렬 데이터 스트림을 샘플링하여 위상에러를 검출하고, 복원 클록 속도의 풀 레이트(full-rate) 업/다운(UP/DN) 위상에러 검출신호와, n 비트의 병렬데이터 버스로 디시리얼라이즈(deserialize) 처리한 위상에러 검출신호를 출력하는 위상검출기(PD)와, 상기 위상검출기가 출력하는 업/다운(UP/DN) 신호의 패턴을 모니터하여 업/다운을 반복하는 경우에는 반복횟수를 카운트하여 반복횟수가 선정된 횟수를 초과하는 경우 비례이득의 스텝크기를 감소시키고, 업 또는 다운을 지속하여 위상에러의 극성변화가 없는 경우에는 지속횟수를 카운트하여 선정된 횟수이상인 경우 비례이득의 스텝크기를 증가시켜, 비례이득 스텝크기를 조절하는 적응비례이득제어기(APGC); 상기 위상검출기의 업/다운(UP/DN) 신호를 제공받아 상기 적응비례이득제어기(APGC)가 출력하는 비례이득 스텝으로 발진기의 발진 클록 주파수를 제어하는 비례 경로(proportional path) 회로; 상기 위상검출기의 n 비트의 병렬데이터 버스를 제공받아 적분명령(integral word)을 생성하여 발진기에 제공하는 적분 경로(integral path) 회로; 및 디지털 제어저항(DCR)과 바락터(Varactor) 부하를 갖는 지연소자와 레벨변환기로 구성되며, 상기 적분 경로 회로가 제공하는 적분명령으로 디지털 제어저항의 저항값을 조절하여 공급전류를 제어하고, 상기 비례 경로 회로가 제공하는 비례이득으로 바락터의 캐패시턴스를 조절하여 발진 클록의 주파수를 제어하는 발진기로 구성됨을 특징으로 한다. An all-digital clock data recovery circuit (ADCDR) according to the present invention is a clock data recovery circuit for recovering a clock from an input serial data stream, wherein the recovery clock is used to sample the input serial data stream to detect a phase error, A phase detector (PD) for outputting a full-rate up / down phase error detection signal of a phase error detection signal and a deserialized phase error detection signal over an n-bit parallel data bus; In the case of repeating up / down by monitoring the pattern of the UP / DN signal output by the phase detector, if the repetition number exceeds the selected number, the step size of proportional gain If there is no change in the polarity of the phase error by continuing up or down, count the number of durations and increase the step size of the proportional gain if it exceeds the selected number of times. Turn, an adaptive proportional gain controller for adjusting the loop gain step size (APGC); A proportional path circuit which receives the up / down signal of the phase detector and controls the oscillation clock frequency of the oscillator with a proportional gain step output by the adaptive proportional gain controller (APGC); An integral path circuit that receives an n-bit parallel data bus of the phase detector and generates an integral word and provides it to an oscillator; And a delay element and a level converter having a digital control resistor (DCR) and a varactor load, and controlling a supply current by adjusting a resistance value of the digital control resistor with an integration command provided by the integration path circuit. It characterized in that it comprises an oscillator for controlling the frequency of the oscillation clock by adjusting the capacitance of the varactor with the proportional gain provided by the proportional path circuit.

본 발명에 따른 적응비례이득제어기(APGC)는 위상검출기가 출력하는 업/다운(UP/DN) 신호의 패턴을 모니터하여 업/다운을 반복하는 경우에는 반복횟수를 카운트하여 반복횟수가 선정된 횟수를 초과하는 경우 비례이득의 스텝크기를 감소시키고, 업 또는 다운을 지속하여 위상에러의 극성변화가 없는 경우에는 지속횟수를 카운트하여 선정된 횟수이상인 경우 비례이득의 스텝크기를 증가시켜, 업/다운 신호 패턴에 따라 비례이득 스텝크기를 조절한다. The adaptive proportional gain controller (APGC) according to the present invention monitors the pattern of the up / down (UP / DN) signal output by the phase detector, and counts the number of repetitions by repeating the up / down. If it exceeds, the step size of proportional gain is decreased, and if there is no change in polarity of phase error by continuing up or down, the duration is counted and if more than the selected number, the step size of proportional gain is increased. Adjust the proportional gain step size according to the signal pattern.

본 발명에 따른 디지털 제어발진기는 의사 차동 인버터(pseudo-differential inverter) 기반의 링 발진기로 구현하고, 링 발진기를 구성하는 각단의 인버터 출력에는 소스와 드레인을 연결하여 NMOS 트랜지터로 구현한 바락터를 연결하여 상기 적응비례이득제어기(APGC)가 출력하는 비례이득 코드가 상기 바락터의 캐패시턴스를 디지털 제어하도록 하고, 상기 디지털 제어저항은, 로우 디코더, 컬럼 디코더, 복수 개의 로우 셀, 추가의 직렬저항으로 구성되며, 로우 셀과 직렬저항은 PMOS 트랜지스터 배열로 구현하고, 적분 명령에 따라 상기 로우 디코더와 컬럼 디코더가 PMOS 트랜지스터의 게이트를 제어함으로써 저항값을 제어한다.The digital controlled oscillator according to the present invention is implemented as a pseudo-differential inverter-based ring oscillator, and a baracter implemented as an NMOS transistor by connecting a source and a drain to the inverter output of each stage constituting the ring oscillator. And a proportional gain code output from the adaptive proportional gain controller (APGC) to digitally control the capacitance of the varactor, and the digital control resistor is a row decoder, a column decoder, a plurality of row cells, and an additional series resistor. The row cell and the series resistor are implemented in an array of PMOS transistors, and the row decoder and the column decoder control the resistance value by controlling the gate of the PMOS transistor according to an integration command.

본 발명에 따른 올-디지털 클록 데이터 복원 회로는 복원된 클록의 위상에러뿐 아니라 위상에러의 주파수 성분을 검출하여 비례 경로 회로의 비례이득 스텝을 가감하여 조절하므로 지터 발생량뿐 아니라 지터 내성을 개선하는 효과가 있다.The all-digital clock data recovery circuit according to the present invention detects not only the phase error of the recovered clock but also the frequency component of the phase error, and adjusts by adjusting the proportional gain step of the proportional path circuit, thereby improving jitter generation as well as jitter tolerance. There is.

도1은 종래기술에 따라 당업계에서 사용되고 있는 전하펌프 위상잠금루프회로를 사용한 클록 데이터 복원 회로의 구성을 나타낸 도면.
도2는 일반 뱅뱅 위상검출기를 사용한 클록 데이터 복원 회로의 지터 내성 특성을 나타낸 도면.
도3는 뱅뱅 위상검출기를 사용하여 위상잠금루프(PLL) 형태의 클록 데이터 복원 회로(CDR)을 구성한 경우, 여러 비례 이득에 대해 각각의 지터 내성을 나타내는 특성곡선을 표시한 도면.
도4는 본 발명에 따른 올-디지털 클록 데이터 복원 회로(ADCDR)의 구성을 나타낸 블록도.
도5는 본 발명의 양호한 실시예에 따른 뱅뱅 위상검출기(BBPD)와 디시리얼라이저(deserializer)의 구성을 나타낸 블록도.
도6은 본 발명에 따른 디지털 제어발진기(DCO)의 구성을 나타낸 블록도.
도7은 본 발명에 따른 선형특성의 디지털 제어저항(DCR)의 양호한 실시예를 나타낸 도면.
도8a는 로우 셀의 저항에 대한 등가회로를 나타낸 도면.
도8b는 본 발명의 양호한 실시예에 따라 임의 적분명령으로 직렬저항은 제외한 디지털 제어저항(DCR)의 등가 저항회로를 나타낸 도면.
도9는 본 발명에 따라 디지털 주파수를 비교하는 과정을 나타낸 타이밍 다이어그램.
도10은 본 발명에 따른 클록 데이터 복원 회로를 CMOS 회로로 구현한 프로토타입을 나타낸 도면.
도11a 내지 도11c는 본 발명에 따라 제작된 디지털 제어발진기(DCO)의 특성을 나타낸 도면.
도12는 본 발명에 따른 ADCDR에 대해 입력이 231-1 PRBS인 경우 비례이득을 변화시켜가면서 지터를 측정하여 동작주파수별로 도시한 도면.
도13은 3.0 Gb/s 231-1 PRBS의 입력에 대응하여 본 발명에 따라 제작된 ADCDR이 생성하는 10분주 복원 클록의 지터 히스토그램.
도14는 본 발명에 따른 ADCDR의 지터 내성(jitter tolerance)을 테스트한 결과를 나타낸 도면.
도15는 본 발명에 따른 ADCDR의 전력소모 특성을 나타낸 도면.1 is a diagram showing the configuration of a clock data recovery circuit using a charge pump phase lock loop circuit used in the art according to the prior art;
Fig. 2 shows the jitter immunity characteristic of a clock data recovery circuit using a general bang bang phase detector.
Fig. 3 is a diagram showing characteristic curves showing jitter immunity for various proportional gains when a clock data recovery circuit (CDR) in the form of a phase lock loop (PLL) is formed using a bang bang phase detector.
4 is a block diagram showing the configuration of an all-digital clock data recovery circuit (ADCDR) according to the present invention;
5 is a block diagram showing the configuration of a bangbang phase detector (BBPD) and a deserializer according to a preferred embodiment of the present invention.
Figure 6 is a block diagram showing the configuration of a digitally controlled oscillator (DCO) according to the present invention.
Figure 7 shows a preferred embodiment of a digital control resistor (DCR) of linear characteristics according to the present invention.
8A shows an equivalent circuit for the resistance of a low cell.
Fig. 8B is a diagram showing an equivalent resistance circuit of a digital control resistor (DCR) excluding a series resistor with an arbitrary integration command in accordance with a preferred embodiment of the present invention.
9 is a timing diagram illustrating a process of comparing digital frequencies in accordance with the present invention.
Fig. 10 shows a prototype in which a clock data recovery circuit according to the present invention is implemented with a CMOS circuit.
11A-11C illustrate the characteristics of a digitally controlled oscillator (DCO) fabricated in accordance with the present invention.
12 is a diagram illustrating jitter by operating frequency while changing proportional gain when an input is 2 31 -1 PRBS for ADCDR according to the present invention.
Figure 13 is a jitter histogram of a 10-division recovery clock produced by ADCDR constructed in accordance with the present invention corresponding to an input of 3.0 Gb / s 2 31 -1 PRBS.
FIG. 14 shows the results of testing jitter tolerance of ADCDR in accordance with the present invention. FIG.
15 is a view showing the power consumption characteristics of the ADCDR according to the present invention.

이하에서는 첨부도면 도3 내지 도8을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

뱅뱅 위상검출기를 사용한 클록 데이타 복원 회로에서 지터 발생량은 비례스텝(proportional step)과 루프 잠복 특성시간(loop latency)에 비례하므로, 지터를 줄이기 위해서는 비례스텝의 크기를 줄여야 한다. 천이밀도(transition density)가 100%이고 지터가 전혀 없는 입력 데이터 스트림에 대해 CDR이 복원한 클록의 지터는 다음과 같은 식으로 표현된다.In a clock data recovery circuit using a bang-bang phase detector, the jitter generation rate is proportional to the proportional step and the loop latency, so to reduce jitter, the size of the proportional step must be reduced. The jitter of the clock recovered by the CDR for an input data stream with 100% transition density and no jitter is represented by

Figure 112010023345631-pat00001
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뱅뱅 위상검출기는 정상 상태(steady state)에서도 비선형 특성으로 인하여 번갈아 업/다운 신호를 번갈아가며 출력하게 되며 결국 지터를 발생하게 되는데, 지터의 크기는 비례스텝 한 개 이상의 값으로 나타나게 된다. 이는 위상검출기가 위상에러를 검출하고 난 후 루프 잠복시간(loop latency) 후에 위상이 비례스텝만큼 바뀌기 때문이다. 이외에도, 적분 명령의 변화로 인하여 위상이 때때로 변하기 때문에 지터의 크기는 적분 스텝의 크기만큼 증가한다.The bang-bang phase detector alternately outputs up / down signals alternately due to its nonlinearity in steady state and eventually generates jitter. The jitter size is represented by one or more proportional steps. This is because after the phase detector detects the phase error, the phase is changed by a proportional step after the loop latency. In addition, the magnitude of jitter increases by the magnitude of the integration step because the phase sometimes changes due to a change in the integral command.

따라서, 지터 발생량을 줄이기 위해서는 비례스텝을 줄이면 되지만, 클록 데이터 복원 회로가 정상적으로 동작하기 위해서 비례스텝에는 하한치(lower limit)가 존재함을 설명하고자 한다. 우선, 클록 데이터 복원 회로가 안정적으로 동작하기 위해서는 비례스텝이 적분스텝보다 커야 한다. 디지털 제어발진기(DCO)의 양자효과 때문에, 매 주기마다 적분 스텝의 1/2 이하만큼 위상에러 표동(phase error drift)이 발생한다. 이와 같은 위상에러 표동은 위상검출기가 이를 검출하면 제거할 수 있는데, 위상검출기는 매주기마다 위상에러를 검출하는 것이 아니라 입력 데이터가 천이를 할 때만 위상에러를 검출하기 때문에, 위상에러가 누적되는 것을 방지하기 위해서는 입력 데이터에서 똑같은 신호가 오는 최대개수(run-length)를 고려하여 비례스텝의 크기를 위상에러보다 크게 하는 것이 바람직하다. 또한, 다음의 수학식2에서 알 수 있듯이, 비례스텝이 작은 경우 추적 대역폭이 좁아지므로 지터 내성이 나빠진다. Therefore, in order to reduce the amount of jitter, the proportional step may be reduced. However, in order for the clock data recovery circuit to operate normally, a lower limit exists in the proportional step. First, in order for the clock data recovery circuit to operate stably, the proportional step must be larger than the integral step. Due to the quantum effect of the digitally controlled oscillator (DCO), phase error drift occurs by less than 1/2 of the integration step every cycle. This phase error drift can be eliminated when the phase detector detects it.The phase detector detects phase error only when the input data transitions, not phase error every cycle. In order to prevent this, it is desirable to make the proportional step larger than the phase error in consideration of the maximum number of run-lengths of the same signal in the input data. In addition, as can be seen from Equation 2 below, when the proportional step is small, the tracking bandwidth is narrowed, so that jitter tolerance becomes worse.

Figure 112010023345631-pat00002
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Figure 112010023345631-pat00003
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여기서, T0은 명목주기(nominal period), ΔTP는 비례스텝, ΔTI는 적분스텝, CI는 적분계수, α는 천이밀도(transition density)이다. 수학식 2에서 f1으로 표기한 추적 대역폭(tracking bandwidth)은 비례스텝의 크기에 비례함에 유의한다. Where T 0 is the nominal period, ΔT P is the proportional step, ΔT I is the integration step, C I is the integration coefficient, and α is the transition density. Note that the tracking bandwidth indicated by f 1 in Equation 2 is proportional to the size of the proportional step.

이상에서 살펴본 바와 같이, 뱅뱅 위상검출기를 사용한 클록 데이터 복원 회로의 경우, 비례스텝을 작게 하면 지터 발생이 줄어들지만 낮은 추적 대역폭으로 인하여 지터 내성이 나빠지고, 비례스텝을 크게 하면 지터 내성은 좋아지지만 지터 발생이 커진다. 따라서 적절한 크기의 비례스텝(ΔTP)을 선택하는 것이 매우 중요하다. 이와 같은 상관관계(trade-off)를 없애기 위하여, 종래기술은 단순히 위상에러가 양의 값인지 음의 값인지만을 알려주는 뱅뱅 위상검출기 대신 오버샘플링(oversampling) 방식을 사용한 위상검출기를 사용하여 위상에러가 작은 양의 값, 큰 양의 값, 작은 음의 값, 큰 음의 값 중 어느 것인지를 알려주어 보다 나은 성능을 가진다. 종래기술로서, 2007년 9월 IEEE 커스텀 집적회로학회(CICC) 프로시딩 제353쪽 내지 제356쪽에 발표된 엠. 브라운리(M. Brownlee) 외 2인 공저의 논문 "A 3.2 Gb/s oversampling CDR with improved jitter tolerance"를 참조할 수 있다.As described above, in the case of a clock data recovery circuit using a bang-bang phase detector, a small proportional step reduces jitter, but a low tracking bandwidth results in poor jitter tolerance, and a large proportional step improves jitter immunity, but The occurrence is large. Therefore, it is very important to select an appropriate size proportional step ΔT P. In order to eliminate such a trade-off, the prior art uses a phase detector using an oversampling method instead of a bang-bang phase detector that simply indicates whether the phase error is positive or negative. Has better performance by telling you whether it is a small positive value, a large positive value, a small negative value, or a large negative value. As a prior art, M., published on September 3, 2007-356 of the IEEE Custom Integrated Circuits Society (CICC) procedure. See, M. Brownlee et al., "A 3.2 Gb / s oversampling CDR with improved jitter tolerance."

그러나, 오버샘플링 방식은 다중위상 클록(multi-phase clock)을 필요로 하고 다중위상 클록 사용에 의해 전력소비가 이에 비례하여 증가하는 문제가 있다. 따라서, 본 발명에서는 간단한 바이너리 위상검출기를 사용하면서도 최소한의 회로구성으로 적응적으로 비례스텝을 변동할 수 있도록 함으로써 슬루상태(slewing condition)를 피할 수 있는 올-디지털 클록 데이터 복원 회로(ADCDR)를 제공한다. 즉, 입력 위상에러가 커서 슬루(slew)가 발생하면 비례스텝을 크게 하여 위상에러를 빨리 쫓아가게 하고 위상에러 반복이 빈번해지는 경우에는 뱅뱅 지터를 감소하기 위해 비례스텝을 적응적으로 줄이게 된다. However, the oversampling method requires a multi-phase clock and there is a problem in that power consumption increases in proportion to the use of the multi-phase clock. Accordingly, the present invention provides an all-digital clock data recovery circuit (ADCDR) that avoids a slewing condition by using a simple binary phase detector to adaptively change the proportional step with a minimum circuit configuration. do. In other words, if a slew occurs due to a large input phase error, the proportional step is increased to quickly follow the phase error, and in the case of frequent phase error repetition, the proportional step is adaptively reduced to reduce bang bang jitter.

도3은 뱅뱅 위상검출기를 사용하여 위상잠금루프(PLL) 형태의 클록 데이터 복원 회로(CDR)를 구성한 경우, 여러 비례 이득에 대해 각각의 지터 내성을 나타내는 특성곡선을 표시한 도면이다. 도2를 참조하면, 입력에 부가된 f1 주파수(이하, '제1 코너주파수'라 칭함) 이상의 고주파 지터에 대해서는 일정 크기 이하의 지터에 대해서는 에러를 발생시키지 않다가 이 경계값이 f1 주파수 이하에 대해서는 -20 dB/dec의 비율로 증가하고, 다시 f2 주파수(이하, '제2 코너주파수'라 칭함) 이하에 대해서는 -40 dB/dec의 비율로 증가하는 모습을 보여주고 있다. FIG. 3 is a diagram showing characteristic curves showing jitter immunity for various proportional gains when the clock data recovery circuit (CDR) in the form of a phase lock loop (PLL) is formed using a bang bang phase detector. Referring to Fig. 2, for high frequency jitter above the f 1 frequency (hereinafter referred to as 'first corner frequency') added to the input, no error occurs for jitter below a certain magnitude, and this threshold value is f 1 frequency. In the following, it is increased at a rate of -20 dB / dec, and again at a rate of -40 dB / dec at f 2 frequency (hereinafter referred to as 'second corner frequency').

도3을 참조하면, 제1 코너주파수(f1)는 비례스텝에 비례하므로 지터 발생을 감소시키도록 하기 위하여 비례스텝을 줄이는 경우, 제1 코너주파수(f1)가 함께 감소하게 되고, 그 결과 도3에 도시한 특성곡선 하부의 면적('마스크'라 칭함)이 감소하게 되어 지터 내성이 열화되는 효과가 나타난다. Referring to FIG. 3, since the first corner frequency f 1 is proportional to the proportional step, when the proportional step is reduced in order to reduce jitter generation, the first corner frequency f 1 decreases together. The area under the characteristic curve shown in FIG. 3 (referred to as "mask") is reduced, resulting in deterioration of jitter resistance.

따라서, 본 발명은 위상검출기의 출력이 업/다운을 반복하는 경우에는 입력 지터가 작은 것을 암시하므로, 비례이득 스텝을 작게 적응적으로 변하도록 하고, 위상검출기의 출력이 업/업/업 또는 다운/다운/다운 등으로 극성변화가 없는 경우에는 입력 지터가 크다는 것을 암시하고 있으므로 비례이득 스텝을 적응적으로 증가시키는 것을 특징으로 한다. Therefore, the present invention implies that the input jitter is small when the output of the phase detector repeats up / down, so that the proportional gain step is adaptively changed small, and the output of the phase detector is up / up / up or down. If there is no change in polarity such as / down / down, this implies that the input jitter is large, and the proportional gain step is adaptively increased.

다시 설명하면, 본 발명은 위상검출기의 출력이 업/다운(UP/DN)을 반복하는 경우 입력 지터가 적음을 암시하므로 비례스텝을 적응적으로 작게 하여 지터 발생을 줄이고, 위상검출기 출력의 극성이 천이를 하지 않는 경우(업이 계속되거나 다운이 계속되는 경우)는 입력 지터가 커서 이 지터를 못 쫓아가는 것을 의미하므로 이 때 비례스텝을 적응적으로 크게 변동시켜서 지터 내성을 좋게 하는 것을 특징으로 한다. In other words, the present invention implies that the input jitter is small when the output of the phase detector repeats up / down (UP / DN), so that the proportional step is adaptively reduced to reduce jitter and the polarity of the phase detector output is increased. If no transition is made (up or down continues), it means that the input jitter is too large to follow this jitter, so that the proportional step is adaptively largely changed to improve jitter tolerance.

도4는 본 발명에 따른 올-디지털 클록 데이터 복원 회로(ADCDR)의 구성을 나타낸 블록도이다. 본 발명의 양호한 실시예로서, 최대 동작주파수를 증가시키기 위하여 하프 레이트 아키텍처(half-rate architecture)를 구성할 수 있다. 본 발명에 따른 하프 레이트 뱅뱅 위상검출기는 복원 클록과 입력 직렬 데이터 스트림 사이의 위상차(phase difference)의 방향(direction)만을 검출하는 특징이 있다. 4 is a block diagram showing the configuration of an all-digital clock data recovery circuit (ADCDR) according to the present invention. As a preferred embodiment of the present invention, a half-rate architecture can be constructed to increase the maximum operating frequency. The half-rate bang bang phase detector according to the invention is characterized by detecting only the direction of the phase difference between the recovery clock and the input serial data stream.

위상에러신호는 업(UP) 또는 다운(DN)으로 출력되어 비례 경로와 적분 경로를 통해 디지털 제어발진기(DCO)에 인가된다. 위상검출기가 검출한 위상에러를 즉각 교정하기 위하여, 본 발명에 따른 비례 경로에 업/다운 신호가 인가된다. 뱅뱅 위상검출기의 출력은 디시리얼라이저(deserializer)에 의해 데이터 스트림으로 변환되어, 본 발명에 따른 적응비례이득제어기(adaptive proportional gain controller; 'APGC'; 120)를 구비한 디지털 루프필터(digital loop filter: DLF)에 전달된다. The phase error signal is output as up (UP) or down (DN) and applied to the digital controlled oscillator (DCO) through the proportional path and the integral path. In order to immediately correct the phase error detected by the phase detector, an up / down signal is applied to the proportional path according to the present invention. The output of the bang-bang phase detector is converted into a data stream by a deserializer, and a digital loop filter (DLF) equipped with an adaptive proportional gain controller (APGC) 120 according to the present invention. Is delivered).

본 발명에 따른 적응비례이득제어기(120)는 복원 클록과 복원 클록의 분주 클록으로 동작하는 것을 특징으로 한다. 적응비례이득제어기(120)는 복원 클록의 10 분주 클록으로 동작할 수 있다. The adaptive proportional gain controller 120 according to the present invention is characterized by operating as a divided clock of the recovery clock and the recovery clock. The adaptive proportional gain controller 120 may operate as a 10 division clock of the recovery clock.

본 발명에 따른 디지털 루프필터(DLF)는 주파수를 추적하기 위하여 위상에러를 누적하고 디지털 제어발진기에 내릴 적분 명령(integral word)을 출력한다. 본 발명에 따른 적응비례이득제어기(adaptive proportional gain controller; 'APGC'; 120)는 위상에러에 대한 통계결과에 따라 적절한 비례이득을 설정한다. 본 발명에 따른 디지털 제어발진기(DCO)는 하프 레이트 다중위상 클록(half-rate multi-phase clock)을 발생하는 것을 특징으로 하는데, 주파수는 적분 명령과 비례 에러신호에 의해 결정된다. The digital loop filter (DLF) according to the present invention accumulates phase errors to track the frequency and outputs an integral word to be issued to the digitally controlled oscillator. An adaptive proportional gain controller (APGC) 120 according to the present invention sets an appropriate proportional gain according to the statistical result of the phase error. Digital controlled oscillator (DCO) according to the present invention is characterized by generating a half-rate multi-phase clock, the frequency is determined by the integral command and the proportional error signal.

본 발명의 양호한 실시예로서, 디지털 제어발진기(DCO)로부터 4중 위상 클록(4-phase clock)이 하프 레이트 뱅뱅 위상검출기 궤환 입력되어 위상에러를 검출할 수 있다. 본 발명의 양호한 실시예로서, 4중 위상 클록(4-phase clock)을 발생시키기 위하여 2단 링 발진기(2-stage ring oscillator)로도 충분하지만 데이터 레이트 확장성을 위해 4단 링 발진기를 사용할 수도 있다. In a preferred embodiment of the present invention, a 4-phase clock is input from the digitally controlled oscillator (DCO) to the half-rate bang bang phase detector feedback to detect the phase error. As a preferred embodiment of the present invention, a two-stage ring oscillator is sufficient to generate a four-phase clock, but a four-stage ring oscillator may be used for data rate scalability. .

위상검출기만을 사용하여 궤환루프를 구현할 때에 좁은 풀인(pull-in) 범위로 인하여 주파수 획득을 위한 수단이 필요한데, 유한상태 기계(finite-state machine; FSM)가 적용될 수 있다. 본 발명의 양호한 실시예로서, 카운터로 제작된 로직회로(counter-base logic)가, 입력 데이터 스트림의 1/2 데이터 속도로 디지털 제어발진기의 출력주파수를 발생시키도록 하기 위하여, 디지털 제어발진기의 출력과 레퍼런스 클록을 비교해서 적분 명령을 조절할 수 있다.When implementing the feedback loop using only the phase detector, a means for frequency acquisition is required due to the narrow pull-in range. A finite-state machine (FSM) can be applied. In a preferred embodiment of the present invention, the output of the digitally controlled oscillator is adapted so that the counter-base logic produced by the counter generates the output frequency of the digitally controlled oscillator at a half data rate of the input data stream. The integral command can be adjusted by comparing the reference clock.

도5는 본 발명의 양호한 실시예에 따른 뱅뱅 위상검출기(BBPD)와 디시리얼라이저(deserializer)의 구성을 나타낸 블록도이다. 본 발명의 양호한 실시예에 따라, 다중위상 클록(multi-phase clock)에 의해 샘플링된 데이터를 익스클루시브오어(이하, 'XOR'로 표기함) 연산을 함으로써 하프 레이트(half-rate) 위상에러를 검출한다. 5 is a block diagram showing the configuration of a bangbang phase detector (BBPD) and a deserializer according to a preferred embodiment of the present invention. According to a preferred embodiment of the present invention, a half-rate phase error is performed by performing an exclusive operation (hereinafter referred to as 'XOR') operation on data sampled by a multi-phase clock. Detect.

하프 레이트 위상에러는 풀 레이트 (full-rate) 위상에러 신호로 변환된 후 비례경로를 거쳐 디지털 제어발진기에 직접 연결된다. 하프 레이트 위상 에러신호를 연결하는 경우와 달리, 풀 레이트 위상 에러신호를 연결하는 경우는 디지털 제어발진기(DCO)의 바락터(varactor) 배열(array)의 숫자를 1/2로 줄이게 되어 기본 지연시간이 줄어들게 되므로 최대 동작가능한 데이터 속도(data rate)가 증가하게 된다. 하프 레이트 위상 에러신호는 이 외에도 디멀티플렉싱(demultiplexing) 되고 하프 레이트 복원 클록의 5 분주 클록에 의해 동기화 처리되어, 디지털 루프 필터(DLF)에 보내어진다. The half-rate phase error is converted to a full-rate phase error signal and then directly connected to the digitally controlled oscillator via a proportional path. Unlike connecting half-rate phase error signals, connecting full-rate phase error signals reduces the number of varactor arrays in the digital-controlled oscillator (DCO) by half, resulting in a basic delay time. This decrease results in an increase in the maximum operational data rate. In addition, the half rate phase error signal is demultiplexed and synchronized by the five-division clock of the half rate recovery clock and sent to the digital loop filter DLF.

도6은 본 발명에 따른 디지털 제어발진기(DCO)의 구성을 나타낸 블록도이다. 도6을 참조하면, 본 발명에 따른 디지털 제어발진기는 디지털 제어저항(DCR; 121)과, 바락터(varactor) 부하를 갖는 지연소자(122)와, 레벨 변환기(123)로 구성된다. 6 is a block diagram showing the configuration of a digitally controlled oscillator (DCO) according to the present invention. Referring to FIG. 6, the digital controlled oscillator according to the present invention includes a digital control resistor (DCR) 121, a delay element 122 having a varactor load, and a level converter 123.

본 발명에 따른 링 발진기는 다중위상 클록을 발생시키며 발진주파수는 적분명령(integral word)과 비례 위상에러에 의해 결정된다. 적분명령은 디지털 제어저항(DCR; 121)의 저항값을 변화시키며 이는 코어 발진기에 직접 적용되는 전원전압을 조정하여 발진 주파수를 조절할 수 있다. The ring oscillator according to the present invention generates a multiphase clock and the oscillation frequency is determined by an integral word and a proportional phase error. The integral command changes the resistance value of the digital control resistor (DCR) 121, which can adjust the oscillation frequency by adjusting a power supply voltage applied directly to the core oscillator.

본 발명에 따라 선형특성의 디지털 제어저항으로 전원공급을 조정하는 방식을 통해 광범위한 주파수 범위에서 튜닝을 가능하게 하며, 레귤레이터와 같은 복잡한 아날로그 회로 없이도 양호한 선형특성을 얻을 수 있다. 위상검출기(PD)가 출력하는 비례 위상에러와 적응비례이득제어기(APGC)가 출력하는 비례이득은 바락터(varactor)의 캐패시턴스를 변화시켜 지연소자의 부하 캐패시턴스를 변화시키는 작용을 한다. 본 발명에 따른 바락터를 구현한 실시예로서, 소스와 드레인을 서로 연결함으로써 NMOS 트랜지스터를 바락터로 구현할 수 있다. According to the present invention, the tuning of the power supply with a digital control resistor having a linear characteristic enables tuning in a wide frequency range, and a good linear characteristic can be obtained without a complicated analog circuit such as a regulator. The proportional phase error output by the phase detector PD and the proportional gain output by the adaptive proportional gain controller APGC change the capacitance of the varactor to change the load capacitance of the delay element. As an embodiment of implementing the varactor according to the present invention, an NMOS transistor may be implemented as a varactor by connecting a source and a drain to each other.

본 발명에 따른 레벨 변환기(level converter)는, 공급전원이 조정되는 링 발진기의 접지점 부근의 작은 스윙의 클록(ground-referenced small-swing clock)을 풀스윙 신호로 변환한 후 다른 회로블록에 제공한다. 바이패스 캐패시터 CBYPASS는 링 발진기의 고주파 전원 잡음과 델타 시그마 모듈레이터(DSM)에서 유발하는 고주파 잡음을 여과하는 역할을 한다. The level converter according to the present invention converts a ground-referenced small-swing clock near the ground point of a ring oscillator whose supply is regulated into a full swing signal and provides it to another circuit block. . The bypass capacitor C BYPASS filters the high frequency power noise of the ring oscillator and the high frequency noise caused by the delta sigma modulator (DSM).

도7은 본 발명에 따른 선형특성의 디지털 제어저항(DCR)의 양호한 실시예를 나타낸 도면이다. 도7을 참조하면, 본 발명에 따른 선형특성의 디지털 제어저항(DCR)은 로우 디코더(row decoder), 컬럼 디코더(column decoder), 32 열의 로우 셀, 추가 직렬저항으로 구성된다. 로우 디코더와 컬럼 디코더는 배열의 각 격자점에 위치한 저항을 제어하며, 글리치(glitch)를 최소화하기 위한 방식으로 디코딩이 이루어진다. 하나의 로우 셀은 모두 32개의 PMOS 트랜지스터를 이용하여 저항을 구현하며, 해당 PMOS 트랜지스터를 켜거나 끄기 위하여 콤비네이셔널 로직이 제공된다. 7 is a diagram showing a preferred embodiment of the digital control resistor (DCR) of the linear characteristic according to the present invention. Referring to FIG. 7, a digital control resistor (DCR) having a linear characteristic according to the present invention includes a row decoder, a column decoder, 32 rows of cells, and an additional series resistor. The row decoder and column decoder control the resistance located at each lattice point of the array and the decoding is done in such a way as to minimize glitches. One low cell uses 32 PMOS transistors to implement the resistors, and combinational logic is provided to turn the PMOS transistors on or off.

도8a는 로우 셀의 저항에 대한 등가회로를 나타낸 도면이다. 하나의 PMOS 트랜지스터는 항상 켜져서 상부 노드와 하부 노드 사이에 직렬저항 RS로 작용한다. 하부노드를 전원에 연결하는 나머지 31개의 PMOS 트랜지스터는 현재와 이전시점의 행 코드, row < n : n-1 >와 모든 열 코드, col < 30 : 0 >에 의해 켜지게 된다. 현재의 행 코드가 하이(high)인 경우, 모든 병렬 PMOS 트랜지스터가 켜지게 된다. 이전 행 코드가 로우(low)인 경우, 모든 병렬 PMOS 트랜지스터들이 꺼지게 되므로 로우 셀들은 직렬 저항 RS만으로 모델링 된다. 현재의 행 코드가 로우이고 이전의 행 코드가 하이인 경우, 병렬 PMOS 트랜지스터 중 일부가 열 코드에 따라 켜지게 된다. Figure 8a shows an equivalent circuit for the resistance of a low cell. One PMOS transistor is always on, acting as a series resistor R S between the upper and lower nodes. The remaining 31 PMOS transistors that connect the bottom node to the power supply are turned on by the current and previous row codes, row <n: n-1> and all column codes, col <30: 0>. If the current row code is high, all parallel PMOS transistors are turned on. If the previous row code is low, all parallel PMOS transistors are turned off, so the low cells are modeled with only series resistor R S. If the current row code is low and the previous row code is high, some of the parallel PMOS transistors are turned on according to the column code.

로우 디코더는 로우 셀을 위한 31 비트의 행 온도계 코드(row thermometer code)를 11 비트의 바이너리 적분명령의 MSB 5 비트로부터 생성한다. 컬럼 디코더는 후속 5 비트로부터 31 비트의 그레이 열 온도계 코드를 생성한다. 열 온도계 코드는 행이 짝수인가 또는 홀수인가를 판단하여, 짝수인 경우에는 반전을 하여 로우 셀에 공급되고, 홀수인 경우에는 그대로 로우 셀에 제공된다. 본 발명은 이와 같은 알고리즘에 의해 적분명령이 1 비트 바뀔 때마다 열 온도계 코드와 행 온도계 코드가 오직 1 비트만 변화하므로 글리치가 생성되는 것을 방지할 수 있다. The row decoder generates a 31 bit row thermometer code for the row cell from the MSB 5 bits of the 11 bit binary integration instruction. The column decoder generates a 31 bit gray column thermometer code from the subsequent 5 bits. The column thermometer code determines whether the row is even or odd, and if it is even, inverts it and supplies it to the low cell. According to the present invention, since the column thermometer code and the row thermometer code change only one bit each time the integral instruction is changed by one bit, the glitches can be prevented from being generated.

본 발명에 따른 글리치 생성방지 알고리즘을 사용하지 않는 경우, 하나의 행 코드의 변화는 모든 열 코드의 변화를 야기하고, 행 코드 전이와 열 코드 천이 사이에 타이밍 부정합이 발생하게 되므로 글리치가 발생하게 된다. 본 발명에 따른 글리치 발생방지 디코딩 알고리즘을 위해 로우 셀들을 짝수 로우 셀과 홀수 로우 셀로 분류되는데 이들은 기능은 동일하지만 서로 다른 입력을 받는다. 짝수 로우 셀에는 정상적인 열 온도계 코드를 입력으로 받지만, 홀수 로우 셀에는 반전된 열 온도계 코드를 입력으로 받는다. If the glitch generation prevention algorithm according to the present invention is not used, a change in one row code causes all column codes to change, and a timing mismatch occurs between row code transitions and column code transitions, thereby causing glitch. . For the anti-glitch generation decoding algorithm according to the present invention, the low cells are classified into even low cells and odd low cells, which have the same function but receive different inputs. Even row cells receive normal thermal thermometer codes as inputs, while odd row cells receive inverted thermal thermometer codes as inputs.

도8b는 본 발명의 양호한 실시예에 따라 임의 적분명령에 대하여 디지털 제어저항(DCR)의 등가 저항회로를 나타낸 도면이다. 본 발명의 양호한 실시예로서, 적분명령은 10 비트를 가정할 수 있으며 다음의 식으로 표현될 수 있다.Fig. 8B is a diagram showing an equivalent resistance circuit of the digital control resistor (DCR) for an arbitrary integration command in accordance with a preferred embodiment of the present invention. As a preferred embodiment of the present invention, the integral instruction can assume 10 bits and can be expressed by the following equation.

Figure 112010023345631-pat00004
Figure 112010023345631-pat00004

이 경우, 첫 번째 N 개의 로우 셀의 모든 병렬 PMOS 트랜지스터와 다음 로우 셀의 M 개의 후속 병렬 PMOS 트랜지스터가 켜지게 된다. N 개의 로우 셀과 다음 로우 셀에서 항상 켜져 있는 PMOS 트랜지스터의 직렬연결은 RTOP으로 모델링 된다. RVARI는 다음 로우 셀에서 M 개의 후속 병렬 PMOS 트랜지스터에 의해 형성되는 등가저항을 모델링 한다. 병렬 PMOS 트랜지스터들은 모두 꺼지게 되므로 나머지 로우 셀은 직렬저항 RS로 모델링 된다. 따라서, 전체 저항은 다음의 식으로 표현된다.In this case, all parallel PMOS transistors of the first N row cells and M subsequent parallel PMOS transistors of the next row cell are turned on. The series connection of the N low cells and the PMOS transistors that are always on in the next low cell is modeled as R TOP . R VARI models the equivalent resistance formed by the M subsequent parallel PMOS transistors in the next low cell. The parallel PMOS transistors are all turned off, so the rest of the low cells are modeled with series resistor R S. Therefore, the total resistance is expressed by the following equation.

Figure 112010023345631-pat00005
Figure 112010023345631-pat00005

이때에, 다음 수학식 6의 조건이 충족되도록 RSO를 적절히 선택하면 RTOP을 N 값에 관계없이 RSO와 같게 만들 수 있다.At this time, if R SO is properly selected so that the condition of Equation 6 is satisfied, R TOP can be made equal to R SO regardless of the N value.

Figure 112010023345631-pat00006
Figure 112010023345631-pat00006

본 발명에 따른 디지털 제어저항은 단조증가함수특성을 보이며, 전체적인 선형특성은 RVARI의 선형성에 의존한다. 좋은 선형성을 가지기 위하여 병렬 접속 PMOS 트랜지스터 WPO, WP1, ...., WP30은 균일하지 않은 크기를 갖도록 한다.The digital control resistor according to the present invention exhibits a monotonically increasing function characteristic, and the overall linear characteristic depends on the linearity of R VARI . In order to have good linearity, the parallel-connected PMOS transistors W PO , W P1 , ..., W P30 have non-uniform sizes.

동일한 주파수 범위에서 높은 분해능을 얻기 위하여 로우 셀만을 사용하여 구현되는 DCR은 더 큰 폭을 가지는 PMOS 트랜지스터가 2배의 수가 필요한 단점이 있다. 그러나, 본 발명의 양호한 실시예로서 최종 노드(end node)에 PMOS 트랜지스터를 삽입함으로써 직렬 가변저항을 구현하여 앞서 언급한 단점 없이 분해능을 배가할 수 있다.DCR, which is implemented using only low cells to obtain high resolution in the same frequency range, has a disadvantage in that a PMOS transistor having a larger width requires twice the number. However, as a preferred embodiment of the present invention, a series variable resistor can be implemented by inserting a PMOS transistor into an end node to double the resolution without the aforementioned disadvantages.

본 발명에 따른 디지털 제어발진기의 성능을 전산모사한 결과에 따르면, 디지털 제어저항(DCR)이 정상상태에서 300Ω ~ 3.4 KΩ의 범위에 있으며 디지털 제어발진기(DCO)의 주파수 튜닝 범위는 0.5 GHz ~ 2.2 GHz 범위에 있음을 확인할 수 있다. 일 주기에 대하여 정규화한 비례스텝은 3 Gb/s에서 비례이득에 따라 4 ~ 1.1 % 범위에서 4단계로 있다. According to the results of the computer simulation of the performance of the digital controlled oscillator according to the present invention, the digital control resistance (DCR) is in the range of 300 kV to 3.4 KM in the normal state, and the frequency tuning range of the digital control oscillator (DCO) is 0.5 GHz to 2.2. You can see that it is in the GHz range. The proportional step normalized for one cycle is in 4 steps ranging from 4 to 1.1% with proportional gain at 3 Gb / s.

본 발명은 디지털 제어 발진기를 제어하기 위하여 루프 잠복특성(loop latency)이 낮은 것을 요구하는 비례 경로(proportional path)와 많은 프로세싱을 요구하는 적분 경로(integral path)를 나누어 구성함을 특징으로 한다. 디지털 루프 필터(DLF)는 적분 경로를 구현한다. 하프 레이트 복원 클록의 5 분주 클록에 의해 동작하는 18 비트 어큐뮬레이터(accumulator)는 위상검출기가 출력하는 위상에러를 축적한다. The present invention is characterized by dividing a proportional path requiring low loop latency and an integral path requiring a lot of processing to control a digitally controlled oscillator. The digital loop filter (DLF) implements the integration path. An 18-bit accumulator operated by a five-division clock of the half-rate recovery clock accumulates the phase error output by the phase detector.

본 발명의 바람직한 실시예로서, 어큐뮬레이터의 출력 MSB(most significant bit) 11 비트는 제1차 델타시그마 모듈레이터(DSM)에 의해 디더링(dithering) 처리된 후에 적분명령으로써 디지털 제어발진기(DCO)에 입력된다. 본 발명은 디지털회로로 구현되므로, 종래기술에 따른 전하펌프 위상 잠금 루프회로(CPPLL)의 아날로그 RC 필터와 달리, 누설이 없으며 작은 칩 면적으로 낮은 적분이득(integral gain)을 얻을 수 있다. In a preferred embodiment of the present invention, 11 bits of the output MSB of the accumulator are input to the digital controlled oscillator (DCO) as an integral command after dithering by the first delta sigma modulator (DSM). . Since the present invention is implemented as a digital circuit, unlike the analog RC filter of the charge pump phase lock loop circuit (CPPLL) according to the prior art, there is no leakage and a low integrated gain can be obtained with a small chip area.

본 발명의 양호한 실시예로서, 위상에러의 통계에 따라 비례이득을 설정하도록 위상에러를 적응비례이득제어기(APGC)에 입력할 수 있다. 지터 주파수에 대한 정보는 주파수 인덱스(frequency index)에 의해 획득되는데, 주파수 인덱스는 8 비트 어큐뮬레이터의 출력인 것을 본 발명의 특징으로 한다. 현재의 위상에러의 극성이 이전단계의 위상에러의 극성과 동일할 경우에는 주파수 인덱스 값을 증가시키고, 현재의 위상에러의 극성이 이전단계의 위상에러의 극성과 서로 다를 경우에는 주파수 인덱스를 감소시킨다. 본 발명에 따른 비례 이득(proportional gain)은 주파수 인덱스에 따라 설정되는 것을 특징으로 한다. 만일 입력 지터 크기가 작아서 위상에러의 극성이 바뀌는 경우에는, 비례이득을 최소화하도록 설정해서 지터 발생량을 적게 한다. 만일 입력 지터의 크기가 커서 위상에러가 연속해서 동일한 극성을 보이는 경우에는 비례이득을 증가시켜 증가된 스텝으로 신속히 추적할 수 있도록 하는 특징이 있다. As a preferred embodiment of the present invention, the phase error may be input to the adaptive proportional gain controller (APGC) to set the proportional gain according to the statistics of the phase error. The information on the jitter frequency is obtained by a frequency index, which is a feature of the invention that the frequency index is the output of an 8-bit accumulator. If the polarity of the current phase error is the same as the polarity of the previous phase error, increase the frequency index value. If the polarity of the current phase error is different from the polarity of the previous phase error, decrease the frequency index. . Proportional gain according to the present invention is characterized in that it is set according to the frequency index. If the polarity of the phase error is changed due to the small size of the input jitter, the amount of jitter is reduced by setting to minimize the proportional gain. If the input jitter is so large that the phase errors show the same polarity in succession, the proportional gain can be increased to quickly track in increased steps.

본 발명에 따른 클록 데이터 복원 회로는, 레퍼런스 클록에 의해 동작하는 디지털 주파수비교기(digital frequency comparator)를 구비해서, 디지털 주파수비교기가 유한상태기계(FSM)에 의해 주파수를 획득하는 것을 특징으로 한다. 외부 신호에 의해 디지털 제어발진기의 출력 주파수와 입력 데이터의 주파수가 많이 다르다는 것이 감지되면, 카운터 기반으로 동작하는 로직회로가 디지털 제어발진기(DCO)의 출력 주파수와 레퍼런스 클록의 주파수를 비교한다. The clock data recovery circuit according to the present invention comprises a digital frequency comparator operated by a reference clock, wherein the digital frequency comparator obtains a frequency by a finite state machine (FSM). When it is detected that the output frequency of the digitally controlled oscillator and the frequency of the input data are significantly different by an external signal, a counter-based logic circuit compares the output frequency of the digitally controlled oscillator (DCO) with the frequency of the reference clock.

도9는 본 발명에 따라 디지털 주파수를 비교하는 과정을 나타낸 타이밍 다이어그램이다. 도9를 참조하면, 디지털 제어발진기(DCO)의 출력은 2N(N은 레퍼런스 넘버)으로 분주되어 레퍼런스 클록에 의해 리타임(retiming) 설정된다. 리타임 설정된 신호의 하이(high) 주기 동안에는 레퍼런스 클록 내의 상승 에지(rising edge)의 수를 카운트한다. 그리고 나면, N으로부터 카운트 수를 차감하고, N으로부터 카운트 수를 차감한 값은 아래의 수학식 7에 표현된 바와 같이, 위상에러에 레퍼런스 넘버 N을 곱한 표현이 된다.9 is a timing diagram illustrating a process of comparing digital frequencies in accordance with the present invention. Referring to FIG. 9, the output of the digitally controlled oscillator DCO is divided into 2N (N is a reference number) and retimed by a reference clock. During the high period of the retimed signal, the number of rising edges in the reference clock is counted. Then, the value of subtracting the number of counts from N and subtracting the number of counts from N is expressed by multiplying the phase error by the reference number N, as shown in Equation 7 below.

Figure 112010023345631-pat00007
Figure 112010023345631-pat00007

여기서, α는 비동기 클록 도메인에 의해 발생하는 불확정성 상수 (uncertainty value)이고, 본 발명의 양호한 실시예로서 N 값은 512로 설정할 수 있다. 측정 주파수 에러에 비례한 양으로 변화시킨 적분 명령을 입력한 후 리타임 설정된 신호의 로우(low) 주기 동안 잠시 대기를 하게 되는데, 이는 저항이 변경된 후 코어 발진기의 조정 공급 전원이 변경되는데 약간의 시간이 소요되기 때문이다. 일단, 주파수 에러가 선정된 값 이하로 떨어지면 적분 명령은 디지털 루프 필터(DLF)와 위상잠금회로(PLL)에 의해 제어된다. 본 발명에 따른 주파수 잠금 루프 기술은 신속하게 주파수 잠금(frequency lock)을 달성할 수 있으며, 30회 이하의 비교 사이클을 거치면 주파수 잠금 상태를 달성할 수 있다. Here, α is an uncertainty value generated by the asynchronous clock domain, and the N value can be set to 512 as a preferred embodiment of the present invention. After inputting an integral command that is changed in proportion to the measurement frequency error, the controller waits for a short period during the low period of the retimed signal, which is a little time after the resistance change of the core oscillator is changed. Because it takes. Once the frequency error falls below the predetermined value, the integral command is controlled by the digital loop filter DLF and the phase lock circuit PLL. The frequency lock loop technique according to the present invention can quickly achieve a frequency lock and can achieve a frequency lock state after 30 or fewer comparison cycles.

도10은 본 발명에 따른 클록 데이터 복원 회로를 CMOS 회로로 구현한 프로토타입을 나타낸 도면이다. 도10에 나타낸 실시예는 0.13 ㎛ 1-폴리 8-메탈 CMOS 공정을 적용하였으며, 1.2 V 공급 전원과 128 핀 TQFP(thin quad flat package) 패키지를 사용하였다. FIG. 10 is a diagram illustrating a prototype of a clock data recovery circuit in accordance with the present invention. The embodiment shown in FIG. 10 applies a 0.13 μm 1-poly 8-metal CMOS process, using a 1.2 V supply and a 128-pin thin quad flat package (TQFP) package.

도10에 나타낸 실시예는 4개의 고속 차동 데이터 스트림 입력을 40개의 저속 데이터출력으로 변환하는 본 발명에 따른 ADCDR 4개와, 40개의 데이터 출력을 4개의 10분주 복원 클록 중 하나로 동기화하는 FIFO(first-in-first-out) 버퍼와, 동작 모드와 프로그래머블 파라미터를 제어하는 I2C 인터페이스를 포함한다. 10 shows four ADCDRs according to the present invention for converting four high speed differential data stream inputs to 40 low speed data outputs, and a FIFO (first−) that synchronizes 40 data outputs to one of four 10-division recovery clocks. in-first-out) buffer, and an I 2 C interface that controls operating modes and programmable parameters.

도11a 내지 도11c는 본 발명에 따라 제작된 디지털 제어발진기(DCO)의 특성을 나타낸 도면이다. 디지털 제어발진기(DCO) 특성곡선은 11 비트의 적분 명령 중 상위(MSB) 10 비트를 I2C 인터페이스로 외부에서 직접 제어하도록 구성하여 측정한 결과이다. 본 발명에 따른 실시예는 1.2 V 공급 전원에서 0.45 GHz ~ 2.1 GHz 의 타이밍 범위를 가지며 1.0 psec의 분해능을 지니고 있다. 11A to 11C are diagrams showing characteristics of a digitally controlled oscillator (DCO) manufactured according to the present invention. The DCO characteristic curve is a result of measuring the upper 10 bits of the 11-bit integral command directly from the I 2 C interface. The embodiment according to the present invention has a timing range of 0.45 GHz to 2.1 GHz at a 1.2 V supply and has a resolution of 1.0 psec.

디지털 제어저항(DCR)의 제1열 로우 셀의 직렬저항 RSO가 다른 열들의 로우 셀 직렬저항 RS와 그 크기가 동일하므로 초기코드의 차동 비선형성(differential-non-linearity; DNL)이 0으로부터 더 멀리 있게 된다. 그러나, 본 발명의 특징은 적분명령이 수회 계속되면 RTOP이 RSo으로 수렴하게 되므로 차동 비선형성은 0에 가까워진다. 본 실시예에서는 RVARI의 비선형 특성으로 인해 차동 비선형성의 변화는 32회의 주기성을 갖는다. Since the series resistor R SO of the first row row cell of the digital control resistor (DCR) is the same size as the row cell series resistor R S of the other columns, the differential-non-linearity (DNL) of the initial code is zero. Away from you. However, a feature of the present invention is that R TOP converges to R So when the integral command continues several times, so that the differential nonlinearity approaches zero. In the present embodiment, the change in differential nonlinearity has 32 periodicities due to the nonlinear nature of R VARI .

본 발명에 따른 ADCDR은 1.0 Gb/s 내지 4.0 Gb/s 데이터 속도에서 비트 에러율을 1 x 10-14 이하로 유지하면서 동작하고 있다. 본 발명에 따른 ADCDR은 여러 비례이득과 DSM의 동작여부에 대한 설정 중에서 단지 한 가지 설정에서만 동작불량(fail)을 보이고 있다. 최소 비례 이득으로 설정되고 DSM이 동작하지 않을 때에 ADCDR은, 211-1 PRBS와 같이 길이가 10 이상인 PRBS가 입력되는 경우 동작불량을 보이고 있다. The ADCDR according to the present invention operates while maintaining a bit error rate of 1 x 10 -14 or less at a data rate of 1.0 Gb / s to 4.0 Gb / s. The ADCDR according to the present invention shows a failure in only one of the various proportional gains and the setting of the operation of the DSM. When the DSM is not operated when the minimum proportional gain is set, the ADCDR shows a malfunction when a PRBS having a length of 10 or more is input, such as 2 11 -1 PRBS.

도12는 본 발명에 따른 ADCDR에 대해 입력이 231-1 PRBS인 경우 비례이득을 변화시켜가면서 지터를 측정하여 동작주파수별로 도시한 도면이다. 도12를 참조하면 지터 발생량은 비례스텝을 증가시킴에 따라 비례적으로 증가하며, 본 발명에 따른 APGC를 작동시킨 경우 지터 발생을 최소화할 수 있음을 보이고 있다. 12 is a diagram illustrating jitter by operating frequency while changing proportional gain when the input is 2 31 -1 PRBS for the ADCDR according to the present invention. Referring to FIG. 12, the amount of jitter is increased proportionally as the proportional step is increased, and it is shown that the jitter generation can be minimized when the APGC according to the present invention is operated.

도13은 3.0 Gb/s 231-1 PRBS의 입력에 대응하여 본 발명에 따라 제작된 ADCDR이 생성하는 복원 클록과 10분주 복원 클록의 지터 히스토그램이다. 측정된 표준편차(root mean squareed) 지터와 첨두(peak to peak) 지터는 각각 3.07 psrms 및 26. 6 pspp이다. 이때에, 측정 결과는 오실로스코우프와 신호발생기의 샘플링 신호 및 트리거링 신호의 자체 지터 1.2 psrms 및 9.0 pspp만큼 포함하고 있다. Fig. 13 is a jitter histogram of a recovery clock and a 10-division recovery clock generated by the ADCDR fabricated according to the present invention corresponding to an input of 3.0 Gb / s 2 31 -1 PRBS. The root mean squared and peak to peak jitters measured were 3.07 ps rms and 26. 6 ps pp, respectively. At this time, the measurement results include 1.2 ps rms and 9.0 ps pp of the jitter of the sampling signal and the triggering signal of the oscilloscope and signal generator.

도14는 본 발명에 따른 ADCDR의 지터 내성(jitter tolerance)을 테스트한 결과이다. 도14의 결과는 패턴 생성기 모듈과 에러검출 모듈을 내장하고 있는 Agilent 회사의 J-BERT N4903A 시그널 비트에러 테스터 기기로 측정하여 얻어졌으며, 3.0 Gb/s 210-1 PRBS 패턴을 사용한 결과이다. 14 is a result of testing jitter tolerance of the ADCDR according to the present invention. The results in FIG. 14 were obtained by measuring with a J-BERT N4903A signal bit error tester device of Agilent, Inc., incorporating a pattern generator module and an error detection module, using a 3.0 Gb / s 2 10 -1 PRBS pattern.

테스트 과정은 다음과 같다. 본 발명에 따른 ADCDR은 J-BERT N4903A의 패턴생성기 모듈이 만들어내는 정현파 지터가 주입된 데이터 스트림으로부터 클록을 복원한다. 위상검출기의 내부에서 리타이밍된 하프 레이트 데이터는 2:1 멀티플렉서에 의해 합쳐지고, 그 결과인 풀 레이트 데이터 스트림은 J-BERT N4903A의 에러검출 모듈로 전달이 되어, 에러검출 모듈이 입력으로 오는 직렬화된 데이터 스트림으로부터 클록과 데이터를 복원하고 에러가 있는지 체크한다. 이 경로는 도4에 도시되지 않은 경로로서 지터 내성 측정만을 위한 경로이다. The test process is as follows. The ADCDR according to the present invention recovers the clock from the sinusoidal jitter injected data stream produced by the pattern generator module of J-BERT N4903A. The re-timed half-rate data inside the phase detector is combined by a 2: 1 multiplexer, and the resulting full-rate data stream is passed to the error detection module of the J-BERT N4903A, where the error detection module is serialized. The clock and data are recovered from the data stream and checked for errors. This path is a path only for jitter tolerance measurement, which is not shown in FIG.

도14를 참조하면, 점선은 테스트 장비의 클록 복원과 지터 주입 능력에 의한 테스트 한계 값을 나타낸다. 데이터 스트림에 사인 지터만 주입했을 경우는 제작한 ADCDR의 지터 내성이 크기 때문에 측정 장비가 줄 수 있는 점섬으로 표시된 최대 지터를 주더라도 비트 에러율 없이 동작한다. 본 발명의 APGC의 효용성을 입증하기 위하여 J-BERT N4903A의 신호를 넬코(nelco) 4006-2로 구성된 20인치 trace를 통과하여 심각한 심볼간간섭(inter-symbol-interference)을 주어서 측정을 하였다. 이 경우, 고주파 내성이 0.2UI정도로 되며 지터 주파수가 낮아짐에 따라 지터 내성이 증가함을 확인할 수 있었다. 테스트 장비의 한계로 인하여 5MHz 이하의 주파수의 지터를 주입할 때는 장비가 줄 수 있는 최대 크기의 지터를 주입하더라도 ADCDR은 정상동작한다. 10MHz의 사인 지터를 주입했을 때, 비례스텝이 클수록 더 높은 지터 내성을 가짐을 확인할 수 있으며, 본 발명의 APGC를 동작시켰을 시에도 가장 좋은 지터 내성을 가짐을 확인할 수 있다. Referring to Figure 14, the dotted line represents the test limit value due to clock recovery and jitter injection capability of the test equipment. If only the injected jitter is injected into the data stream, the ADCDR's jitter immunity is so high that it can operate without a bit error rate, even with the maximum jitter indicated by the point islands the measurement equipment can give. In order to prove the effectiveness of the APGC of the present invention, the signal of J-BERT N4903A was passed through a 20 inch trace composed of Nelco 4006-2 and subjected to severe inter-symbol-interference. In this case, high-frequency immunity is about 0.2 UI and the jitter tolerance increases as the jitter frequency decreases. Due to the limitations of the test equipment, when injecting jitter at frequencies below 5 MHz, the ADCDR will operate normally even if the device is injecting the largest amount of jitter it can give. When a 10 MHz sine jitter is injected, it can be seen that the larger the proportional step, the higher the jitter tolerance, and the best jitter tolerance even when the APGC of the present invention is operated.

도15는 본 발명에 따른 ADCDR의 전력소모 특성을 나타낸 도면이다. 본 발명에 따른 ADCDR은 1.2 V 공급 전원에서 4.0 Gb/s의 비트 속도에서 14.9 mW의 전력을 소모한다. 만일 공급전원을 0.9 V로 감소시키면, 최대 비트 속도는 2.5 Gb/s로 떨어지게 되고, 이때의 전력소모는 4.9 mW로 감소하게 된다. 15 is a view showing the power consumption characteristics of the ADCDR according to the present invention. The ADCDR according to the present invention consumes 14.9 mW at a bit rate of 4.0 Gb / s at a 1.2 V supply. If you reduce the supply to 0.9 V, the maximum bit rate drops to 2.5 Gb / s, which reduces the power consumption to 4.9 mW.

이상에서, 비례이득을 적응적으로 조절하는 기술을 디지털 클록 및 데이터 복원 회로를 실시예로 설명하였으나, 본 발명에 따른 적응적 비례이득 조절기술은 아날로그 클록 및 데이터 복원회로에도 적용 가능하다.In the above description, a technique of adaptively adjusting the proportional gain has been described as an embodiment of the digital clock and data recovery circuit. However, the adaptive proportional gain adjusting technique according to the present invention is applicable to an analog clock and a data recovery circuit.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat broadly improved the features and technical advantages of the present invention to better understand the claims that follow. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously evolved, substituted and changed without departing from the spirit or scope of the invention described in the claims.

본 발명은 클록 데이터 복원 회로 회로를 디지털 회로로 구현함으로써 수십 나노미터 이하의 디자인 룰이 적용되는 고집적도 반도체 공정에서 종래의 아날로그 전하펌프 위상잠금회로(PLL)가 겪는 누설전류 문제와 전류소스 구현의 어려움을 해결한다. 본 발명에 따른 클록 데이터 복원 회로는 1초당 기가비트급 데이터를 전송하는 직렬 링크에 응용될 수 있는 효과가 있다. By implementing the clock data recovery circuit into a digital circuit, the present invention is to solve the leakage current problem and current source implementation of a conventional analog charge pump phase lock circuit (PLL) in a high density semiconductor process to which design rules of several tens of nanometers or less are applied. Solve the difficulties. The clock data recovery circuit according to the present invention has an effect that can be applied to a serial link that transmits gigabit data per second.

10 : 위상검출기
11 : 직렬 데이터 비트 스트림
20 : 주파수검출기
21 : 레퍼런스 클록
30 : 전압제어발진기
31 : 복원 클록
40 : 전하펌프회로
41 : 캐패시터
42 : 트랜지스터
120 : 적응비례이득제어기
121 : 디지털 제어저항
122 : 지연소자
123 : 레벨 변환기10: phase detector
11: serial data bit stream
20: frequency detector
21: reference clock
30: voltage controlled oscillator
31: recovery clock
40: charge pump circuit
41: capacitor
42: transistor
120: adaptive proportional gain controller
121: digital control resistor
122: delay element
123: level translator

Claims (5)

입력 직렬 데이터 스트림으로부터 클록을 복원하는 클록 데이터 복원 회로에 있어서,
복원 클록으로 입력 직렬 데이터 스트림을 샘플링하여 위상에러를 검출하고, 복원 클록 속도의 풀 레이트(full-rate) 업/다운(UP/DN) 위상에러 검출신호와, n 비트의 병렬데이터 버스로 디시리얼라이즈(deserialize) 처리한 위상에러 검출신호를 출력하는 위상검출기(PD)와,
상기 위상검출기가 출력하는 업/다운(UP/DN) 신호의 패턴을 모니터하여 업/다운을 반복하는 경우에는 반복횟수를 카운트하여 반복횟수가 선정된 횟수를 초과하는 경우 비례이득의 스텝크기를 감소시키고, 업 또는 다운을 지속하여 위상에러의 극성변화가 없는 경우에는 지속횟수를 카운트하여 선정된 횟수이상인 경우 비례이득의 스텝크기를 증가시켜, 비례이득 스텝크기를 조절하는 적응비례이득제어기(APGC);
상기 위상검출기의 업/다운(UP/DN) 신호를 제공받아 상기 적응비례이득제어기(APGC)가 출력하는 비례이득 스텝으로 발진기의 발진 클록 주파수를 제어하는 비례 경로(proportional path) 회로;
상기 위상검출기의 n 비트의 병렬데이터 버스를 제공받아 적분명령(integral word)을 생성하여 발진기에 제공하는 적분 경로(integral path) 회로; 및
디지털 제어저항(DCR)과 바락터(Varactor) 부하를 갖는 지연소자와 레벨변환기로 구성되며, 상기 적분 경로 회로가 제공하는 적분명령으로 디지털 제어저항의 저항값을 조절하여 공급전류를 제어하고, 상기 비례 경로 회로가 제공하는 비례이득으로 바락터의 캐패시턴스를 조절하여 발진 클록의 주파수를 제어하는 발진기
를 구비한 것을 특징으로 하는 클록 데이터 복원 회로.A clock data recovery circuit for recovering a clock from an input serial data stream, the clock data recovery circuit comprising:
Sample the input serial data stream with a recovery clock to detect phase errors, and deserialize with a full-rate up / down phase error detection signal at the recovery clock rate and an n-bit parallel data bus. A phase detector (PD) for outputting a phase error detection signal subjected to rise processing;
When repeating up / down by monitoring the pattern of the UP / DN signal output by the phase detector, the repetition count is counted and the step size of proportional gain is decreased when the repetition number exceeds the selected number. Adaptive proportional gain controller (APGC) that adjusts the proportional gain step size by increasing the step size of the proportional gain if the duration is counted and more than the selected number of times when there is no change in the polarity of the phase error. ;
A proportional path circuit which receives the up / down signal of the phase detector and controls the oscillation clock frequency of the oscillator with a proportional gain step output by the adaptive proportional gain controller (APGC);
An integral path circuit that receives an n-bit parallel data bus of the phase detector and generates an integral word and provides it to an oscillator; And
It consists of a delay element and a level converter having a digital control resistor (DCR) and a Varactor load, and controls the supply current by adjusting the resistance value of the digital control resistor by the integration command provided by the integration path circuit, An oscillator that controls the frequency of the oscillation clock by adjusting the capacitance of the varactor with the proportional gain provided by the proportional path circuit.
Clock data recovery circuit comprising: a. 삭제delete 삭제delete 제1항에 있어서, 상기 적분 경로 회로는 디지털 루프 필터(DLF)로 구현되고, 디더링(dithering)을 처리하는 제1차 델타시그마 모듈레이터(1st-order DSM)를 포함하는 클록 데이터 복원 회로. 2. The clock data recovery circuit of claim 1 wherein the integrating path circuit is implemented with a digital loop filter (DLF) and includes a first delta sigma modulator (1 st- order DSM) that handles dithering. 제1항에 있어서, 상기 발진기는 의사 차동 인버터(pseudo-differential inverter) 기반의 링 발진기로 구현하고, 링 발진기를 구성하는 각단의 인버터 출력에는 소스와 드레인을 연결하여 NMOS 트랜지터로 구현한 바락터를 연결하여 상기 적응비례이득제어기(APGC)가 출력하는 비례이득 코드가 상기 바락터의 캐패시턴스를 디지털 제어하도록 하고, 상기 디지털 제어저항은, 로우 디코더, 컬럼 디코더, 복수 개의 로우 셀, 추가의 직렬저항으로 구성되며, 로우 셀과 직렬저항은 PMOS 트랜지스터 배열로 구현하고, 적분 명령에 따라 상기 로우 디코더와 컬럼 디코더가 PMOS 트랜지스터의 게이트를 제어함으로써 저항값을 제어하는 것을 특징으로 하는 클록 데이터 복원 회로.The oscillator of claim 1, wherein the oscillator is implemented as a pseudo-differential inverter based ring oscillator, and a baracter implemented by NMOS transistors by connecting a source and a drain to an inverter output of each stage of the ring oscillator. A proportional gain code output from the adaptive proportional gain controller (APGC) to digitally control the capacitance of the varactor, and the digital control resistor includes a row decoder, a column decoder, a plurality of row cells, and an additional series resistor. Wherein the row cells and series resistors are implemented in an array of PMOS transistors, and the row decoder and column decoder control the resistance values by controlling the gates of the PMOS transistors according to an integration command.
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