KR20070038225A - Method of manufacturing semiconductor device - Google Patents

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KR20070038225A
KR20070038225A KR1020050093298A KR20050093298A KR20070038225A KR 20070038225 A KR20070038225 A KR 20070038225A KR 1020050093298 A KR1020050093298 A KR 1020050093298A KR 20050093298 A KR20050093298 A KR 20050093298A KR 20070038225 A KR20070038225 A KR 20070038225A
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조영선
안태혁
전정식
홍종서
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법에서, 기판 상에 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 정의하고 상기 액티브 영역들 상에 게이트 절연막 패턴들과 상기 제1 방향과 다른 제2 방향으로 연장하며 상기 액티브 영역들과 교차하는 워드 라인들을 형성한다. 이어서, 상기 액티브 영역들의 양측 단부들에 제1 불순물 영역들과 상기 액티브 영역들의 중앙 부위들에 제2 불순물 영역들을 형성하고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제1 콘택 패드들을 형성하고 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 패드들을 형성한 후에 상기 제2 콘택 패드들과 전기적으로 연결되는 비트 라인들을 형성한다. 따라서, 상기 제1콘택 패드를 충분한 공정 마진을 확보하여 형성한 후, 상기 제2콘택 패드를 형성함으로써, 미세 패턴을 요구하는 반도체 장치를 안정적으로 형성할 수 있다.In a method of manufacturing a semiconductor device, a plurality of active regions are defined on the substrate and separated from each other by an isolation layer, and extend in a first direction, and gate insulating patterns on the active regions and a second direction different from the first direction. Extends to form word lines that intersect the active regions. Subsequently, first impurity regions are formed at both ends of the active regions and second impurity regions are formed at central portions of the active regions, and first contact pads electrically connected to the first impurity regions are formed. After forming second contact pads electrically connected to the second impurity regions, bit lines electrically connected to the second contact pads are formed. Therefore, after forming the first contact pad with sufficient process margin and forming the second contact pad, a semiconductor device requiring a fine pattern can be stably formed.

Description

반도체 장치의 제조 방법 {Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

도 1 내지 도 4는 종래 기술에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.1 to 4 are diagrams for describing a layout of a semiconductor device according to the prior art.

도 5는 반도체 기판에 정의된 액티브 영역들을 설명하기 위한 평면도이다.5 is a plan view for describing active regions defined in a semiconductor substrate.

도 6은 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.6 is a cross-sectional view cut along the extending direction of the active regions.

도 7은 반도체 기판 상에 형성된 워드 라인 구조물들을 설명하기 위한 평면도이다.7 is a plan view illustrating word line structures formed on a semiconductor substrate.

도 8은 도 7에 도시된 워드 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 8 is a cross-sectional view taken along the extending direction of the active regions in order to explain the word line structures illustrated in FIG. 7.

도 9는 액티브 영역들의 불순물 영역들 상에 형성된 제1 콘택 패드들을 설명하기 위한 평면도이다.FIG. 9 is a plan view illustrating first contact pads formed on impurity regions of active regions.

도 10은 도 9에 도시된 제1 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 10 is a cross-sectional view taken along the extending direction of the active regions in order to explain the first contact pads shown in FIG. 9.

도 11은 액티브 영역들의 불순물 영역들 상에 형성된 제2 콘택 패드들을 설명하기 위한 평면도이다.11 is a plan view illustrating second contact pads formed on impurity regions of active regions.

도 12는 도 11에 도시된 제2 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.12 is a cross-sectional view taken along the extending direction of the active regions in order to explain the second contact pads shown in FIG. 11.

도 13은 비트 라인 구조물들을 설명하기 위한 평면도이다.13 is a plan view illustrating bit line structures.

도 14는 도 13에 도시된 비트 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.14 is a cross-sectional view taken along the extending direction of the active regions in order to explain the bit line structures illustrated in FIG. 13.

도 15는 도13에 도시된 비트라인 구조물들을 설명하기 위하여 워드 라인의 연장 방향을 따라 절개된 단면도이다.FIG. 15 is a cross-sectional view taken along an extension direction of a word line to describe the bit line structures illustrated in FIG. 13.

도 16은 스토리지 노드 콘택 플러그들을 설명하기 위한 평면도이다.16 is a plan view illustrating storage node contact plugs.

도 17은 도 16에 도시된 스토리지 노드 콘택 플러그들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 17 is a cross-sectional view taken along the extending direction of word lines to explain the storage node contact plugs shown in FIG. 16.

도 18은 개구들을 갖는 몰드막을 설명하기 위한 평면도이다.18 is a plan view for explaining a mold film having openings.

도 19는 도 18에 도시된 개구들을 갖는 몰드막을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 19 is a cross-sectional view taken along the extending direction of word lines to explain a mold film having openings shown in FIG. 18.

도 20은 스토리지 노드 전극들을 설명하기 위한 평면도이다.20 is a plan view illustrating storage node electrodes.

도 21은 도 20에 도시된 스토리지 노드 전극들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 21 is a cross-sectional view taken along the extending direction of word lines to explain the storage node electrodes illustrated in FIG. 20.

도 22는 완성된 커패시터들을 설명하기 위한 단면도이다.22 is a cross-sectional view illustrating the completed capacitors.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 액티브 영역100 semiconductor substrate 102 active region

108 : 워드 라인 114 : 워드 라인 구조물108: word line 114: word line structure

116: 제1 불순물 영역 118 : 제2 불순물 영역116: first impurity region 118: second impurity region

120 : 트랜지스터 124 : 제1 콘택 패드120: transistor 124: first contact pad

128 : 제2 콘택 패드 130 : 비트 라인128: second contact pad 130: bit line

136 : 비트 라인 구조물 140 : 스토리지 노드 콘택 플러그 136: bit line structure 140: storage node contact plug

152 : 스토리지 노드 전극152: storage node electrode

158 : 커패시터158: capacitor

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 서로 다른 방향들로 각각 연장하는 액티브 영역들, 워드 라인들 및 비트 라인들을 갖는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of manufacturing a semiconductor device having active regions, word lines, and bit lines, each extending in different directions.

일반적으로 DRAM(dynamic random access memory)과 같은 반도체 장치는 다수의 트랜지스터들과 상기 트랜지스터들과 연결되어 정보를 저장하기 위한 커패시터들을 포함한다. 상기 트랜지스터들은 반도체 기판의 표면 부위에 정의된 다수의 액티브 영역들에 형성되며, 상기 커패시터들은 콘택 패드와 콘택 플러그 등을 통해 상기 트랜지스터들과 각각 연결된다.In general, a semiconductor device such as a dynamic random access memory (DRAM) includes a plurality of transistors and capacitors connected to the transistors to store information. The transistors are formed in a plurality of active regions defined in a surface portion of the semiconductor substrate, and the capacitors are connected to the transistors through contact pads and contact plugs, respectively.

최근 반도체 장치의 집적도가 높아짐에 따라 단위 셀이 차지하는 면적이 급격하게 감소되고 있으며, 셀 면적의 감소를 극복하기 위하여 초미세 공정의 개발뿐만 아니라 단위 셀의 구조적인 변화가 시도되고 있다. 예를 들면, 미합중국 특허 제6,809,364호에는 서로 다른 방향들로 연장하는 액티브 영역들, 워드 라인들 및 비트 라인들을 갖는 반도체 장치가 개시되어 있다.Recently, as the degree of integration of semiconductor devices increases, the area occupied by unit cells is rapidly decreasing, and in order to overcome the reduction in cell area, not only the development of ultrafine processes but also structural changes of unit cells have been attempted. For example, US Pat. No. 6,809,364 discloses a semiconductor device having active regions, word lines, and bit lines extending in different directions.

도 1 내지 도 4는 종래 기술에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.1 to 4 are diagrams for describing a layout of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(10) 상에는 제1 방향으로 연장하는 다수의 액티브 영역들(12)이 형성된다. 상기 액티브 영역들(12)은 소자 분리막(14)에 의해 정의될 수 있으며, 각각의 액티브 영역(12)의 중앙 부위는 인접하는 액티브 영역들(12)의 단부들 사이에 배열된다. 즉, 상기 인접하는 액티브 영역들(12)은 그 사이의 액티브 영역(12)의 중앙점에 대하여 점대칭을 이룬다.Referring to FIG. 1, a plurality of active regions 12 extending in a first direction are formed on the semiconductor substrate 10. The active regions 12 may be defined by the device isolation layer 14, and a central portion of each active region 12 is arranged between ends of adjacent active regions 12. In other words, the adjacent active regions 12 are point symmetrical with respect to the center point of the active region 12 therebetween.

도 2를 참조하면, 상기 액티브 영역들(12) 상에 게이트 절연막 패턴들과 워드 라인 구조물들(20)이 형성된다. 상기 워드 라인 구조물들(20)은 상기 제1 방향과 다른 제2 방향으로 연장하며, 상기 액티브 영역들(12)과 교차한다. 또한, 하나의 액티브 영역(12)은 두 개의 워드 라인들(16)과 교차한다. 상기 워드 라인 구조물들(16)은 상기 게이트 절연막들 상에 형성되어 게이트 전극들로서 기능하는 워드 라인들과, 상기 워드 라인들 상에 형성된 게이트 마스크 패턴들과, 상기 워드 라인들 및 게이트 마스크 패턴들의 측면들 상에 형성된 게이트 스페이서들을 포함할 수 있다.Referring to FIG. 2, gate insulating layer patterns and word line structures 20 are formed on the active regions 12. The word line structures 20 extend in a second direction different from the first direction and intersect the active regions 12. In addition, one active region 12 intersects two word lines 16. The word line structures 16 are formed on the gate insulating layers to function as gate electrodes, gate mask patterns formed on the word lines, and side surfaces of the word lines and gate mask patterns. Gate spacers formed on the gate electrodes.

한편, 도시되지는 않았으나, 상기 워드 라인 구조물들(16)과 인접하는 액티브 영역(12)의 표면 부위들에는 상기 트랜지스터들의 소스/드레인으로서 기능하는 불순물 영역들이 형성된다. 구체적으로, 각각의 액티브 영역들(12)에는 두 개의 트랜지스터가 형성되며, 상기 각각의 액티브 영역들(12)의 중앙 부위에는 상기 두 개의 트랜지스터가 공유하는 제1 불순물 영역이 형성되며, 양측 단부들에는 제2 불순 물 영역들이 형성된다. 상기 워드 라인 구조물들(16)사이 공간들을 매립하도록 층간 절연막(미도시됨)을 형성한 후, 상기 제1 불순물 영역 및 제2 불순물 영역을 노출시키는 제1 콘택홀(18) 및 제2 콘택홀(20)을 형성한다.Although not shown, impurity regions are formed in surface portions of the active region 12 adjacent to the word line structures 16 to function as sources / drains of the transistors. Specifically, two transistors are formed in each of the active regions 12, and a first impurity region shared by the two transistors is formed in a central portion of each of the active regions 12, and both ends of the active regions 12 are formed. Second impurity regions are formed. After forming an interlayer insulating film (not shown) to fill the spaces between the word line structures 16, the first contact hole 18 and the second contact hole exposing the first impurity region and the second impurity region. 20 is formed.

도 3을 참조하면, 상기 제 1 콘택홀(18)을 매립하는 도전성 물질을 형성함으로써, 상기 워드 라인 구조물들(16)의 상부에는 상기 제1 불순물 영역들과 전기적으로 연결되는 비트 라인 구조물들(22)이 형성된다. 상기 비트 라인 구조물들(22)은 상기 워드 라인 구조물들(16)과 수직하는 제3 방향으로 연장하며, 상기 액티브 영역들(12)의 중앙 부위들과 각각 교차한다.Referring to FIG. 3, bit line structures electrically connected to the first impurity regions are formed on the word line structures 16 by forming a conductive material filling the first contact hole 18. 22) is formed. The bit line structures 22 extend in a third direction perpendicular to the word line structures 16 and intersect with central portions of the active regions 12, respectively.

또한, 상기 제 2 콘택홀(20)을 매립하는 도전성 물질을 형성함으로써, 상기 비트 라인 구조물들(22)은 상기 제1 불순물 영역 상에 형성된 제1 콘택 패드들과 다이렉트 콘택 플러그들(direct contact plugs)에 의해 상기 제1 불순물 영역들과 전기적으로 연결된다.In addition, by forming a conductive material to fill the second contact hole 20, the bit line structures 22 may include first contact pads and direct contact plugs formed on the first impurity region. Is electrically connected to the first impurity regions.

도 4를 참조하면, 상기 비트 라인 구조물들(22)을 상부에는 데이터 저장을 위한 커패시터들(미도시)이 형성되며, 각각의 커패시터들은 스토리지 노드 전극과 유전막 및 상부 전극을 포함한다. 상기 스토리지 노드 전극들은 상기 액티브 영역들(12)의 양측 단부들에 형성된 제2 불순물 영역들과 전기적으로 연결된다. 구체적으로, 상기 스토리지 노드 전극들은 상기 제2 불순물 영역들 상에 형성된 제2 콘택 패드들과 베리드 콘택 플러그들(buried contact plugs, 24)에 의해 상기 제2 불순물 영역들에 전기적으로 연결된다.Referring to FIG. 4, capacitors (not shown) for data storage are formed on the bit line structures 22, and each capacitor includes a storage node electrode, a dielectric layer, and an upper electrode. The storage node electrodes are electrically connected to second impurity regions formed at both ends of the active regions 12. Specifically, the storage node electrodes are electrically connected to the second impurity regions by second contact pads and buried contact plugs 24 formed on the second impurity regions.

한편, 반도체 소자가 고집적화 되어감에 따라 단위 셀이 차지하는 면적이 급 격하게 감소되고 있으며, 워드라인, 비트라인, 금속배선 등과 같은 도전 라인의 피치(pitch)도 감소하게 되었다. 이때, 상기와 같은 도전 라인의 형성을 위해서는 노광 공정이 사용된다. 그런데, 종래 기술에 따른 노광 공정에서의 포토 마스크의 레이아웃 패턴은, 감소 추세에 있는 반도체 소자의 디자인 룰에 상응하도록 도전 라인을 형성하는데는 한계가 있다.On the other hand, as semiconductor devices are highly integrated, the area occupied by unit cells is rapidly decreasing, and the pitch of conductive lines such as word lines, bit lines, and metal lines is also reduced. In this case, an exposure process is used to form the conductive lines as described above. However, the layout pattern of the photomask in the exposure process according to the prior art has a limit in forming the conductive line so as to correspond to the design rule of the semiconductor element which is in decreasing trend.

특히, 기존의 노광 공정은 라인 형태(line type)나 패드 형태(pad type)의 패턴은 공정의 진행이 가능하지만, 상기 제1 및 제2 콘택홀과 같은 홀 형태(hole type)의 패턴은 그 해상력(resolution)이 급격하게 감소하여 공정 진행이 어려우며, 이에 따라 반도체 집적회로 소자의 특성값 열화를 초래하게 된다.In particular, in the conventional exposure process, a line type or pad type pattern may be processed, but hole type patterns such as the first and second contact holes may be used. The resolution is drastically reduced, making it difficult to proceed with the process, resulting in deterioration of the characteristic value of the semiconductor integrated circuit device.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 감소 추세에 있는 반도체 소자의 디자인 룰에 상응하도록 충분한 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device that can ensure a sufficient process margin to correspond to the design rules of the semiconductor device which is in a decreasing trend.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 제조 방법은, 기판 상에 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 정의하고 상기 액티브 영역들 상에 게이트 절연막 패턴들과 상기 제1 방향과 다른 제2 방향으로 연장하며 상기 액티브 영역들의 양측 단부들과 중앙 부위들 사이에서 상기 액티브 영역들과 교차하는 워드 라인들을 형성한다. 이어서, 상기 액티브 영역들의 양측 단부들에 제1 불순물 영역들과 상기 액티브 영역 들의 중앙 부위들에 제2 불순물 영역들을 형성하고, 상기 제1 불순물 영역들과 전기적으로 연결되는 제1 콘택 패드들을 상기 워드 라인들 사이에 형성하며, 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 패드들을 상기 워드 라인들 사이에 형성하며 상기 제2 방향에 대하여 실질적으로 수직하는 방향으로 연장하며 상기 제2 콘택 패드들과 전기적으로 연결되는 비트 라인들을 형성한다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which includes a plurality of active regions that are isolated from each other by an isolation layer on a substrate and extend in a first direction, and gate on the active regions. Word lines are formed in the insulating layers and in a second direction different from the first direction and intersect the active regions between both end portions and the central portions of the active regions. Next, first impurity regions are formed at both ends of the active regions and second impurity regions are formed at central portions of the active regions, and the first contact pads electrically connected to the first impurity regions are formed in the word. Second contact pads formed between the lines and electrically connected to the second impurity regions, the second contact pads being formed between the word lines and extending in a direction substantially perpendicular to the second direction. The bit lines are electrically connected to each other.

본 발명의 일 실시예에 따르면, 상기 제1 콘택 패드들은, 상기 불순물 영역들을 형성한 후, 상기 워드 라인들 사이 공간들을 매립하는 제1 층간 절연막을 형성하고, 각각의 워드 라인들의 양측에 배치되어 서로 인접하는 제1 불순물 영역들 상의 상기 제1 층간 절연막 부위들을 노출시키는 제1 마스크 패턴을 상기 제1 층간 절연막 상에 형성하고, 상기 제1 마스크 패턴 및 상기 워드 라인들을 식각 마스크로 이용하는 식각을 통해 상기 제1 층간 절연막을 부분적으로 제거함으로써 상기 제1 불순물 영역들을 노출시키는 제1 개구들을 형성하고, 상기 제1 마스크 패턴을 제거한다. 이어서, 상기 제1 개구들을 충분히 매립하는 도전층을 형성하고, 상기 워드 라인이 노출되도록 상기 도전층을 평탄화시켜 상기 제1 콘택 패드들을 형성한다.According to an embodiment of the present invention, the first contact pads may be formed on both sides of each word line after forming the impurity regions, forming a first interlayer insulating layer filling the spaces between the word lines. A first mask pattern exposing the first interlayer insulating layer portions on the first impurity regions adjacent to each other is formed on the first interlayer insulating layer, and through etching using the first mask pattern and the word lines as an etching mask. By partially removing the first interlayer insulating film, first openings exposing the first impurity regions are formed, and the first mask pattern is removed. Subsequently, a conductive layer is formed to sufficiently fill the first openings, and the conductive layer is planarized to expose the word line to form the first contact pads.

또한, 상기 제2 콘택 패드들은, 상기 제1 콘택 패드들을 형성한 후, 상기 제1 콘택 패드 및 상기 제1 층간 절연막 상에 균일한 두께의 제2 층간 절연막을 형성하고, 각각의 워드 라인들의 양측에 배치되어 서로 인접하는 제2 불순물 영역들 상의 상기 제1 층간 절연막 및 상기 제2 층간 절연막 부위들을 노출시키는 마스크 패턴을 상기 제2 층간 절연막 상에 형성하고, 상기 마스크 패턴 및 상기 워드 라인들 을 식각 마스크로 이용하는 식각을 통해 기 제1 층간 절연막 및 상기 제2 층간 절연막을 부분적으로 제거함으로써 상기 제2 불순물 영역들을 노출시키는 개구들을 형성한다. 이어서, 상기 마스크 패턴을 제거하고 , 상기 제2 개구들을 충분히 매립하는 도전층을 형성한 후에 상기 제2 층간 절연막이 노출되도록 상기 도전층을 평탄화시켜 상기 제2 콘택 패드들을 형성한다.In addition, the second contact pads may form a second interlayer insulating film having a uniform thickness on the first contact pad and the first interlayer insulating film after forming the first contact pads, and at both sides of the respective word lines. A mask pattern formed on the second interlayer insulating layer to expose portions of the first interlayer insulating layer and the second interlayer insulating layer on second impurity regions adjacent to each other, and the mask pattern and the word lines are etched. The openings exposing the second impurity regions are formed by partially removing the first interlayer insulating layer and the second interlayer insulating layer through etching used as a mask. Subsequently, after removing the mask pattern and forming a conductive layer filling the second openings sufficiently, the conductive layer is planarized to expose the second interlayer insulating layer to form the second contact pads.

상기 비트 라인들은 상기 제2 콘택 패드들과 대응하는 영역들에서 상기 제2 콘택 패드들의 너비보다 넓은 너비의 다수의 돌출부를 갖도록 형성되며, 상기 제 1불순물 영역들 및 제2불순물 영역들과 전기적으로 연결된 다수의 커패시터들을 상기 비트 라인들의 상부에 형성한다.The bit lines are formed to have a plurality of protrusions having a width wider than the width of the second contact pads in regions corresponding to the second contact pads, and electrically connected to the first impurity regions and the second impurity regions. A plurality of connected capacitors are formed on top of the bit lines.

상기한 본 발명의 방법으로 상기 제1콘택홀을 충분한 크기로 형성한 후, 상기 제2 콘택홀을 형성함으로써, 공정 진행의 마진을 안정적으로 확보할 수 있다.By forming the first contact hole to a sufficient size by the method of the present invention, by forming the second contact hole, it is possible to ensure a stable margin of the process.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments and may be implemented in other forms. The embodiments introduced herein are provided to make the disclosure more complete and to fully convey the spirit and features of the invention to those skilled in the art. In the drawings, the thickness of each device or film (layer) and regions has been exaggerated for clarity of the invention, and each device may have a variety of additional devices not described herein. If (layer) is mentioned as being located on another film (layer) or substrate, it may be formed directly on another film (layer) or substrate, or an additional film (layer) may be interposed therebetween.

도 5 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 도면들이다.5 to 20 are diagrams for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 5는 반도체 기판에 정의된 액티브 영역들을 설명하기 위한 평면도이고, 도 6은 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 5 is a plan view illustrating active regions defined in a semiconductor substrate, and FIG. 6 is a cross-sectional view cut along the extending direction of the active regions.

도 5 및 도 6을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 소자 분리막(104)을 형성함으로써 액티브 영역들(102)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(STI) 공정을 이용하여 소자 분리막(104)에 의해 전기적으로 서로 격리된 액티브 영역들(102)을 한정한다. 상기 액티브 영역들(102)은 반도체 기판(100) 상에서 제1 방향으로 연장하며, 각각 제1 단부와 제2 단부를 갖는다. 각각의 액티브 영역(102)의 중앙 부위의 양측에는 인접하는 액티브 영역(102)의 제1 단부 및 제2 단부가 각각 배치된다. 즉, 각각의 액티브 영역(102)의 중심에 대하여 인접하는 액티브 영역들(102)이 점대칭으로 배치된다.5 and 6, active regions 102 are defined by forming an isolation layer 104 on a semiconductor substrate 100 such as a silicon wafer. For example, a shallow trench device isolation (STI) process is used to define the active regions 102 that are electrically isolated from each other by the device isolation film 104. The active regions 102 extend in a first direction on the semiconductor substrate 100 and have first and second ends, respectively. First and second ends of the adjacent active areas 102 are disposed on both sides of the central portion of each active area 102, respectively. That is, active regions 102 adjacent to the center of each active region 102 are disposed in point symmetry.

도 7은 반도체 기판 상에 형성된 워드 라인 구조물들을 설명하기 위한 평면도이고, 도 8은 도 7에 도시된 워드 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 7 is a plan view illustrating word line structures formed on a semiconductor substrate, and FIG. 8 is a cross-sectional view taken along an extension direction of active regions in order to describe the word line structures illustrated in FIG. 7.

도 7 및 도 8을 참조하면, 상기 액티브 영역들(102) 및 소자 분리막(104) 상에 얇은 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 열 산화 또는 화학 기상 증착에 의해 형성될 수 있다.7 and 8, a gate insulating layer having a thin thickness is formed on the active regions 102 and the device isolation layer 104. A silicon oxide film may be used as the gate insulating film, and the silicon oxide film may be formed by thermal oxidation or chemical vapor deposition.

상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크층으로 각각 기능 하는 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 게이트 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있으며, 상기 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다. 상기 제1 마스크층은 후속하여 형성될 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제1 마스크층은 실리콘 질화물로 이루어질 수 있다.A first conductive film and a first mask layer respectively functioning as a gate conductive film and a gate mask layer are sequentially formed on the gate insulating film. An impurity doped polysilicon layer may be used as the gate conductive layer, and a metal silicide layer may be further formed on the polysilicon layer. The first mask layer may be formed of a material having an etch selectivity with respect to a first interlayer insulating layer to be subsequently formed. For example, when the first interlayer insulating layer is made of silicon oxide, the first mask layer may be made of silicon nitride.

상기 제1 마스크층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크층, 제1 도전막 및 게이트 절연막을 순차적으로 패터닝함으로써 상기 반도체 기판(100) 상에 게이트 절연막 패턴들(106)과 게이트 전극들로서 기능하는 워드 라인들(108) 및 게이트 마스크 패턴들(110)을 형성한다. 여기서, 상기 게이트 절연막 패턴들(106)은 상기 액티브 영역들(102) 상에만 형성되며, 상기 제1 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거된다.The semiconductor substrate is formed by sequentially patterning the first mask layer, the first conductive layer, and the gate insulating layer using the first photoresist pattern as an etch mask after forming a first photoresist pattern on the first mask layer. Gate line patterns and gate mask patterns 110, which function as gate insulating layers patterns 106 and gate electrodes, are formed on (100). Here, the gate insulating layer patterns 106 are formed only on the active regions 102, and the first photoresist pattern is removed through an ashing or strip process.

한편, 이와 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 도전막 상에 게이트 마스크 패턴들(110)을 형성한 후, 상기 제1 포토레지스트 패턴을 제거하고, 상기 게이트 마스크 패턴들(110)을 식각 마스크로 사용하는 이방성 식각을 재차 수행하여 상기 워드 라인들(108) 및 게이트 절연막 패턴들(106)을 형성할 수도 있다.Alternatively, after performing anisotropic etching using the first photoresist pattern as an etching mask to form the gate mask patterns 110 on the first conductive layer, the first photoresist pattern is removed. In addition, the anisotropic etching using the gate mask patterns 110 as an etching mask may be performed again to form the word lines 108 and the gate insulating layer patterns 106.

이어서, 상기 게이트 마스크 패턴들(110), 워드 라인들(108) 및 게이트 절연막 패턴들(106)이 형성된 반도체 기판(100) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각하여 상기 게이트 마스크 패턴들(110), 워드 라인들(108) 및 게이트 절연막 패턴들(106)의 측면들 상에 게이트 스페이서들(112)을 형성함으로써 반도체 기판(100) 상에 워드 라인 구조물들(114)을 완성한다. 상기 워드 라인 구조물들(114)은 상기 액티브 영역들(102)의 연장 방향과 다른 제2 방향으로 연장하며, 각각의 액티브 영역들(102)은 두 개의 워드 라인 구조물들(114)과 각각 교차한다.Subsequently, a first spacer layer is formed on the semiconductor substrate 100 on which the gate mask patterns 110, the word lines 108, and the gate insulating layer patterns 106 are formed. The first spacer layer is anisotropically etched to form the first spacer layer. Word line structures 114 on the semiconductor substrate 100 by forming gate spacers 112 on the side surfaces of the gate mask patterns 110, the word lines 108, and the gate insulating layer patterns 106. To complete. The word line structures 114 extend in a second direction different from the extending direction of the active regions 102, and each of the active regions 102 intersects two word line structures 114, respectively. .

구체적으로, 상기 워드 라인 구조물들(114)은 상기 액티브 영역들(102)의 양측 단부들과 중앙 부위들 사이를 통과하며, 액티브 영역들(102)의 중앙 부위들 및 양측 단부들을 노출시킨다.Specifically, the word line structures 114 pass between both ends and central portions of the active regions 102 and expose the central portions and both ends of the active regions 102.

계속해서, 상기 액티브 영역들(102)의 양측 단부들 및 중앙 부위들에 각각 제1 불순물 영역들(116)과 제2 불순물 영역들(118)을 형성함으로써 상기 반도체 기판(100) 상에 다수의 트랜지스터들(120)을 완성한다. 상기 제1 불순물 영역들(116) 및 제2 불순물 영역들(118)은 소스/드레인으로서 기능하며, 하나의 액티브 영역(102)에는 상기 제1 불순물 영역(116)을 공유하는 두 개의 트랜지스터(120)가 형성된다.Subsequently, the first impurity regions 116 and the second impurity regions 118 are formed at both end portions and the central portions of the active regions 102, respectively. Complete the transistors 120. The first impurity regions 116 and the second impurity regions 118 function as a source / drain, and in one active region 102, two transistors 120 sharing the first impurity region 116. ) Is formed.

상기 제1 및 제2 불순물 영역들(116, 118)은 각각 저농도 불순물 영역과 고농도 불순물 영역을 포함할 수 있으며, 상기 저농도 불순물 영역들과 고농도 불순물 영역들은 상기 게이트 스페이서들(112)의 형성 전후에 각각 형성될 수 있다.The first and second impurity regions 116 and 118 may include low concentration impurity regions and high concentration impurity regions, respectively, and the low concentration impurity regions and the high concentration impurity regions may be formed before or after the formation of the gate spacers 112. Each can be formed.

도 9는 액티브 영역들의 불순물 영역들 상에 형성된 제1 콘택 패드들을 설명하기 위한 평면도이고, 도 10은 도 9에 도시된 제1 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 9 is a plan view illustrating first contact pads formed on the impurity regions of the active regions, and FIG. 10 is a cross-sectional view taken along the extending direction of the active regions to explain the first contact pads illustrated in FIG. 9. .

도 9 및 도 10을 참조하면, 상기 워드 라인 구조물들(114)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(122)을 형성한다. 상기 제1 층간 절연막(122)은 BPSG, PSG, USG, TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막(122)은 상기 워드 라인 구조물들(114)사이를 충분히 매립할 수 있을 정도로 형성되며, 상기 제1 층간 절연막(122)의 표면은 화학적 기계적 연마에 의해 제거된다. 구체적으로, 제1 층간 절연막(122)을 평탄화 시키기 위하여 상기 게이트 마스크 패턴들(110)이 노출되도록 상기 제1 층간 절연막(122)의 표면 부위를 화학적 기계적 연마를 통해 제거한다.9 and 10, a first interlayer insulating layer 122 is formed on the semiconductor substrate 100 on which the word line structures 114 are formed. The first interlayer insulating layer 122 may be formed of silicon oxide such as BPSG, PSG, USG, TEOS, or HDP-CVD oxide. The first interlayer insulating layer 122 is formed to sufficiently fill the word line structures 114, and the surface of the first interlayer insulating layer 122 is removed by chemical mechanical polishing. Specifically, in order to planarize the first interlayer insulating layer 122, the surface portion of the first interlayer insulating layer 122 is removed by chemical mechanical polishing so as to expose the gate mask patterns 110.

이어서, 상기 평탄화 된 제1 층간 절연막(122) 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 제1불순물 영역들(116)을 노출시키는 제1 콘택홀들을 형성한다. 이때 상기 제2포토레지스트 패턴은 상기 제2 방향을 기준으로 상기 제1 방향에 대하여 대각 방향으로 연장하며 상기 인접하는 제1 층간 절연막 부위들을 노출시키는 개구를 갖는다. 따라서, 상기 제1콘택홀은 반도체 기판 상에서 제3 방향으로 연장하며 각각 제1단부와 제2단부를 갖는다. 상기 제1단부와 상기 제2단부는 각각의 상기 액티브 영역과 접한다. 즉, 상기 콘택홀의 각각의 상기 제1단부와 상기 제2단부는 서로 다른 액티브 영역과 접한다. 또한 상기 제1 콘택홀들은 상기 게이트 스페이서들(112)과 제1 층간 절연막(122) 사이의 식각 속도 차이에 의해 상기 제1 불순물 영역들(116)에 자기 정렬되며, 상기 워드 라인들(108)은 상기 게이트 마스크 패턴들 (110)과 상기 게이트 스페이서들(112)에 의해 보호될 수 있다.Subsequently, a second photoresist pattern is formed on the planarized first interlayer insulating layer 122, and the first impurity regions 116 are exposed through anisotropic etching using the second photoresist pattern as an etching mask. First contact holes are formed. In this case, the second photoresist pattern has an opening extending in a diagonal direction with respect to the first direction with respect to the second direction and exposing the adjacent first interlayer insulating layer portions. Thus, the first contact hole extends in the third direction on the semiconductor substrate and has a first end and a second end, respectively. The first end and the second end are in contact with each of the active regions. That is, each of the first end and the second end of the contact hole is in contact with different active regions. In addition, the first contact holes are self-aligned to the first impurity regions 116 by an etching rate difference between the gate spacers 112 and the first interlayer insulating layer 122. May be protected by the gate mask patterns 110 and the gate spacers 112.

상기 제2 포토레지스트 패턴을 제거한 후, 상기 제1콘택홀들을 충분히 매립하는 제2 도전막을 제1 층간 절연막(122) 및 게이트 마스크 패턴들(110) 상에 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐과 같은 금속으로 이루어질 수 있다.After removing the second photoresist pattern, a second conductive layer filling the first contact holes is sufficiently formed on the first interlayer insulating layer 122 and the gate mask patterns 110. The second conductive layer may be made of an impurity doped polysilicon, a metal nitride such as titanium nitride, or a metal such as tungsten.

상기 게이트 마스크 패턴들(110)이 노출되도록 상기 제2 도전막의 표면 부위를 제거하여 상기 워드 라인 구조물들(114) 사이에서 상기 제1불순물 영역들(116) 1과 전기적으로 연결된 제1 콘택 패드들(124)을 형성한다. 상기 제2 도전막의 표면 부위는 에치 백 또는 화학적 기계적 연마를 통해 제거될 수 있다.First contact pads electrically connected to the first impurity regions 116 1 between the word line structures 114 by removing surface portions of the second conductive layer to expose the gate mask patterns 110. 124 is formed. The surface portion of the second conductive layer may be removed through etch back or chemical mechanical polishing.

도 11은 액티브 영역들의 불순물 영역들 상에 형성된 제2 콘택 패드들을 설명하기 위한 평면도이고, 도 12는 도 11에 도시된 제2 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.FIG. 11 is a plan view illustrating second contact pads formed on the impurity regions of the active regions, and FIG. 12 is a cross-sectional view taken along the extending direction of the active regions to explain the second contact pads illustrated in FIG. 11. .

상기 제1 콘택 패드들(124)을 형성한 후, 상기 게이트 마스크 패턴들(110) 과 제1 층간 절연막(122) 및 제1 콘택 패드들(124)상에 균일한 두께의 제2 층간 절연막(126)을 형성한다. 상기 제2 층간 절연막(126)은 실질적으로 제1 층간 절연막(124)과 동일한 물질을 사용하여 형성될 수 있으며, 상기 제2 층간 절연막(126)은 후속하여 형성될 비트 라인들과 상기 워드 라인들(108) 사이에서 전기적 절연을 제공하기 위하여 형성된다.After forming the first contact pads 124, a second interlayer insulating film having a uniform thickness on the gate mask patterns 110, the first interlayer insulating layer 122, and the first contact pads 124 ( 126). The second interlayer insulating layer 126 may be formed using substantially the same material as the first interlayer insulating layer 124, and the second interlayer insulating layer 126 may be formed on the bit lines and the word lines to be subsequently formed. Is formed to provide electrical isolation between the 108.

제2 층간 절연막(126) 상에 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제2 불순 물 영역(118)을 노출시키는 제2 콘택홀들을 형성한다.A second contact that forms a third photoresist pattern on the second interlayer insulating layer 126 and performs anisotropic etching using the third photoresist pattern as an etching mask to expose the second impurity region 118. Form the holes.

상기 제2 콘택홀들을 형성한 후 상기 제3 포토레지스트 패턴을 제거한다. 이어서, 상기 제2 콘택홀들을 매립하는 제3 도전막을 제2 층간 절연막(126) 상에 형성한 후 상기 제2 층간 절연막(126)이 노출되도록 상기 제3 도전막의 표면 부위를 화학적 기계적 연마를 통하여 제거함으로써, 제2 콘택 패드(128)를 형성한다.After forming the second contact holes, the third photoresist pattern is removed. Subsequently, after forming a third conductive film filling the second contact holes on the second interlayer insulating film 126, the surface portion of the third conductive film is exposed through chemical mechanical polishing to expose the second interlayer insulating film 126. By removing, the second contact pad 128 is formed.

도 13은 비트 라인 구조물들을 설명하기 위한 평면도이고, 도 14는 도 13에 도시된 비트 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이며, 도15는 도13에 도시된 비트라인 구조물들을 설명하기 위하여 워드 라인의 연장 방향을 따라 절개된 단면도이다.FIG. 13 is a plan view illustrating bit line structures, FIG. 14 is a cross-sectional view taken along an extension direction of active regions for explaining the bit line structures illustrated in FIG. 13, and FIG. 15 is a bit line illustrated in FIG. 13. Sectional views cut along the extension direction of the word line to illustrate the structures.

도 13 내지 도15를 참조하면, 상기 제2 콘택 패드(128)를 형성한 후, 상기 제2 층간 절연막(126)과 상기 제 2 콘택 패드(128)상에 제3 도전막을 형성하고, 상기 제3 도전막 상에 제2 마스크층을 형성한다. 상기 제2 마스크층은 상기 제2 층간 절연막에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 마스크층은 실리콘 질화물로 이루어질 수 있다.13 to 15, after the second contact pads 128 are formed, a third conductive layer is formed on the second interlayer insulating layer 126 and the second contact pads 128. A second mask layer is formed on the third conductive film. The second mask layer may be formed of a material having an etch selectivity with respect to the second interlayer insulating layer. For example, the second mask layer may be made of silicon nitride.

상기 제3 도전막은 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다. 한편, 상기 제3 도전막을 형성하기 전에 금속 확산을 방지하기 위한 금속 장벽막을 더 형성할 수도 있다. 상기 금속 장벽막으로는 금속막 및 금속 화합물막이 사용될 수 있다. 예를 들면, 상기 금속 장벽막은 티타늄막 및 티타늄 질화막이 사용될 수 있다.The third conductive layer may be made of a metal such as tungsten or a metal compound such as titanium nitride. Meanwhile, before forming the third conductive film, a metal barrier film for preventing metal diffusion may be further formed. As the metal barrier film, a metal film and a metal compound film may be used. For example, the metal barrier film may be a titanium film and a titanium nitride film.

상기 제2 마스크층을 형성한 후, 상기 제2 마스크층 상에 제4 포토레지스트 패턴을 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 상기 제2 마스크층과 제3 도전막을 순차적으로 패터닝함으로써 , 상기 제2 콘택 패드들(128)과 전기적으로 연결되는 비트 라인들(130)과 상기 비트 라인들(130) 상에 비트 라인 마스크 패턴들(132)을 형성한다.After forming the second mask layer, a fourth photoresist pattern is formed on the second mask layer. Subsequently, bit lines electrically connected to the second contact pads 128 may be formed by sequentially patterning the second mask layer and the third conductive layer using anisotropic etching using the fourth photoresist pattern as an etching mask. 130 and bit line mask patterns 132 are formed on the bit lines 130.

상기 비트 라인들(130) 및 비트 라인 마스크 패턴들(132)을 형성한 후, 제2 층간 절연막(126)과 상기 비트 라인들(130) 및 비트 라인 마스크 패턴들(132) 상에 제2 스페이서막을 균일한 두께로 형성한다. 이어서, 상기 제2 스페이서막을 이방성 식각하여 상기 비트 라인들(130) 및 비트 라인 마스크 패턴들(132)의 측면들 상에 비트 라인 스페이서들(134)을 형성함으로써 비트라인 구조물(136)을 완성한다. 상기 제2 스페이서막은 후속하여 형성될 제3 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제3 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제2 스페이서막은 실리콘 질화물로 이루어질 수 있다.After forming the bit lines 130 and the bit line mask patterns 132, a second spacer on the second interlayer insulating layer 126 and the bit lines 130 and the bit line mask patterns 132. The film is formed to a uniform thickness. Subsequently, the second spacer layer is anisotropically etched to form bit line spacers 134 on side surfaces of the bit lines 130 and the bit line mask patterns 132 to complete the bit line structure 136. . The second spacer layer may be formed of a material having an etch selectivity with respect to a third interlayer insulating layer to be subsequently formed. For example, when the third interlayer insulating layer is made of silicon oxide, the second spacer layer may be made of silicon nitride.

상기 비트 라인 마스크 패턴들(132)과 상기 비트 라인 스페이서들(134)은 상기 비트 라인들(130)과 후속하여 형성될 스토리지 노드 전극들 사이에서 전기적인 절연을 제공하기 위하여 형성된다.The bit line mask patterns 132 and the bit line spacers 134 are formed to provide electrical isolation between the bit lines 130 and storage node electrodes to be subsequently formed.

상기 비트 라인 구조물들(130)은 상기 제1방향에 대하여 실질적으로 수직하는 제4 방향으로 연장하며, 상기 제2 콘택 패드(128)들과 전기적으로 연결된다. 상기 액티브 영역들(102)의 중앙 부위들과 교차한다. 즉, 상기 비트 라인 구조물들(136)은 상기 액티브 영역들(102)의 제2 불순물 영역들의 상부를 통과한다.The bit line structures 130 extend in a fourth direction substantially perpendicular to the first direction and are electrically connected to the second contact pads 128. Intersect the central portions of the active regions 102. That is, the bit line structures 136 pass through the second impurity regions of the active regions 102.

또한, 상기 비트 라인 구조물들(130) 상기 제2 콘택 패드들(128)과 대응하는 영역들에서 상기 제2 콘택 패드들(128)의 너비보다 넓은 너비의 다수의 돌출부(136a)를 갖도록 형성된다.In addition, the bit line structures 130 may be formed to have a plurality of protrusions 136a wider than the width of the second contact pads 128 in regions corresponding to the second contact pads 128. .

즉, 상기 비트 라인들(130)과 상기 제2 불순물 영역 상에 형성된 제2 콘택 패드들(128) 사이의 얼라인 마진을 증가시키기 위하여 상기 제2 콘택 패드들(128)과 대응하는 상기 비트 라인(134) 부위들은 증가된 선폭을 갖는다. 상기 증가된 선폭은 다수의 돌출부들(136a)에 의해 구현될 수 있다.That is, the bit line corresponding to the second contact pads 128 to increase the alignment margin between the bit lines 130 and the second contact pads 128 formed on the second impurity region. (134) sites have increased line width. The increased line width may be implemented by a plurality of protrusions 136a.

도 16는 스토리지 노드 콘택 플러그들을 설명하기 위한 평면도이고, 도 17은 도 16에 도시된 스토리지 노드 콘택 플러그들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 16 is a plan view illustrating storage node contact plugs, and FIG. 17 is a cross-sectional view taken along an extension direction of word lines to explain the storage node contact plugs illustrated in FIG. 16.

도 16 및 도 17을 참조하면, 상기 비트 라인 구조물들(136) 및 제2 층간 절연막(126) 상에 상기 비트 라인 구조물들(136) 사이를 충분히 매립하는 제3 층간 절연막(138)을 형성한다. 상기 제3 층간 절연막(138)은 상기 제1 및 제2 층간 절연막(122, 126)과 실질적으로 동일한 물질로 형성될 수 있다.16 and 17, a third interlayer insulating layer 138 is formed on the bit line structures 136 and the second interlayer insulating layer 126 to sufficiently fill the gaps between the bit line structures 136. . The third interlayer insulating layer 138 may be formed of substantially the same material as the first and second interlayer insulating layers 122 and 126.

상기 제3 층간 절연막(138)을 형성한 후, 상기 제3 층간 절연막(138)의 평탄화를 위하여 상기 비트 라인 마스크 패턴들(132)이 노출되도록 상기 제3 층간 절연막(138)의 상부를 화학적 기계적 연마를 통해 제거한다.After the third interlayer insulating layer 138 is formed, an upper portion of the third interlayer insulating layer 138 is exposed to the bit line mask patterns 132 so as to planarize the third interlayer insulating layer 138. Remove by grinding.

상기 평탄화 된 제3 층간 절연막(138) 및 비트 라인 마스크 패턴들(132) 상에 제5 포토레지스트 패턴을 형성하고, 상기 제5 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 층간 절연막(140) 및 제2 층간 절연막 (126)을 순차적으로 패터닝하여 상기 제1 콘택 패드들(124)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들은 상기 비트 라인 구조물들(136) 사이에서 연장하며, 상기 비트 라인 구조물들(136)에 의해 상기 제1 콘택 패드들(124)에 자기 정렬될 수 있다.Forming a fifth photoresist pattern on the planarized third interlayer insulating layer 138 and the bit line mask patterns 132, and performing anisotropic etching using the fifth photoresist pattern as an etching mask. The insulating layer 140 and the second interlayer insulating layer 126 are sequentially patterned to form storage node contact holes exposing the first contact pads 124. The storage node contact holes may extend between the bit line structures 136 and be self-aligned to the first contact pads 124 by the bit line structures 136.

상기 제5 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 콘택홀들을 충분히 매립하는 제4 도전막을 형성한다. 이어서, 상기 제3 층간 절연막(138) 및 비트 라인 마스크 패턴들(132)이 노출되도록 상기 제4 도전막의 상부를 제거함으로써 상기 스토리지 노드 콘택홀 내부를 매립하는 스토리지 노드 콘택 플러그들(140)을 수득한다. 상기 스토리지 노드 콘택 플러그들(140)은 불순물 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있으며, 상기 제1 콘택 패드들(124)과 후속하여 형성될 스토리지 노드 전극들을 전기적으로 연결하기 위하여 형성된다.After removing the fifth photoresist pattern, a fourth conductive layer is formed to sufficiently fill the storage node contact holes. Subsequently, the upper portion of the fourth conductive layer is removed to expose the third interlayer insulating layer 138 and the bit line mask patterns 132, thereby obtaining storage node contact plugs 140 filling the inside of the storage node contact hole. do. The storage node contact plugs 140 may be made of impurity doped polysilicon or metal, and are formed to electrically connect the first contact pads 124 and the storage node electrodes to be subsequently formed.

도 18은 개구들을 갖는 몰드막을 설명하기 위한 평면도이고, 도 19는 도 18에 도시된 개구들을 갖는 몰드막을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 18 is a plan view illustrating a mold film having openings, and FIG. 19 is a cross-sectional view cut along the extending direction of word lines to describe the mold film having openings shown in FIG. 18.

도 18 및 도 19를 참조하면, 상기 스토리지 노드 콘택 플러그들(140), 비트 라인 마스크 패턴들(132) 및 제3 층간 절연막(138) 상에 제4 층간 절연막(142)을 형성한다. 상기 제4 층간 절연막(142)은 후속하여 형성될 커패시터의 스토리지 노드 전극들과 상기 비트 라인들(130 사이에서 전기적인 절연을 제공하기 위하여 형성된다. 상기 제4 층간 절연막(142)은 실질적으로 상기 제3 층간 절연막(138)과 동일한 물질로 형성될 수 있다.18 and 19, a fourth interlayer insulating layer 142 is formed on the storage node contact plugs 140, the bit line mask patterns 132, and the third interlayer insulating layer 138. The fourth interlayer insulating layer 142 is formed to provide electrical insulation between the storage node electrodes of the capacitor to be subsequently formed and the bit lines 130. The fourth interlayer insulating layer 142 is substantially the It may be formed of the same material as the third interlayer insulating layer 138.

상기 제4 층간 절연막(142) 상에 식각 저지막(144)을 형성한다. 상기 식각 저지막(144)은 제4 층간 절연막(142) 및 후속하여 상기 제4 층간 절연막(142) 상에 형성될 몰드막(148)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 식각 저지막(144)은 실리콘 질화물로 이루어질 수 있다.An etch stop layer 144 is formed on the fourth interlayer insulating layer 142. The etch stop layer 144 may be formed of a material having an etch selectivity with respect to the fourth interlayer insulating layer 142 and the mold layer 148 to be subsequently formed on the fourth interlayer insulating layer 142. For example, the etch stop layer 144 may be formed of silicon nitride.

상기 식각 저지막(144) 상에 스토리지 전극들을 형성하기 위한 몰드막(146)을 형성한다. 상기 몰드막(146)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있으며, 약 5,000 내지 50,000Å 정도의 두께를 갖도록 형성될 수 있다. 상기 스토리지 노드 전극들의 높이는 상기 몰드막(146)의 두께에 따라 결정되므로, 목적하는 커패시턴스에 따라 몰드막의 높이는 변화될 수 있다.A mold layer 146 is formed on the etch stop layer 144 to form storage electrodes. The mold layer 146 may be formed using TEOS oxide, HDP-CVD oxide, PSG, USG, BPSG, or SOG, and may have a thickness of about 5,000 to 50,000 kPa. Since the height of the storage node electrodes is determined according to the thickness of the mold layer 146, the height of the mold layer may be changed according to a desired capacitance.

상기 몰드막(146) 상에 제3 마스크 층을 형성한다. 상기 제3 마스크 층은 상기 몰드막(146)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제3 마스크 층은 실리콘 질화물로 이루어질 수 있으며, 상기 식각 저지막(144)보다 두껍게 형성되는 것이 바람직하다.A third mask layer is formed on the mold layer 146. The third mask layer may be formed of a material having an etch selectivity with respect to the mold layer 146. For example, the third mask layer may be formed of silicon nitride, and may be formed thicker than the etch stop layer 144.

상기 제3 마스크층 상에 제6 포토레지스트 패턴을 형성하고, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 마스크 층을 부분적으로 식각 함으로써 상기 몰드막(146) 상에 스토리지 노드 마스크 패턴(148)을 형성한다.On the mold layer 146 by forming a sixth photoresist pattern on the third mask layer and partially etching the third mask layer through anisotropic etching using the sixth photoresist pattern as an etching mask. The storage node mask pattern 148 is formed.

상기 제6 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 마스크 패턴(148)을 식각 마스크로 사용하는 이방성 식각을 통해 상기 몰드막(146), 식각 저지 막(144) 및 제4 층간 절연막(142)을 순차적으로 식각함으로써 상기 스토리지 노드 콘택 플러그들(140)을 노출시키는 개구들(150)을 형성한다. 이때, 상기 스토리지 노드 콘택 플러그들(140)과 상기 개구들(150) 사이에서 충분한 얼라인 마진이 확보되어 있으므로 하나의 개구(150)에 의해 두 개의 스토리지 노드 콘택 플러그(140)가 노출됨으로써 발생될 수 있는 스토리지 노드 전극들 사이의 브릿지 현상을 방지할 수 있다.After removing the sixth photoresist pattern, the mold layer 146, the etch stop layer 144, and the fourth interlayer insulating layer 142 are formed by anisotropic etching using the storage node mask pattern 148 as an etching mask. Etching sequentially forms openings 150 exposing the storage node contact plugs 140. In this case, since sufficient alignment margin is secured between the storage node contact plugs 140 and the openings 150, two storage node contact plugs 140 may be exposed by one opening 150. The bridge phenomenon between the storage node electrodes may be prevented.

도 20은 스토리지 노드 전극들을 설명하기 위한 평면도이고, 도 21은 도 20에 도시된 스토리지 노드 전극들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.FIG. 20 is a plan view illustrating storage node electrodes, and FIG. 21 is a cross-sectional view taken along the extending direction of word lines to describe the storage node electrodes illustrated in FIG. 20.

도 20 및 도 21을 참조하면, 상기 개구들(150)의 내부 표면들 및 상기 스토리지 노드 마스크 패턴(148) 상에 제5 도전막을 균일한 두께로 형성하고, 상기 개구들(150)의 내부를 충분히 매립하는 희생막을 제5 도전층 상에 형성한다. 상기 희생막은 상기 제5 도전막을 부분적으로 제거하여 스토리지 노드 전극들(152)을 형성하는 동안 상기 스토리지 노드 전극들(152)을 보호하기 위하여 형성된다. 상기 희생막은 상기 몰드막(146)과 실질적으로 동일한 물질로 형성되는 것이 바람직하다. 상기 제5 도전막은 불순물 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.20 and 21, a fifth conductive layer is formed on the inner surfaces of the openings 150 and the storage node mask pattern 148 to have a uniform thickness, and the inside of the openings 150 is formed. A sacrificial film that is sufficiently buried is formed on the fifth conductive layer. The sacrificial layer is formed to partially protect the storage node electrodes 152 while partially removing the fifth conductive layer to form the storage node electrodes 152. The sacrificial layer is preferably formed of the same material as the mold layer 146. The fifth conductive layer may be made of an impurity doped polysilicon, a metal such as tungsten, or a metal compound such as titanium nitride.

상기 스토리지 노드 마스크 패턴(148)이 노출되도록 상기 희생막의 상부 및 제5 도전막의 상부를 제거함으로써, 실린더 형상을 갖고, 스토리지 노드 콘택 플러그들(140)과 제1 콘택 패드들(124)을 통해 제 불순물 영역들에 전기적으로 연결되 는 다수의 스토리지 노드 전극들(152)을 형성한다.By removing an upper portion of the sacrificial layer and an upper portion of the fifth conductive layer so that the storage node mask pattern 148 is exposed, the storage node mask pattern 148 may have a cylindrical shape and may be formed through the storage node contact plugs 140 and the first contact pads 124. A plurality of storage node electrodes 152 are electrically connected to the impurity regions.

도 22는 완성된 커패시터들을 설명하기 위한 단면도이다.22 is a cross-sectional view illustrating the completed capacitors.

도 22를 참조하면, 상기 스토리지 노드 전극들(152)을 형성한 후, 상기 스토리지 노드 마스크 패턴(148), 상기 희생막 및 몰드막(146)을 제거한다. 상기 스토리지 노드 마스크 패턴(148), 상기 희생막 및 몰드막(146)은 습식 식각 또는 건식 식각에 의해 제거될 수 있으며, 상기 제4 층간 절연막(142)은 식각 저지막에 의해 보호될 수 있다.Referring to FIG. 22, after forming the storage node electrodes 152, the storage node mask pattern 148, the sacrificial layer, and the mold layer 146 are removed. The storage node mask pattern 148, the sacrificial layer, and the mold layer 146 may be removed by wet etching or dry etching, and the fourth interlayer insulating layer 142 may be protected by an etch stop layer.

상기 스토리지 노드 전극들(152)상에 유전막(154) 및 플레이트 전극(156)을 순차적으로 형성하여 상기 트랜지스터들(120)과 전기적으로 연결된 커패시터들(158)을 완성한다. 상기 유전막(154)으로는 고유전율 물질막이 사용될 수 있다. 예를 들면, 상기 유전막(154)은 HfO2, ZrO2, HfSiO, ZrSiO, La2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 등과 같은 고유전율 물질로 이루어질 수 있다. 상기 플레이트 전극(156)은 불순물 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.The dielectric layer 154 and the plate electrode 156 are sequentially formed on the storage node electrodes 152 to complete the capacitors 158 electrically connected to the transistors 120. As the dielectric layer 154, a high dielectric constant material layer may be used. For example, the dielectric film 154 is made of a high dielectric constant material such as HfO 2 , ZrO 2 , HfSiO, ZrSiO, La 2 O 3 , Ta 2 O 5 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3, and the like. Can be. The plate electrode 156 may be made of an impurity doped polysilicon, a metal such as tungsten, or a metal compound such as titanium nitride.

상기와 같은 본 발명에 따르면, 상기 스토리지 노드 전극과 전기적으로 연결되는 상기 제1콘택 패드를 충분한 공정 마진을 확보하여 형성한 후, 상기 비트라인과 전기적으로 연결되는 상기 제2콘택 패드를 형성함으로써, 미세 패턴을 요구하는 반도체 장치를 안정적으로 형성할 수 있다.According to the present invention as described above, by forming the first contact pad electrically connected to the storage node electrode with a sufficient process margin, by forming the second contact pad electrically connected to the bit line, A semiconductor device requiring a fine pattern can be stably formed.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (5)

기판 상에 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 정의하는 단계;Defining a plurality of active regions separated from each other by a device isolation layer on the substrate and extending in a first direction; 상기 액티브 영역들 상에 게이트 절연막 패턴들과 상기 제1 방향과 다른 제2 방향으로 연장하며 상기 액티브 영역들의 양측 단부들과 중앙 부위들 사이에서 상기 액티브 영역들과 교차하는 워드 라인들을 형성하는 단계;Forming word lines on the active regions and extending in a second direction different from the first direction and intersecting the active regions between both ends and central portions of the active regions; 상기 액티브 영역들의 양측 단부들에 제1 불순물 영역들과 상기 액티브 영역들의 중앙 부위들에 제2 불순물 영역들을 형성하는 단계;Forming first impurity regions at both ends of the active regions and second impurity regions at central portions of the active regions; 상기 제1 불순물 영역들과 전기적으로 연결되는 제1 콘택 패드들을 상기 워드 라인들 사이에 형성하는 단계;Forming first contact pads between the word lines, the first contact pads being electrically connected to the first impurity regions; 상기 제2 불순물 영역들과 전기적으로 연결되는 제2 콘택 패드들을 상기 워드 라인들 사이에 형성하는 단계; 및Forming second contact pads between the word lines, the second contact pads being electrically connected to the second impurity regions; And 상기 제2 방향에 대하여 실질적으로 수직하는 방향으로 연장하며 상기 제2 콘택 패드들과 전기적으로 연결되는 비트 라인들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.Forming bit lines extending in a direction substantially perpendicular to the second direction and electrically connected to the second contact pads. 제1항에 있어서, 상기 제1 콘택 패드들을 형성하는 단계는,The method of claim 1, wherein forming the first contact pads comprises: 상기 불순물 영역들을 형성한 후, 상기 워드 라인들 사이 공간들을 매립하는 제1 층간 절연막을 형성하는 단계;After forming the impurity regions, forming a first interlayer insulating layer filling the spaces between the word lines; 각각의 워드 라인들의 양측에 배치되어 서로 인접하는 제1 불순물 영역들 상의 상기 제1 층간 절연막 부위들을 노출시키는 제1 마스크 패턴을 상기 제1 층간 절연막 상에 형성하는 단계; Forming a first mask pattern on the first interlayer insulating layer disposed on both sides of each word line and exposing the first interlayer insulating layer portions on the first impurity regions adjacent to each other; 상기 제1 마스크 패턴 및 상기 워드 라인들을 식각 마스크로 이용하는 식각을 통해 상기 제1 층간 절연막을 부분적으로 제거함으로써 상기 제1 불순물 영역들을 노출시키는 제1 개구들을 형성하는 단계;Forming first openings exposing the first impurity regions by partially removing the first interlayer insulating layer through etching using the first mask pattern and the word lines as an etching mask; 상기 제1 마스크 패턴을 제거하는 단계;Removing the first mask pattern; 상기 제1 개구들을 충분히 매립하는 도전층을 형성하는 단계; 및Forming a conductive layer filling the first openings sufficiently; And 상기 워드 라인이 노출되도록 상기 도전층을 평탄화시켜 상기 제1 콘택 패드들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And planarizing the conductive layer to expose the word line, thereby forming the first contact pads. 제1항에 있어서, 상기 제2 콘택 패드들을 형성하는 단계는,The method of claim 1, wherein forming the second contact pads comprises: 상기 제1 콘택 패드들을 형성한 후, 상기 제1 콘택 패드 및 상기 제1 층간 절연막 상에 균일한 두께의 제2 층간 절연막을 형성하는 단계;After forming the first contact pads, forming a second interlayer insulating film having a uniform thickness on the first contact pad and the first interlayer insulating film; 각각의 워드 라인들의 양측에 배치되어 서로 인접하는 제2 불순물 영역들 상의 상기 제1 층간 절연막 및 상기 제2 층간 절연막 부위들을 노출시키는 마스크 패턴을 상기 제2 층간 절연막 상에 형성하는 단계; Forming a mask pattern on the second interlayer insulating layer disposed on both sides of each word line and exposing the first interlayer insulating layer and the second interlayer insulating layer portions on the second impurity regions adjacent to each other; 상기 마스크 패턴 및 상기 워드 라인들을 식각 마스크로 이용하는 식각을 통해 기 제1 층간 절연막 및 상기 제2 층간 절연막을 부분적으로 제거함으로써 상기 제2 불순물 영역들을 노출시키는 개구들을 형성하는 단계;Forming openings exposing the second impurity regions by partially removing the first interlayer insulating layer and the second interlayer insulating layer through etching using the mask pattern and the word lines as an etching mask; 상기 마스크 패턴을 제거하는 단계;Removing the mask pattern; 상기 제2 개구들을 충분히 매립하는 도전층을 형성하는 단계; 및Forming a conductive layer filling the second openings sufficiently; And 상기 제2 층간 절연막이 노출되도록 상기 도전층을 평탄화시켜 상기 제2 콘택 패드들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And planarizing the conductive layer to expose the second interlayer insulating film to form the second contact pads. 제1항에 있어서, 상기 비트 라인들은 상기 제2 콘택 패드들과 대응하는 영역들에서 상기 제2 콘택 패드들의 너비보다 넓은 너비의 다수의 돌출부를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the bit lines are formed to have a plurality of protrusions having a width wider than a width of the second contact pads in regions corresponding to the second contact pads. 제1항에 있어서, 상기 제 1불순물 영역들 및 제2불순물 영역들과 전기적으로 연결된 다수의 커패시터들을 상기 비트 라인들의 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, further comprising forming a plurality of capacitors on the bit lines, the plurality of capacitors electrically connected to the first impurity regions and the second impurity regions.
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