KR20070036975A - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 및 접합영역이 형성된 실리콘기판을 마련하는 단계와, 상기 게이트를 덮도록 기판의 전면 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막을 식각하여 게이트 사이의 접합영역을 노출시키는 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀에 의해 노출된 접합영역 상에 실리콘층을 성장시키는 단계와, 상기 실리콘층에 의해 일부가 매립된 제1콘택홀을 포함한 기판의 전면 상에 제1Mo막과 제1MoN막을 차례로 형성하는 단계와, 상기 제1콘택홀이 매립되도록 제1MoN막 상에 제2Mo막을 형성하여 랜딩플러그를 형성하는 단계와, 상기 랜딩플러그를 포함한 기판의 전면 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 상에 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 기판 결과물 상에 제3층간절연막을 형성하는 단계와, 상기 제3 및 제2층간절연막을 식각하여 랜딩플러그를 노출시키는 제2콘택홀을 형성하는 단계와, 상기 제2콘택홀을 포함한 기판의 전면 상에 제2MoN막을 형성하는 단계 및 상기 제2콘택홀이 매립되도록 제2MoN막 상에 제3Mo막을 형성하여 스토리노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method comprises the steps of: providing a silicon substrate having a gate and a junction region formed thereon, forming a first interlayer insulating film on the entire surface of the substrate to cover the gate, and etching the first interlayer insulating film to gate Forming a first contact hole exposing a junction region therebetween; growing a silicon layer on the junction region exposed by the first contact hole; and a first contact partially embedded by the silicon layer Sequentially forming a first Mo film and a first MoN film on the entire surface of the substrate including the hole; forming a landing plug by forming a second Mo film on the first MoN film so that the first contact hole is filled; and the landing plug; Forming a second interlayer insulating film on the entire surface of the substrate including the; forming a bitline on the second interlayer insulating film; and cutting a third interlayer on the substrate resultant including the bitline. Forming a film, etching the third and second interlayer insulating films to form a second contact hole exposing a landing plug, and forming a second MoN film on the entire surface of the substrate including the second contact hole. And forming a story node contact plug by forming a third Mo film on the second MoN film to fill the second contact hole.
Description
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1 to 6 are cross-sectional views for each process for explaining a method of manufacturing a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11: 실리콘기판 12: 소자분리막11: silicon substrate 12: device isolation film
13: 게이트산화막 14: 게이트도전막13: gate oxide film 14: gate conductive film
15: 하드마스크 질화막 16: 게이트15: Hard Mask Nitride 16: Gate
17: 실리콘산화막 18: 실리콘질화막17: silicon oxide film 18: silicon nitride film
19: 접합영역 20: 제1층간절연막19: junction region 20: first interlayer insulating film
21: 제1콘택홀 22: 제1Mo막21: first contact hole 22: first Mo film
23: 제1MoN막 24: 제2층간절연막23: first MoN film 24: second interlayer insulating film
25: 제3층간절연막 26: 제2콘택홀25: third interlayer insulating film 26: second contact hole
27: 제2MoN막27: second MoN film
100: 실리콘층 200: 랜딩플러그 100: silicon layer 200: landing plug
300: 스토리지노드 콘택 플러그300: storage node contact plug
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 낮은 콘택 저항을 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of obtaining a low contact resistance.
반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다. 한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다. As high integration of semiconductor devices proceeds, various methods for realizing more patterns within a small cell area or a small chip area have been proposed. As an example, the use of short wavelength light sources reduces the critical dimensions of the pattern, thereby integrating a larger number of patterns within a small cell area, or chip area.
한편, 고집적 반도체 소자를 구현함에 있어서는, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다. On the other hand, in the implementation of a highly integrated semiconductor device, it is important to lower the critical dimension of the pattern, but it is also essential to ensure a stable contact between the upper and lower patterns. This is because even if the miniaturization of the pattern is achieved, if a stable contact between the lower pattern and the upper pattern is not made, or if the contact resistance therebetween is increased, reliability and high speed driving of the device are not obtained.
이에 따라, 최근의 반도체 제조 공정에서는 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위해서 자기정렬콘택(Self Aligned Contact) 공정이 적용되고 있다. Accordingly, in recent semiconductor manufacturing processes, a self aligned contact process is applied to secure a stable contact between the lower pattern and the upper pattern.
이러한, 상기 자기정렬콘택 공정은 다음과 같은 공정 순으로 진행된다. 우선, 기존의 콘택 공정은 하부 패턴의 일부만을 노출시키도록 콘택홀을 형성하는 제1공정과, 콘택 플러그가 형성되도록 상기 콘택홀 내에 도전막을 매립시키는 제2공정, 그리고, 상기 콘택 플러그와 콘택되게 상부 패턴을 형성하는 제3공정으로 이루어진다. 반면, 상기 자기정렬콘택 공정은 소정 개의 게이트들과 상기 게이트들 사 이의 실리콘 기판 영역을 모두 노출시키도록 콘택홀을 형성하는 제1공정과, 도전막을 증착하는 제2공정, 상기 게이트들 사이에 각각 콘택 플러그가 형성되도록 상기 도전막을 연마하는 제3공정, 그리고, 상기 콘택 플러그와 콘택되게 상부 패턴을 형성하는 제4공정으로 이루어진다. The self-aligned contact process proceeds in the following order. First, a conventional contact process includes a first process of forming a contact hole to expose only a portion of a lower pattern, a second process of embedding a conductive film in the contact hole so that a contact plug is formed, and contact with the contact plug. It consists of a 3rd process of forming an upper pattern. On the other hand, the self-aligned contact process includes a first process of forming contact holes to expose all of the gates and the silicon substrate region between the gates, the second process of depositing a conductive film, and the gates, respectively. And a third step of polishing the conductive film to form a contact plug, and a fourth step of forming an upper pattern in contact with the contact plug.
그러나, 상기 자기정렬콘택 공정을 통해 제조된 반도체 소자는 하부 패턴과 상부 패턴간의 안정한 콘택은 확보되지만, 하부 패턴과 상부 패턴간의 콘택 저항의 증가 억제는 확보되지 못한다. However, in the semiconductor device manufactured through the self-aligned contact process, stable contact between the lower pattern and the upper pattern is secured, but suppression of increase in contact resistance between the lower pattern and the upper pattern is not secured.
자세하게, 통상의 콘택플러그 물질은 폴리실리콘이다. 따라서, 이상적인 콘택 계면 상태라면, 실리콘 기판과 폴리실리콘 사이의 콘택 저항은 서로 동일한 물질이기 때문에 매우 작은 값이어야 하지만, 실제로, 실리콘 기판과 폴리실리콘간의 콘택 저항은 비교적 높은 값을 나타낸다. 이것은 콘택 공정이 진행되는 과정에서 실리콘 기판 표면에 형성된 자연 산화막, 또는, 잔류된 이물질이 상기 실리콘 기판과 폴리실리콘 사이에 개재되기 때문이며, 또한, 실리콘 기판 표면에 발생된 식각 데미지 때문이다. In detail, a typical contact plug material is polysilicon. Thus, in an ideal contact interface state, the contact resistance between the silicon substrate and the polysilicon should be very small because they are the same material, but in practice, the contact resistance between the silicon substrate and the polysilicon shows a relatively high value. This is because the natural oxide film formed on the surface of the silicon substrate or the remaining foreign matter is interposed between the silicon substrate and the polysilicon during the contact process, and also due to the etching damage generated on the surface of the silicon substrate.
결과적으로, 종래 기술로는 낮은 콘택 저항 값을 얻을 수 없고, 아울러, 콘택 저항 값의 변동폭이 증가되는 바, 소자의 신뢰성을 확보할 수 없는 문제점이 있다. As a result, there is a problem in that a low contact resistance value cannot be obtained by the prior art, and the fluctuation range of the contact resistance value is increased, and thus the reliability of the device cannot be secured.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 낮은 저항을 얻을 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있 다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which is designed to solve the above-mentioned conventional problems and to obtain a low resistance.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 및 접합영역이 형성된 실리콘기판을 마련하는 단계; 상기 게이트를 덮도록 기판의 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 게이트 사이의 접합영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀에 의해 노출된 접합영역 상에 실리콘층을 성장시키는 단계; 상기 실리콘층에 의해 일부가 매립된 제1콘택홀을 포함한 기판의 전면 상에 제1Mo막과 제1MoN막을 차례로 형성하는 단계; 상기 제1콘택홀이 매립되도록 제1MoN막 상에 제2Mo막을 형성하여 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함한 기판의 전면 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 기판 결과물 상에 제3층간절연막을 형성하는 단계; 상기 제3 및 제2층간절연막을 식각하여 랜딩플러그를 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 포함한 기판의 전면 상에 제2MoN막을 형성하는 단계; 및 상기 제2콘택홀이 매립되도록 제2MoN막 상에 제3Mo막을 형성하여 스토리노드 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of providing a silicon substrate with a gate and a junction region formed; Forming a first interlayer insulating film on an entire surface of the substrate to cover the gate; Etching the first interlayer insulating film to form a first contact hole exposing a junction region between gates; Growing a silicon layer on the junction region exposed by the first contact hole; Sequentially forming a first Mo film and a first MoN film on the entire surface of the substrate including the first contact hole partially filled by the silicon layer; Forming a landing plug by forming a second Mo film on the first MoN film to fill the first contact hole; Forming a second interlayer insulating film on an entire surface of the substrate including the landing plug; Forming a bit line on the second interlayer insulating film; Forming a third interlayer insulating film on the substrate resultant including the bit line; Etching the third and second interlayer insulating films to form a second contact hole exposing a landing plug; Forming a second MoN film on an entire surface of the substrate including the second contact hole; And forming a story node contact plug by forming a third Mo film on the second MoN film to fill the second contact hole.
여기서, 상기 실리콘층을 성장시키는 단계는, SEG 공정을 통해 750∼850℃의 온도에서 400∼900Å 두께로 수행하는 것을 특징으로 한다.Here, the step of growing the silicon layer, characterized in that carried out with a thickness of 400 ~ 900Å at a temperature of 750 ~ 850 ℃ through the SEG process.
상기 제1Mo막은 PVD 또는 CVD 공정을 이용해 70∼150Å 두께로 형성하는 것을 특징으로 한다.The first Mo film is formed to a thickness of 70 ~ 150CVD by using a PVD or CVD process.
상기 제1MoN막은 PVD 또는 CVD 공정을 이용해 100∼150Å 두께로 형성하는 것을 특징으로 한다.The first MoN film is formed to a thickness of 100 ~ 150kV by using a PVD or CVD process.
상기 제1MoN막 형성하는 단계 후, 그리고, 상기 제2Mo막을 형성하는 단계 전, 상기 기판 결과물에 대해 급속 열처리 공정을 수행하여 상기 실리콘층 MoSiX막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming the silicon layer MoSiX film by performing a rapid heat treatment process on the substrate product after the forming of the first MoN film and before the forming of the second Mo film.
상기 급속 열처리 공정은 750∼850℃의 온도에서 수행하는 것을 특징으로 한다.The rapid heat treatment process is characterized in that carried out at a temperature of 750 ~ 850 ℃.
상기 제2Mo막은 ALD 또는 전기도금법 공정을 이용해 700∼1500Å 두께로 형성하는 것을 특징으로 한다.The second Mo film is formed to a thickness of 700 ~ 1500 700 by ALD or electroplating process.
상기 제2NoN막은 PVD 또는 CVD 공정을 이용해 50∼100Å 두께로 형성하는 것을 특징으로 한다.The second NoN film may be formed to a thickness of 50 to 100 GPa using a PVD or CVD process.
상기 제3Mo막은 CVD 또는 전기도금법 공정을 이용해 1000∼2000Å 두께로 형성하는 것을 특징으로 한다.The third Mo film is formed to a thickness of 1000 ~ 2000Å by CVD or electroplating process.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1 to 6 are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.
도 1을 참조하면, 액티브영역을 한정하는 소자분리막(12)이 형성된 실리콘기판(11) 상에 게이트산화막(13), 게이트도전막(14) 및 하드마스크 질화막(15)의 적 층막으로 이루어진 게이트(16)를 형성한 후, 상기 게이트(16)를 덮도록 스페이스용 실리콘산화막(17)과 실리콘질화막(18)을 차례로 증착한다. 그런다음, 상기 게이트(16) 양측의 기판 표면 내에 접합영역(19)을 형성한다. Referring to FIG. 1, a gate including a stacked layer of a
다음으로, 상기 실리콘질화막(18)을 덮도록 기판의 전면 상에 BPSG(Boron Phosphorous Silicate Glass) 계열의 산화막으로 제1층간절연막(20)을 증착한 후, 상기 제1층간절연막(20)을 식각하여 게이트(16) 사이의 접합영역(19)을 노출시키는 제1콘택홀(21)을 형성한다.Next, after the first
도 2를 참조하면, 상기 제1콘택홀(21)에 의해 노출된 접합영역(19) 상에 실리콘층(110)을 성장시킨다. 여기서, 상기 실리콘층(100)을 성장시키는 단계는, SEG(Selective Epitaxial Growth) 공정을 통해 750∼850℃의 온도에서 400∼900Å 두께로 수행한다.Referring to FIG. 2, the silicon layer 110 is grown on the
도 3을 참조하면, 상기 실리콘층(100)에 의해 일부가 매립된 제1콘택홀(21)을 포함한 기판의 전면 상에 제1Mo(몰리브데늄)막(22)과 제1MoN(몰리브데늄질화)막(23)을 차례로 증착한다. 여기서, 상기 제1Mo막(22)은 PVD(Physical Vapor Deposition)또는 CVD(Chemical Vapor Deposition) 공정을 이용해 70∼150Å 두께로 증착하고, 제1MoN막(23)은 PVD 또는 CVD 공정을 이용해 100∼150Å 두께로 증착한 다. Referring to FIG. 3, a first Mo (molybdenum)
그런다음, 상기 기판 결과물에 대해 급속 열처리(Rapid Thermal Anneal) 공정을 750∼850℃의 온도에서 수행하여 상기 실리콘층(100)과 제1Mo막(22)을 반응시켜 이 부위에 MoSix(몰리브데늄실리사이드)막(미도시)을 형성한다. 여기서, 주지된 바와 같이, 상기 급속 열처리 공정으로 형성된 MoSix막은 융점이 높아 후속 열 공정에서도 저항이 높아지지 않는다.Then, a rapid thermal annealing process is performed on the resulting substrate at a temperature of 750 to 850 ° C. to react the
도 4를 참조하면, 상기 제1콘택홀(21)이 매립되도록 제1MoN막(23) 상에 ALD(Atomic Layer Deposition) 또는 전기도금법(Electroplating) 공정을 이용해 700∼1500Å 두께로 제2Mo막을 증착하여 polysi(폴리실리콘) 또는 W(텅스텐) 보다 비저항이 낮은 Mo으로 이루어진 랜딩플러그(Landing Plug, 200)를 형성한다.Referring to FIG. 4, the second Mo film is deposited to a thickness of 700 to 1500 Å on the first MoN film 23 by using an ALD (Atomic Layer Deposition) or electroplating process to fill the
도 5를 참조하면, 상기 랜딩플러그(200)를 포함한 기판의 전면 상에 제2층간절연막(24)을 증착한 후, 상기 제2층간절연막(24) 상에 비트라인(미도시)을 형성한다. 다음으로, 상기 비트라인을 포함한 기판 결과물 상에 제3층간절연막(25)을 증착한다.Referring to FIG. 5, after depositing a second interlayer
도 6을 참조하면, 상기 제3(25) 및 제2층간절연막(24)을 식각하여 랜딩플러그(200)를 노출시키는 제2콘택홀(26)을 형성한다. 그런다음, 상기 제2콘택홀(26)을 포함한 기판의 전면 상에 PVD 또는 CVD 공정으로 50∼100Å 두께로 제2MoN막(27)을 증착한 후, 상기 제2콘택홀(26)이 매립되도록 제2MoN막(27) 상에 CVD 또는 전기도금법 공정으로 1000∼2000Å 두께로 제3Mo막을 증착하여 polysil 또는 W 보다 비저항이 낮은 Mo으로 이루어진 스토리지노드 콘택 플러그(storage node contact plug, 300)를 형성한다.Referring to FIG. 6, the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다. Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture the semiconductor device according to the present invention.
전술한 바와 같이, 본 발명은 랜딩플러그용 물질을 종래의 polysil 또는 W 보다 비저항이 훨씬 낮은 Mo을 사용함으로써, 콘택 저항을 감소 시킬 수 있으며, 또한, 스토리지노드 콘택 플러그 물질을 종래의 W 보다 비저항이 훨씬 낮은 Mo을 사용함으로써, 역시 콘택 감소 효과를 볼 수 있다.As described above, the present invention can reduce the contact resistance by using a landing plug material having a much lower specific resistance than conventional polysil or W, and furthermore, the storage node contact plug material may have a specific resistance higher than that of the conventional W. By using much lower Mo, contact reduction effect can be seen as well.
이는 회로를 흐르는 전류량을 증가시켜 소자의 동작속도를 향상시킬 수 있다. This may increase the amount of current flowing through the circuit, thereby improving the operation speed of the device.
이상에서와 같이, 본 발명은 랜딩플러그용 물질과 스토리지노드 콘택 플러그 를 비저항이 낮은 Mo를 사용함으로써, 콘택의 저항을 감소시킬 수 있다. 이로 인해, 회로를 흐르는 전류의 양이 증가하게 되어, 결국, 소자의 동작속도를 향상시킬 수 있다. As described above, the present invention can reduce the resistance of the contact by using a low specific resistance for the landing plug material and the storage node contact plug. As a result, the amount of current flowing through the circuit is increased, and as a result, the operating speed of the device can be improved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다 As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified to
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| Country | Link |
|---|---|
| KR (1) | KR20070036975A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8084326B2 (en) | 2008-09-09 | 2011-12-27 | Hynix Semiconductor, Inc. | Method for manufacturing semiconductor device |
-
2005
- 2005-09-30 KR KR1020050092108A patent/KR20070036975A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8084326B2 (en) | 2008-09-09 | 2011-12-27 | Hynix Semiconductor, Inc. | Method for manufacturing semiconductor device |
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