KR20070036564A - Delay locked loop circuit - Google Patents
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Abstract
본 발명은 동기식(Synchronous) DRAM의 지연고정루프(DLL : Delay Locked Loop)회로에 관한 것이다. 종래에는 외부 변동에 의해 락킹이 깨졌더라도, 락킹 상태에 진입했다는 정보를 받는 이후부터는 미세한 딜레이 양으로 위상갱신을 수행함으로써, 다시 락킹 상태를 진입하는데 많은 시간이 소요되었다. 하지만, 본 발명에서는 위하여 위상갱신(phase update) 수행을 통해 락킹(locking) 상태에 들어왔다는 정보를 받은 이후에도 DRAM내부의 구성된 지연복제모델부의 지연(delay)이 급격하게 변하는 외부영향(tCK 변동 혹은 VDD 변동)이 발생해서 락킹(locking) 상태가 깨진 경우, 이를 모니터링(monitering)하는 회로에 의해 지연고정루프회로(DLL) 내부적으로 리셋신호(reset)가 생성되도록 함으로써, 대강의 딜레이 값으로 다시 위상갱신(Phase Update)을 수행하도록 하여 일정시간(200tCK) 이내에 다시 락킹(locking) 상태를 회복할 수 있도록 한다.The present invention relates to a delay locked loop (DLL) circuit of a synchronous DRAM. Conventionally, even if the locking is broken due to external variation, since receiving the information that the locking state has been entered, it takes a lot of time to enter the locking state again by performing a phase update with a fine delay amount. However, in the present invention, even after receiving the information that the device has entered the locking state through performing a phase update, an external influence (tCK fluctuation or VDD) in which the delay of the delay replication model of the internal DRAM is rapidly changed. When the lock state is broken due to a change), a reset circuit is generated internally in the delay lock loop circuit DLL by a circuit for monitoring the phase, so that the phase is updated back to the approximate delay value. (Phase Update) can be performed to recover the locked state again within a certain time (200tCK).
DLL, 락킹, 위상갱신, DLL제어부, 리셋신호 DLL, Locking, Phase Update, DLL Control, Reset Signal
Description
도 1은 종래기술에 따른 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도.1 is a block diagram for explaining the configuration of a delay locked loop circuit according to the prior art.
도 2는 본 발명의 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도.2 is a block diagram for explaining the configuration of a delay locked loop circuit of the present invention;
도 3는 본 발명의 위상 비교부에서 락킹(Locking) 성공/실패를 판단하는 구성을 설명하기 위한 블럭 구성도.3 is a block diagram illustrating a configuration for determining locking success / failure in the phase comparison unit of the present invention.
도 4는 본 발명의 위상 비교부에서 락킹(Locking) 성공/실패를 판단하는 구성을 설명하기 위한 타이밍 다이어그램(Timing diagram).4 is a timing diagram for explaining a configuration of determining locking success / failure in the phase comparison unit of the present invention.
도 5은 종래기술의 모드 생성부(Mode GEN)의 실시 예를 설명하기 위하여 도시한 회로도.FIG. 5 is a circuit diagram illustrating an embodiment of a mode generator in the related art. FIG.
도 6은 본 발명의 DLL제어부(DLL CTRL)를 실시 예를 설명하기 위하여 도시한 회로도.6 is a circuit diagram illustrating an embodiment of a DLL control unit (DLL CTRL) of the present invention.
도 7은 도 2에 도시된 본 발명에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation).FIG. 7 is a simulation to which a delay locked loop circuit according to the present invention shown in FIG. 2 is applied.
본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식(Synchronous) DRAM의 지연고정루프(DLL : Delay Locked Loop)에 관한 것이다.BACKGROUND OF THE
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭신호에 동기되어 고정된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 검출클럭신호와 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소 들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다. 이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있으며, 외부클럭신호의 주파수와 내부클럭신호의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 위상고정루프(PLL)를 주로 사용한다. 그리고, 외부클럭신호와 내부클럭신호의 주파수가 동일한 경우에는 대부분 지연고정루프(DLL)를 사용한다. Synchronous semiconductor memory devices such as DDR SDRAM (Double Data Rate Synchronous DRAM) transfer data with external devices using a fixed internal clock signal in synchronization with an external clock signal input from an external device such as a memory controller (CTRL). Do this. This is because the time synchronization between the detection clock signal and the data is very important for stable data transfer between the memory and the memory controller. In other words, for reliable transmission of data, the data must be located at the edge or center of the clock accurately by back-compensating the time that the data is loaded on the bus from the clocks of the components transmitting the data. Because. The clock synchronizing circuit that performs this role includes a phase locked loop (PLL) circuit and a delay locked loop (DLL) circuit, and frequency multiplies when the frequency of the external clock signal and the internal clock signal are different. Since the function should be used, PLL is mainly used. In the case where the frequency of the external clock signal and the internal clock signal are the same, most of them use a delay locked loop DLL.
지연고정루프(DLL)회로는 출력되는 클럭신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부클럭신호를 생성함으로써 최종데이터 입출력에 사용되는 클럭신호를 외부클럭신호에 동기되게 한다. 지연고정루프회로는 위상고정루프회로에 비해 잡음이 적고, 작은 면적으로 구현할 수 있는 장점이 있어 반도체 메모리 장치에서는 동기회로로서 지연고정루프회로를 사용하는 것이 일반적이다. 그 중에서도 가장 최근의 기술로는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 클럭 고정에 사용함으로써 최초 클럭 고정에 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.The delay lock loop (DLL) circuit compensates for the clock delay component that occurs in the process of outputting the clock signal to the data output terminal of the semiconductor memory device to generate an internal clock signal, thereby outputting the clock signal used for the final data input / output. Synchronize the signal. Since the delay locked loop circuit has less noise than the phase locked loop circuit and can be implemented with a small area, it is common to use a delay locked loop circuit as a synchronous circuit in a semiconductor memory device. Among them, the most recent technology includes a register that can store a fixed delay value, and when the power is turned off, the fixed delay value is stored in the register when the power is turned off, and when the power is applied again, the fixed delay value stored in the register is loaded to fix the clock. Register-controlled DLL loops, which can reduce the time required for initial clock lock, are most widely used.
도 1은 종래기술에 따른 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도이다.1 is a block diagram illustrating a configuration of a delay locked loop circuit according to the related art.
도 1을 참조하면, 지연고정루프회로(DLL)은 크게 클럭버퍼부(DLL clock buffer, 10), 제1 위상지연부 및 지연제어부(20), 제2 위상지연부 및 지연제어부(30), 프리클럭듀티조정부(PREDCC : Pre Duty cycle correction, 40), 클럭듀티조정부(DCC : Duty cycle correction, 50), 지연복제모델부(60), 위상비교부(70), 모드생성기(Mode GEN, 80), 지연고정루프제어부(DLL CTRL, 90), 클럭생성기(Clock GEN, 100), 출력드라이버(OUTdriver, 110)로 구성된다.Referring to FIG. 1, the delay locked loop circuit DLL may include a
클럭버퍼부(10)는 외부클럭신호를 입력받아 버퍼링하여 동위상의 제1 및 제2 내부클럭신호(clkin1, clkin2)와 기준 내부클럭신호(refclk) 및 제3 내부클럭신호(contclk)를 출력한다.The
제1 위상지연부 및 지연제어부(20)은 모드생성기(80)으로부터 출력되는 제1 고정 상태신호(fast_mode_end)와 제2고정 상태신호(lock_state)에 응답하여 제1 내부클럭신호(clkin1)의 위상을 지연시켜 제1 내부지연클럭신호(mixout_r)로 출력한다.The first phase delay unit and the
제2 위상지연부 및 지연제어부(30)은 모드생성기(80)으로부터 출력되는 제3 고정 상태신호(fast_mode_endf)와 제4고정 상태신호(lock_statef)에 응답하여 제2 내부클럭신호(clkin2)의 위상을 지연시켜 제2 내부지연클럭신호(mixout_f)로 출력한다.The second phase delay unit and the
프리클럭듀티조정부(40)는 입력되는 제1 내부지연클럭신호(mixout_r)를 버퍼링하여 라이징 클럭(rclk)으로 출력하고, 제2 내부지연클럭신호(mixout_f)를 버퍼링 및 반전시켜 폴링 클럭(fclk)으로 출력한다. 여기서, 라이징 클럭(rclk)과 폴링 클럭(fclk)의 듀티는 상보적인 값을 갖는다. 즉, 외부 클럭의 하이 펄스 폭이 크면 라이징 클럭(rclk)의 하이 펄스 폭은 큰 반면, 폴링 클럭(fclk)의 하이 펄스 폭은 작다.The
클럭듀티조정부(50)는 클럭의 듀티가 상보적인 라이징 클럭(rclk)과 폴링 클럭(fclk)을 입력받아 클럭의 듀티(clock duty)를 조정하여 라이징 피드백 클럭(ifbclkr)과 폴링 피드백 클럭(ifbclkf)으로 출력한다.The
지연복제모델부(60)는 입력되는 내부 라이징 피드백 클럭(ifbclkr)과 내부 폴링 피드백 클럭(ifbclk)을 칩 외부의 클럭이 들어와 위상지연부 전까지, 그리고 위상지연부의 출력클럭이 칩 외부까지 나갈 때까지의 지연 요소들을 모델링(Modeling)함으로써 외부 클럭과 실제 내부 클럭간의 시간 차이를 보상한 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)을 출력한다. 정확한 지연 요소들은 지연고정라인회로가 가지는 성능 중의 왜곡 값을 결정하게 되며, 지연복제모델부(60)는 기본회로를 줄이거나(Shrink), 간략화(Simplify)하거나, 그대로 이용하는 방법이 있다. 실제로 지연복제모델부(60)는 클럭버퍼와 지연고정루프 클럭 드라이버, R/F분할기(Div ider), 출력버퍼(Output Buffer)를 그대로 모델링 해 놓는다.The delay
위상비교부(70)는 지연복제모델부(60)로부터 출력되는 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)을 각각 클럭버퍼부(10)로부터 출력되는 기준 내부클럭신호(refclk)와 비교하여 위상 검출 신호를 출력한다. 보통의 경우 지연고정루프회로의 전력소모를 줄이기 위해 외부에서 들어오는 클럭을 분주기를 통해 주파수를 낮추어서 비교하게 된다.The
모드생성기(80)은 위상비교부(70)으로부터 출력되는 제1 위치 비교 제어신호(fine)와 제1 거친 지연 제어신호(FM_pdout) 및 제1 미세 지연 제어신호(coarse)를 이용하여 제1 위상지연부 및 지연제어부(20)에서의 클럭의 지연 고정이 이루어졌음을 나타내는 제1 고정 상태신호(fast_mode_end)와 제2고정 상태신호(lock_state)를 출력하고, 위상비교부(70)으로부터 출력되는 제2 위치 비교 제어신호(finef)와 제2 거친 지연 제어신호(FM_pdoutf) 및 제2 미세 지연 제어신호(coarsef)를 이용하여 제2 위상지연부 및 지연제어부(30)에서의 클럭의 지연 고정이 이루어졌음을 나타내는 제3 고정 상태신호(fast_mode_end)와 제4고정 상태신호(lock_state)를 출력한다. The
모드생성기(80)에서 출력되는 제1 및 제4 고정상태신호의 출력논리 값에 따라 지연고정루프회로(DLL)에서 이루어지는 위상갱신(Phase Update)의 속도가 달라지는데(여기서 위상갱신(Phase Update)이란 지연고정루프회로(DLL)의 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭이 결정되어야할 기준 내부클럭신호(refclk)와의 위상차이를 비교하여 계속 추적(tracking)한다는 의미이다.) 그 예는 다음과 같다.According to the output logic values of the first and fourth fixed state signals output from the
기준 내부클럭신호(refclk)와 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)의 위상 차가 많이 나면, 제1 고정 상태신호(fast_mode_end)와 제3 고정 상태신호(fast_mode_endf)가 '로우'논리 값(low)을 유지하고, 이것을 입력받은 제1, 제2 위상지연부 및 지연제어부(20,30)는 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)의 위상을 한번에 4개의 유닛딜레이(unit delay)씩 쉬프트(shift)시킨다. 위상차이가 4개의 유닛딜레이(unit delay) 이하가 되면, 제1 고정 상태신호(fast_mode_end)와 제3 고정 상태신호(fast_mode_endf)가 '하이'논리 값(High)을 유지하고, 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)의 위상을 한번에 2개의 유닛딜레이(unit delay)씩 쉬프트(shift)시킨다. 위상차이가 unit delay 1단 이하가 되면 제2고정 상태신호(lock_state)와 제4 고정 상태신호(lock_statef)가 '로우'논리 값(low)에서 '하이'논리 값(high)으로 올라가면서 피드백 신호의 위상을 미세조정(fine turning)한다. 이후 동위상이 되면 위상갱신(Phase Update) 락킹 정보신호(DCC_ENb)에 의해 클럭듀티조정부(50)를 인에이블(enable)시키고, 위상갱신(Phase Update) 작업을 종료한다.(여기에서 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)은 서로 다르게 제어되고 위상갱신(Phase Update)이 락킹(Locking)된 이후에는 같이 제어 받도록 되어있다.)When the phase difference between the reference internal clock signal refclk, the compensated rising feedback clock fbclkr, and the compensated falling feedback clock fbclkf is large, the first fixed state signal fast_mode_end and the third fixed state signal fast_mode_endf are ' The first and second phase delay units and the
지연고정루프제어부(90)는 메모리 외부에서 인가되는 DLL리셋 신호(dll_resetb)과 DLL 비활성화 신호(dis_dll)에 응답하여 지연고정루프회로(DLL)의 동작을 제어하는 리셋 신호(reset)를 출력한다.The delay
클럭생성기(100)는 클럭버퍼부(10)으로부터 제3 내부클럭신호(contclk)와 위상갱신(Phase Update) 락킹 정보신호(DCC_ENb)를 입력받아 파워다운모드 탈출시에 위상갱신(Phase Update) 주기의 시작을 알려주는 제1클럭(pulse2)과 끝을 알려주는 제2클럭(pulse8_11)을 출력한다.The
출력드라이버(110)는 클럭 듀티 조정부로부터 출력되는 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)을 버퍼링하여 출력한다.The
도 1과 같은 구조를 가지고 있는 지연고정루프회로(DLL)는 DRAM 내부의 지연(delay)을 보상한 내부 클럭을 형성하기 위하여 위상갱신(phase update) 수행을 통해 락킹(locking) 정보를 가지고 있는 락킹(locking) 상태가 되는데, 일단 락킹(Locking) 정보가 생성되면 작은 양(~15ps)의 위상갱신(Phase Update) 과정을 반복하여 내부클럭(refclk)의 위상변동(fluctuation)을 보정하게 된다.The delay locked loop (DLL) having the structure as shown in FIG. 1 has locking information through phase update in order to form an internal clock that compensates for delay in the DRAM. In the locked state, once locking information is generated, a small amount (~ 15ps) phase update process is repeated to correct a phase fluctuation of an internal clock.
그런데 락킹(locking)이 된 상태에서 DRAM내부에서 구성된 지연복제모델부의 지연(delay)이 급격하게 변하는 외부영향(tCK 변동 혹은 VDD 변동)이 있을 경우에 일시적으로 락킹(locking) 상태가 깨지게 된다. 이러한 경우 기존의 지연고정루프 회로(DLL)에서는 일단 락킹(locking) 정보가 생성되어 락킹(locking) 상태가 된 후에는 피드백클럭신호(fbclk)과 내부클럭신호(refclk) 사이의 락킹(locking) 상태가 유지되는지 모니터링(monitering) 하지 않기 때문에, 피드백클럭신호(fbclk)과 내부클럭신호(refclk) 사이의 위치 관계에 따라 작은 양(~15ps)의 지연만을 위상갱신(Phase Update) 하게된다. 때문에 기존의 지연고정루프회로(DLL)에서 모델링한 내부 지연에 대한 급격한 변동이 발생하여 락킹(locking) 상태가 깨지게 되면 작은 양(~15ps)의 지연을 이용한 위상갱신(Phase Update)로 인해 이를 회복하는데 상당한 시간(200 tCK 이상)이 소요되는 문제점이 생긴다.However, the locking state is temporarily broken when there is an external influence (tCK fluctuation or VDD fluctuation) in which a delay of the delay replication model configured in the DRAM is rapidly changed in the locked state. In this case, in the conventional delay lock loop (DLL), once the locking information is generated and locked, the locking state between the feedback clock signal fbclk and the internal clock signal refclk is locked. Since the monitoring is not performed, only a small amount of delay (~ 15ps) is phase updated according to the positional relationship between the feedback clock signal fbclk and the internal clock signal refclk. Therefore, if the locking state is broken due to a sudden change in the internal delay modeled by the conventional delay locked loop (DLL), it is recovered by the phase update using a small amount of delay (~ 15ps). There is a problem that it takes a considerable time (more than 200 tCK) to do.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 락킹(locking) 상태에서 지연복제모델부의 지연(delay)이 급격하게 변하는 외부영향(tCK 변동 혹은 VDD 변동)이 발생해서 락킹(locking) 상태가 깨진 경우에 빠르게 다시 락킹(locking) 상태를 회복하는 반도체 메모리 소자의 지연고정루프회로(DLL)의 장치 및 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems, and in the locking state, an external effect (tCK fluctuation or VDD fluctuation) in which the delay of the delay replication model part changes rapidly occurs and locking is performed. It is an object of the present invention to provide an apparatus and method for a delay locked loop circuit (DLL) of a semiconductor memory device which quickly recovers a locked state again when a state is broken.
외부클럭에 동기되어 DRAM 출력이 이루어지는 동기식 메모리 장치에 있어서,위상갱신(Phase Update)을 수행하여 락킹(Locking) 상태의 DLL클럭을 생성하고, 락킹(Locking) 상태 일때 미세한 딜레이 량(예컨데 1 unit delay이하)으로 위상갱신 (Phase Update)을 수행하는 지연고정루프(DLL); 및 락킹(Locking) 상태에서 외부 변동에 의해 락킹(Locking)이 깨졌음을 감지하여 상기 지연고정루프(DLL)를 리셋(reset)하는 제어수단을 포함하는 동기식 메모리 장치가 제공된다.In a synchronous memory device that outputs DRAM in synchronization with an external clock, a phase update is performed to generate a locked DLL clock, and a small amount of delay (eg, 1 unit delay) when locked. A delay locked loop (DLL) for performing phase update; And a control means for resetting the delay lock loop DLL by detecting that the locking is broken by an external change in the locking state.
상기의 기술적 과제를 달성하기 위한 본 발명의 타 측면에 따르면, 외부클럭신호을 버퍼링하여 내부클럭신호를 출력하는 클럭버퍼부; 상기 내부클럭신호를 입력받아 위상을 지연(Phase Delay)시켜 출력하는 위상지연 및 제어부; 상기 위상지연 및 제어부의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호로서 출력하는 지연복제모델부; 상기 내부클럭신호와 상기 피드백신호를 입력받아 두 신호의 위상차이를 검출하여 검출신호와 제어신호를 출력하는 위상비교부; 상기 제어신호에 응답하여 상기 위상지연 및 제어부의 위상지연을 제어하는 위상갱신 모드 신호를 생성하는 모드생성부; 상기 검출신호에 응답하여 지연고정루프의 동작을 제어하는 리셋 신호를 출력하는 DLL제어부를 포함하는 지연고정루프회로가 제공된다.According to another aspect of the present invention for achieving the above technical problem, a buffer buffer for outputting the internal clock signal by buffering the external clock signal; A phase delay and control unit for receiving the internal clock signal and outputting the phase delay; A delay replication model unit for modeling the phase delay and the output signal of the controller as delay elements of a clock signal in a memory and outputting the feedback signal as a feedback signal; A phase comparison unit configured to receive the internal clock signal and the feedback signal and detect a phase difference between the two signals and output a detection signal and a control signal; A mode generator configured to generate a phase update mode signal for controlling the phase delay and the phase delay of the controller in response to the control signal; There is provided a delay locked loop circuit including a DLL controller for outputting a reset signal for controlling the operation of the delay locked loop in response to the detection signal.
앞서 설명한 바와 같이, 종래에는 외부 변동에 의해 락킹이 깨졌더라도, 락킹 상태에 진입했다는 정보를 받는 이후부터는 미세한 딜레이 양으로 위상갱신을 수행함으로써, 다시 락킹 상태를 진입하는데 많은 시간이 소요되었다.As described above, even if the locking is broken due to external fluctuation, since the phase update is performed with a fine delay amount after receiving the information that the locking state has been entered, it takes a long time to enter the locking state again.
하지만, 본 발명에서는 위상갱신(phase update) 수행을 통해 락킹(locking) 상태에 들어왔다는 정보를 받은 이후에도 DRAM내부의 구성된 지연복제모델부의 지연(delay)이 급격하게 변하는 외부영향(tCK 변동 혹은 VDD 변동)이 발생해서 락킹(locking) 상태가 깨진 경우, 이를 모니터링(monitering)하는 회로에 의해 지연고 정루프회로(DLL) 내부적으로 리셋신호(reset)가 생성되도록 함으로써, 대강의 딜레이 값으로 다시 위상갱신(Phase Update)을 수행하도록 하여 일정시간(200tCK) 이내에 다시 락킹(locking) 상태를 회복할 수 있도록 한다. 이를 위해서, 본 발명에서는 기존의 지연고정루프회로(DLL)에서는 락킹(locking)이 된 이후에는 내부클럭신호와 DRAM의 지연복제모델부를 통과하는 피드백클럭신호(fbclk) 사이에 1 유닛 지연(1 unit delay) 이내의 차이가 나도록 구성되어 있는 것을 이용하여 내부클럭신호와 DRAM의 지연복제모델부를 통과하는 피드백클럭신호(fbclk) 사이에 특정 지연(delay) 이상의 차이가 발생하면 지연고정루프회로(DLL) 내부적으로 리셋명령(reset)이 발생하도록 하는 스킴(scheme)을 사용하여, 위상비교부와 DLL제어부가 그 기능을 하도록 한다.However, in the present invention, even after receiving the information that the device has entered the locking state through the phase update, the external delay (tCK fluctuation or VDD fluctuation) in which the delay of the delay replication model of the internal DRAM is rapidly changed. When the locking state is broken due to the occurrence of a loop), the circuit for monitoring this delays the phase and generates a reset signal internally in the positive loop circuit (DLL), thereby updating the phase back to the approximate delay value. (Phase Update) can be performed to recover the locked state again within a certain time (200tCK). To this end, in the present invention, after locking in the conventional delay lock loop (DLL), one unit delay (1 unit) is between the internal clock signal and the feedback clock signal fbclk passing through the delay replication model of the DRAM. If the difference between the internal clock signal and the feedback clock signal fbclk passing through the delay replication model part of the DRAM occurs, the delay locked loop circuit DLL is used. A phase comparator and a DLL control function by using a scheme for internally generating a reset command.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 보 다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced so that those skilled in the art can more easily implement the present invention.
도 2는 본 발명의 지연고정루프회로의 구성을 설명하기 위한 블럭 구성도이다.2 is a block diagram for explaining the configuration of the delay locked loop circuit of the present invention.
도 2를 참조하면, 외부클럭에 동기되어 DRAM 출력이 이루어지는 동기식 메모리 장치에 있어서, 위상갱신(Phase Update)을 수행하여 락킹(Locking) 상태의 DLL클럭을 생성하고, 락킹(Locking) 상태 일때 미세한 딜레이 량(예컨데 1 unit delay이하)으로 위상갱신(Phase Update)을 수행하는 지연고정루프(DLL, 100), 및 락킹(Locking) 상태에서 외부 변동에 의해 락킹(Locking)이 깨졌음을 감지하여 상기 지연고정루프(DLL)를 리셋(reset)하는 제어수단(300)을 구비한다.Referring to FIG. 2, in a synchronous memory device in which a DRAM output is performed in synchronization with an external clock, a phase update is performed to generate a locked DLL clock, and a minute delay in a locked state. Delay fixed loop (DLL) 100 which performs phase update with the amount (e.g. 1 unit delay or less), and the delay is detected by detecting that the locking is broken due to external fluctuations in the locked state. And a control means 300 for resetting the fixed loop DLL.
더 구체적으로 상기 지연고정루프(DLL, 100)는 외부클럭신호을 버퍼링하여 내부클럭신호(refclk)를 출력하는 클럭버퍼부(110)와, 상기 내부클럭신호(refclk)를 입력받아 위상을 지연(delay)시켜 출력하는 위상지연 및 제어부(120)와, 상기 위상지연 및 제어부(120)의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링(modeling)하여 피드백신호(fbclk)로서 출력하는 지연복제모델부(130)와, 상기 내부클럭신호(refclk)와 상기 피드백신호(fbclk)를 입력받아 두 신호의 위상차이를 검출하여 검출신호(coarse_dcc, coarse_reverse)와 제어신호(fine, coarse, FM_pdout, finef, coarsef, FM_pdoutf)를 출력하는 위상비교부(140)와, 상기 제어신호에 응답하여 상기 위상지연 및 제어부의 위상지연(phase delay)을 제어하는 위상갱신(Phase Update) 모드 신호(fast_mode_end, lock_state, fast_mode_endf, lock_statef)를 생성하는 모드생성부(150), 및 상기 검출신호(coarse_dcc, coarse_reverse)에 응답하여 지연고정루프(DLL)의 동작을 제어하는 리셋 신호(reset)를 출력하는 DLL제어부(320)를 포함한다. More specifically, the delay
또한 위상갱신(Phase Update) 주기의 시작을 알려주는 제1클럭(pulse2)과 끝을 알려주는 제2클럭(pulse8_11)을 생성하는 클럭생성부(170)와, 위상갱신(Phase Update)이 완료되어 락킹 정보 신호(DCC_ENb)가 활성화되면 락킹 정보 신호(DCC_ENb)에 의해 인에이블(enable) 되어 상기 위상지연 및 제어부의 출력신호 클럭의 듀티(duty)를 조정하여 출력하는 클럭듀티조정부(PREDCC, DCC,180), 및 메모리 코어에서 데이터를 입력받아 상기 클럭듀티조정부(180)의 출력신호에 동기 되어 데이터출력패드로 데이터를 출력하는 출력버퍼(190)를 더 포함한다.In addition, the
상기 제어수단(300)은 상기 검출신호(coarse_dcc, coarse_reverse)에 응답하여 지연고정루프(DLL)의 동작을 제어하는 리셋 신호(reset)를 출력하는 DLL제어부(DLL CTRL, 320)로 구성된다.The control means 300 is composed of a DLL control
도 3는 본 발명의 위상 비교부에서 락킹(Locking) 성공/실패를 판단하는 구성을 설명하기 위한 블럭 구성도이다.3 is a block diagram illustrating a configuration of determining locking success / failure in the phase comparison unit of the present invention.
도 4는 본 발명의 위상 비교부에서 락킹(Locking) 성공/실패를 판단하는 구성을 설명하기 위한 타이밍 다이어그램(Timing diagram)이다.4 is a timing diagram for explaining a configuration of determining locking success / failure in the phase comparison unit of the present invention.
도 3과 도 4를 참조하여 본 발명에서의 위상 비교부(140)의 일부구조에 대해 설명하면, 위상 비교부(140)는 지연고정루프(DLL)가 락킹(locking) 상태일 때 외부적인 요인 - tCK 혹은 VDD가 급격하게 변동하는 경우 - 에 의해서 상기 내부클럭신호(refclk)와, 상기 피드백클럭신호(fbclk)의 위상차이가 생기는 것을 모니터링(Monitoring) 하기 위해 상기 내부클럭신호(refclk)와 상기 피드백클럭신호(fbclk)의 위상차이를 검출하여 검출신호(coarse_dcc, coarse_reverse)를 출력하는 검출부(142)를 포함한다.3 and 4, a partial structure of the
상기 위상 비교부의 구성요소 중 상기 검출부(142)는, 도 3을 참조하여 설명하면, 상기 내부클럭신호(refclk)의 라이징 에지(rising edge)를 기준으로 상기 피드백클럭신호(fbclk)의 라이징 에지(rising edge)가 2 유닛 지연(2 unit delay) 이내에 있는지 판단하는 제1검출신호(coarse_dcc)를 출력하는 제1검출부(143), 및 상기 피드백클럭신호(fbclk)의 라이징 에지(rising edge)를 기준으로 상기 내부클럭신호(refclk)의 라이징 에지(rising edge)가 2 유닛 지연(2 unit delay) 이내에 있 는지 판단하는 제2검출신호(coarse_reverse)를 출력하는 제2검출부(144)로 구성되어있고, 도 4는 상기 내부클럭신호(refclk)의 라이징 에지(rising edge)를 기준으로 상기 피드백클럭신호(fbclk)의 라이징 에지(rising edge)가 2 유닛 지연(2 unit delay) 이내에 있는지 판단하는 제1검출신호(coarse_dcc)를 출력하는 제1검출부(143)의 실시예를 타이밍다이어그램(timing diagram)으로 나타낸 것이다.Among the components of the phase comparator, the
도 2를 참조하여, 위상비교기에서 생성되는 제어신호를 구체적으로 설명하면 상기 내부클럭신호의 라이징 에지(rising edge)를 기준으로 상기 피드백클럭신호의 라이징 에지(rising edge)가 앞서있는지 뒤에 있는지를 나타내는 제1제어신호와, 상기 내부클럭신호의 라이징 에지(rising edge)를 기준으로 상기 피드백클럭신호의 라이징 에지(rising edge)가 4 유닛 지연(4 unit delay) 이내에 있는지를 나타내는 제2제어신호와, 상기 내부클럭신호의 라이징 에지(rising edge)를 기준으로 상기 피드백클럭신호의 라이징 에지(rising edge)가 1 유닛 지연(1 unit delay) 이내에 있는지를 나타내는 제3제어신호와, 상기 내부클럭신호의 폴링 에지(falling edge)를 기준으로 상기 피드백클럭신호의 폴링 에지(falling edge)가 앞서있는지 뒤에 있는지를 나타내는 제4제어신호와, 상기 내부클럭신호의 폴링 에지(falling edge)를 기준으로 상기 피드백클럭신호의 폴링 에지(falling edge)가 4 유닛 지연(4 unit delay) 이내에 있는지를 나타내는 제5제어신호, 및 상기 내부클럭신호의 폴링 에지(falling edge)를 기준으로 상기 피드백클럭신호의 폴링 에지(falling edge)가 1 유닛 지연(1 unit delay) 이내에 있는지를 나타내는 제6제어신호가 생성된다.Referring to FIG. 2, the control signal generated by the phase comparator is described in detail to indicate whether a rising edge of the feedback clock signal is ahead or behind the rising edge of the internal clock signal. A first control signal and a second control signal indicating whether a rising edge of the feedback clock signal is within 4 unit delays based on a rising edge of the internal clock signal; A third control signal indicating whether a rising edge of the feedback clock signal is within 1 unit delay based on a rising edge of the internal clock signal, and polling of the internal clock signal; A fourth control signal indicating whether a falling edge of the feedback clock signal is ahead or behind the falling edge, and the internal clock signal; A fifth control signal indicating whether a falling edge of the feedback clock signal is within 4 unit delays based on a falling edge, and a falling edge of the internal clock signal; The sixth control signal indicating whether a falling edge of the feedback clock signal is within 1 unit delay based on the reference signal.
도 5은 종래기술의 모드 생성부(Mode GEN)의 실시 예를 설명하기 위하여 도 시한 회로도이다.FIG. 5 is a circuit diagram illustrating an exemplary embodiment of a mode generator GEN in the related art.
도 5을 참조하면, 모드 생성부(Mode GEN,150)는, 상기 제1제어신호(fine)와 제2제어신호(FM_pdout) 또는 상기 제4제어신호(finef)와 제5제어신호(FM_pdoutf)에 응답하여 상기 위상지연 및 제어부 위상이 한번에 4개의 유닛 지연(unit delay)만큼 쉬프트(shift) 하던 것에서 한번에 2개의 유닛 지연(unit delay)만큼 쉬프트(shift) 하기 위해 활성화되는 라이징패스트엔드신호(fast_mode_end) 또는 폴링패스트엔드신호(fast_mode_endf)를 출력하는 패스트엔드신호출력부(156), 및 상기 제3제어신호(coarse) 또는 상기 제6제어신호(coarsef)에 응답하여 상기 위상지연 및 제어부의 위상이 한번에 2개의 유닛 지연(unit delay)만큼 쉬프트(shift) 하던 것에서 미세조정 - 1 유닛 지연(1 unit delay)을 세부적으로 나누어 쉬프트 (shift)하는 것 - 하기 위해 활성화되는 라이징락킹신호(lock_state) 또는 폴릭락킹신호(lock_statef)를 출력하는 락킹신호출력부(152)로 구성된다.Referring to FIG. 5, the mode generating
상기 모드생성부(150)의 구성요소 중 상기 락킹신호출력부(152)는, 상기 리셋 신호(reset)를 반전시켜 출력하는 제1인버터(INV1)와, 상기 제1인버터(INV1)의 출력신호(resetb)에 응답하여 VDD의 전달을 제어하는 제1PMOS 트랜지스터(P1)와, 상기 라이징락킹신호(lock_state) 또는 상기 폴링락킹신호(lock_statef)에 응답하여 VDD의 전달을 제어하는 제2PMOS 트랜지스터(P2)와, 상기 제1클럭(pulse2)에 응답하여 VDD의 전달을 제어하는 제3PMOS 트랜지스터(P3)와, 상기 제1클럭(pulse2)에 응답하여 GND의 전달을 제어하는 제1NMOS 트랜지스터(N1)와, 상기 제3제어신호(coarse) 또는 제6제어신호(coarsef)에 응답하여 GND의 전달을 제어하는 제2NMOS 트랜지스터(N2)와, 상기 제3제어신호(coarse) 또는 제6제어신호(coarsef)를 반전하여 출력하는 제2인버터(INV2)와, 상기 제2인버터(INV2)의 출력신호를 데이터입력 제1클럭(pulse2)을 클럭입력 리셋 신호(reset)를 리셋입력으로 받는 제1플리플롭(154)과, 상기 제1플리플롭(154)의 출력신호에 응답하여 상기 제2PMOS 트랜지스터(P2)와 상기 제3PMOS 트랜지스터(P3)에서 전달된 VDD 또는 상기 제1NMOS 트랜지스터(N1)와 상기 제2NMOS 트랜지스터(N2)에서 전달된 GND를 전달하는 것을 제어하는 제3NMOS 트랜지스터(N3), 및 상기 제1PMOS 트랜지스터(P1)에서 전달된 VDD 또는 상기 제2PMOS 트랜지스터(P2)와 상기 제3PMOS 트랜지스터(P3) 및 상기 제3NMOS 트랜지스터(N3)에서 전달된 VDD 또는 상기 제1NMOS 트랜지스터(N1)와 상기 제2NMOS 트랜지스터(N2) 및 제3NMOS 트랜지스터(N3)에서 전달된 GND의 논리 값을 유지하고 상기 라이징락킹신호(lock_state) 또는 상기 폴링락킹신호(lock_statef)로서 출력하는 제1래치(latch,153)를 구비한다.Among the components of the
상기 패스트앤드신호출력부(156)는, 상기 리셋 신호의 반전신호(resetb)에 응답하여 VDD의 전달을 제어하는 제4PMOS 트랜지스터(P4)와, 상기 라이징락킹신호(lock_state) 또는 상기 폴링락킹신호(lock_statef)에 응답하여 GND의 전달을 제어하는 제4NMOS 트랜지스터(N4)와, 상기 제1클럭(pulse2)에 응답하여 GND의 전달을 제어하는 제5NMOS 트랜지스터(N5)와, 상기 제2제어신호(FM_pdout) 또는 제5제어신호(FM_pdoutf)에 응답하여 GND의 전달을 제어하는 제6NMOS 트랜지스터(N6)와, 상기 제1제어신호(fine) 또는 제4제어신호(finef)에 응답하여 GND의 전달을 제어하는 제7NMOS 트랜지스터(N7)와, 상기 제2제어신호(FM_pdout) 또는 제5제어신호 (FM_pdoutf)를 반전하여 출력하는 제3인버터(INV3)와, 상기 제3인버터(INV3)의 출력신호를 데이터입력 제1클럭(pulse2)을 클럭입력 리셋 신호(reset)를 리셋입력으로 받는 제2플리플롭(158)과, 상기 제2플리플롭(158)의 출력신호에 응답하여 GND의 전달을 제어하는 제8NMOS 트랜지스터(N8)와, 상기 제4PMOS 트랜지스터(P4)에서 전달된 VDD 또는 상기 제4NMOS 트랜지스터(N4)에서 전달된 GND 또는 상기 제5NMOS 트랜지스터(N5)와 상기 제6NMOS 트랜지스터(n6), 및 상기 제7NMOS 트랜지스터(N7)에서 전달된 GND 또는 상기 제5NMOS 트랜지스터(N5)와 상기 제6NMOS 트랜지스터(N6) 및 상기 제8NMOS 트랜지스터(N8)에서 전달된 GND의 논리 값을 유지하고 상기 라이징패스트앤드신호(fast_mode_end) 또는 상기 폴링패스트앤드신호(fast_mode_endf)로서 출력하는 제2래치(latch,157)를 구비한다. 또한 상기 라이징락킹신호(lock_state)와 상기 폴링락킹신호(lock_statef)가 모두 활성화될 때 상기 락킹 정보 신호(DCC_ENb)가 활성화된다.The fast end
도 6은 본 발명의 DLL제어부(DLL CTRL)를 실시 예를 설명하기 위하여 도시한 회로도이다.6 is a circuit diagram illustrating an embodiment of a DLL control unit (DLL CTRL) of the present invention.
도 6을 참조하면, 상기 DLL제어부(DLL CTRL)는, 외부로부터 입력되는 셀프 리프레쉬 정보신호(sref) 파워 업 정보신호(pwrup) DLL리셋신호(DLL_reset) DLL비활성화 신호(dis_dll)를 입력받아 지연고정루프(DLL)의 동작을 제어하는 외부 리셋 신호(reset_ext)를 출력하기 위한 외부DLL제어부(322)와, 상기 락킹 정보 신호(DCC_ENb)가 활성화되고 상기 제2클럭(pulse8_11)이 토글링(toggling) 할 때 제1검출신호(coarse_dcc)와 제2검출신호(coarse_reverse)에 응답하여 지연고정루프(DLL) 의 동작을 제어하는 내부 리셋 신호(reset_in)를 출력하기 위한 내부DLL제어부(326); 및 상기 외부 리셋 신호(reset_ext)와 상기 내부 리셋 신호(reset_in)에 응답하여 상기 리셋 신호(reset)로서 출력하는 리셋 신호 출력부(328)로 구성된다.Referring to FIG. 6, the DLL control unit DLL CTRL receives a self-refreshing information signal (sref), a power-up information signal (pwrup), a DLL reset signal (DLL_reset), and a delay locked input from a DLL. The external
상기 DLL제어부(320)의 구성요소 중 상기 외부DLL제어부(322)는, 상기 셀프 리프레쉬 정보신호(sref)를 반전시켜 출력하는 제1인버터(INV1)와, 상기 제1인버터(INV1)의 출력신호를 반전시켜 출력하는 제2인버터(INV2)와, 상기 파워 업 정보신호(pwrup)를 반전시켜 출력하는 제3인버터(INV3)와, 상기 DLL리셋신호(DLL_reset)를 반전시켜 출력하는 제4인버터(INV4)와, 상기 DLL비활성화 신호(dis_dll)를 반전시켜 출력하는 제5인버터(INV5)와, 상기 제2인버터(INV2)의 출력신호와 상기 제3인버터(INV3)의 출력신호를 부정논리합하여 출력하는 제1노아게이트(NOR1)와, 상기 제1노아게이트(NOR1)의 출력신호와 상기 제4인버터(INV4)의 출력신호 및 제5인버터(INV5)의 출력신호를 부정논리곱하여 출력하는 제1낸드게이트(NAND1), 및 상기 제1낸드게이트(NAND1)의 출력신호를 반전시켜 출력하는 제6인버터(INV6) 및 상기 제6인버터(INV6)의 출력신호를 반전하여 외부 리셋 신호(reset_ext)로서 출력하는 제7인버터(INV7)를 구비한다.Among the components of the
상기 내부DLL제어부(326)는, 상기 락킹 정보 신호(DCC_ENb)를 반전시켜 출력하는 제8인버터(INV8)와, 상기 락킹 정보 신호(DCC_ENb)를 반전시켜 출력하는 제9인버터와, 상기 제8인버터(INV8)의 출력신호에 응답하여 VDD의 전달을 제어하는 제1PMOS 트랜지스터(P1)와, 상기 제9인버터(INV9)의 출력신호에 응답하여 GND의 전달을 제어하는 제1NMOS 트랜지스터(N1)와, 상기 제2클럭(pulse8_11)에 응답하여 상기 GND의 전달을 제어하는 제2NMOS 트랜지스터(N2)와, 상기 제1검출신호(coarse_dcc)와 상기 제2검출신호(coarse_reverse)를 부정논리곱하여 출력하는 제2낸드게이트(NAND2)와, 상기 제2낸드게이트(NAND2)의 출력신호에 응답하여 GND의 전달을 제어하는 제3NMOS 트랜지스터(N3), 및 상기 제1PMOS 트랜지스터(P1)에서 전달된 VDD 또는 상기 제1NMOS 트랜지스터(N1) 와 상기 제2NMOS 트랜지스터(N2) 및 상기 제3NMOS 트랜지스터(N3)에서 전달된 GND의 논리 값을 유지하고 상기 내부 리셋 신호(reset_in)로서 출력하는 래치(latch,327)를 구비한다.The
상기 리셋 신호 출력부(328)는, 상기 내부 리셋 신호(reset_in)와 상기 외부 리셋 신호(reset_ext)를 부정논리합하여 출력하는 제2노아게이트(NOR2) 및 상기 제2노아게이트(NOR2)의 출력신호를 반전시켜 상기 리셋 신호(reset)로서 출력하는 제10인버터(INV10)를 구비한다.The reset
도 2 ,도 3, 도 4를 참조하여 신호의 흐름을 설명하면, DLL제어부(320)는 도 3의 내부클럭신호(refclk)와 피드백클럭신호(fbclk)의 위치관계를 통해 생성된 제1검출신호(coarse_dcc)와 제2검출신호(coarse_reverse)를 이용하여 전술한 대로 락킹 정보 신호(DCC_ENb)가 로우(Low)레벨 활성화된 후에 제1검출신호(coarse_dcc)와 제2검출신호(coarse_reverse)가 둘 다 하이(High)레벨이 되는 경우가 아니면 내부 리셋 신호(reset_in)를 활성화시키도록 구성되어있고, 기존의 DLL제어부의 스킴(scheme)에 추가되어, 외부 리셋 신호(reset_ext)가 인가되는 경우와 내부 리셋 신호(reset_in)가 발생하는 경우에 지연고정루프회로(DLL)의 리셋(reset)이 수행되도록 하였다. 지연고정루프회로(DLL)의 클럭생성부(clock GEN)에 의해 상승/하강 지 연체인(rising/falling delay chain) 모두에서 락킹(locking) 정보가 활성화되면, 위상갱신(Phase Update)주기의 끝을 알려주는 클럭(pulse8_11)은 8 clk마다 한 번씩 토글(toggle)되고 락킹 정보 신호(DCC_ENb)가 로우(Low) 활성화되면 11 clk마다 토글(toggle)된다. DLL제어부(DLL CTRL)는 위상갱신(Phase Update)주기의 끝을 알려주는 클럭(pulse8_11)이 인가되는 경우에만 샘플링(sampling)을 하기 때문에 클럭 지터(clock jitter)의 영향을 민감하게 받지 않아도 된다.(참고로 JEDEC(Joint Electronic Device Engineering Council)의 외부클럭의 지터(jitter)스펙은 250ps이다. one unit delay를 150ps로 설정하면 2 unit delay는 300ps 이므로, 외부 클럭 지터(jitter)로 인한 DCC제어부의 오동작의 가능성을 감소시킬 수 있다.) 또한 리셋(reset) 명령이 생성되면 락킹 정보 신호(DCC_ENb)가 하이(High)로 천이(transition)되기 때문에 내부DLL제어부(326)를 초기화(initialize)시키게 된다. Referring to FIG. 2, FIG. 3, and FIG. 4, the
도 7은 도 2에 도시된 본 발명에 따른 지연고정루프회로를 적용한 시뮬레이션(Simulation)이다.FIG. 7 is a simulation to which the delay locked loop circuit according to the present invention shown in FIG. 2 is applied.
도 7을 참조하면, 외부 VDD가 변동(1.6V 에서 2.6V)하는 경우에 내부클럭신호(refclk)과 피드백클럭신호(fbclkr) 사이의 지연차이가 2 유닛 지연(unit delay) 안에 있는지 판단하여 지연복제부의 변동이 2 유닛 지연(unit delay) 이상 발생하게 되면 리셋(reset) 명령이 생성됨을 확인할 수 있다. 또한 1.6V에서 2.6V로 변동할 때와 마찬가지로 2.6V에서 1.6V로 변경될 때에도 지연복제부의 변동이 2 유닛 지연(unit delay) 이상이 되면 리셋(reset) 명령이 생성됨을 확인할 수 있다.Referring to FIG. 7, when the external VDD fluctuates (1.6V to 2.6V), it is determined whether the delay difference between the internal clock signal refclk and the feedback clock signal fbclkr is within 2 unit delays. It can be seen that a reset command is generated when a change of the copy unit occurs more than two unit delays. In addition, as in the case of changing from 1.6V to 2.6V, when the change from 2.6V to 1.6V, the reset command is generated when the variation of the delay replica unit is more than two unit delays.
이상의 설명에서 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서의 통상의 지식을 가진자에게 있어 명백할 것이다.In the above description, the present invention is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in the art.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.For example, the logic gate and the transistor illustrated in the above-described embodiment should be implemented differently in position and type depending on the polarity of the input signal.
본 발명의 기술을 적용함으로써, 외부의 급격한 VDD의 변동 혹은 tCK의 변동에 의해 락킹(locking) 상태가 깨어지는 경우에, 내부클럭신호와 피드백클럭신호의 위상비교를 통해 락킹(locking) 상태를 모니터링(monitering) 하여 내부적으로 리셋 신호(reset)를 생성함으로써, 다시 대강의 딜레이 값으로부터 위상갱신을 수행하도록 한다. 이에 의해 일정시간(200tCK) 이내에 다시 락킹 (locking)상태를 회복할 수 있게 된다.By applying the technique of the present invention, the locking state is monitored by comparing the phase of the internal clock signal and the feedback clock signal when the locking state is broken due to an external sudden VDD change or tCK change. By internalizing the internally generated reset signal, the phase update is performed again from the approximate delay value. As a result, the locking state can be recovered again within a predetermined time (200 tCK).
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