KR20070036043A - Semiconductor device and program method - Google Patents

Abstract

본 발명의 반도체 장치는 레퍼런스 셀 어레이부(53)의 단부에 인접하여, 적어도 한 개의 프로그램된 더미 셀을 배치하고 있다. 따라서, 레퍼런스 셀 어레이부(53)의 단부의 데이터를 읽어낼 때에는 전류 누설은 발생하지 않는다. 또한, 레퍼런스 셀 어레이부(53)의 중앙측의 메모리 셀은 인접한 레퍼런스 셀이 프로그램되어 있으므로, 모든 레퍼런스 셀로부터의 데이터 읽어내기 시에 전류 누설의 발생을 방지할 수 있다. 따라서, 레퍼런스 전류를 안정적으로 공급할 수 있다. In the semiconductor device of the present invention, at least one programmed dummy cell is disposed adjacent to an end portion of the reference cell array unit 53. Therefore, no current leakage occurs when reading data at the end of the reference cell array unit 53. In addition, since the adjacent reference cells are programmed in the memory cell on the center side of the reference cell array unit 53, it is possible to prevent the occurrence of current leakage when reading data from all the reference cells. Therefore, the reference current can be supplied stably.

Description

반도체 장치 및 프로그램 방법 {SEMICONDUCTOR DEVICE AND PROGRAM METHOD}Semiconductor Device and Program Method {SEMICONDUCTOR DEVICE AND PROGRAM METHOD}

본 발명은 인접하는 메모리 셀의 드레인라인과 소스라인을 서로 공유하는 가상 접지형의 반도체 장치 및 그 레퍼런스 셀을 프로그램하는 방법에 관한 것이다. The present invention relates to a virtual ground type semiconductor device that shares the drain line and the source line of adjacent memory cells with each other, and a method of programming a reference cell thereof.

플래쉬 메모리 등의 불휘발성의 반도체 장치에 있어서는, 어떠한 소정의 문턱값으로 설정된 레퍼런스 셀의 전류를 레퍼런스 전류로 하여, 읽어내기 동작시에 읽어내기 메모리 셀의 드레인 전류와 레퍼런스 셀의 레퍼런스 전류를 비교한다. 읽어내기 메모리 셀의 드레인 전류가 레퍼런스 전류보다 큰 지 아닌 지에 따라서, 데이터“1" 또는“0"의 판정을 실시한다. In a nonvolatile semiconductor device such as a flash memory, the current of the reference cell set to a predetermined threshold is set as the reference current, and the drain current of the read memory cell is compared with the reference current of the reference cell during the read operation. . The data "1" or "0" is determined according to whether the drain current of the read memory cell is greater than the reference current.

또한, 가상 접지형의 메모리 어레이에 있어서의 메모리 셀 또는 레퍼런스 셀로부터 데이터를 읽어낼 때에는 셀의 드레인 측에 전압을 인가하고, 소스측은 접지 전위 Vss로서 전류를 흘려보낸다. 또한, 드레인라인에 인접하는 비트라인에는 프리차지를 인가한다. 드레인라인과 동일한 전압을 드레인라인에 인접하는 비트라인에 인가함으로써, 전류의 누설을 막을 수 있다. In addition, when reading data from a memory cell or a reference cell in a virtual ground type memory array, a voltage is applied to the drain side of the cell, and the source side sends a current as the ground potential Vss. In addition, precharge is applied to the bit line adjacent to the drain line. By applying the same voltage as the drain line to the bit line adjacent to the drain line, leakage of current can be prevented.

그러나, 드레인의 전압과 프리차지 전압을 완전히 동일하게 하지는 못하고, 데이터를 읽어내는 메모리 셀에 인접하는 메모리 셀이 소거 상태인 경우, 누설 전류는 발생한다. 데이터를 읽어내는 메모리 셀에 인접하는 메모리 셀이 프로그램되 어 있는 경우에는 차지된 전하의 영향을 받아 누설 전류가 일어나지 않는다. 즉, 인접하는 메모리 셀의 데이터에 의하여, 누설 전류의 유무가 결정되고, 읽어내기 특성에 영향을 미친다. However, when the drain voltage and the precharge voltage are not made the same, leakage current occurs when the memory cell adjacent to the memory cell reading data is in the erased state. When a memory cell adjacent to a memory cell reading data is programmed, no leakage current occurs due to the charge charged. That is, the presence or absence of the leakage current is determined by the data of the adjacent memory cells, which affects the read characteristics.

도 1을 참조하면서 더 상세하게 설명한다. 도 1 중의 메모리 셀은 전하 트랩층을 가지는 MONOS형의 메모리 셀이고, 동일한 층의 좌우의 영역에 전자를 트랩시킴으로써, 2비트 정보를 기억할 수 있다. 흰 원은 전자가 트랩되어 있지 않은 (소거 상태) 상태, 검은 원은 전자가 트랩되어 있는 (프로그램 상태) 상태를 의미한다. 도 1A에 도시하는 바와 같이, 읽어내기를 실시하는 메모리 셀 (도 1A에 도시하는 Cell (0))의 드레인라인측에 인접하는 메모리 셀 (도 1A에 도시하는 Cell (7))이 프로그램 되어 있으면, 프로그램에 의한 전하의 영향을 받아 전자가 흐르지 않고, 누설 전류가 발생하지 않는다. 그러나, 도 1B에 도시하는 바와 같이 데이터를 읽어내는 메모리 셀 (Cell (0))의 드레인라인측에 인접하는 메모리 셀 (Cell (7))에 프로그램되어 있지 않으면 누설 전류가 발생한다. 도 1B에 도시하는 프리차지된 비트라인에 인접하는 비트라인은 플로팅 상태로 되어 있고, 프리차지된 비트라인으로부터 플로팅 상태의 비트라인으로 전류 누설이 발생하여, 더 전압이 떨어진 프리차지된 비트라인으로 드레인라인으로부터 누설 전류가 흐른다. This will be described in more detail with reference to FIG. 1. The memory cell in FIG. 1 is a MONOS type memory cell having a charge trap layer, and two-bit information can be stored by trapping electrons in the left and right regions of the same layer. The white circle means the electron is not trapped (erased state), and the black circle means the electron is trapped (programmed state). As shown in Fig. 1A, if a memory cell (Cell 7 shown in Fig. 1A) adjacent to the drain line side of the memory cell to read out (Cell (0) shown in Fig. 1A) is programmed Under the influence of the electric charge by the program, electrons do not flow and leakage current does not occur. However, as shown in Fig. 1B, a leakage current is generated if it is not programmed in the memory cell (Cell 7) adjacent to the drain line side of the memory cell (Cell (0)) for reading out data. The bit line adjacent to the precharged bit line shown in FIG. 1B is in a floating state, and current leakage occurs from the precharged bit line to the floating bit line, so that the voltage is further reduced to the precharged bit line. Leakage current flows from the drain line.

전류 누설이 발생하더라도 모든 레퍼런스 전류의 읽어내기시에, 동일한 전류 누설이 발생하고 있으면, 읽어내기 특성이 변화하지 않지만, 레퍼런스 셀의 경우에는 특정 어드레스의 레퍼런스 셀에 대하여 누설 전류가 발생한다. Even if current leakage occurs, if the same current leakage occurs when reading all the reference currents, the read characteristics do not change, but in the case of the reference cell, leakage current occurs for the reference cell at a specific address.

도 1A 및 1B에 도시하는 바와 같이, 코어 셀과 레퍼런스 셀은 동일한 셀 어레이 내에 있다. 레퍼런스 셀이, 도 1A 및 1B에 도시하는 바와 같이 코어 셀에 인접하여 제공되어 있는 경우, 코어 셀에 인접하는 레퍼런스 셀에서는 인근 코어 셀의 프로그램 상황에 따라서, 누설 전류가 흐르거나 흐르지 않거나 한다. As shown in Figs. 1A and 1B, the core cell and the reference cell are in the same cell array. When the reference cell is provided adjacent to the core cell as shown in Figs. 1A and 1B, the leakage current may or may not flow in the reference cell adjacent to the core cell, depending on the programming situation of the neighboring core cell.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 읽어내는 셀의 위치에 상관 없이, 안정적으로 레퍼런스 전류를 공급할 수 있는 반도체 장치 및 프로그램 방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device and a program method capable of stably supplying a reference current regardless of the position of a cell to be read out.

이러한 목적을 달성하기 위하여, 본 발명의 반도체 장치는 복수개의 메모리 셀을 가지는 코어 셀 어레이과, 상기 메모리 셀의 기억 데이터를 식별하기 위한 레퍼런스 전류를 생성하는 레퍼런스 셀 어레이와, 상기 레퍼런스 셀 어레이에 근접하여, 적어도 1개의 프로그램 가능한 더미 셀 어레이를 가진다. 레퍼런스 셀 어레이에 근접하여, 적어도 1개의 프로그램된 더미 셀을 배치함으로써, 레퍼런스 셀 어레이의 단부의 데이터를 읽어낼 때에 전류 누설이 일어나지 않는다. 레퍼런스 셀 어레이의 중앙측의 셀은 인접하는 레퍼런스 셀이 프로그램되기 때문에, 모든 레퍼런스 셀로부터의 데이터 읽어내기시에 전류 누설의 발생을 방지할 수 있다. 따라서, 레퍼런스 전류를 안정적으로 공급할 수 있다. In order to achieve this object, the semiconductor device of the present invention comprises a core cell array having a plurality of memory cells, a reference cell array for generating a reference current for identifying stored data of the memory cells, and a proximity to the reference cell array. At least one programmable dummy cell array. By placing at least one programmed dummy cell close to the reference cell array, no current leakage occurs when reading data at the ends of the reference cell array. Since the cells on the center side of the reference cell array are programmed with adjacent reference cells, it is possible to prevent the occurrence of current leakage when reading data from all the reference cells. Therefore, the reference current can be supplied stably.

상기 반도체 장치에 있어서, 상기 더미 셀 어레이는 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이가 접속된 워드라인에 접속되고, 또한 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이의 사이에 위치하는 구성으로 할 수 있다. 또한, 상기 더미 셀 어레이는 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이가 접속된 워드라인에 접속되고, 또한 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이와의 사이에 위치하며, 상기 더미 셀 어레이는 상기 코어 셀 어레이에 근접하는 다른 프로그램 가능한 더미 셀을 가지는 구성으로 할 수도 있다. 더미 셀을 포함하는 더미 셀 어레이가 코어 셀 어레이와 레퍼런스 셀 어레이의 사이에 배치되어 있으므로, 코어 셀 어레이에 기록된 데이터에 상관없이, 레퍼런스 셀 어레이로부터 레퍼런스 전류를 안정적으로 제공할 수 있다. In the semiconductor device, the dummy cell array may be connected to a word line to which the core cell array and the reference cell array are connected, and may be disposed between the core cell array and the reference cell array. In addition, the dummy cell array is connected to a word line to which the core cell array and the reference cell array are connected, and is located between the core cell array and the reference cell array, wherein the dummy cell array is the core cell. It is also possible to have a configuration having other programmable dummy cells close to the array. Since the dummy cell array including the dummy cell is disposed between the core cell array and the reference cell array, the reference current can be stably provided from the reference cell array regardless of the data written to the core cell array.

상기 반도체 장치에 있어서, 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이와 상기 더미 셀 어레이는 서로 인접하는 셀이 비트라인을 공용하는 가상 접지 타입이며, 프로그램 가능한 더미 셀의 2비트 중 상기 레퍼런스 셀 어레이의 비트는 프로그램 상태에 있는 구성으로 하는 것이 좋다. 레퍼런스 셀 어레이측의 비트가 프로그램 되어 있으므로, 레퍼런스 셀 어레이 단부의 레퍼런스 전류 읽어내기시에, 전류 누설의 발생을 더 안정적으로 방지할 수 있다. In the semiconductor device, the core cell array, the reference cell array, and the dummy cell array are virtual ground types in which bit cells adjacent to each other share a bit line, and bits of the reference cell array among two bits of a programmable dummy cell. It is recommended that the configuration be in the program state. Since the bit on the side of the reference cell array is programmed, it is possible to more stably prevent the occurrence of current leakage when reading the reference current at the end of the reference cell array.

또한 상기 반도체 장치에 있어서, 상기 코어 셀 어레이, 상기 레퍼런스 셀 어레이 및 상기 더미 셀 어레이에 공통으로 부여되는 디코드 신호를 생성하는 디코더를 추가로 가지는 구성으로 할 수 있다. 코어 셀 어레이, 레퍼런스 셀 어레이, 더미 셀 어레이의 셀을 공통의 디코드 신호로 선택할 수 있으므로, 더미 셀 어레이를 설치하기 위하여 새롭게 디코드를 변경할 필요가 없어진다. The semiconductor device may further include a decoder for generating a decode signal commonly applied to the core cell array, the reference cell array, and the dummy cell array. Since the cells of the core cell array, the reference cell array, and the dummy cell array can be selected as a common decode signal, there is no need to change the decode newly to install the dummy cell array.

또한 상기 반도체 장치에 있어서, 상기 레퍼런스 셀의 양단으로부터 개시하고 중앙을 향하여 나아가도록 레퍼런스 셀을 프로그램하는 제어 회로를 추가로 포함하는 구성으로 할 수 있다. 레퍼런스 셀 어레이의 단부에는 프로그램된 더미 셀이 있기 때문에, 레퍼런스 셀 어레이의 단부로부터 중심 셀의 방향으로 프로그램을 실시함으로써, 프로그램 시의 누설 전류의 발생을 방지할 수 있다. The semiconductor device may further include a control circuit for programming the reference cell so as to start from both ends of the reference cell and move toward the center. Since there is a dummy cell programmed at the end of the reference cell array, the programming in the direction of the center cell from the end of the reference cell array can prevent the occurrence of leakage current during programming.

또한 상기 반도체 장치에 있어서, 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이의 데이터를 소거한 후에, 상기 더미 셀 어레이의 단부의 상기 프로그램 가능한 더미 셀을 프로그램하고, 그 후 상기 레퍼런스 셀 어레이를 프로그램하는 제어 회로를 더 포함하는 구성으로 할 수 있다. 레퍼런스 셀 어레이를 프로그램할 때에, 더미 셀의 프로그램을 실시하고 나서 레퍼런스 셀 어레이의 프로그램을 실시하고 있으므로, 레퍼런스 셀 어레이의 단부의 셀의 프로그램을 실시할 때에 전류 누설이 발생하지 않는다. And in the semiconductor device, a control circuit for programming the programmable dummy cell at the end of the dummy cell array after erasing data of the core cell array and the reference cell array, and then programming the reference cell array. It may be configured to further include. When programming the reference cell array, since the dummy cell is programmed and then the reference cell array is programmed, current leakage does not occur when programming the cell at the end of the reference cell array.

또한 상기 메모리 셀은 절연막의 전하 트랩층을 구비하고, 상기 전하 트랩층에 전하를 축적함으로써 정보를 기억하면 좋다. The memory cell may include a charge trap layer of an insulating film, and may store information by accumulating charge in the charge trap layer.

또한 상기 반도체 장치에 있어서, 상기 레퍼런스 셀에 근접하여 위치하는 상기 프로그램 가능한 더미 셀은 프로그램된 상태에 있는 것이 좋다. 또한, 상기 더미 셀 어레이는 다른 프로그램 가능한 더미 셀을 구비하고, 상기 레퍼런스 셀 어레이는 상기 프로그램 가능한 더미 셀과 상기 다른 프로그램 가능한 더미 셀의 사이에 끼워지는 구성으로 할 수 있다. 또한, 상기 더미 셀 어레이는 복수의 프로그램 가능한 더미 셀을 가지고, 상기 복수의 프로그램 가능한 더미 셀 중 상기 레퍼런스 셀 어레이에 근접하여 위치하는 1개 또는 복수의 프로그램 가능한 더미 셀만 프로그램된 상태에 있는 구성으로 할 수도 있다. In the semiconductor device, the programmable dummy cell located in proximity to the reference cell is in a programmed state. The dummy cell array may include another programmable dummy cell, and the reference cell array may be sandwiched between the programmable dummy cell and the other programmable dummy cell. In addition, the dummy cell array may have a plurality of programmable dummy cells, and only one or a plurality of programmable dummy cells positioned close to the reference cell array among the plurality of programmable dummy cells may be programmed. It may be.

상기 구성에 있어서, 상기 프로그램 가능한 더미 셀은 상기 레퍼런스 셀 어레이에 서로 인접하는 것이 좋다. In the above configuration, the programmable dummy cells are preferably adjacent to each other in the reference cell array.

본 발명은 또한, 메모리 셀의 데이터를 식별하기 위한 레퍼런스 셀을 가지는 레퍼런스 셀 어레이를 프로그램하는 방법으로서, 메모리 셀 및 레퍼런스 셀의 데이터를 소거하는 스텝과, 상기 레퍼런스 셀 어레이에 근접하여 위치하는 더미 셀 어레이의 더미 셀을 프로그램하는 스텝과, 상기 프로그램 종료 후에 상기 레퍼런스 셀 어레이를 프로그램하는 스텝을 가지는 방법을 포함한다. 레퍼런스 셀 어레이를 프로그램 할 때에, 더미 셀의 프로그램을 실시하고 나서 레퍼런스 셀 어레이의 프로그램을 실시하고 있으므로, 레퍼런스 셀 어레이를 프로그램할 때에 전류 누설이 발생하지 않는다. The present invention also provides a method of programming a reference cell array having a reference cell for identifying data of a memory cell, the method comprising: erasing data of a memory cell and a reference cell, and a dummy cell located close to the reference cell array. And a step of programming the dummy cells of the array and programming the reference cell array after the program ends. When programming the reference cell array, since the dummy cell is programmed and then the reference cell array is programmed, current leakage does not occur when programming the reference cell array.

상기 방법에 있어서, 상기 레퍼런스 셀을 프로그램하는 스텝은 레퍼런스 셀 어레이의 양단에 위치하는 셀로부터 개시하면 좋다. 레퍼런스 셀 어레이의 단부에는 프로그램된 더미 셀이 있으므로, 레퍼런스 셀 어레이의 단부로부터 중심의 셀의 방향으로 프로그램을 실시함으로써, 프로그램시의 누설 전류의 발생을 방지할 수 있다.In the method, the step of programming the reference cell may be started from a cell located at both ends of the reference cell array. Since the dummy cell is programmed at the end of the reference cell array, the programming of the dummy cell from the end of the reference cell array in the direction of the center cell can prevent generation of leakage current during programming.

발명의 효과Effects of the Invention

본 발명의 반도체 장치는 읽어내는 셀의 위치에 상관 없이, 안정적으로 레퍼런스 전류를 공급할 수 있다. The semiconductor device of the present invention can stably supply the reference current regardless of the position of the cell to be read out.

도 1A 및 1B는 레퍼런스 셀로부터의 데이터 읽어내기시에 흐르는 누설 전류를 설명하기 위한 도면이다. 1A and 1B are diagrams for explaining the leakage current flowing when reading data from a reference cell.

도 2는 불휘발성 반도체 기억장치의 구성을 나타내는 블럭도이다. 2 is a block diagram showing the configuration of a nonvolatile semiconductor memory device.

도 3은 셀 어레이의 구성을 나타내는 도면이다. 3 is a diagram illustrating a configuration of a cell array.

도 4는 더미 셀 어레이 단부의 셀이 프로그램되어 있는 상태를 나타내는 도면이다. 4 is a diagram illustrating a state in which cells at an end of a dummy cell array are programmed.

도 5는 레퍼런스 셀 어레이부의 데이터 써넣기 순서를 나타내는 도면이다. 5 is a diagram illustrating a data writing procedure of the reference cell array unit.

도 6은 레퍼런스 셀 어레이부의 중심으로부터 바깥쪽으로 프로그램을 실시하였을 때에 발생하는 누설 전류를 나타내는 도면이다. 6 is a diagram showing a leakage current generated when a program is executed outward from the center of the reference cell array unit.

도 7은 데이터 입출력 회로의 구성을 나타내는 도면이다. 7 is a diagram illustrating a configuration of a data input / output circuit.

도 8은 레퍼런스 전류와 데이터의 읽어내기 전류를 비교하는 구성을 나타내는 도면이다. 8 is a diagram illustrating a configuration in which a reference current is compared with a read current of data.

도 9는 코어 셀 어레이부와 코어 셀 어레이부의 메모리 셀을 선택하는 디코더, 패스 트랜지스터의 구성을 나타내는 도면이다. 9 is a diagram showing the configuration of a decoder and a pass transistor for selecting the core cell array unit and the memory cells of the core cell array unit.

도 10은 더미 셀 어레이부와 더미 셀 어레이부의 더미 셀을 선택하는 디코더, 패스 트랜지스터의 구성을 나타내는 도면이다. 10 is a diagram showing the configuration of a decoder and a pass transistor for selecting a dummy cell array unit and a dummy cell in the dummy cell array unit.

도 11은 레퍼런스 셀 어레이부와 더미 셀 어레이부의 프로그램의 순서를 나타내는 플로차트이다. 11 is a flowchart showing the procedures of programs of the reference cell array unit and the dummy cell array unit.

이하에, 첨부 도면을 참조하면서 본 발명을 실시하기 위한 최적 실시예에 대하여 설명한다. EMBODIMENT OF THE INVENTION Below, the optimal Example for implementing this invention is demonstrated, referring an accompanying drawing.

도 2에 본 발명을 불휘발성 반도체 기억장치에 적용한 실시예의 구성을 나타 낸다. 도 2에 도시하는 불휘발성 반도체 기억장치(1)는 제어 회로(2), 칩 인에이블/출력 인에이블 회로(3), 입출력 버퍼(4), 셀 어레이(5), 로우 디코더(6), 칼럼 디코더(7), 어드레스 래치(8), 칼럼 게이트(9), 데이터 입출력 회로(10), 구동 제어부 (11), 전원 공급부(20)을 구비하고 있다. 또한, 전원 공급부(20)에는 고전압 발생부(21)가 구비되어 있다. 2 shows the configuration of an embodiment in which the present invention is applied to a nonvolatile semiconductor memory device. The nonvolatile semiconductor memory device 1 shown in FIG. 2 includes a control circuit 2, a chip enable / output enable circuit 3, an input / output buffer 4, a cell array 5, a row decoder 6, The column decoder 7, the address latch 8, the column gate 9, the data input / output circuit 10, the drive control unit 11, and the power supply unit 20 are provided. In addition, the power supply unit 20 is provided with a high voltage generator 21.

제어 회로(2)는 라이트 인에이블(/WE)이나 칩 인에이블 (/CE) 등의 제어 신호, 어드레스 신호, 데이터 신호를 외부로부터 받아, 이들 신호에 기초하여 스테이트 머신으로서 동작하고, 불휘발성 반도체 기억장치(1)의 각부를 제어한다. The control circuit 2 receives control signals, address signals, data signals, such as write enable (/ WE) and chip enable (/ CE) from the outside, and operates as a state machine based on these signals, thereby operating as a nonvolatile semiconductor. Each part of the storage device 1 is controlled.

입출력 버퍼(4)는 외부로부터 데이터를 받아, 이 데이터를 제어 회로(2) 및 데이터 입출력 회로(10)에 공급한다. The input / output buffer 4 receives data from the outside and supplies the data to the control circuit 2 and the data input / output circuit 10.

칩 인에이블/출력 인에이블 회로(3)는 장치 외부로부터 제어 신호로서 칩 인에이블 신호 (/CE) 및 아웃풋 인에이블 신호 (/OE)를 받아, 입출력 버퍼(4) 및 셀 어레이(5)의 동작/비동작을 제어한다. The chip enable / output enable circuit 3 receives a chip enable signal (/ CE) and an output enable signal (/ OE) as a control signal from the outside of the device, so that the input / output buffer 4 and the cell array 5 Control operation / non-operation

구동 제어 회로(11)는 제어 회로(2)의 제어하에서 동작하고, 데이터의 읽어내기, 써넣기, 소거 등의 동작을 실시하기 위하여 셀 어레이(5), 로우 디코더(6), 칼럼 디코더 (7) 등의 구동 제어를 실시한다. The drive control circuit 11 operates under the control of the control circuit 2, and performs the cell array 5, the row decoder 6, the column decoder 7 to perform operations such as reading, writing and erasing data. Drive control such as this is performed.

데이터 입출력 회로(10)는 제어 회로(2)의 제어하에서 동작하고, 셀 어레이(5)에의 데이터의 써넣기와 읽어내기를 실시한다. 데이터 입출력 회로(10)의 상세에 대하여는 후술한다. The data input / output circuit 10 operates under the control of the control circuit 2 to write and read data to and from the cell array 5. The details of the data input / output circuit 10 will be described later.

로우 디코더(6)는 데이터 써넣기시, 소거시 및 읽어내기 시에, 각각의 어드 레스에 기초하여 복수의 워드라인(WL)를 선택 구동함으로써, 그 워드라인 드라이버 (미도시)에는 소요되는 전압이 공급된다. The row decoder 6 selects and drives a plurality of word lines WL based on respective addresses at the time of data writing, erasing and reading, so that the voltage required for the word line driver (not shown) is increased. Supplied.

칼럼 디코더(7)는 어드레스 래치(8)에 유지된 어드레스를 기초로 칼럼 게이트(9)를 제어한다. 칼럼 게이트(9)가 칼럼 디코더(7)에 의하여 선택됨으로써, 데이터 입출력 회로(10) 내의 대응하는 센스 증폭기가 선택되고, 센스 증폭기에 데이터가 읽어내진다. The column decoder 7 controls the column gate 9 based on the address held in the address latch 8. By selecting the column gate 9 by the column decoder 7, the corresponding sense amplifier in the data input / output circuit 10 is selected, and data is read into the sense amplifier.

셀 어레이(5)는 가상 접지형의 메모리 어레이이며, 메모리 셀의 배열, 워드라인, 비트라인 등을 포함하고, 각 메모리 셀에 2 비트씩 데이터를 기억한다. 컨트롤 게이트와 기반의 사이에, 산화막, 질화막, 산화막의 순서로 적층한 막을 형성하고, 이 질화막에 전하를 트랩시킴으로써 문턱값을 변화시키고, 데이터“0"과“1"을 구별한다. 질화막 등의 트랩층은 절연막이기 때문에, 전하는 이동하지 않는다. 트랩층의 양단에 전하를 축적함으로써 1 셀에 2비트를 기록할 수 있다. 하나의 셀에 2비트를 기록하는 방식을 미러비트(MirroBit) 방식이라고 부르기도 한다. 또한, 메모리 셀로서 다결정 실리콘층을 사용한 플로팅 게이트형의 셀을 사용할 수도 있다. 이 경우는 플로팅 게이트에 축적하는 전하의 양을 변경함으로써, 1 셀에 다(多)비트 정보를 기록할 수 있다. The cell array 5 is a virtual ground type memory array and includes an array of memory cells, a word line, a bit line, and the like, and stores data two bits in each memory cell. Between the control gate and the base, a film laminated in the order of an oxide film, a nitride film, and an oxide film is formed, and the charge is trapped in the nitride film to change the threshold value, and data "0" and "1" are distinguished. Since the trap layer such as the nitride film is an insulating film, the charge does not move. By accumulating charge at both ends of the trap layer, two bits can be written in one cell. The method of writing 2 bits in one cell is also called a mirror bit method. In addition, a floating gate type cell using a polycrystalline silicon layer may be used as the memory cell. In this case, by changing the amount of charge accumulated in the floating gate, multi-bit information can be written in one cell.

데이터 읽어내기 시에는 활성화된 워드라인에 의하여 지정되는 메모리 셀로부터의 데이터가 비트라인에 읽어내진다. 써넣기 (이하, 프로그램이라고 부른다) 또는 소거시에는 워드라인 및 비트라인을 각각의 동작에 따른 적당한 전위로 설정함으로써, 메모리 셀에 대한 전하 주입 또는 전하 방출 동작을 실행한다. In reading data, data from a memory cell designated by an activated word line is read in a bit line. In writing (hereinafter referred to as a program) or erasing, the word line and the bit line are set to appropriate potentials according to their respective operations, thereby performing charge injection or charge release operations for the memory cells.

이에, 도 3을 참조하면서 셀 어레이(5)의 구성을 설명한다. 셀 어레이(5) 내에는, 도 3에 나타내는 바와 같이, 데이터를 기록하는 코어 셀 어레이부(51)와 읽어낸 데이터의 값을 판정하기 위한 레퍼런스 전류를 공급하는 레퍼런스 셀 어레이부(53)와 더미 셀 어레이부(52)가 형성되어 있다. 레퍼런스 셀 어레이부(53)는 1 페이지 (예를 들면 8셀)분의 데이터“10"을 기록하는 레퍼런스 셀 어레이 A (Ref. A라고 표기한다) (54)와, 마찬가지로 1 페이지 (예를 들면 8 셀) 분의 데이터 "01"을 기록하는 레퍼런스 셀 어레이 B (Ref. B라고도 표기한다)(55)로 이루어진다. 더미 셀 어레이부(52)는 도 3에 나타내는 바와 같이 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)의 사이에 형성된다. 3, the structure of the cell array 5 is demonstrated. In the cell array 5, as shown in FIG. 3, the core cell array unit 51 for recording data, the reference cell array unit 53 for supplying a reference current for determining the value of the read data, and the dummy are provided. The cell array portion 52 is formed. The reference cell array unit 53 is similar to the reference cell array A (denoted Ref. A) 54 for recording data "10" for one page (for example, eight cells), and one page (for example). It consists of a reference cell array B (also referred to as Ref. B) 55 for recording data " 01 " for eight cells. The dummy cell array unit 52 is the core cell array unit 51 as shown in FIG. ) And the reference cell array unit 53.

도 4A에 더미 셀 어레이부(52)의 구성을 나타낸다. 도 4A에 나타내는 바와 같이 더미 셀 어레이부(52)는 복수개 (8개)의 프로그램 가능한 메모리 셀로 이루어지고, 더미 셀 어레이부(52)의 양단부의 메모리 셀(61, 62)이 프로그램되어 있다. 더미 셀 어레이부(52)의 양단부의 더미 셀(61, 62)이 프로그램되어 있기 때문에, 이 더미 셀(61)에 인접하는 레퍼런스 셀 어레이부(53)의 레퍼런스 셀로부터 읽어내기를 실시할 때의 누설 전류의 발생을 방지할 수 있다. 또한, 프로그램되어 있는 비트는 더미 셀(61)의 레퍼런스 셀측의 비트인 것이 바람직하지만, 이 레퍼런스 셀측의 비트와는 반대쪽의 비트만이 프로그램되어 있어도 된다. 당연히, 양쪽 비트 모두가 프로그램되어 있으면 더 좋다. 또는 도 4A에 나타내는 더미 셀 어레이부(52)는 양단부의 더미 셀(61, 62), 즉, 코어 셀 어레이부(51)측의 더미 셀(62)과 레퍼런스 셀 어레이부(53)측의 더미 셀(61)이 모두 프로그램되어 있는데, 도 4B에 나타내는 바와 같이 레퍼런스 셀 어레이부(53)측의 더미 셀(61)만이 프로그램되어 있어도 좋다. 4A shows the configuration of the dummy cell array unit 52. As shown in Fig. 4A, the dummy cell array unit 52 is composed of a plurality of (eight) programmable memory cells, and memory cells 61 and 62 at both ends of the dummy cell array unit 52 are programmed. Since the dummy cells 61 and 62 at both ends of the dummy cell array unit 52 are programmed, when reading from the reference cells of the reference cell array unit 53 adjacent to the dummy cell 61, The occurrence of leakage current can be prevented. In addition, although the bit being programmed is a bit of the reference cell side of the dummy cell 61, only the bit opposite to the bit of this reference cell side may be programmed. Naturally, it is better if both bits are programmed. Alternatively, the dummy cell array unit 52 shown in FIG. 4A is a dummy cell 61 at the both ends, that is, a dummy cell 62 at the core cell array unit 51 side and a dummy at the reference cell array unit 53 side. Although all of the cells 61 are programmed, only the dummy cells 61 on the side of the reference cell array unit 53 may be programmed as shown in Fig. 4B.

또한, 레퍼런스 셀 어레이부(53)의 프로그램을 실시할 때에는 도 5에 나타내는 바와 같이 레퍼런스 셀 어레이부(53)의 바깥쪽으로부터 중심으로 향하는 방향으로 프로그램을 실시한다. 도 3에 나타내는 바와 같이 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)의 사이에, 프로그램된 더미 셀 어레이부(52)를 둔 구성으로 하였을 경우, 레퍼런스 셀 어레이부(53)의 중심 셀로부터 프로그램을 실시하면, 중심의 레퍼런스 셀에 대한 프로그램 시에는 누설 전류가 발생하지만, 단부의 레퍼런스 셀의 프로그램 시에는 누설 전류는 발생하지 않는다. 예를 들면, 도 6에 나타내는 Cell (2)의 오른쪽의 비트의 써넣기 검증을 실시하는 경우, 오른쪽의 비트라인 (3)을 소스, 왼쪽의 비트라인 (2)을 드레인, 드레인라인의 인접하는 소스라인과 반대쪽의 비트라인 (1)을 프리 차지에 접속한다. 이때, Cell(2)의 드레인라인측의 Cell(1)이 프로그램되어 있지 않으면 드레인라인 (비트라인 (2))으로부터 프리차지의 비트라인(1)에 누설 전류가 흐른다. 마찬가지로, 도 6에 나타내는 Cell(5)의 왼쪽의 비트에 데이터의 기입을 실시하는 경우, Cell(5)의 드레인라인측의 DCell(0)이 프로그램 되어 있기 때문에, 드레인라인(도 5에 나타내는 비트라인(6))으로부터 프리차지 상태의 비트라인(0)에의 누설 전류는 발생하지 않는다. 즉, 레퍼런스 셀의 중심으로부터 단부를 향하여 프로그램을 실시하면, 아무것도 쓰지 않은 중심 셀의 프로그램 시에는 누설 전류가 발생하지만, 레퍼런스 셀의 단부에는 프로그램된 더미 셀(61)이 설치되어 있기 때문에 누설 전류는 발생하지 않는다. 이와 같은 레 퍼런스 셀의 중심과 단부에서의 누설 전류의 변화를 방지하기 위하여, 도 5에 나타내는 바와 같이 레퍼런스 셀 어레이부(53)의 바깥쪽으로부터 중심으로 향하는 방향으로 프로그램을 실시한다. 레퍼런스 셀 어레이부(53)의 바깥쪽에 설치된 더미 셀 어레이부(52)는, 도 4에 나타내는 바와 같이, 단부의 더미 셀(61)이 반드시 프로그램되어 있기 때문에, 바깥쪽으로부터 중심 방향을 향하여 프로그램을 실시함으로써, 항상 누설 전류의 발생을 방지할 수 있다. When the reference cell array unit 53 is programmed, the program is executed in the direction from the outside of the reference cell array unit 53 toward the center as shown in FIG. 5. As shown in FIG. 3, when the dummy cell array unit 52 is programmed between the core cell array unit 51 and the reference cell array unit 53, the center of the reference cell array unit 53 is formed. When programming from the cell, leakage current occurs when programming the center reference cell, but leakage current does not occur when programming the reference cell at the end. For example, in the case of performing write verification on the right side of the cell 2 shown in Fig. 6, the right bit line 3 is the source, the left bit line 2 is the drain, and the adjacent source of the drain line. The bit line 1 opposite the line is connected to the precharge. At this time, if the cell 1 on the drain line side of the cell 2 is not programmed, a leakage current flows from the drain line (bit line 2) to the precharge bit line 1. Similarly, when data is written to the left bit of the Cell 5 shown in FIG. 6, since the DCell (0) on the drain line side of the Cell 5 is programmed, the drain line (the bit shown in FIG. 5). There is no leakage current from the line 6 to the bit line 0 in the precharge state. That is, when programming from the center of the reference cell toward the end, the leakage current is generated during programming of the center cell which is not written, but since the programmed dummy cell 61 is installed at the end of the reference cell, the leakage current is Does not occur. In order to prevent such changes in leakage current at the center and the end of the reference cell, a program is executed in the direction from the outside of the reference cell array unit 53 to the center as shown in FIG. 5. In the dummy cell array unit 52 provided outside the reference cell array unit 53, since the dummy cell 61 at the end is always programmed as shown in FIG. 4, the dummy cell array unit 52 is programmed from the outside toward the center direction. By doing so, it is possible to prevent the occurrence of leakage current at all times.

다음으로, 도 3에 나타내는 레퍼런스 셀 어레이부(53)에 대하여 상세하게 설명한다. 레퍼런스 셀 어레이부(53)는 코어 셀 어레이부(51)와 함께 소거의 사이클링 특성을 맞추기 위하여, 코어 셀 어레이부(51)과 함께 소거가 이루어진다. 그 후, 레퍼런스 셀 어레이 A (54)의 8 셀에 데이터“10"이 써넣어지고, 레퍼런스 셀 어레이 B (55)의 8 셀에 데이터 "01"이 써넣어진다. Next, the reference cell array unit 53 shown in FIG. 3 will be described in detail. The reference cell array unit 53 is erased together with the core cell array unit 51 in order to match the cycling characteristics of the erase with the core cell array unit 51. Thereafter, data "10" is written into eight cells of the reference cell array A 54, and data "01" is written into eight cells of the reference cell array B 55.

데이터의 읽어내기 시에, 예를 들면 코어 셀 어레이부(51)의 좌단으로부터 두 번째의 비트가 선택되면, 레퍼런스 셀 A (54), B (55)도 각각 좌단으로부터 두 번째의 비트가 선택된다. 또한, 읽어낸 데이터 "10"과 데이터 "01"의 2개의 레퍼런스 셀의 전류를 평균화한 것이 레퍼런스 전류가 된다. When reading out data, for example, if the second bit is selected from the left end of the core cell array unit 51, the second bit is selected from the left end of the reference cells A 54 and B 55, respectively. . The reference current is obtained by averaging the currents of the two reference cells of the read data "10" and the data "01".

도 7에 데이터 입출력 회로(10)의 상세한 구성을 나타낸다. 도 7에 나타내는 바와 같이 데이터 입출력 회로(10)는 써넣기/소거 회로(21)와, 캐스코드 증폭기(22)와 센스 증폭기 (비교 회로)(23)를 구비하고 있다. 7 shows a detailed configuration of the data input / output circuit 10. As shown in FIG. 7, the data input / output circuit 10 includes a write / erase circuit 21, a cascode amplifier 22, and a sense amplifier (comparison circuit) 23.

써넣기/소거 회로(21)는 써넣기 펄스 및 소거 펄스를 발생하여 셀 어레이(5)에의 데이터의 써넣기 및 셀 어레이(5)로부터의 데이터의 소거를 실시한다. 캐스코 드 증폭기(22)는 칼럼 게이트(9)를 거쳐 비트 라인상에 읽어낸 데이터나 레퍼런스 셀의 전류를 전압으로 변환한다. The write / erase circuit 21 generates a write pulse and an erase pulse to write data to the cell array 5 and erase data from the cell array 5. The cascade amplifier 22 converts the data read out on the bit line via the column gate 9 or the current of the reference cell into a voltage.

센스 증폭기 (비교 회로)(23)는 데이터 읽어내기 시에는 코어 셀 어레이부(51)로부터 공급되는 데이터의 전압을, 레퍼런스 셀의 전압인 레퍼런스 전압과 비교하고, 데이터가 O인지 1인지 판정한다. 판정 결과는 읽어낸 데이터로서 입출력 버퍼(4)를 거쳐 외부에 공급된다. 또한 프로그램 동작 및 소거 동작에 수반되는 검증 동작은 코어 셀 어레이부(51)로부터 공급된 데이터의 전압을, 프로그램 검증용 레퍼런스 전압 또는 소거 검증용 레퍼런스 전압과 비교함으로써 실시한다. 프로그램 검증용의 레퍼런스 전압은 도 7에 나타내는 외부 레퍼런스 셀 선택 트랜지스터(26)에 의하여 프로그램 검증용의 외부 레퍼런스 셀 (PGM용 외부 Ref Cell이라고도 표기한다)(24)로부터 읽어낸다. 마찬가지로 소거 검증용의 레퍼런스 전압은 외부 레퍼런스 셀 선택 트랜지스터(26)에 의하여 소거 검증용의 외부 레퍼런스 셀 (ER용 외부 Ref Cell이라고도 표기한다)(25)로부터 읽어낸다. 외부 레퍼런스 셀 선택 트랜지스터(26)에 의하여 선택된 레퍼런스 전류는 캐스코드 증폭기(27)에 의하여 전압으로 변환되어 센스 증폭기 (비교 회로)(23)에 공급된다. 센스 증폭기 (비교 회로)(23)는 코어 셀 어레이부(51)로부터 공급된 데이터의 전압과, 써넣기 또는 소거용의 레퍼런스 전압을 비교한다. At the time of reading data, the sense amplifier (comparison circuit) 23 compares the voltage of the data supplied from the core cell array unit 51 with the reference voltage which is the voltage of the reference cell, and determines whether the data is 0 or 1. The determination result is supplied to the outside via the input / output buffer 4 as read data. The verify operation accompanying the program operation and the erase operation is performed by comparing the voltage of the data supplied from the core cell array unit 51 with the program verify reference voltage or the erase verify reference voltage. The reference voltage for program verification is read from the external reference cell (also referred to as PGM external Ref Cell) 24 for program verification by the external reference cell select transistor 26 shown in FIG. Similarly, the reference voltage for erasure verification is read by the external reference cell select transistor 26 from an external reference cell for erasure verification (also referred to as an external Ref Cell for ER) 25. The reference current selected by the external reference cell select transistor 26 is converted into a voltage by the cascode amplifier 27 and supplied to the sense amplifier (comparative circuit) 23. The sense amplifier (comparison circuit) 23 compares the voltage of the data supplied from the core cell array unit 51 with the reference voltage for writing or erasing.

도 8에, 코어 셀 어레이부(51)로부터 읽어낸 데이터의 판정을 실시하는 회로의 상세를 나타낸다. 전술한 바와 같이 레퍼런스 셀 어레이부(53)에는 “10"의 데이터를 기록한 레퍼런스 셀 어레이 A (54)와“01"의 데이터를 기록한 레퍼런스 셀 어레이 B (55)가 동일한 수로 설치되어 있다. 도 2에 나타내는 칼럼 게이트(9)에서 "10"과 “01"의 데이터를 기록한 레퍼런스 셀이 각각 선택되고, 선택된 레퍼런스 셀로부터 레퍼런스 전류가 흐른다. 캐스코드 증폭기(22)는 레퍼런스 전류의 전류값을 전압값으로 변환한다. 읽어내기시에는 도 8에 나타내는 스위치(SW1, SW2)를 쇼트시켜 이들 전압값의 평균값을 구하고, 구한 평균 전압값을 센스 증폭기 (비교 회로)(23)에 출력한다. 한편, 코어 셀 어레이부(51)의 읽어내기 대상의 코어 셀로부터도 칼럼 게이트(9)에서 선택된 비트라인으로부터 데이터의 전류가 읽어내지고 캐스코드 증폭기(22)에서 전압값으로 변환된다. 센스 증폭기 (비교 회로)(23)는 데이터의 전압값과 레퍼런스 셀로부터의 평균 전압값를 비교하여 데이터가 O인지, 1인지를 판정한다. 8 shows the details of a circuit for determining the data read from the core cell array unit 51. As described above, the reference cell array unit 53 is provided with the same number of reference cell array A 54 in which "10" data is recorded and the reference cell array B 55 in which "01" data is recorded. In the column gate 9 shown in Fig. 2, reference cells in which data of " 10 " and " 01 " are written are selected, respectively, and a reference current flows from the selected reference cell.The cascode amplifier 22 measures the current value of the reference current. When reading, the switches SW1 and SW2 shown in Fig. 8 are shorted to obtain average values of these voltage values, and the average voltage values obtained are output to a sense amplifier (comparator) 23. Also, the current of the data is read from the bit line selected by the column gate 9 from the core cell to be read by the core cell array unit 51 and converted into a voltage value by the cascode amplifier 22. The comparison circuit 23 compares the voltage value of the data with the average voltage value from the reference cell to determine whether the data is O or 1.

도 9에 코어 셀 어레이부(51)와 코어 셀 어레이부(51)의 메모리 셀을 선택하는 칼럼 디코더(7), 칼럼 게이트(9)의 상세를 나타낸다. 코어 셀 어레이부(51)는 복수의 워드라인(WL) (도 9에 있어서는 간략화를 위하여 1개의 WL만을 대표적으로 나타낸다)과 복수의 메탈 비트라인(MBL)과 워드라인(WL)과 메탈 비트라인(MBL)과의 교차점 부근에 설치되고, 매트릭스상으로 배열된 메모리 셀(MC)를 구비하고 있다. 메모리 셀(MC)은 2개의 메탈 비트라인(MBL)의 사이에 2개 형성된다. 써넣기나 읽어내기의 단위가 되는 1 페이지에는 8개의 메모리 셀 MC가 설치되고 (도 9에 나타내는 MC 0 내지 MC 7), 1개의 메모리 셀 MC에 2 비트를 기록할 수 있다. 또한 2개의 메탈 비트라인의 사이에 2개의 메모리 셀 MS가 설치되어 있기 때문에, 메모리 셀 MC를 2개의 비트라인에 접속하기 위한 서브 비트라인(SBL)이 설치된다. 서브 비트 라인(SBL)은 확산층으로 형성되고 메탈 비트라인(MBL)과 평행하게 설치되어, 셀 신호를 게이트 입력으로 하는 선택 트랜지스터 (도 9에 나타내는 STr)를 거쳐 메탈 비트라인(MBL)에 접속된다. 선택 트랜지스터는 페이지 내에 설치된 각 메모리 셀에 대응하여 8개 형성되어 있다. 1 페이지 내에는 메모리 셀 MC 0 내지 MC 7까지의 8개의 메모리 셀이 형성되어 있으므로, 선택 트랜지스터도 이것에 대응하여 STr 0 내지 STr 7까지의 8개가 형성되어 있다. 이 선택 트랜지스터 STr는 각 페이지에 걸쳐 주기적으로 형성되어 있다. 코어/레퍼런스/더미용 제1 디코더 (칼럼 디코더) (71)는 선택 트랜지스터 (SRTr)를 선택하는 셀 신호 0 내지 셀 신호 7를 생성하여 출력한다. 예를 들면, 메모리 셀 MC 0를 선택하는 셀 신호 SEL 0가 입력되면, 각 페이지의 선택 트랜지스터 STr 0가 온(ON)되고, 각 페이지의 메모리 셀 MC 0가 선택된다. 또한, 도 9에는 도시하고 있지 않지만 선택 트랜지스터(STr)는 레퍼런스 셀 어레이부(53), 더미 셀 어레이부(52)에도 형성되어, 코어 셀 어레이부(51)와 공통의 디코드 신호 (셀 신호 (0) 내지 셀 신호 (7))에 해당하는 메모리 셀 MC를 선택할 수 있다. 9 shows the details of the column decoder 7 and the column gate 9 for selecting the core cell array unit 51 and the memory cells of the core cell array unit 51. The core cell array unit 51 includes a plurality of word lines WL (representing only one WL for simplicity in FIG. 9), a plurality of metal bit lines MBL, word lines WL, and metal bit lines. The memory cells MC are provided near the intersection with the MBL and are arranged in a matrix. Two memory cells MC are formed between two metal bit lines MBL. On one page serving as a unit for writing or reading, eight memory cells MC are provided (MC 0 to MC 7 shown in Fig. 9), and two bits can be written to one memory cell MC. In addition, since two memory cells MS are provided between the two metal bit lines, a sub bit line SBL for connecting the memory cells MC to the two bit lines is provided. The sub bit line SBL is formed as a diffusion layer and is provided in parallel with the metal bit line MBL, and is connected to the metal bit line MBL via a selection transistor (STr shown in FIG. 9) having a cell signal as a gate input. . Eight select transistors are formed corresponding to each memory cell provided in the page. Since eight memory cells from memory cells MC 0 to MC 7 are formed in one page, eight selection transistors corresponding to this are also formed from STr 0 to STr 7. This selection transistor STr is formed periodically over each page. The first decoder (column decoder) 71 for core / reference / dummy generates and outputs cell signals 0 to 7 which select the selection transistor SRTr. For example, when the cell signal SEL 0 for selecting the memory cell MC 0 is input, the selection transistor STr 0 of each page is turned ON, and the memory cell MC 0 of each page is selected. Although not shown in FIG. 9, the selection transistor STr is also formed in the reference cell array unit 53 and the dummy cell array unit 52, and has a common decode signal (cell signal ( Memory cells MC corresponding to 0) to cell signal 7) may be selected.

또한, 셀 어레이(5)에는 선택된 메모리 셀 MC를 그라운드라인, 데이터라인에 연결하여 칼럼 게이트(91)가 형성되어 있다. 코어/레퍼런스용으로 설치된 제2 디코더로부터의 디코드 신호에 의하여 칼럼 게이트(91)를 선택 구동시켜, 선택한 메모리 셀 MC의 비트라인(MBL)과 서브 비트라인(SBL)에 데이터라인, 그라운드라인의 어느 한 쪽을 접속한다. 또한, 선택한 메모리 셀 MC의 데이터라인측에 인접하는 메모리 셀 MC의 서브 비트라인(SBL)에는 데이터 P라인을 접속한다. 데이터 읽어내기 시 에는 그라운드라인은 접지 전위(Vss)에 접속되고, 데이터라인은 센스 증폭기(23)에 접속되고, 데이터 P라인으로부터는 선택된 메모리 셀 MC의 드레인 전압 (데이터라인으로부터 공급되는 전압)과 동일한 프리차지 전압이 공급된다. 또한, 프로그램시에는 데이터라인으로부터 프로그램 전압 (고전압)이 공급되고, 데이터 P라인으로부터의 프리차지 전압의 공급은 없다. In the cell array 5, a column gate 91 is formed by connecting the selected memory cell MC to a ground line and a data line. The column gate 91 is selectively driven by a decoded signal from a second decoder provided for the core / reference, so that any of the data line and the ground line is applied to the bit line MBL and the sub bit line SBL of the selected memory cell MC. Connect one side. The data P line is connected to the sub bit line SBL of the memory cell MC adjacent to the data line side of the selected memory cell MC. When reading data, the ground line is connected to the ground potential Vss, the data line is connected to the sense amplifier 23, and the data P line is connected to the drain voltage (voltage supplied from the data line) of the selected memory cell MC. The same precharge voltage is supplied. In programming, a program voltage (high voltage) is supplied from the data line, and no precharge voltage is supplied from the data P line.

도 10에 더미 셀 어레이부(52)와 더미 셀 어레이부(52)의 메모리 셀을 선택하는 칼럼 디코더(7), 칼럼 게이트(9)의 상세를 나타낸다. 더미 셀 어레이부(52)는 코어 셀 어레이부(51), 레퍼런스 셀 어레이부(53)과 마찬가지로, 1 페이지가 8개의 메모리 셀 MC로이루어진다. 더미 셀 어레이부(52) 내에도 전술한 코어 셀 어레이부(51), 레퍼런스 셀 어레이부(53)과 마찬가지로 선택 트랜지스터(STr)가 설치되고, 제1 디코더 (칼럼 디코더)(71)로부터의 디코드 신호 (셀 신호)에 의하여 선택된다. 즉, 선택 트랜지스터 (STr)와 제1 디코더 (칼럼 디코더)(71)는, 코어 셀 어레이부(51), 레퍼런스 셀 어레이부(52), 더미 셀 어레이부(52)에서 공통으로 사용된다. 10 shows details of the column decoder 7 and the column gate 9 for selecting the dummy cell array unit 52 and the memory cells of the dummy cell array unit 52. In the dummy cell array unit 52, as in the core cell array unit 51 and the reference cell array unit 53, one page is composed of eight memory cells MC. In the dummy cell array unit 52, the selection transistor STr is provided in the same manner as the core cell array unit 51 and the reference cell array unit 53 described above, and decodes from the first decoder (column decoder) 71. Signal (cell signal). That is, the selection transistor STr and the first decoder (column decoder) 71 are commonly used in the core cell array unit 51, the reference cell array unit 52, and the dummy cell array unit 52.

또한, 서브 비트라인(SBL)을 선택하는 더미용 칼럼 게이트(92)에 관하여는 코어 셀 어레이부(51), 레퍼런스 셀 어레이부(53)와 더미 셀 어레이부(52)로 나누어 형성되어 있다. 즉, 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)를 선택하는 디코드 신호와 더미 셀 어레이부(52)를 선택하는 디코드 신호는 다른 신호가 된다. 이것은 더미 셀 어레이부(52)는 코어 셀 어레이부(51), 레퍼런스 어레이부(53)의 경계부의 메모리 셀만을 프로그램 셀로서 기능시키기 때문에, 코어 셀 어 레이부(51), 레퍼런스 셀 어레이부(53)는 다른 디코드 신호에 의하여 제어된다. The dummy column gate 92 for selecting the sub bit line SBL is formed by dividing the core cell array unit 51, the reference cell array unit 53, and the dummy cell array unit 52. That is, the decode signal for selecting the core cell array unit 51 and the reference cell array unit 53 and the decode signal for selecting the dummy cell array unit 52 become different signals. This is because the dummy cell array unit 52 functions only the memory cells at the boundary of the core cell array unit 51 and the reference array unit 53 as program cells, so that the core cell array unit 51 and the reference cell array unit ( 53 is controlled by another decode signal.

도 11에 나타내는 플로차트를 참조하면서 레퍼런스 셀 어레이부(53)와 더미 셀 어레이부(52)에의 프로그램 순서에 대하여 설명한다. 먼저, 코어 셀 어레이부(51)의 소거 커멘드가 사용자로부터 입력된다. 제어 회로(2)는 커멘드를 입력하면, 로우 디코더(6), 칼럼 디코더(7), 데이터 입출력 회로(10) 등의 각부를 제어하고, 소거 전의 프리프로그램을 실행시킨다 (스텝 S1). 프리프로그램이란, 데이터(1)가 기록되어 있는 소거 상태의 메모리 셀에 대하여 프로그램을 실행하고, 모든 메모리 셀에 데이터 O을 쓰는 것이다. 이 프리프로그램은 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)에 대하여 실시된다.With reference to the flowchart shown in FIG. 11, the program sequence to the reference cell array part 53 and the dummy cell array part 52 is demonstrated. First, the erase command of the core cell array unit 51 is input from the user. When the command is inputted, the control circuit 2 controls each part of the row decoder 6, the column decoder 7, the data input / output circuit 10, and the like, and executes the preprogram before erasing (step S1). The preprogram is to execute a program to an erased memory cell in which data 1 is written and write data O to all memory cells. This preprogram is implemented for the core cell array unit 51 and the reference cell array unit 53.

다음으로, 제어 회로(2)는 소거 처리를 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)에 대하여 일괄하여 실시한다. 도 7에 도시하는 써넣기/소거 회로(21)을 사용하여 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)에 소거 펄스를 인가하고, 소거 처리를 실시한다. (스텝 S2). 소거 후 상기 문턱값 전압(Vt) 분포에 있어서, 가장 문턱값이 높은 비트의 문턱값 전압(Vt)이 소거 검증 레벨 이하가 될 때까지, 소거 펄스의 인가와 소거 검증 동작이 반복적으로 이루어진다. Next, the control circuit 2 collectively performs the erase process on the core cell array unit 51 and the reference cell array unit 53. An erase pulse is applied to the core cell array unit 51 and the reference cell array unit 53 by using the write / erase circuit 21 shown in FIG. 7 to perform the erase process. (Step S2). In the threshold voltage Vt distribution after erasing, the application of the erase pulse and the erase verify operation are repeatedly performed until the threshold voltage Vt of the bit having the highest threshold value is equal to or less than the erase verify level.

다음으로, 소거 검증 동작에 의하여, 소정의 문턱값 전압 Vt보다 낮게 소거할 수 있으면, 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(52)에 대하여 문턱값 전압 (Vt)을 조금 올리는 써넣기를 실시하여, 소프트 프로그램을 실행한다 (스텝 S3). 이 소프트 써넣기에 의하여 코어 셀 어레이부(51)와 레퍼런스 셀 어레이부(53)의 메모리 셀의 문턱값 전압이 고르게 된다. Next, if it is possible to erase lower than the predetermined threshold voltage Vt by the erase verifying operation, writing the threshold voltage Vt slightly increased to the core cell array unit 51 and the reference cell array unit 52. A soft program is executed (step S3). By this soft writing, the threshold voltages of the memory cells of the core cell array unit 51 and the reference cell array unit 53 are equalized.

다음으로, 경계 부분의 더미 셀에 대하여 프로그램을 실시하고(스텝 S4), 이어서 16 셀의 레퍼런스 셀에 대하여 소정의 데이터 (01)와 (10)를 각각 프로그램한다 (스텝 S5). 이상의 처리에 의하여, 코어 셀 어레이의 소거 처리를 종료한다. Next, a program is executed for the dummy cell at the boundary portion (step S4), and then predetermined data (01) and (10) are programmed for each of the 16 cell reference cells (step S5). By the above process, the erase process of the core cell array is finished.

이와 같이 하여 본 실시예는 레퍼런스 셀 어레이부(53)의 바깥쪽의 더미 셀 (도 4 A에 도시하는 더미 셀 61)을 프로그램한 상태로 둠으로써, 레퍼런스 셀 어레이부(53)의 프로그램 검증시에, 그 리드 특성이 메모리 셀에 따라서 달라지는 문제가 발생하지 않는다. 또한 레퍼런스 셀 어레이부(53)로부터의 데이터 읽어내기 시에, 메모리 셀에 의하여 리드 특성이 달라지는 문제의 발생을 방지할 수 있다. In this manner, in this embodiment, the dummy cell outside the reference cell array unit 53 (the dummy cell 61 shown in FIG. 4A) is programmed so that the program of the reference cell array unit 53 can be verified. Therefore, there is no problem that the read characteristics vary depending on the memory cells. In addition, when reading data from the reference cell array unit 53, it is possible to prevent the occurrence of a problem in which read characteristics vary depending on the memory cells.

또한, 전술한 실시예는 본 발명의 매우 적합한 실시예이다. 다만, 이것에 한정되는 것이 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지로 변형 실시 가능하다. 예를 들면, 전술한 실시예에서는 불휘발성 반도체 기억장치를 예를 들어 설명하였지만, 이 불휘발성 반도체 기억장치를 탑재한 반도체 장치에 대하여도 본 발명을 충분히 적용할 수 있다. In addition, the above-described embodiment is a very suitable embodiment of the present invention. However, it is not limited to this, A various deformation | transformation is possible in the range which does not deviate from the summary of this invention. For example, in the above-described embodiment, a nonvolatile semiconductor memory device has been described as an example. However, the present invention can be sufficiently applied to a semiconductor device on which the nonvolatile semiconductor memory device is mounted.

Claims (14)

복수개의 메모리 셀을 가지는 코어 셀 어레이와,A core cell array having a plurality of memory cells, 상기 메모리 셀의 기억 데이터를 식별하기 위한 레퍼런스 전류를 생성하는 레퍼런스 셀 어레이와, A reference cell array for generating a reference current for identifying stored data of the memory cells; 상기 레퍼런스 셀 어레이에 근접하여, 적어도 1개의 프로그램 가능한 더미 셀 어레이를 가지는 반도체 장치. And at least one programmable dummy cell array proximate the reference cell array. 제1항에 있어서, 상기 더미 셀 어레이는 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이가 접속된 워드라인에 접속되고, 또한 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이의 사이에 위치하는 반도체 장치. The semiconductor device of claim 1, wherein the dummy cell array is connected to a word line to which the core cell array and the reference cell array are connected, and is located between the core cell array and the reference cell array. 제1항에 있어서, 상기 더미 셀 어레이는 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이가 접속된 워드라인에 접속되고, 또한 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이의 사이에 위치하고, The method of claim 1, wherein the dummy cell array is connected to a word line to which the core cell array and the reference cell array are connected, and is located between the core cell array and the reference cell array. 상기 더미 셀 어레이는 상기 코어 셀 어레이에 근접하는 다른 프로그램 가능한 더미 셀을 가지는 반도체 장치. Wherein the dummy cell array has another programmable dummy cell proximate the core cell array. 제1항 내지 제3항의 어느 하나의 항에 있어서, 상기 코어 셀 어레이와, 상기 레퍼런스 셀 어레이와, 상기 더미 셀 어레이는 서로 인접하는 셀이 비트라인을 공 용하는 가상 접지 타입이고, 프로그램 가능한 더미 셀의 2 비트 중의 상기 레퍼런스 셀 어레이의 비트는 프로그램 상태에 있는 반도체 장치. The programmable core according to any one of claims 1 to 3, wherein the core cell array, the reference cell array, and the dummy cell array are virtual ground types in which cells adjacent to each other share a bit line. And wherein the bits of the reference cell array of the two bits of the cell are in a program state. 제1항 내지 제4항의 어느 하나의 항에 있어서, 상기 코어 셀 어레이, 상기 레퍼런스 셀 어레이 및 상기 더미 셀 어레이에 공통으로 부여되는 디코드 신호를 생성하는 디코더를 더 포함하는 반도체 장치. The semiconductor device according to any one of claims 1 to 4, further comprising a decoder for generating a decode signal commonly applied to the core cell array, the reference cell array, and the dummy cell array. 제1항 내지 제5항의 어느 하나의 항에 있어서, 상기 레퍼런스 셀의 양단으로부터 개시되어 중앙을 향하여 진행되도록 레퍼런스 셀을 프로그램하는 제어 회로를 더 포함하는 반도체 장치. The semiconductor device according to any one of claims 1 to 5, further comprising a control circuit for programming the reference cell so as to start from both ends of the reference cell and proceed toward the center. 제1항 내지 제6항의 어느 하나의 항에 있어서, 상기 코어 셀 어레이와 상기 레퍼런스 셀 어레이의 데이터를 소거한 후에, 상기 더미 셀 어레이의 단부의 상기 프로그램 가능한 더미 셀을 프로그램하고, 그 후 상기 레퍼런스 셀 어레이를 프로그램하는 제어 회로를 더 포함하는 반도체 장치. 7. The method according to any one of claims 1 to 6, wherein after erasing data of the core cell array and the reference cell array, the programmable dummy cell at the end of the dummy cell array is programmed, and then the reference. And a control circuit for programming the cell array. 제1항 내지 제7항의 어느 하나의 항에 있어서, 상기 메모리 셀은 절연막의 전하 트랩층을 가지고, 상기 전하 트랩층에 전하를 축적함으로써 정보를 기억하는 것인 반도체 장치. The semiconductor device according to any one of claims 1 to 7, wherein the memory cell has a charge trap layer of an insulating film, and stores information by accumulating charge in the charge trap layer. 제1항에 있어서, 상기 레퍼런스 셀에 근접하여 위치하는 상기 프로그램 가능한 더미 셀은 프로그램된 상태에 있는 것인 반도체 장치. The semiconductor device of claim 1, wherein the programmable dummy cell positioned in proximity to the reference cell is in a programmed state. 제1항에 있어서, 상기 더미 셀 어레이는 다른 프로그램 가능한 더미 셀을 가지고, 상기 레퍼런스 셀 어레이는 상기 프로그램 가능한 더미 셀과 상기 다른 프로그램 가능한 더미 셀의 사이에 끼워져 있는 것인 반도체 장치. The semiconductor device of claim 1, wherein the dummy cell array has another programmable dummy cell, and the reference cell array is sandwiched between the programmable dummy cell and the other programmable dummy cell. 제1항에 있어서, 상기 더미 셀 어레이는 복수의 프로그램 가능한 더미 셀을 가지고, 상기 복수의 프로그램 가능한 더미 셀 중 상기 레퍼런스 셀 어레이에 근접하여 위치하는 1개 또는 복수의 프로그램 가능한 더미 셀만 프로그램된 상태에 있는 것인 반도체 장치. The method of claim 1, wherein the dummy cell array has a plurality of programmable dummy cells, and only one or a plurality of programmable dummy cells positioned close to the reference cell array among the plurality of programmable dummy cells are in a programmed state. It is a semiconductor device. 제1항 내지 제11항의 어느 하나의 항에 있어서, 상기 프로그램 가능한 더미 셀은 상기 레퍼런스 셀 어레이에 서로 인접하는 것인 반도체 장치. The semiconductor device of claim 1, wherein the programmable dummy cells are adjacent to each other in the reference cell array. 메모리 셀의 데이터를 식별하기 위한 레퍼런스 셀을 가지는 레퍼런스 셀 어레이를 프로그램하는 방법으로서, A method of programming a reference cell array having a reference cell for identifying data in a memory cell, the method comprising: 메모리 셀 및 레퍼런스 셀의 데이터를 소거하는 스텝과,Erasing data of the memory cell and the reference cell; 상기 레퍼런스 셀 어레이에 근접하여 위치하는 더미 셀 어레이의 더미 셀을 프로그램하는 스텝과, Programming a dummy cell of the dummy cell array positioned in proximity to the reference cell array; 상기 프로그램 종료 후에 상기 레퍼런스 셀 어레이를 프로그램하는 스텝Programming the reference cell array after the program ends. 을 가지는 레퍼런스 셀 어레이를 프로그램하는 방법. The method of programming a reference cell array having a. 제13항에 있어서, 상기 레퍼런스 셀을 프로그램하는 스텝은 레퍼런스 셀 어레이의 양단에 위치하는 셀로부터 개시하는 것인 레퍼런스 셀 어레이를 프로그램하는 방법. 15. The method of claim 13, wherein the step of programming the reference cell begins with a cell located at both ends of the reference cell array.

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