KR20070034515A - 수직 구성요소를 지니는 전기 소자 및 그 제조 방법 - Google Patents

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KR20070034515A
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KR1020067027136A
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Inventor
에릭 피. 에이. 엠. 바케르스
로베르투스 에이 엠. 볼테르스
요한 에이치. 클루트비지크
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

수직 구성요소를 지니는 전기 소자를 제공하는 방법과 그 소자 자체가 개시된다. 전기 소자는 게이트 어라운드 트랜지스터 또는 더블 게이트 트랜지스터와 같이, 수직 채널을 지니는 FET 소자와 같은 트랜지스터 소자일 수 있다. 이어서, 유전체층에 의해 기판과 가늘고 긴 구조물과 분리된 제1 도전층이 제공된다. 또한, 분리층에 의해 제1 도전층과 분리된 제2 도전층은 적어도 가늘고 긴 구조물의 상부와 접촉하여 제공되고 있다.
전기 소자, 가늘고 긴 구조물, 제1 도전층, 제2 도전층, 분리층, 보호층

Description

수직 구성요소를 지니는 전기 소자 및 그 제조 방법{ELECTRIC DEVICE WITH VERTICAL COMPONENT}
본 발명은 수직 구성요소를 지니는 전기 소자를 제조하는 방법 및 수직 구성요소를 지니는 소자에 관한 것이다. 본 발명은 특히 수직 채널을 지니는 FET 소자에 관한 것이다.
집적 회로 기술이 발달함에 따라, 집적 회로의 성능은 괄목할 만한 속도로 계속 향상되고 있다. 이와 같이 계속적으로 진보할 수 있는 것은, 선폭을 계속 줄이는 것이 가능해져, 더 많은 트랜지스터가 동일한 면적에 끼워 맞춰짐으로써 단위 면적당 더 많은 기능이 가능했기 때문이다.
그러나, 종래의 MOSFET를 50㎚ 기술 노드 이상으로 축소시키기 위해서는, 종래의 MOSFET를 구속시키는 기초 물리학으로 인한 장벽을 회피하는 혁신을 필요로 한다. 종종 언급되는 문제점들 중 두 가지는 얇은 게이트 유전체를 통한 전하 캐리어의 터널링 및 활성 채널에서의 전하 밀도의 제어이다. 현재의 플래너 MOSFET 구조물을 개선하여 구현한 것이 더블-게이트 FET이다. 이 더블 게이트 구조에서는, 게이트 캐패시턴스가 증가하여, 더 나은 채널 정전 제어를 제공한다.
PCT 특허 출원 WO 98/42026호에, 수직 MOS 트랜지스터의 제조 방법이 개시되 어 있다. 이 방법에서, 게이트의 길이는 적절한 두께가 될 때까지 도전층을 에칭함으로써 결정된다. 이것은 트랜지스터가 비교적 작은 크기인 경우에 특히 어려운 에칭하는 시간을 아주 잘 조절해야 한다.
본 발명은 전기 소자를 제조하는 개선된 방법을 제공하고자 한다. 따라서, 제1 양태에서는, 이하의 단계를 포함하는 방법이 제공된다:
a) 주면을 지니며, 가늘고 긴(elongate) 구조물이 주면으로부터 돌출되어 있는 기판을 제공하는 단계; 및
b) 주면과 가늘고 긴 구조물에 유전체층을 제공하는 단계
c) 제1 도전층을 포함하는 일련의 층들을 제공하는 단계(여기서, 제1 도전층은 유전체층에 의해 기판과 가늘고 긴 구조물과 전기적으로 절연되어 있고, 일련의 층들은 각각 주면에 수직인 각각의 두께를 가지며, 제1 도전층의 일부는 소정 길이에 걸쳐 가늘고 긴 구조물에 면하고 있고(face), 그 길이는 일련의 층들의 각각의 두께에 의해 결정됨).
따라서, 본 발명은 이런 길이 및/또는 두께와 같은, 가늘고 긴 구조물에 면하고 있는 제1 도전층의 일부의 크기가 일련의 층들의 각각의 두께에 의해 결정되는 방법을 제공한다. 하나 이상의 층의 두께는 아주 정확하게 제어될 수 있기 때문에, 층의 두께를 이용하여 소자의 크기를 결정하는 것이 이로운 점이다. 층의 두께는 하나 또는 몇몇 원자층, 또는 단분자(모노)층으로까지 제어될 수 있다. 단분자층에 대한 정의는 당 기술 분야에 공지되어 있다. 따라서, 층의 두께는 나노스코픽 분해능, 마이크로스코픽 분해능, 또는 메조스코픽 분해능으로 제어될 수 있다.
전기 소자는 반도체 기반 전자 소자와 같은 전자 소자일 수 있다. 예를 들면, 전자 소자는 게이트-어라운드 트랜지스터 또는 더블 게이트 트랜지스터와 같은 전자 소자일 수 있다.
기판 및/또는 가늘고 긴 구조물은 절연 물질, 즉 도전성이 낮아서 그에 흐르는 전류의 흐름을 무시할 수 있는 물질로 만들어질 수 있고, 또는 이것은 금속의 도전성을 갖는 물질, 즉 도전성 물질로 만들어질 수 있고, 또는 이것은 금속의 도전성과 절연체의 도전성 사이의 도전성을 갖는 물질, 즉 반도체 물질로 만들어질 수 있고, 여기서 도전성은 불순물 레벨과 같은 각종 속성에 따라 다를 수 있다. 기판과 가늘고 긴 구조물이 동일한 도전성을 지닐 필요는 없으며, 즉, 하나는 절연체인 반면 다른 하나는 반도체일 수 있지만, 둘 모두 반도체 물질인 것과 같이 동일한 도전성을 지닐 수 있다.
기판 및/또는 가늘고 긴 구조물의 물질은 각각 주기율표 중의 하나 이상의 원소를 포함할 수 있는데, 즉, 기판 및/또는 가늘고 긴 구조물의 물질은 각각 2원(binary), 3원(tinary), 또는 4원(quaternary) 화합물일 수 있고, 또는 각각 여섯 이상의 원소를 포함하는 화합물일 수 있다. 기판은 벌크(bulk) 물질의 기판일 필요는 없다. 기판은 동일하거나 상이한 물질의 벌크 물질 상에 지지되는 최상층일 수 있다. 심지어, 기판은 벌크 물질에 의해 지지되는 층들의 스택일 수 있다. 예로서, 기판은 Si 웨이퍼와 같은 Si 기판에 의해 지지되는 SiGe의 최상층일 수 있다.
가늘고 긴 구조물은, 예를 들면, 증기-액체-고체(vapor-liquid-solid:VLS) 성장 방식에 의해 기판 위에 성장된 나노 구조물과 같은, 나노 구조물, 메조 구조물 또는 마이크로 구조물일 수 있다. 가늘고 긴 구조물로서 나노 구조물을 제공하는 것이 이로울 수 있는데, 그 이유는 가늘고 긴 구조물의 격자와 기판의 격자 간의 격자 부정합으로 인한 문제를 피할 수 있고, 기판과 가늘고 긴 구조물 사이에 에피택셜(epitaxial) 관계가 제공될 수 있기 때문이다.
가늘고 긴 구조물은 기판에서부터 멀리 돌출할 수 있다. 가늘고 긴 구조물은 그것이 기판에 사실상 수직으로 돌출하도록 제공될 수 있지만, 90°가 아닌 다른 각도로 기판에서 돌출하도록 또한 제공될 수 있다. 그 각도는 가늘고 긴 구조물과 기판의 본질에 따라 다를 수 있는데, 예를 들면 Ge(111) 상에서 성장된 InP 나노와이어 일부는 기판에서 수직으로 돌출하고, 또 일부는 기판에서 35°의 각도로 돌출하는 것과 같이 두 개의 방위로 성장할 수 있다. 그러나 어떠한 각도라고 기판상의 가늘고 긴 구조물 전체에 대해 계획될 수 있고, 각종 각도가 있을 수 있으며, 심지어 각도의 분할(distribution)도 있을 수 있다. 가늘고 긴 구조물은 특정 종횡비(aspect ratio), 즉 특정 길이-대-직경 비를 지닐 수 있다. 이 종횡비는 25보다 큰 것, 50보다 큰 것, 100 보다 큰 것, 250보다 큰 것과 같이 10보다 클 수 있다. 직경은 가늘고 긴 구조물의 길이 방향에 수직으로 얻어질 수 있다.
가늘고 긴 구조물은 사실상 단결정 구조물일 수 있다. 구조물을 통한 전류 수송의 이론상의 어려움 또는 구조물의 특성에 대한 다른 유형의 이론적인 지지 또는 통찰력에 관련하여, 단결정 구조물을 제공하는 것이 이로울 수 있다. 또한, 사실상 단결정인 구조물의 다른 이점은, 비-단결정 구조물에 기반한 소자에 비해, 전압 임계치가 더 잘 정의되고, 누설 전류가 더 작으며, 도전성이 더 좋은 트랜지스터 소자를 얻을 수 있는 것과 같이, 동작이 더 잘 정의된 소자를 얻을 수 있다는 것이다.
가늘고 긴 구조물은 P-형 반도체가 되도록 도핑되거나 또는 n-형 반도체가 되도록 도핑된 진성(intrinsic) 반도체일 수 있다. 또한, 가늘고 긴 구조물은 적어도 두 개의 세그먼트를 포함할 수 있으며, 각 세그먼트는 진성 반도체이거나 또는 n-형 반도체이거나 또는 p-형 반도체일 수 있다. 따라서 pn-접합부, pnp-접합부, npn-접합부 등을 포함하는 구성요소와 같이, 다른 유형의 반도체 소자 구성요소가 제공될 수 있다. 길이 방향의 세그먼트는 증착법을 이용하여 획득될 수 있고, 성장 동안 증기의 조성이 변경될 수 있다.
가늘고 긴 구조물은 음자 대역갭(phonon bandgap) 소자, 양자 도트(quantum dot) 소자, 열전 소자, 광자(photonic) 소자, 나노전기기계 액츄에이터, 나노전기기계 센서, 전계 효과 트랜지스터, 적외선 검출기, 공진 터널링 다이오드, 단전자(single electron) 트랜지스터, 적외선 검출기, 자기 센서, 발광 소자, 광 변조기, 광 검출기, 광 도파관, 광 커플러, 광 스위치 및 레이저로 이루어진 그룹에서 선택된 소자의 기능적 구성요소일 수 있다.
기판의 주면과 가늘고 긴 구조물에 유전체층이 제공된다. 이 유전체층은 하나 이상의 단계로 제공될 수 있다. 유전체층은 하나 이상의 물질로 구성될 수 있다. 유전체층의 두께는 기판과 가늘고 긴 구조물의 결합 구조에 따라 다를 수 있다.
유전체층은 제1 및 제2 유전체층을 포함할 수 있다. 제1 유전체층은 기판의 주면을 덮고(cover) 가늘고 긴 구조물의 적어도 일부분에 인접하고 또 이에 접할 수 있다. 가늘고 긴 구조물은 FET 소자와 같은 트랜지스터 소자에서의 전류 채널과 같은 전류 전달 채널의 역할을 할 수 있다. 제1 유전체층은 기판과 하나 이상의 게이트 전극을 분리시키는 유전체 장벽일 수 있고 또는 이것을 제공할 수 있다. 제1 유전체층은 SiO2 또는 스핀 온 글래스(Spin-on-glass;SOG)와 같은 임의의 적합한 물질로 만들어질 수 있다. 제1 유전체층의 두께는 1 내지 1000㎚, 50 내지 500㎚, 100 내지 250㎚와 같은 소정의 두께일 수 있다. 기판과 게이트 전극 사이에 낮고 무시할 수 있거나 기생 캐패시턴스가 없다는 것을 획득하기 위해 제1 유전체층에 유전체 커플링을 제공할 수 있다. SiO2의 유전 상수보다 낮은 유전 상수를 갖는 제1 유전체층이 제공될 수 있고, 제1 유전체층은 당 기술 분야에 공지된 물질과 같은 저-K 물질(low-K material)일 수 있다. 사용될 수 있는 저 K-물질의 예로는 SiLK(Dow Chemical의 등록상표), Black diamond(Applied Materials의 등록상표) 및 Aurora(ASMI의 등록상표)와 같은 물질이다.
제2 유전체층은 가늘고 긴 구조물의 적어도 일부를 덮을 수 있다. 그러나, 제2 유전체층은 표본 전체에 제공될 수 있다. 제2 유전체층은 제1 유전체층을 제공하는 것에 이어서 제공될 수 있다. 제2 유전체층은 플라즈마 증강 CVD(plasma enhanced chemical vapor deposition;PECVD)와 같은 화학기상 피착(chemical vapor deposition;CVD) 기법을 이용하여 제공될 수 있다. 제2 유전체층은 또한 원자 층 피착(atomic layer deposition;ALD)에 의해 제공될 수 있다. 제2 유전체층은 가늘고 긴 구조물과 하나 이상의 게이트 전극을 분리시키는 유전체 장벽이거나 또는 이것을 제공할 수 있다. 따라서, 제2 유전체층은 게이트 유전체일 수 있고 또는 이것을 제공할 수 있다. 제2 유전체층은 SiO2 와 같은 임의의 적합한 물질로 만들어질 수 있다. 제2 유전체층의 두께는 1 내지 100㎚, 1.5 내지 50㎚, 2 내지 10㎚, 5㎚와 같은 소정의 두께일 수 있다. 제2 유전체층의 두께는 도전성 물질과 가늘고 긴 구조물을 전기적으로 충분히 절연할 수 있도록 선택되어질 수 있다. 특히 제2 유전체층 두께의 하한은 전기적으로 충분히 절연되었는지에 따라 좌우될 수 있다. SiO2의 유전 상수보다 높은 유전 상수를 갖는 제2 유전체층이 제공될 수 있고, 제2 유전체층은 당 기술 분야에 공지된 물질과 같은 고-K 물질(high-K material)일 수 있다. 사용될 수 있는 고 K-물질의 예로는 탄탈륨(tantalum) 산화물 또는 하프늄(hafnium) 산화물과 같은 물질이다. 유전체층 두께의 상한은 제1 도전층과 채널 즉 가늘고 긴 구조물 간의 소정의 전위 차에 대한 채널 도전성에서의 원하는 변화분에 의해 결정될 수 있다. 게이트와 채널 간의 유전체층은 산업상 주요 시스템에서 1 내지 10㎚ 사이이다.
지금까지, 제1 유전체층 및 제2 유전체층과 관련하여 유전체층의 각종 양태가 설명되었으나 하나의 유전체층이 제공될 수 있고 또는 둘보다 많은 유전체층이 제공될 수 있다는 것을 이해할 것이다. 상술된 제1 및 제2 유전체층은 또한 유전체층의 제1 부분과 제2 부분을 구성할 수 있다.
일련의 층들은, 적어도 제1 도전층을 포함하며, 표본의 적어도 일부 위에 제1 도전층이 제공될 수 있다. 제1 도전층은 Al, Pt, Zr, Hf, TiW, Cr, Ta 또는 Zn, ITO 또는 임의의 기타 적합한 물질의 층일 수 있다. 제1 도전층은 FET 소자의 게이트 전극과 같은 전극의 역할을 할 수 있다.
제1 도전층은 스퍼터 기법 또는 임의의 다른 관련 기법을 이용하여 기판에 제공될 수 있으며, 그리하여 사실상 균일하며 연속적인 제1 도전층의 층이 피착될 수 있다.
일련의 층들을 제공하기에 앞서, 가늘고 긴 구조물의 상단 또는 외부단이 종-형상의 캡(bell-shaped cap)과 같은 캡에 의해 둘러싸일 수 있다. 이 상단을 둘러싸는 것은 섬세한 공정 단계로 제공될 수 있지만, 이것은 또한 상술한 바와 같은 제2 유전체층의 피착과 관련된 유전체층의 피착 공정 시 제공될 수도 있는데, 이러한 공정에서 끝 부분에 더 많은 물질이 피착될 수 있기 때문이다. 물질 수송 속성으로 인해 끝 부분에 더 많은 물질이 피착될 수 있다. 이러한 현상은 새도잉 현상(shadowing effect)(Silicon Processing in the VLSI era, S.Wolf 및 R.N.Tauber, 1986, 6판, P186, Attice Press, Sunset Beach, California 참조)이라 당 기술 분야에 알려져 있다.
제1 도전층은 열 피착 기법을 이용하여 기판에 제공될 수 있다. 가늘고 긴 구조물이 캡에 둘러싸여 있는 실시예에서, 캡으로 가림으로써 도전층의 제1 부분은 기판과 사실상 동일 평면상의 층으로서 유전체층 위에 피착되고, 도전층의 제2 부분은 캡의 상단에 피착될 수 있다.
제1 도전층의 두께는 사용되는 피착 방법에 따라 좌우되며, 제1 도전층은 25 내지 500㎚와 같이, 50 내지 250㎚와 같이, 75내지 100 ㎚와 같이, 10㎚ 내지 1㎛의 두께를 지닐 수 있다.
일련의 층들을 제공하는 공정은 다음과 같은 하부 공정들을 포함한다:
c1) 제1 도전층을 제공하는 단계,
c2) 가늘고 긴 구조물에 면하고 제1 도전층의 일부를 덮는 보호층을 제공하며, 가늘고 긴 구조물에 면하는 제1 도전층의 나머지 부분은 노출되는 단계;
c3) 보호층을 마스크로 사용하여 제1 도전층의 나머지 부분을 제거하는 단계.
따라서 보호층은 일련의 층들에 포함된 층일 수 있다. 보호층은 제1 도전층의 덮인 부분이 제1 부분과 제2 부분을 포함할 수 있도록 소정의 두께를 지닐 수 있다. 제1 부분은 적어도 유전체층에 의해 기판과 분리되어 있는 제1 도전층의 일부이고, 제2 부분은 적어도 유전체층에 의해 가늘고 긴 구조물과 분리되어 있는 제1 도전층의 일부다. 보호층의 두께는 상술된 바와 같이 제1 유전체층의 두께와 동일하다. 보호층은 SOG층일 수 있고, 또는 PMMA, PIQ 또는 BCB와 같이 제1 도전층 위에 스핀캐스트된 포토레지스트층일 수 있다.
보호층보다 더 효과적으로 제1 도전층을 제거하는 에칭 처리가 제공되어, 보호층으로 덮여 있는 제1 도전층 부분은 남아 있는 반면 보호층으로 덮여 있지 않은 제1 도전층 부분은 제거될 수 있다. 보호층은 에칭에 이어, 그 보호층을 끓는 아세톤에 녹여 제거될 수 있다.
본 발명에 따르면, 게이트 길이는 그것이 도전층의 두께와 도전층 위에 스피닝될 수 있는 보호층의 두께에 따라 좌우되기 때문에 신뢰할 수 있는 방법으로 결정된다. 원하는 길이를 얻을 때까지 에칭하여 게이트 길이가 결정되는 방법보다는 이러한 방법으로 게이트 길이를 더 잘 정할 수 있다. 이러한 방법은 에칭 시간을 아주 잘 제어해야 하는데, 이것은 어려우며 특히 트랜지스터의 채널 길이가 200㎚ 이거나 또는 그 이하와 같이 비교적 작은 크기인 경우 특히 어렵다.
제2 도전층은 적어도 가늘고 긴 구조물의 상단과 전기적으로 접촉하여 제공될 수 있다. 제2 도전층은 상부 접점으로서의 역할을 할 수 있다. 이 상부 접점은 트랜지스터의 소스 또는 드레인의 역할을 할 수 있다.
제2 도전층과 제1 도전층을 전기적으로 절연시키기 위한 분리층이 제공될 수 있다. 분리층은 SiO2로 만들어질 수 있다.
제2 도전층을 제공하기에 앞서, 분리층의 윗부분이 제거되어 가늘고 긴 구조물의 일부가 노출될 수 있다. 분리층의 윗부분은 연마에 의해 제거될 수 있다. 표본은 가늘고 긴 구조물이 상부면에 닿을 때까지 또는 표본이 원하는 두께를 얻을 때까지 연마될 수 있다.
가늘고 긴 구조물과 제2 도전층과의 접촉 면적을 증가시키기 위해, 분리층의 윗부분을 선택적으로 에칭할 수 있다. 그리하여 가늘고 긴 구조물의 윗부분은 제2 도전층 내에 포함되고, 따라서 가늘고 긴 구조물과 제2 도전층 간의 전기 접촉이 개선될 수 있다.
제2 도전층은, 예를 들면, 금속 또는 Ti/Al/Au 또는 Ti/Zn/Au와 같은 금속 혼합물, 도전성 폴리머 또는 인듐 주석 산화물(indium tin oxide:ITO)과 같은 다른 유형의 도전성 물질들과 같은 임의의 적합한 물질들로 만들어질 수 있다. 제2 도전층의 두께는 10 내지 1000㎚, 50 내지 500㎚, 100 내지 250㎚와 같은 소정의 두께를 지닐 수 있다. 기판과 제2 도전층은 가늘고 긴 구조물에 의해 전기적으로 접속될 수 있고, 가늘고 긴 구조물의 도전성에 따라, 도전성 접속 또는 반도성 접속이 있을 수 있다.
포토레지스트는 연마된 면 위로 스핀캐스트될 수 있다. 광 리소그래피에 의해 포토레지스트에서 접촉 면적이 규정될 수 있고, 제2 도전층은 리소그래픽적으로 규정된 면적에 따라 제공될 수 있다. 제2 도전층은 접촉 패드의 형태로 제공될 수 있다.
본 발명의 제2 양태에 따르면, 전기 소자가 제공되며, 이 전기 소자는,
주면을 지니며, 돌출되어 있는 가늘고 긴 구조물이 전기 접촉되어 있는 기판; 및
유전체층에 의해 기판과 가늘고 긴 구조물과 전기적으로 절연되어 있는 제1 도전층을 포함하며, 이 제1 도전층은, 소정 길이를 따라 가늘고 긴 구조물에 면하는 부분을 지니며, 이 가늘고 긴 구조물에 면하는 제1 도전층의 부분은 제1 도전층의 나머지 부분의 두께보다 더 두껍거나 또는 얇은 주면에 수직인 두께를 갖는다.
이러한 소자는 예를 들면 현재의 플래너 MOSFET 소자를 개선한 것이다. 게이트 어라운드 구조(geometry)에서는 게이트 캐패시턴스를 향상시킬 수 있고 채널의 전하 캐리어 뿐만 아니라 채널에 대한 물질의 자유도를 더 잘 제어할 수 있다.
본 발명의 이들 양태, 다른 양태 및 특징 및/또는 이점은 이하에 설명되는 실시예를 참조함으로써 더 명백해지고 명료해질 것이다.
도 1a 내지 도 1k는 게이트-어라운드-트랜지스터(gate-around-transistor)의 제1 실시예를 제공하는 것에 관련된 공정 단계들을 개략적으로 도시하는 도면.
도 2a 내지 도 2i는 게이트-어라운드-트랜지스터의 제2 실시예를 제공하는 것에 관련된 공정 단계들을 개략적으로 도시하는 도면.
도 3a 내지 도 3d는 게이트-어라운드-트랜지스터 어레이를 제공하는 것에 관련된 공정 단계들을 개략적으로 도시하는 도면.
본 발명의 실시예는 단지 예로서, 도면을 참조하여 설명될 것이다.
도면은 개략적인 것이며 일정한 비율로 크기가 조정되어 그려진 것이 아니다. 상이한 도면들의 동일한 참조번호는 동일하거나 유사한 부분을 의미한다. 도면과 설명은 단지 예이며, 본 발명의 범위를 설정하는 것으로 간주되어서는 안 된다.
이 섹션에서는, 가늘고 긴 구조물이 나노구조물, 보다 구체적으로는 나노와이어(nanowire)인 실시예가 설명된다. 나노와이어라는 용어는 특정 실시예의 설명 과 관련하여 사용되며, 가늘고 긴 구조물이라는 용어를 제한하는 것이 아니라, 가늘고 긴 구조물의 예로서 받아들여져야 한다.
본 실시예에서 설명된 나노와이어는 VLS-성장 방법을 이용하여 성장될 수 있다. 그러나, 제공된 실시예에 관련된 공정 단계들이 나노와이어가 어떻게 제공되는가에 상관없이 게이트-어라운드-트랜지스터를 제공할 수 있다는 것을 인지하는 것이 중요하다. 게이트-어라운드-트랜지스터를 제공하는 공정 단계에 대한 유일한 요건은, 시작점으로서, 사실상 기판으로부터 돌출된 구조물을 제공하는 것이다.
나노와이어는 예를 들면, Si 기판 상의 Si 나노와이어와 같이, 호모에피택셜하게(homoepitaxially) 성장될 수 있고, 나노와이어는 또한, 예를 들면, Ge 기판 상의 InP 나노와이어와 같이 헤테로에피택셜하게(heteroepitaxially) 성장될 수도 있다.
도 1a 내지 도 1k 및 도 2a 내지 도 2i에는, 게이트-어라운드-트랜지스터의 제조와 관련된 공정 단계들의 두 가지 실시예가 도시되어 있다. 먼저, 도 1a 내지 도 1k에 도시된 실시예를 설명하고, 이어서 도 2a 내지 도 2i에 도시된 실시예를 설명한다.
도 1a에서, 반도체 기판(1) 상에 사실상 수직으로 나노와이어(2)가 제공된다. 나노와이어가 VLS 성장 방법을 이용하여 성장되는 경우, 나노와이어는 금속 입자(3)로 그 자유단(free-end)에서 종단된다.
도 1b에 도시된 후속 공정 단계에서는, 기판 상에 제1 유전체층(4)이 제공된다. 유전체층은 나노와이어와 접촉하는 부분을 제외한 기판의 모든 부분을 덮는 다. 유전체층은 나노와이어의 적어도 일부와 인접한다. 제1 유전체층은 SOG일 수 있다. 유전체층의 두께는 100㎚ 정도다. 이하에서 명백해지는 바와 같이, 게이트 전극(6A)과 기판(1)을 전기적으로 절연시키기 위해 SOG가 사용된다. 피착 후에, SOG는 300℃에서 열적으로 어닐링된다. SOG는 Tokyo ohka 또는 Allied Signal에 의해 제공되는 유형으로 만들어질 수 있다.
도 1c에 도시된 후속 단계에서, 제2 유전체층(5)이 제공된다. 이 층은 10-50㎚ 정도의 두께(12)를 지닐 수 있다. 이 층은 PECVD 또는 ALD에 의해 피착된 SiO2층일 수 있다. 이 층이 피착되는 동안 표본 온도는 T=300℃에서 유지된다. 이러한 방식으로, 나노와이어 전체가 얇은 층으로 덮여지지만, 끝 부분에서는, 물질의 수송 속성으로 인해 더 많은 물질이 피착될 것이다.
도 1d에 도시된 후속 단계에서, 얇은(50㎚) 금속층의 형태로 제1 도전층(6)이 제공된다. 스퍼터링에 의해 Al층과 같은 것이 피착된다.
다음 공정 단계, 즉 도 1e에서는 보호층(7)이 제공된다. 보호층의 두께는 제1 유전체층의 두께와 동일하다. 보호층은 금속층 위에 스핀캐스트된 제2의 SOG층일 수 있다.
유전체-금속 계면(13)은 표면과 다음 층 간의 접촉 각도를 조정하는, 예를 들면, HMDS와 같은 프라이머(primer)에 의해 변형될 수 있다. 또는, (50㎚와 같이) 얇은 SiO2층은 PECVD에 의해 금속의 상에 직접 피착될 수 있다.
보호층(7) 위로 돌출된 제1 도전층의 일부가 도 1f에 도시된 바와 같이 후속 단계에서 에칭된다. 보호층의 두께(11)는 제1 도전층의 두께(12)보다 두껍다. 두께의 차는 10 또는 그 이상일 수 있다. 이러한 두께의 차로 인해, 보호층 위로 돌출된 제1 도전층 일부의 에칭 공정 후, 제1 도전층은 L-형상(6A,6B)이 된다. Al층에 대한 에칭은 PES를 이용하여 행해질 수 있다. 다른 물질은 적절한 에칭 방법을 이용하여 에칭될 수 있다. 예를 들면, TiW는 H2O2/NH4OH 혼합물을 이용하여 에칭될 수 있고, Pt는 HCl/HNO3 혼합물을 이용하여 에칭될 수 있고, Zn은 HCl을 이용하여 에칭될 수 있고, Co 및 Ni는 H2O2/H2SO4 혼합물을 이용하여 에칭될 수 있고, Ta, Zr 및 Hf는 HF를 이용하여 에칭될 수 있다.
에칭 공정 이전에 도전층의 표면 상에 스핀캐스트된 보호층은 금속 에칭 공정 시 수직 마스크로서의 역할을 할 수 있다. 보호층은 금속막의 수평부만을 덮을 것이라 예기된다. 보호층은 리소그래피에 의해 구성되지 않는 레지스트층일 수 있지만, 표면 구조물 자체에 의해, 이것은 자체-어셈블링(self-assembling) 레지스트층일 수 있다. 에칭 후에, 끓는 아세톤에 보호층을 녹임으로써 이 보호층이 제거될 수 있다.
이어서, 도 1g에 도시된 바와 같이, 분리층(8)(~2㎛ 두께)에 의해 표본 전체가 덮여진다. 이 층은 T=300℃에서 PECVD에 의해 피착된 SiO2 층일 수 있다.
이후, 나노와이어의 상부면(9)에 도달할 때까지 또는 원하는 두께를 얻을 때까지(도 1h), 그리고 나노와이어의 일부가 분리층에서 자유로울 수 있도록 분리층이 상부가 제거될 때까지(도 1i), 표본이 연마된다. 연마된 면의 상부는 나노와이 어의 접촉 면적을 넓히기 위해 제거될 수 있다. 연마된 층의 상부를, 예를 들면, 에칭에 의해 제거할 수 있다. NH4F/HF와 같은 버퍼링된 산화물 에칭으로 SiO2 층이 에칭될 수 있다.
도 1j에서, 제2 도전층(10)이 상부층으로서 제공된다(즉, 상부 접점 금속이 나노와이어 위에 피착된다). 제2 도전층은 그리드와 같은 원하는 패턴에 따라 패터닝될 수 있고, 금속 패드가 제공될 수 있다. 상부 접점 금속 패드의 예로서, n-형 InP 나노와이어의 경우 Ti/Al/Au층이 피착될 수 있고, p-형 InP 나노와이어의 경우 Ti/Zn/Au층이 피착될 수 있다. 또한 Si-칩 상의 LED와 같이, 광전자 공학 응용분야에서의 ITO 전극과 같은 투명 전극이 제공될 수 있다.
게이트 전극에 대한 전류 도전성 접촉을 확립하기 위해, 분리층의 SiO2층은 상부 접촉 패드가 규정되지 않은 면적에 있는 F2 플라즈마로 에칭된다. 이 에칭은 게이트 금속에서 중단된다. 금속층에서 돌출된 나노와이어는 제거된다. InP 나노와이어의 경우, 선택적인 InP 에칭(예를 들면, HCl)이 사용될 수 있다.
따라서, 도 1k에 도시된 전자 소자는 게이트-어라운드-트랜지스터다. 게이트-어라운드-트랜지스터는 드레인(1), 전류 채널(2), 소스(10), 일부가 나노와이어를 에워싸는 게이트 전극(6), 및 나노와이어와 전극을 분리시키는 게이트 유전체(5)를 포함한다.
도 2a 내지 도 2h에서, 대안의 실시예와 대안의 공정 도면이 제공된다. 도 2a 내지 도 2c는 도 1a 내지 도 1c와 관련하여 설명된 공정 단계와 동일하다.
도 2d에 도시된 공정 단계에서, 전극(25)은 열 증착(20)에 의해 피착된다. 예를 들면, 얇은 알루미늄층(50㎚)이 피착될 수 있다. 증착 공정에서, 나노와이어의 상축 부분에 SiO2가 피착된 종 형상의 캡(21)이 새도우 마스크의 역할을 한다.
후속 단계 (e) 내지 (h)는 도 1g 내지 도 1j과 관련하여 설명된 단계와 동일하다.
따라서, 도 1와 관련하여 설명된 공정으로부터 생성된 게이트-어라운드-트랜지스터와 도 2와 관련하여 설명된 공정으로부터 생성된 게이트-어라운드-트랜지스터 간의 주요 구조적 차이점은 게이트 전극의 구조적 양태에 관한 것이다.
따라서, 도 2i에 도시된 전자 소자 또한 게이트-어라운드-트랜지스터이다. 이 게이트-어라운드-트랜지스터는 드레인(1), 전류 채널(2), 소스(10), 게이트 전극(25) 및 나노튜브와 전극을 분리시키는 게이트 유전체(5)를 포함한다.
수직 나노와이어에 기초하여 게이트-어라운드 구조물을 제조하는 것은 많은 이점을 제공한다. 게이트-어라운드 구조에 대해 향상된 게이트 캐패시턴스를 얻을 수 있다. 또한, 나노와이어 소자는 주어진 소자의 요건에 기초하여 선택될 수 있다. 예를 들면, 채널내의 전하 밀도의 더 나은 제어가 요망되는 경우, InGaAs와 같이 이동성이 높은 물질이 채널로서 성장될 수 있다.
도 1 및 도 2에서는, 단일 게이트-어라운드-트랜지스터의 제조가 설명되었다. 도 1 및 도 2의 공정 단계와 도 3과 관련하여 설명된 공정 단계를 조합함으로써, 게이트-어라운드-트랜지스터의 어레이가 제공될 수 있다. 그러나, 나노구조물 어레이를 제공하기 위한 다른 방식이 또한 계획될 수 있다.
도 3에는, 게이트-어라운드-트랜지스터 어레이를 제공하는 것에 관한 4 개의 공정 단계((a) 내지 (d))가 개략적으로 도시되어 있다. 왼쪽에 있는 참조번호들(30A, 30B, 30C, 30D)은 상부 뷰를 제공하는 반면, 오른쪽에 있는 참조번호들(31A, 31B, 31C, 31D)은 공정 단계에서의 측면 뷰를 도시한다.
제1 공정 단계(도 3a)에서, 여러 행(32)의 기판 물질이 우선 제공된다. 이 행들은 리소그래피 공정을 이용하여 제공될 수 있다. 금 입자와 같은 금속 입자(33)가 나노와이어가 성장할 위치에서 기판 행들을 따라 어레이로 제공될 수 있다.
도 3b에 도시된 공정 단계에서, InP 또는 다른 도전성 물질의 나노와이어가 VLS 성장 방법을 이용하여 성장된다. 따라서 금속 입자의 위치에서 기판으로부터 돌출된 나노와이어(34)가 제공된다.
도 3c에 도시된 공정에서, 유전체 물질(35)이 제공된다. 유전체층의 상부에는, 제1 도전성 물질이 행(36)으로 제공된다. 이 행들은 적합한 리소그래피 방법을 이용하여 제공될 수 있다. 제1 도전성 물질 위에 분리층(37)이 또한 제공된다.
도 3d의 공정 단계에서, 여러 행(38)의 제2 도전성 물질이 제공된다. 제2 도전성 물질은 상부 접점의 역할을 할 수 있다.
따라서, 도 3에 도시된 공정 단계를 따름으로써, 어드레스되는 행 집합(32,36,38)을 제어함으로써 개개의 나노와이어에 전기적으로 접속할 수 있다. 이 실시예에서는 행들의 교차 부분을 덮고 있는 면적에 단 하나의 나노와이어만이 제공된다. 그러나, 각각의 교차 부분을 덮고 있는 면적에 나노와이어 묶음과 같이 하나 이상의 나노와이어가 또한 제공될 수 있다.
본 발명이 바람직한 실시예와 관련하여 설명되었지만, 본 발명은 본 명세서에 설명된 특정 형태에 제한되는 것으로 의도되지 않는다. 오히려, 본 발명의 범위는 첨부된 청구항에 의해서만 제한된다.
이 섹션에서, 물질 선택, 제조 조건, 기술 등과 같은 개시된 실시예의 일부 특정 상세사항은, 본 발명의 명확하고 전반적인 이해를 제공하기 위해, 제한하기보다는 설명을 위해 전술되었다. 그러나, 당 기술 분야의 당업자들은, 본 발명이 본 개시의 취지와 범위를 벗어나지 않고, 본 명세서에서 설명된 상세 사항을 정확하게 따르지 않는 다른 실시예로 실행될 수 있다는 것을 즉시 이해할 것이다. 또한, 이 문맥에서, 간결하고 명확하게 하기 위해, 공지된 장치, 회로 및 방법론에 대한 상세한 설명은 불필요한 상세 사항과 일어날 수 있는 혼동을 피하기 위해 생략되었다.
단수를 지칭하는 것은 복수를 포함하고자 하며, 또한 그 반대도 가능하며, 특정 개수의 특징 또는 소자는 그 특정 개수의 특징 또는 소자에 본 발명을 제한하는 것으로 해석되지 않는다는 것을 이해할 것이다. 또한, "포함하다(include)", "포함하다(comprise)", "가지다(has)", "가지다(have)", "포함하다(incorporate)", "포함하다(contain)" 및 "포함하다(encompass)" 등과 같은 표현은 한정되지 않은 것으로, 즉 이러한 표현이 존재하고 있는 다른 아이템들을 제외시키지 않도록 해석되어져야 한다.
참조번호가 청구항에 포함되어 있으나, 이것은 단지 명확하게 하기 위함이지 청구항의 범위를 제한하는 것으로 해석되어져서는 안 된다.
본 발명의 소자는 예를 들면 현재의 플래너 MOSFET 소자를 개선한 것이며, 게이트 어라운드 구조로 게이트 캐패시턴스를 향상시킬 수 있고 채널의 전하 캐리어 뿐만 아니라 채널에 대한 물질의 자유도를 더 잘 제어할 수 있다.

Claims (11)

  1. 전기 소자를 제조하는 방법에 있어서,
    a) 주면을 지니며, 가늘고 긴 구조물(2,34)이 상기 주면에서 돌출되어 있는 기판(1,32)을 제공하는 단계;
    b) 상기 주면과 상기 가늘고 긴 구조물에 유전체층(4,5,35)을 제공하는 단계; 및
    c) 제1 도전층(6,25,36)을 포함하는 일련의 층들(6,7,25,36)을 제공하는 단계 -상기 제1 도전층은 상기 유전체층(5)에 의해 상기 기판과 상기 가늘고 긴 구조물과 전기적으로 절연되고, 상기 일련의 층들은 각각 상기 주면에 수직인 두께(11,12)를 지니며, 상기 제1 도전층은 소정의 길이를 따라 상기 가늘고 긴 구조물에 면하는 부분(6B)을 지니며, 상기 길이는 상기 일련의 층들의 각 두께에 의해 결정됨-
    를 포함하는 전기 소자 제조 방법.
  2. 제1항에 있어서, 상기 일련의 층들을 제공하는 단계는,
    c1) 상기 제1 도전층(6)을 제공하는 단계;
    c2) 상기 가늘고 긴 구조물에 면하는 상기 제1 도전층의 일부를 덮는 보호층(7)을 제공하는 단계 -상기 가늘고 긴 구조물에 면하는 상기 제1 도전층의 나머지 부분은 노출되어 있음- ;및
    c3) 상기 보호층을 마스크로서 사용하여 상기 제1 도전층의 상기 나머지 부분을 제거하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서, 상기 물질 제거 처리는 상기 보호층(7)보다 상기 제1 도전층(6)을 훨씬 효과적으로 제거하는 에칭 처리를 포함하는 방법.
  4. 제2항에 있어서, 상기 보호층(7)은 스핀 코팅(spin coating)에 의해 제공되는 방법.
  5. 제1항에 있어서, 상기 일련의 층들을 제공하는 단계에 앞서, 상기 가늘고 긴 구조물의 외부 단(outer end)을 캡(21)으로 둘러싸는 방법.
  6. 제5항에 있어서, 상기 일련의 층들은 상기 제1 도전층(25)을 포함하는 방법.
  7. 제1항 또는 제2항에 있어서,
    d) 제2 도전층(10,37)을 제공하는 단계 -상기 제2 도전층은 적어도 상기 가늘고 긴 구조물의 상부와 접촉함-를 더 포함하는 방법.
  8. 제7항에 있어서, 상기 c) 와 d) 단계 사이에서, 상기 제2 도전층(10,37)을 상기 제1 도전층(6,25,35)과 전기적으로 절연시키기 위한 분리층(8)이 제공되는 방법.
  9. 제8항에 있어서, 상기 제2 도전층을 제공하는 단계에 앞서, 상기 분리층의 상부가 제거되어 상기 가늘고 긴 구조물의 일부(9)가 노출되는 방법.
  10. 전기 소자로서,
    주면을 지니며, 돌출되어 있는 가늘고 긴 구조물(2)이 전기적으로 접촉되어 있는 기판(1); 및
    유전체층(4,5)에 의해 상기 기판과 상기 가늘고 긴 구조물과 전기적으로 절연된 제1 도전층(6) -상기 제1 도전층(6)의 일부는 소정 길이를 따라 상기 가늘고 긴 구조물에 면하며, 상기 가늘고 긴 구조물에 면하는 상기 제1 도전층의 일부의 두께는 상기 주면에 수직이며, 상기 제1 도전층의 나머지 부분의 두께보다 더 두꺼움-
    을 포함하는 전기 소자.
  11. 전기 소자로서,
    주면을 지니며, 돌출되어 있는 가늘고 긴 구조물(2)이 전기적으로 접촉되어 있는 기판(1); 및
    유전체층(4,5)에 의해 상기 기판과 상기 가늘고 긴 구조물과 전기적으로 절 연된 제1 도전층(25) -상기 제1 도전층(25)의 일부는 소정 길이를 따라 상기 가늘고 긴 구조물에 면하며, 상기 가늘고 긴 구조물에 면하는 상기 제1 도전층의 일부의 두께는 상기 주면에 수직이며, 상기 제1 도전층의 나머지 부분의 두께보다 더 얇음-
    을 포함하는 전기 소자.
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