KR20070032310A - 피검사 장치의 출력 신호 평가 방법 및 시스템과, 컴퓨터 판독가능 저장 매체 - Google Patents

Abstract

본 발명은 피검사 장치(Device Under Test: DUT)의 출력 신호(1)를 평가하는 방법에 관한 것으로, 상기 피검사 장치(DUT)는 자동 검사 장비(Automated Test Equipment: ATE)에 의해 제공되는 입력 신호에 응답하여 상기 출력 신호를 출력하며, 상기 피검사 장치(DUT)의 상기 출력 신호(1)와 기준 신호(3) 사이의 차이를 나타내는 차이 신호(4)를 생성하는 단계와, 각각의 클록 기간(11a, 11b) 동안 상기 차이 신호(4)를 적분하여, 적분된 차이 신호(6)를 생성하는 단계와, 상기 각각의 클록 기간(11a, 11b) 동안 상기 피검사 장치(DUT)의 상기 출력 신호(1)에 할당될 비트 레벨에 관하여 상기 적분된 차이 신호(6)를 평가하는 단계를 포함한다.

Description

피검사 장치의 출력 신호 평가 방법 및 시스템과, 소프트웨어 프로그램 또는 제품{EVALUATION OF AN OUTPUT SIGNAL OF A DEVICE UNDER TEST}

본 발명은 자동 검사 장비(Automated Test Equipment: ATE)에 의해 피검사 장치(Device Under Test: DUT)로 제공된 입력 신호에 응답하여 상기 DUT의 출력 신호를 평가함에 있어서의 개선에 관한 것이다.

집적 회로(Integrated Circuit: IC)는 일반적으로 적당한 동작을 보장하도록 검사될 필요가 있다. 이것은, 특히 IC의 개발 및 제조 동안에 요구된다. 후자의 경우에, IC는 통상적으로 최종 애플리케이션 전에 검사된다. 검사 동안, 피검사 장치(Device Under Test: DUT)와 같은 IC는 다양한 유형의 자극 신호에 노출되고, 그것의 응답은 측정 및 처리되어, 일반적으로, 양호한 장치의 예상된 응답과 비교된다. 자동 검사 장비(Automated Test Equipment: ATE)는 일반적으로 장치-지정 검사 프로그램에 따라서 그러한 작업을 수행한다. ATE에 대한 예로는, 예를 들어 http://www.ate.agilent.com/ste/producis/inteniqent test/SOC test/SOC Tech Qview.shtmi에 개시되어 있는 바와 같이 애질런트 테크놀로지스의 Agilent 83000 및 93000 계열의 Semiconductor Test Systems가 있다. 이러한 계열의 세부사항은, 예를 들어 EP-A-859318, EP-A-864977, EP-A-886214, EP-A-882991, EP-A-1092983, US-A-5,499,248, US-A-5,453,995에도 개시되어 있다.

종래 기술에 따르면, 클록형 비교기는 ATE 입력에서의 DUT의 출력 신호의 전압 레벨을 클록 기간 내의 사전결정된 시점에서의 임계 레벨과 비교하는 데 사용된다. 이 특정 시점 근처 또는 그 시점의 교란 신호의 이벤트에는, DUT의 출력 신호의 상당한 왜곡이 존재하며, 클록형 비교기는 부정확한 비트 레벨 평가를 하게 될 수도 있다.

본 발명의 목적은 DUT의 출력 신호에 대한 개선된 출력 신호 평가를 제공하는 데 있다. 다른 목적은 개선된 신호 평가를 이용하여 전자 장치의 검사를 개선하는 데 있다.

상기 목적은 독립항에 의해 규정된 바와 같이 달성된다. 바람직한 실시예는 종속항에 의해 규정된다.

클록 기간 동안 차이 신호를 적분함으로써, 평가되어야 하는 출력 신호 내의 왜곡, 예를 들어, 결함(glitches), 혼선(crosstalk), 공명(ringing), 오버슈트(overshoot), 반사 등은 클록 기간 내에 발생하게 되는 시점과는 상관없이 허용될 수 있다. DUT 드라이버가 ATE로의 긴 케이블을 구동하도록 설계되어 있지 않은 경우에는 ATE로의 루프-백 검사(loop-back test) 시에 과도한 왜곡이 발생할 수 있다.

본 발명의 제 1 실시예에서, DUT의 출력 신호와 임계 신호인 기준 신호 사이에는 차이가 발생한다. 임계 신호의 신호 값은 적어도 클록 기간 동안에, 바람직하게는 검사 절차 동안에 일정한 것이 바람직하다. 차이 신호의 생성은, 특히 무클록 상태(non-clocked)에서 지속적으로 수행된다. 차이 신호는 비트 시간의 전체 지속시간 동안, 즉 대응하는 클록 기간 동안에 적분되는데, 적분기는 각 클록 기간의 시작 또는 말미에, 바람직하게는 0의 값으로 리셋된다.

적분된 차이 신호는 후속하여 비교기에 입력되어, 사전결정된 시점에, 특히 제각각의 클록 기간마다 한 번씩 샘플링되는 비교 신호를 생성한다. 샘플링된 비교 신호는 평가에 따라 검출되며 DUT의 출력에 할당될 비트로서 번역된다. 비교기의 비교 신호 값이 0이면, 샘플링된 비교 신호의 부호는 검출될 비트로서 번역된다.

본 발명의 이 제 1 실시예의 대안에서, DUT의 출력 신호와 기준 신호 사이의 차이 신호는, 예를 들어 DUT의 출력 신호를 임계 신호와 비교하는 비교기에 의해 비교될 수 있다. 후속하여 이 비교기의 2진 출력 신호는 오버 샘플링되며, 비교기의 오버 샘플링 2진 출력 값은 대응하는 출력 신호에 대해서 검출될 비트를 판정하도록 평가된다. 비교기의 오버 샘플링 2진 출력 값은 메모리에 저장될 수 있다. 그 후, DUT의 출력 신호의 평가는 임의의 적합한 규칙, 예를 들어 DUT의 출력 신호에 대해 평가될 비트 레벨이 비교기의 저장된 오버 샘플링 2진 출력 값의 대부분에 의해 판정된다는 규칙에 의해 비교기의 그러한 오버 샘플링 2진 출력 값에 토대를 두고 있다.

본 발명의 제 1 실시예에 따르면, 본 발명에 따른 출력 신호에 대해 평가되는 비트는 비트 에러 검사를 위해 예상 비트 값과 비교될 수 있다.

본 발명의 제 2 실시예에 따르면, DUT의 출력 신호와 이 출력에 대한 예상 값을 나타내는 기준 신호 사이의 차이는 비트 시간의 전체 지속시간 동안 적분될 수 있다. 비트 시간의 말미에, 적분 값은 비트 에러를 판정하도록 에러 임계치와 비교된다. 대응하는 에러 임계치는 왜곡 에너지, 예를 들어 허용될 수 있는 결함 에너지의 양을 나타낸다. 바람직하게는, 에러 임계 값은 필요에 따라 그들이 애플리케이션마다 조절될 수 있도록 프로그래밍될 수 있다.

DUT의 출력 신호와 기준 신호 사이의 상기 차이의 적분은 지속적으로 수행되는 것이 바람직하다. 적분된 차이 값은 각 클록 기간 동안 동일한 시작 조건을 갖도록 하기 위해 주기적으로 사전결정된 값, 바람직하게는 0으로 리셋된다. 적분에 이어서 비교기는 하나의 비교 신호, 바람직하게는 0의 값을 이용하거나 또는 다수의 비교 신호를 이용하여, 윈도우 비교기의 함수를 구현할 수 있다. 이에 따라, 적분기의 출력 신호가 제 1 상위 임계 값보다 큰지, 제 2 하위 임계 값보다 작은지, 또는 제 1 임계 값과 제 2 임계 값 사이에 있는지가 식별될 수 있다.

본 발명의 제 2 실시예에 대해서, 차이 신호를 생성하는 단계에 대한 기준 값은 각각의 클록 기간의 상기 DUT의 출력 신호에 대해 예상된 비트 값을 나타내는 2진 신호이며, 상기 2진 신호의 로우(low) 및/또는 하이(high) 레벨, 즉 이진수 "1"을 나타내는 하이 전압 레벨 및 이진수 "0"을 나타내는 로우 전압 레벨은 조절될 수 있거나 또는 프로그래밍할 수 있다.

본 발명은 또한 컴퓨터와 같은 데이터 처리 시스템 상에서 실행될 때 디지털 클록 신호를 동기화시키는 방법을 실행하는 소프트웨어 프로그램 또는 제품에 관한 것이다. 바람직하게는, 프로그램 또는 제품은 데이터 캐리어 상에 저장된다.

또한, 본 발명은 본 발명에 따른 DUT의 출력 신호의 평가를 위한 시스템에 관한 것이다.

본 발명의 다른 목적 및 부수적인 장점은 첨부한 도면과 관련하여 고려할 때이하의 상세한 설명을 참조하면 용이하게 인식되고 더욱 잘 이해될 것이다. 실질적으로 또는 기능적으로 동일하거나 유사한 특징은 동일한 참조 부호로 나타낼 것이다.

도 1은 본 발명의 제 1 실시예의 블록도,

도 2는 본 발명의 제 2 실시예의 블록도,

도 3은 도 2에 도시한 제 2 실시예에 대응하는 2개의 클록 기간에 대한 신호 선도,

도 4는 본 발명의 제 3 실시예를 나타낸 도면,

도 5는 본 발명의 제 4 실시예를 나타낸 도면,

도 6은 도 5의 제 4 실시예를 좀 더 상세히 나타낸 도면,

도 7은 본 발명의 제 5 실시예를 나타낸 도면이다.

도 1은 본 발명의 제 1 실시예의 블록도이다. 이 블록도는 ATE의 입력단으로부터 상당히 멀리 떨어져 배치될 수 있는, 즉 출력 신호(1)에 대한 라인의 길이가 수 데시미터(several decimeter) 또는 1미터 이상에 달할 수 있는 피검사 장치(cut)의 출력 신호(1)를 평가하는 방법을 나타낸다. 제 1 차이 계산 수단(2)은 출력 신호(1)와 기준 신호(3) 사이의 차이를 나타내는 차이 신호(4)를 생성한다. 이 제 1 실시예에서, 기준 신호(3)는 임계 값으로 표현되는데, 임계 값은 특정 애플리케이션에 적용될 수 있다. 즉, 임계 값은 특정 DUT에 대해 또는 특정 검사 시퀀스에 대해 특별히 프로그래밍될 수 있다.

적분 수단(5)을 사용하면, 차이 신호(4)는 적분되어 적분된 차이 신호(6)가 되며, 이 적분된 차이 신호(6)는, 0보다 크든지 그렇지 않든지 간에, 적분된 차이 신호(6)를 비교하는 간단한 비교기 수단(7)에 의해 제 1 실시예에서 평가된다. 이에 따라, 비교기 수단(7)의 출력 신호(8)는 적분된 차이 신호가 0보다 큰 경우에는 "하이(high)"가 되고 그렇지 않은 경우에는 "로우(low)"가 된다. 제어가능 스위치(9)는 비교기 수단(7)의 출력 신호(8)를 이 특정 클록 기간에(1)에 DUT의 출력 신호 대해 평가된 비트를 나타내는 이 제 1 실시예의 출력 신호(10)로서 사용가능하게 한다. 스위치(9)는 클록 라인(11)에 의해 제어된다. 또한, 클록 라인(11)은 클록 신호의 임의의 상승 에지 또는 임의의 하강 에지에서 적분 수단(5)을 리셋한다.

도 2는 본 발명의 제 2 실시예를 상세한 나타낸다. 제 1 실시예에 대해 동 일한 특징은 동일한 참조 번호로 표시된다. 차이 계산 수단(2)은 연산 증폭기에 의해 구현된다. 적분 수단(5)은 적분을 위한 커패시터(13)를 급전하는 전압-전류(V/I) 변환기(12)를 포함한다. 커패시터(13) 및 이에 따른 적분 수단(5)은 클록 라인(11)에 의해 제어되는 제어가능 스위치(14)에 의해 리셋된다. 비교기 수단(7)은 연산 증폭기에 의해 구현될 수 있으며, 그 출력 신호(8)는 실시예의 출력 신호(10)로서 제어가능 게이트 또는 스위치(15)에 의해 통과된다. 선택 모드 스위치(36)는 적분 차이 신호(6)에 의해 또는 직접적으로 차이 신호(4)에 의해 비교기 수단(7)을 구동하도록 스위칭된다. 출력 신호(10)는 DUT의 출력 신호(1)에 대해 평가된 비트로서 간주되어야 하며, 후속하여 저장되거나 또는 ATE에 의해 예상 비트와 비교되어 비트 에러를 검출하게 할 수 있다.

도 3은 2개의 클록 기간(11a, 11b)에 대해 도 2에 도시한 제 2 실시예에 대응하는 신호 선도이다. 상위 라인은 클록 신호(11)를 나타내며, 그 아래에는 DUT의 출력 신호(1)를 도시하고 있다. 점선은 기준 신호(3), 즉 임계 값을 나타낸다. 제 1 기간(11a)에서, 출력 신호는 "0" 또는 "로우"의 비트 레벨 상에서 교란되지 않는다. 각 클록 기간(11a, 11b)의 시작 시에, 적분된 차이 신호(6)는 커패시터(13)를 방전시킴으로써 0으로 설정된다. 신뢰성 있는 리셋을 위해 필요한 시간(16)은 도 3의 제 1 기간 동안 화살표로 표시되어 있다. 이어서, 출력 신호(1)의 레벨 "0"으로 인해, 적분된 차이 신호(6)는 음의 종단 값(17)에 도달하는 음의 값으로 떨어지는데, 이 값은 도 3의 최저 라인으로서 나타낸 출력 신호(10)에 의해 표현되는 바와 같이 출력 신호(1)의 비트 값 "0"에 할당된다.

제 2 클록 기간(11b)에, 출력 신호(1)는 원래 이진수 "1" 또는 "하이" 값이다. 제 2 클록 기간(11b) 동안, 결함(18)이 발생한다. 종래 기술에 따르면, 불행히도 결함(18)의 발생 동안 샘플링함으로써 출력 신호(3)의 비트 레벨이 평가되는 경우, 비트 레벨 "0"은 제 2 클록 기간(11b) 동안 출력 신호(1)에 대해 할당되는 것이 가능할 것이다. 본 발명에 따르면, 이 오평가가 회피된다. 적분된 차이 신호(6)가 제 2 클록 기간(11b)의 말미에 이진수 "1"을 나타내는 교란되지 않은 입력 신호(1)에 대한 것보다 더 낮은 종료 값(19)에 도달하고 있지만, 감소한 양의 종료 값(19)은 여전히 출력 신호(10)에 의해 이진수 "1"로서 신뢰성있게 평가될 수 있다.

도 4는 본 발명의 방법에 따른 디지털 구현을 나타내는 본 발명의 제 3 실시예를 나타낸다. 평가될 출력 신호(1)는 비교기(20)에서 기준 신호(3)와 함께 입력된다. 비교기(20)의 출력 신호(21)는 출력 신호(1)가 기준 신호(3)보다 큰지 아니면 작은지에 따라서 논리적 "하이" 아니면 논리적 "로우"가 된다. 이 디지털 출력 신호(21)는 오버샘플링 수단(22)에 의해 후속하여 오버샘플링된다. 따라서, 오버샘플링은 이 제 3 실시예에서의 적분 이전에 수행된다. 가능한 오버샘플링 속도는 클록 라인(11) 상의 클록 신호의 주파수의 4배 또는 8배이다. 오버샘플링 신호(23)는 적분 및 비교 조합 수단(24)에 입력된다. 평가 규칙, 예를 들어 이 수단(24)의 출력 신호(25)가 오버샘플링 신호(23)의 논리 레벨의 중요도에 따라 논리적 "하이"인지 아니면 논리적 "로우"인지에 대한 결정은 이러한 수단(24)에서 구현될 수 있다. 또한, 수단(24)에서 더욱 복잡한 평가 규칙을 구현하여, 예를 들어 오버샘플링 신호(23) 중 하나 또는 몇몇에 많은 가중치를 부여하는 것도 가능하다.

도 2 내지 도 4에 도시한 제 2 및 제 3 실시예는 전술한 본 발명의 제 1 실시예로서 간주될 수 있다.

도 5는 본 발명의 제 4 실시예를 나타낸다. 본 발명의 이 제 4 실시예에 따르면, DUT의 출력 신호(1)와 기준 신호(3) 사이의 차이는 적분 수단(5)에 의해 적분되는데, 기준 신호(3)는 특정 클록 기간 내에서 예상되는 비트 값에 대응하는 신호이다. 예상 비트 값(26)은 스위치(27)를 제어하는데, 이 스위치는, 예를 들어 예상 비트 값 "1"에 대해서 기준 신호(3)에 따라 고전압 전극(38)을 접속시키고, 예상 비트 값 "0"에 대해서 기준 신호(3)에 따라 저전압 전극(29)을 접속시킨다.

적분 수단(5)의 출력 신호는 제 1 및 제 2 출력 전극(31, 32)을 구비한 윈도우 비교기(30)에 입력되는데, 출력 전극(31, 32) 각각은 2개의 비교기 소자(33, 34) 중 하나와 각각 연관된다. T1 및 T2는 윈도우 비교기(30) 내의 에러 한도를 설정하며, 윈도우 비교기(30)의 제 1 및 제 2 출력 전극(31, 32)에서 신호를 출력한다. 에러가 없는 상황에서는, 적분된 차이 신호(6)의 값이 0이 될 것이다. 제 1 비교기 소자(33)는 적분된 차이 신호(6)를 제 1 임계 값(T1)과 비교한다. 적분된 차이 신호(6)가 임계치(T1)보다 큰 경우에 제 1 출력(31)은 논리적 "하이"이고, 그렇지 않은 경우에 제 1 출력(31)은 논리적 "로우"이다. 제 2 비교기 소자(34)는 적분된 차이 신호(6)를 제 2 임계 값(T2)과 비교한다. 적분된 차이 신호(6)가 임계치(T2)보다 작은 경우에 제 2 출력(32)은 논리적 "하이"이고, 그렇지 않은 경우에 제 2 출력 신호(32)는 논리적 "로우"이다.

임계 값(T1, T2)은 조절될 수 있으며, 특히 바람직한 실시예에서 프로그램가능하다. 출력(31)은 출력 신호(1)가 예상 비트 값(26)에 대한 신호 레벨에 따른 것보다 현저히 높다. 따라서, 출력(31)이 논리적 "하이"인 경우, 이것은 비트 에러로서 번역될 수 있다. 출력(32)은 출력 신호(1)가 예상보다 현저히 낮을 때 그러한 경우를 나타낸다. 이에 따라, 출력(32)이 논리적 "하이"인 경우, 이것도 비트 에러로서 번역될 수 있다.

도 6은 도 5의 제 4 실시예를 좀 더 상세히 나타낸다. 도 2에 도시한 실시예와 유사하게, 차이 계산 수단(2)은 연산 증폭기에 의해 구현되며, 적분 수단(5)은 전압-전류 변환기 및 커패시터(13)에 의해 구현되어 클록 라인(11)에 의해 제어되는 스위치(14)에 의해 리셋될 수 있다. 스위치(27)는 연산 증폭기에 의해 구현된다. 스위치(27)의 입력으로 예상 비트 값(26)을 통과시키고, 제 1 및 제 2 비교기 소자(33, 34)의 출력을 제 1 및 제 2 출력 전극(31, 32)으로 통과시키는 것은 스위치(15a, 15b, 35)를 이용하여 클록 라인(11)에 의해 제어되는데, 여기서 제 1 및 제 2 출력 전극(31, 32)에 대한 스위치(15a, 15b)는 윈도우 비교기(30)에서 적분될 수 있다.

도 7은 본 발명의 제 5 실시예를 나타낸다. 블록도는 피검사 장치(DUT)의 출력 신호(1)를 평가하는 방법을 나타낸다. 제 1 차이 계산 수단(2)은 출력 신호(1)와 기준 신호(3) 사이의 차이를 나타내는 차이 신호(4)를 생성한다. 이 실시예에서, 기준 신호(3)는 논리적 "로우"를 나타내는 전압과 논리적 "하이"를 나타내는 전압 사이의 값으로 설정된다. 바람직하게는, 기준 신호(3)는 논리적 "로우"를 나타내는 전압과 논리적 "하이"를 나타내는 전압의 평균값이다.

차이 신호(4)는 적분 수단(5)에 의해 적분된다. 적분 수단(5)의 출력 신호(6)는 제 1 및 제 2 전극(31, 32)을 구비한 윈도우 비교기(30)로 입력되며, 각각의 출력 전극(31, 32)은 2개의 비교기 소자(33, 34) 중 하나에 각각 연관된다. 윈도우 비교기(30) 내에서, T1은 "허용가능한 양호한 로우"에 대한 한도를 설정하고, T2는 "허용가능한 양호한 로우"에 대한 한도를 설정한다. 예를 들어, 전압(T1)은 작은 양의 값일 수 있고, 전압(T2)은 작은 음의 값일 수 있다. DUT의 출력 신호(1)에서의 "로우"는 출력(32)이 "하이"가 되면 "허용가능한 양호한 로우"로 평가될 것이다. DUT의 출력 신호(1)에서의 "하이"는 출력(31)이 "하이"가 되면 "허용가능한 양호한 하이"로 평가될 것이다. 양 출력(31, 32)이 동시에 "로우"가 되면, 이것은 DUT의 에러를 나타내며, DUT는 불량인 것으로 평가된다.

Claims (12)

1. 피검사 장치(Device Under Test: DUT)의 출력 신호(1)를 평가하는 방법에 있어서, 상기 피검사 장치(DUT)가 자동 검사 장비(Automated Test Equipment: ATE)에 의해 제공되는 입력 신호에 응답하여 상기 출력 신호를 출력하는 피검사 장치의 출력 신호 평가 방법으로서,

   상기 피검사 장치(DUT)의 상기 출력 신호(1)와 기준 신호(3) 사이의 차이를 나타내는 차이 신호(4)를 생성하는 단계와,

   각각의 클록 기간(11a, 11b) 동안 상기 차이 신호(4)를 적분하여, 적분된 차이 신호(6)를 생성하는 단계와,

   상기 각각의 클록 기간(11a, 11b) 동안 상기 피검사 장치(DUT)의 상기 출력 신호(1)에 할당될 비트 레벨에 관하여 상기 적분된 차이 신호(6)를 평가하는 단계를 포함하는

   피검사 장치의 출력 신호 평가 방법.
2. 제 1 항에 있어서,

   상기 평가 단계는 상기 적분된 차이 신호(6)를 적어도 하나의 비교 신호와 비교하는 단계를 포함하는

   피검사 장치의 출력 신호 평가 방법.
3. 제 2 항에 있어서,

   상기 비교 단계는 연속적으로 수행되어 연속적 비교 신호(8)를 생성하고,

   상기 피검사 장치(DUT)의 상기 출력 신호의 평가를 위해 상기 연속적 비교 신호(8)는 사전결정된 시점에서 샘플링되는

   피검사 장치의 출력 신호 평가 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 차이 신호(4)의 상기 적분 단계는 연속적으로 수행되는

   피검사 장치의 출력 신호 평가 방법.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 적분된 차이 신호(6)는 사전결정된 값으로 주기적으로 리셋되며, 바람직하게는 각 클록 기간(11a, 11b)에 한 번씩 0의 값으로 리셋되는

   피검사 장치의 출력 신호 평가 방법.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 기준 신호(3)는 사전결정된 임계 값 신호인

   피검사 장치의 출력 신호 평가 방법.
7. 제 6 항에 있어서,

   상기 차이 신호(4)를 생성하는 상기 단계는 상기 피검사 장치(DUT)의 상기 출력 신호(1)와 상기 사전결정된 임계 값 신호(3)의 비교인

   피검사 장치의 출력 신호 평가 방법.
8. 제 7 항에 있어서,

   상기 비교 단계는 연속적으로 수행되고,

   상기 비교의 출력 신호(21)는 오버샘플링되며,

   상기 평가 단계는 상기 피검사 장치(DUT)의 상기 출력 신호(1)와 상기 사전결정된 임계 값 신호(3)의 상기 비교의 상기 오버샘플링된 출력 신호(23)에 기반을 두고 있는

   피검사 장치의 출력 신호 평가 방법.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 기준 신호(3)는 상기 각각의 클록 기간(11a, 11b)에 상기 피검사 장치(DUT)의 상기 출력 신호(1)에 대해 예상되는 비트 값을 나타내는 이진 신호(28, 29)인

   피검사 장치의 출력 신호 평가 방법.
10. 제 9 항에 있어서,

    상기 이진 신호(28, 29)의 로우(low) 및/또는 하이(high) 레벨은 조절될 수 있는

    피검사 장치의 출력 신호 평가 방법.
11. 바람직하게는 데이터 캐리어 상에 저장되어, 컴퓨터와 같은 데이터 처리 시스템 상에서 실행될 때 제 1 항 내지 제 10 항의 방법을 실행하기 위한 소프트웨어 프로그램 또는 제품.
12. 피검사 장치(Device Under Test: DUT)의 출력 신호(1)를 평가하며, 상기 피검사 장치(DUT)가 자동 검사 장비(Automated Test Equipment: ATE)에 의해 제공되는 입력 신호에 응답하여 상기 출력 신호를 출력하는 피검사 장치의 출력 신호 평 가 시스템으로서,

    상기 피검사 장치(DUT)의 상기 출력 신호(1)와 기준 신호(3) 사이의 차이를 나타내는 차이 신호(4)를 생성하는 수단(2)과,

    각각의 클록 기간(11a, 11b) 동안 상기 차이 신호(4)를 적분하여, 적분된 차이 신호(6)를 생성하는 수단(5)과,

    상기 각각의 클록 기간(11a, 11b) 동안 상기 피검사 장치(DUT)의 상기 출력 신호(1)에 할당될 비트 레벨에 관하여 상기 적분된 차이 신호(6)를 평가하는 수단(7)을 포함하는

    피검사 장치의 출력 신호 평가 시스템.

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