KR20070026543A - 시스템 클록 발생 회로 - Google Patents

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KR20070026543A
KR20070026543A KR1020067025001A KR20067025001A KR20070026543A KR 20070026543 A KR20070026543 A KR 20070026543A KR 1020067025001 A KR1020067025001 A KR 1020067025001A KR 20067025001 A KR20067025001 A KR 20067025001A KR 20070026543 A KR20070026543 A KR 20070026543A
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KR1020067025001A
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이사오 오카다
츠요시 히라부키
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로무 가부시키가이샤
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Abstract

워블 신호에 주파수 및 위상 록킹하는 제1 PLL 회로와, 제1 PLL 회로로부터의 제1 출력 신호와 M 분주된 시스템 클록 신호를 비교하여, 주파수 및 위상의 차이에 의거하는 제2 출력 신호를 출력하는 주파수ㆍ위상 비교기와, 제2 출력 신호에 소정의 컷오프을 부여하여 제3 출력 신호를 출력하는 PLL 필터와, 제2 기준 클록 신호를 캐리어 주파수로 하는 펄스파를 발생시키고, 제3 출력 신호에 의해 펄스파의 펄스폭이 변조된 제4 출력 신호를 출력하는 펄스폭 변조 회로와, 제4 출력 신호를 평활하고 제5 출력 신호를 출력하는 로우패스 필터와, 제5 출력 신호를 제어 전압으로 하는 VCO 회로와, VCO 회로의 출력 신호를 N 분주하여 시스템 클록 신호를 출력하는 제1 분주 회로와, 시스템 클록 신호를 M 분주하여 주파수ㆍ위상 비교기에 피드백하는 제2 분주 회로를 구비하는 시스템 클록 신호 발생 회로.

Description

시스템 클록 발생 회로{SYSTEM CLOCK GENERATOR CIRCUIT}
본 발명은, 시스템 클록 발생 회로에 관한 것으로, 특히 CAV(일정 회전 속도)로 워블 신호의 데이터 재생을 할 수 있고, 얻어진 시스템 클록 신호에 지터가 적고 또한 워블 신호의 결손에 대해서도 안정된 시스템 클록 신호를 생성할 수 있는, 디지털화된 시스템 클록 발생 회로에 관한 것이다.
CD-R/RW, DVD-RAM 등의 광디스크에 기입(write) 데이터를 기록하기 위해서는, 기입 데이터를 EFM 변조하고, 레이저 컨트롤러에 의해 기입용으로 제어된 레이저광을 사용하여, 광디스크의 소정 트랙에 조사함으로써 데이터의 기입이 행해진다.
이러한 광디스크에서는, 그루브(홈)를 사행(蛇行)시켜 형성함으로써 회전 제어를 위한 동기 신호나 어드레스 정보(절대 시간 정보)를 워블 신호로서 기록하고 있다.
워블 신호는 바이페이즈 코드의 변조 신호(BIDATA)로 FSK 변조된 신호이며, 디스크 회전이 규정 선속도일 때 워블 주파수 fWBL이 22.05±1kHz(1배속 재생일 때)가 된다.
워블 신호로부터 데이터 재생되는 절대 시간 정보를 포함하는 ATIP(앱솔루트 타임ㆍ인ㆍ프리그루브) 신호는, BIDATA 로서 동기 신호와 어드레스 데이터(절대 시간 데이터) 오류 검출 부호 CRC 로 구성되며, 통상 42 비트를 단위로 하고 있다.
그리고, 동기 신호의 반복 주파수로는 75Hz 이다. 광디스크에 워블 신호로서 기록된 이러한 데이터를 재생하기 위해서는, 워블 신호의 데이터를 복조하는 복조 회로가 필요로 된다.
이 종류의 시스템 클록 발생 회로로서 특허문헌 1 에 기재된 것이 알려져 있다.
특허문헌 1 : 일본 공개특허 2001-143404 호 공보
도 5는, 상기 특허문헌 1 등에 소개되어 있는 워블 신호에 동기한 시스템 클록 발생 회로의 개략 구성을 나타낸 도면이다.
도 5에 나타내는 시스템 클록 발생 회로는, PLL 회로로 구성되어 있고, 광디스크로부터 검출된 워블 신호 WBL가 시스템 클록 신호 WPCLK에 록킹하도록 동작한다. 위상 비교 회로(10), 속도(주파수) 비교 회로(20), 차지 펌프 회로(30, 40), 로우패스 필터 (LPF; 50), 전압 제어 발진 회로 (VCO; 60), N(N은 정수) 분주 회로(70)로 구성되어 있다.
이 PLL 시스템 클록 발생 회로에 의해 발생한 시스템 클록(WPCLK)을, 도시하지 않은 워블 신호의 FM 복조 회로나 디지털 PLL(DTLL)에 입력함으로써, 동기 신호와 ATIP 신호가 검출된다.
광디스크를 CAV 구동하여 데이터 기록을 행하기 위해서는, 광디스크를 구동하는 스핀들 모터를 일정 회전이 되도록 구동한다.
여기서, 일정한 회전 속도를 규정 속도, 즉 일배속으로 하여 설명하면, 광디스크의 트랙의 내주부에 있어서 워블 주파수 fWBL이 22.05±1kHz 가 된다.
내주 트랙보다 외주측에서는 워블 주파수 fWBL은 22.05±1kHz보다 높은 주파수가 된다. 이와 같이, 워블 주파수 fWBL의 주파수 변화 범위는, 예를 들어 22kHz 내지 53kHz 정도이다. 워블 신호 WBL은, 위상 비교 회로(10) 및 속도(주파수) 비교 회로(20) 중 하나의 입력 단자 A에 입력된다. 다른 하나의 입력 단자 B에는, VCO(60)의 출력이 분주기(70)에 의해 N 분주되어 입력된다.
위상 비교 회로(10)는, 입력 단자 A의 입력 펄스의 상승으로부터 입력 단자 B의 입력 펄스의 상승까지의 위상차에 대응하는 기간 하이가 되는 차지업 신호를 출력하고, 반전 버퍼 앰프(31)를 통하여 차지 펌프 회로(30)로 송출한다.
또한, 위상 비교 회로(10)는, 입력 단자 B의 입력 펄스의 상승으로부터 입력 단자 A의 입력 펄스의 상승까지의 위상차에 대응하는 기간 하이가 되는 차지다운 신호를 차지 펌프 회로(30)로 송출한다.
마찬가지로, 속도 비교 회로(40)도 속도(주파수)의 차이에 따른 신호를 작성하여, 차지업 신호를 반전 버퍼 앰프(41)를 통하여 p 채널 트랜지스터(43)에 공급하고, 차지다운 신호를 n 채널 트랜지스터(44)에 공급한다. 차지 펌프 회로(30)는, 반전 버퍼 앰프(31), 정전류원(32), p 채널 트랜지스터(33), n 채널 트랜지스터(34) 및 정전류원(35)으로 구성된다.
또한, 차지 펌프 회로(40)는, 반전 버퍼 회로(41), 정전류원(42), p 채널 트랜지스터(43), n 채널 트랜지스터(44) 및 정전류원(45)으로 구성된다.
위상 비교기(10)로부터의 차지업 신호에 의거하여 정전류 I0 가 로우패스 필터(50)에 공급되고, 차지다운 신호에 의거하여 로우패스 필터(50)로부터 정전류 I0 가 싱크 전류로서 차지 펌프 회로(30)에 흡출된다. 마찬가지로, 속도 비교 회로(20)로부터의 차지업 신호에 의해 정전류 I1 이 로우패스 필터(50)에 공급되고, 차지다운 신호에 따라 싱크 전류로서 정전류 I1 이 차지 펌프 회로(40)에 흡출된다. 로우패스 필터(LPF; 50)는, 저항 R 과 용량 C1, C2 로 구성되고, 차지업 전류의 유입 및 차지다운 전류의 유출에 의해 신호선(51)의 전위는 변화하고, 평활화된 전압이 VCO(60)의 제어 전압으로서 공급된다. VCO(60)는 제어 전압에 따른 워블 신호 WBL에 추종가능한 주파수의 발진 출력 신호를 출력한다.
이에 의해, 1/N 분주된 신호가 피드백되어 위상 비교 회로(10) 및 속도 비교 회로(20)에 공급됨으로써 PLL 루프 제어 상태가 된다. 이에 의해, 워블 신호 WBL와 시스템 클록 신호 WPCLK는 록킹한 상태가 된다.
발명의 개시
발명이 해결하고자 하는 과제
도 5에 나타낸 바와 같은 시스템 클록 발생 회로에 있어서는, 위상 비교를 하기 위한 위상 비교 회로(10)와 속도(주파수) 비교를 하기 위한 속도 비교 회로(20)의 2개의 비교 회로가 필요하게 된다. 또한, 시스템 클록 WPCLK을 1배속에서 56배속까지의 광범위한 범위로 동작시키고자 하면, 정전류 I0, I1 혹은 저항 R 의 값을 변화시킬 필요가 있다.
이러한 I0, I1, R 등의 아날로그값을 변화시키기 위해서는, 그것을 위한 아날로그 회로를 별도로 탑재할 필요가 있어, 회로 탑재 면적이 커진다는 문제가 있다. 또한, 로우패스 필터 회로(50)에는 2개의 외부 부착 용량 C1과 C2를 필요로 한다.
이와 같이, 종래의 데이터 복조 회로에 사용되고 있는 시스템 클록 발생 회로에서는, 아날로그 회로 탑재 면적이 커져, 원칩(one-chip)화한 집적 회로를 작성한 경우 칩 면적이 커지는 문제가 있었다. 또한, 외부 장착 용량을 2개나 더 사용하기 때문에 조정이 복잡해지는 문제도 있었다.
본 발명은, 상술한 과제를 해결하기 위해 이루어진 것으로, 외부 장착 용량 개수를 줄여 간단한 구성의 로우패스 필터로 하는 동시에, 차지 펌프 회로를 사용하지 않아 회로 규모를 축소할 수 있는, 워블 신호의 데이터 복조 회로를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 시스템 클록 발생 회로는, 광디스크를 일정 회전 속도(CAV)로 회전시키고, 취출된 워블 신호에 따라, 상기 광디스크에 CAV 기록을 행하기 위한 상기 워블 신호에 록킹한 시스템 클록 신호를 생성하는 시스템 클록 발생 회로에 있어서, 상기 워블 신호와 제1 기준 클록 신호를 주파수 및 위상 클록시키는 제1 PLL 회로와, 상기 제1 PLL 회로로부터의 제1 출력 신호와 상기 시스템 클록 신호를 비교하여, 주파수 및 위상의 차이에 의거하는 제2 출력 신호를 출력하는 주파수ㆍ위상 비교기(FPC)와, 상기 제2 출력 신호에 소정의 컷오프을 부여하여 제3 출력 신호를 출력하는 PLL 필터와, 제2 기준 클록 신호를 캐리어 주파수로 하는 펄스파를 발생시켜, 상기 제3 출력 신호에 의해 상기 펄스파의 펄스폭이 변조된 제4 출력 신호를 출력하는 펄스폭 변조 회로와, 상기 제4 출력 신호에 소정의 컷오프을 부여하고 평활하여, 제5 출력 신호를 출력하는 로우패스 필터와, 상기 제5 출력 신호를 제어 전압로 하여 소정의 주파수 범위의 발진 주파수를 갖는 제6 출력 신호를 발생하는 VCO 회로와, 상기 제6 출력 신호를 N(N은 정수) 분주하여 상기 시스템 클록 신호를 출력하는 제1 분주 회로와, 상기 시스템 클록 신호를 M(M은 정수) 분주하여 상기 주파수ㆍ위상 비교기(FPC)에 피드백하는 제2 분주 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명은, 시스템 클록 발생 회로에 있어서, CAV 기록 정보의 인코더로부터 출력되는 서브 동기 신호(SUBsync)와 상기 워블 신호로부터 얻어진 ATIP 동기 신호(ATIPsync)의 위상차에 따라 상기 제2 분주 회로의 분주비 M을 변화시켜 상기 서브 동기 신호와 상기 ATIP 동기 신호를 록킹시키는 것을 특징으로 한다.
또한, 본 발명은, 시스템 클록 발생 회로에 있어서, 상기 제1 PLL 회로에 상기 워블 신호 또는 제3 기준 클록 신호 중 어느 하나를 선택적으로 입력하는 선택 회로를 설치한 것을 특징으로 한다.
또한, 본 발명은, 시스템 클록 발생 회로에 있어서, 상기 제1 PLL 회로가 PI 형의 디지털 필터로서 구성되는 것을 특징으로 한다.
또한, 본 발명은, 시스템 클록 발생 회로에 있어서, 상기 펄스폭 변조 회로의 상기 캐리어 주파수의 1주기내의 변동이 최소화하도록 상기 제3 출력 신호를 분할하여 상기 펄스폭 변조 회로에 공급하는 것을 특징으로 한다.
예를 들어, 본 발명은, 시스템 클록 발생 회로에 있어서, 기준 클록 신호를 203MHz 근방에 선택하고, 상기 기준 클록 신호를 분주함으로써 상기 제1, 제2 및 제3 기준 클록 신호를 얻는 것을 특징으로 한다.
도 1은 본 발명의 일실시형태에 관한 워블 신호의 데이터 복조 회로.
도 2는 인코더로부터 출력되는 서브 동기 신호와 워블 신호로부터 얻어지는 ATIP 동기 신호의 위상차의 관계를 나타낸 도면.
도 3은 PWM 회로에 공급되는 신호의 일례를 나타낸 도면.
도 4는 VCO의 변화를 나타낸 도면.
도 5는 특허문헌 1 등에 소개되어 있는 워블 신호의 데이터 복조 회로에 사용되는 시스템 클록 발생 회로의 개략 구성을 나타낸 도면.
(부호의 설명)
101 크리스탈 발진기
103 분주 회로
105 멀티플렉서
107 PLL 회로
109 주파수 위상 비교기 (FPC)
111 펄스폭 변조 (PWM) 회로
113 로우패스 필터
115 VCO
117, 119 분주기
121 위상차 비교 회로
200 PLL 필터
201, 203 승산기
202, 205 가산기
204 지연 회로
302 워블 신호 WBL
304, 306, 308 기준 신호
310 서브 동기 신호
312 ATIP 동기 신호
발명을 실시하기 위한 최선의 형태
도 1은, 본 발명의 일실시형태에 관한 워블 신호의 데이터 복조 회로를 나타낸 도면이다.
본 발명에서는 도 5에 나타내는 종래의 회로 구성과 달리 차지 펌프 회로를 채택하지 않고, 펄스폭 변조 (PWM) 회로(111)를 채택하여, FPC(109)로 위상 에러를 구하고, 이 위상 에러 신호에 따라 PWM 회로(111)의 펄스폭을 변화시킴으로써, 등가적으로 차지 펌프 회로와 동등한 기능을 발휘하도록 구성하고 있다.
워블 신호 WBL(302)는, CAV 구동의 경우 일정한 회전 속도로 회전하고 있고, 1배속인 경우에는 22kHz∼53kHz의 FSK 변조된 워블 주파수 fWBL를 갖는 워블 신호 WBL가 멀티플렉서(105)의 일방의 단자에 공급된다. 또한, 멀티플렉서(105)의 타방의 단자에는 기준 신호(304)가 입력되도록 되어 있고, 1배속인 경우의 CAV 구동에 있어서의 워블 주파수 fWBL이 변화하는 범위 22kHz 내지 53kHz의 기준 신호(304)가 멀티플렉서(105)에 공급되고 있다.
본 실시형태에서는, 크리스탈 발진기(101)에 의해 33.8688MHz를 발진시키고, 이것을 6진배하여 203.2128MHz(약 203MHz)의 주파수를 갖는 기준 신호를 발진시키고, 33.8688MHz를 분주 회로(103)에 의해 분주하여 기준 신호(304)로서 사용하고 있다. 또, 기준 신호(304)와 워블 신호(WBL; 302)는 선택 신호(310)에 의해 선택적으로 전환이 가능하고, 소정의 주파수를 갖는 워블 신호 WBL가 광디스크로부터 얻어지기까지의 동안은, 기준 신호(304)를 선택하여 시스템 클록 WPCLK을 발생시켜 워블 신호 WBL를 얻을 수 있게 된 단계에서, 선택 신호(310)에 의해 멀티플렉서(105)를 전환하여 워블 신호 WBL이 선택되도록 동작시킨다.
멀티플렉서(105)로부터의 출력은, PLL 회로(107)에 입력되고, PLL 회로(107)로부터 얻어지는 기준 신호(306)와 위상 및 주파수 록킹한다. 멀티플렉서(105)가 워블 신호를 선택하고, 또한 PLL 회로(107)가 위상 록킹했을 때, 워블 신호와 PLL 회로(107)는 위상 록킹 상태를 유지한다. 또, 기준 신호(306)는, 상기 기술한 약 34MHz의 신호를 분주하여 공급하는 것이 가능하다. PLL(l07)의 출력은, 주파수 위상 비교기(FPC; 109)의 일방의 입력에 공급된다. FPC(109)의 타방의 입력에는, 시스템 클록 신호 WPCLK의 1/M 분주된 신호가 입력되고, 주파수 및 위상 비교되어 그 차이에 의거하는 출력 신호는 PLL 필터(200)에 공급된다.
PLL 필터(200)는, PI 형의 디지털 필터로서 구성할 수 있다. 즉, 계수 K0 및 K1 을 갖는 승산기(201, 203)와, 가산기(202, 205) 및 지연 회로(204)로 구성되다.
PLL 필터(200)는, FPC(109)로부터의 출력에 대하여 소정의 컷오프을 부여하는 것으로, 승산기(201, 203)의 계수 K0, K1을 변경함으로써 용이하게 컷오프 주파수를 변화시킬 수 있다.
PLL 필터(200)로부터의 출력 신호는, PWM 회로(111)에 입력된다. PWM 회로(111)는, 기준 클록 신호(308)를 캐리어 주파수로 하는 펄스파를 발생시켜, PLL 필터(200)로부터의 신호에 의해 그 펄스파의 펄스폭이 변조된다. 또 기준 신호(308)로서, 본 실시형태에서는, 상기 기술한 약 203MHz 를 1/8 분주한 25.4MHz의 주파수를 갖는 기준 신호를 사용하고 있다.
PWM 회로(111)의 출력은, R, C 로 구성되는 로우패스 필터(113)에 공급된다. 로우패스 필터(113)는, PWM 회로(111)의 출력에 소정의 컷오프을 부여하여 평활하고, 후속하는 VCO(115)에 대한 제어 전압을 공급한다.
본 실시형태에서 사용되는 로우패스 필터(113)는, 10kHz의 컷오프을 부여하도록 R 및 C의 값이 선택되어 있다. VCO(115)는 제어 전압이 1볼트 변화되면 약 200MHz 정도의 주파수 변화를 가진 발진 주파수를 출력하도록 구성되어 있다.
VCO(115)로부터의 출력은, 분주기(117)에 의해 N(N은 정수) 분주되고, 다시 분주기(119)에 의해 M(M은 정수) 분주되어 FPC(109)에 피드백되어 공급된다. 이에 의해 FPC(109)는, PLL(107)의 출력 신호와 분주기(119)로부터의 출력 신호를 주파수 및 위상 비교하여, 그 차이에 의거하는 신호를 출력한다.
이러한 폐(閉) 루프에 의한 PLL 동작에 의해, 시스템 클록 신호 WPCLK는 워블 신호 WBL와 주파수 및 위상이 록킹한 신호로서 출력된다.
또, 분주기(117)의 분주비 N은, 광디스크의 회전 배속에 맞춰 1, 2, 4가 선택된다. 또한, 분주기(119)의 분주비 M은 통상은 686로 설정되어 있다.
도 2는, CAV 기록 정보의 인코더로부터 출력되는 서브 동기 신호(SUBsync)와, 워블 신호 WBL로부터 얻어진 ATIP 동기 신호(ArIPsync)를 나타낸 것으로, 서브 동기 신호는 1배속으로 회전하고 있을 때에는 75Hz의 동기 신호를 출력한다.
ATIP 동기 신호는, 광디스크로부터 데이터 복조 회로에 의해 판독된 신호로서, 동기 신호와 ±2프레임 이내에서 선단 에지를 록킹시킬 필요가 있다.
본 발명의 회로에 있어서는, 서브 동기 신호(310)와 ATIP 동기 신호(312)의 위상차를 위상차 비교 회로(121)에 의해 검출하고, 이 검출값에 의거하여 분주기(119)의 분주비 M을 변화시킴으로써, 서브 동기 신호를 ATIP 동기 신호에 일치시킨다.
구체적으로는, 분주비 686을 688, 혹은 684로 변화시킴으로써 이것을 실현할 수 있다.
이렇게 하여 작성된 시스템 클록 WPCLK은, CAV 기록의 채널 클록으로서 사용되지만, 선속도 일정(CLV) 기록의 경우의 채널 클록으로서도 사용하는 것이 가능하다.
또한, PLL 필터(200)의 승산기(201)의 계수 K0을 변경함으로써, CAVPLL의 루프 게인을 용이하게 조정할 수 있다. 마찬가지로, 승산기(203)의 계수 K1은, 이 PLL 필터(200)의 컷오프 주파수를 결정하고 있다. 따라서, 계수 K0, K1을 적절히 선택함으로써, PLL 루프의 안정화를 용이하게 도모할 수 있다.
PLL 필터(200)로부터의 출력에 의해, PWM 회로(111)의 캐리어 주파수의 펄스폭을 변경하기 위한 데이터는, 캐리어 주파수의 일주기내의 변동이 최소화하도록 분할하여 공급하는 것이 바람직하다. 이와 같이, 일주기내의 변동이 최소화하도록 분할하여 공급함으로써 VCO(115)에 주어지는 제어 전압이 크게 변동하지 않고 발진이 안정적으로 얻어지기 때문이다.
도 3은, PLL 필터로부터의 출력 전압을 분할하여 PWM 회로(111)에 부여하는 경우의 일례를 나타낸 도면이다.
이러한 제어를 행함으로써, 시스템 클록 신호 WPCLK의 변동의 표준편차를 1% 이하로 제어할 수 있었다. 또한, -60dB의 PWM 캐리어 감쇠율를 얻을 수 있었다. 또, 본 실시형태의 경우, 약 203MHz의 클록 주파수를 갖는 기준 클록을 사용하고, 이에 의해 기준 신호를 발생시키고 있지만, PWM 회로(111)의 캐리어에 의한 VCO(115)의 변동을 작게 하기 위해서는, PWM에 공급되는 캐리어 신호의 주파수를 높게 할 필요가 있다. 따라서, 기준 신호(308)는, 소자의 구동 주파수의 범위내에서 가능한 한 높게 설정하는 것이 바람직하다.
도 4는, VCO(60)의 출력 파형을 나타낸 것으로, 매우 단시간(150μs) 정도에서 안정 상태로 이행하고 있는 것을 알 수 있다.
이상, 본 발명의 실시형태에 의거하여 상세히 설명했지만, 본 발명에서는 위상 비교 회로와 속도 비교 회로를 하나로 한 디지털 FPC를 채택했기 때문에, 주파수 제어와 위상 제어를 동시에 행하는 것이 가능해졌다.
또한, 디지털 FPC는, JK 플립플롭 2개와 게이트로 간단히 구성할 수 있으므로, 회로 구성이 간략화된다고 하는 이점도 있다.
또한, PLL 필터를 디지털의 PI 필터로 구성했기 때문에, 컷오프 주파수를 용이하게 변경할 수 있다.
또한, 차지 펌프 회로 대신 사용되는 PWM 회로는, 카운터로서 구성할 수 있으므로, 회로를 간략화할 수 있다는 이점도 있다.
또한, 회로 전체를 이중 PLL 구성으로 함으로써, 워블 신호의 결손에 대해서도 안정된 클록 신호를 얻을 수 있다.

Claims (6)

  1. 광디스크를 일정 회전 속도(CAV)로 회전시켜, 취출된 워블 신호에 따라 상기 광디스크에 CAV 기록을 행하기 위한 상기 워블 신호에 록킹한 시스템 클록 신호를 생성하는 시스템 클록 발생 회로에 있어서,
    상기 워블 신호와 제1 기준 클록 신호를 주파수 및 위상 클록시키는 제1 PLL 회로와,
    상기 제1 PLL 회로로부터의 제1 출력 신호와 상기 시스템 클록 신호를 비교하여, 주파수 및 위상의 차이에 의거하는 제2 출력 신호를 출력하는 주파수ㆍ위상 비교기(FPC)와,
    상기 제2 출력 신호에 소정의 컷오프을 부여하여 제3 출력 신호를 출력하는 PLL 필터와,
    제2 기준 클록 신호를 캐리어 주파수로 하는 펄스파를 발생시켜, 상기 제3 출력 신호에 의해 상기 펄스파의 펄스폭이 변조된 제4 출력 신호를 출력하는 펄스폭 변조 회로와,
    상기 제4 출력 신호에 소정의 컷오프을 부여하고 평활하여, 제5 출력 신호를 출력하는 로우패스 필터와,
    상기 제5 출력 신호를 제어 전압으로 하여 소정의 주파수 범위의 발진 주파수를 갖는 제6 출력 신호를 발생하는 VCO 회로와,
    상기 제6 출력 신호를 N(N은 정수) 분주하여 상기 시스템 클록 신호를 출력 하는 제1 분주 회로와,
    상기 시스템 클록 신호를 M(M은 정수) 분주하여 상기 주파수ㆍ위상 비교기(FPC)에 피드백하는 제2 분주 회로를 구비하는 것을 특징으로 하는, 시스템 클록 발생 회로.
  2. 청구항 1에 있어서,
    CAV 기록 정보의 인코더로부터 출력되는 서브 동기 신호(SUBsync)와 상기 워블 신호로부터 얻어진 ATIP 동기 신호(ATIPsync)의 위상차에 따라 상기 제2 분주 회로의 분주비 M을 변화시켜, 상기 서브 동기 신호와 상기 ATIP 동기 신호를 록킹시키는 것을 특징으로 하는, 시스템 클록 발생 회로.
  3. 청구항 1에 있어서,
    상기 제1 PLL 회로에, 상기 워블 신호 또는 제3 기준 클록 신호 중 어느 하나를 선택적으로 입력하는 선택 회로를 설치한 것을 특징으로 하는, 시스템 클록 발생 회로.
  4. 청구항 1에 있어서,
    상기 제1 PLL 회로가 PI형의 디지털 필터로서 구성되는 것을 특징으로 하는, 시스템 클록 발생 회로.
  5. 청구항 1에 있어서,
    상기 펄스폭 변조 회로의 상기 캐리어 주파수의 1주기내의 변동이 최소화하도록 상기 제3 출력 신호를 분할하여 상기 펄스폭 변조 회로에 공급하는 것을 특징으로 하는, 시스템 클록 발생 회로.
  6. 청구항 3에 있어서,
    기준 클록 신호를 204MHz 근방에 선택하여 상기 기준 클록 신호를 분주함으로써 상기 제1, 제2 및 제3 기준 클록 신호를 얻는 것을 특징으로 하는, 시스템 클록 발생 회로.
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