KR20070019249A - Thin film transistor substrate and method for manufacturing the same - Google Patents

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Abstract

액정 표시 장치의 잔상과 화면 떨림을 방지하는 박막 트랜지스터 기판은 기판 상에 형성된 게이트선 및 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선, 게이트 배선 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 반도체층, 게이트 절연막 상에 게이트선과 교차하는 데이터선 및 데이터선과 연결되어 반도체층 상에 형성된 데이터 전극을 포함하는 데이터 배선, 데이터 전극과 이격되어 반도체층과 접촉하며 화소 영역을 덮는 화소 전극 및 반도체층과 중첩된 데이터 전극 및 화소 전극을 덮는 보호막을 을 포함한다.A thin film transistor substrate for preventing afterimages and screen shaking of a liquid crystal display includes a gate wiring including a gate line formed on the substrate and a gate electrode connected to the gate line, a gate insulating film formed on the gate wiring, a semiconductor layer formed on the gate insulating film, A data line including a data line crossing the gate line and a data line on the gate insulating layer, the data line including a data electrode formed on the semiconductor layer, a pixel electrode spaced apart from the data electrode and in contact with the semiconductor layer and covering the pixel region, and overlapping the semiconductor layer. And a passivation layer covering the data electrode and the pixel electrode.

박막 트랜지스터 기판, 잔상, 화면 떨림, 반도체층, 액정 표시 장치 Thin-film transistor substrate, afterimage, screen shaking, semiconductor layer, liquid crystal display device

Description

박막 트랜지스터 기판 및 그의 제조 방법 {Thin film transistor substrate and method for manufacturing the same}Thin film transistor substrate and method for manufacturing the same

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.1 is a layout view of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2는 도 1의 II-II'선을 따라 절단한 단면도이다. FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1.

도 은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 그에 대향하는 컬러 필터 기판을 도시한 단면도이다. FIG. 3 is a cross-sectional view illustrating a thin film transistor substrate and a color filter substrate facing the thin film transistor substrate according to the exemplary embodiment.

도 4, 도 6 및 도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.4, 6 and 11 are layout views sequentially illustrating a method of manufacturing a thin film transistor substrate according to another exemplary embodiment of the present invention.

도 5는 게이트 배선 및 게이트 절연막을 형성하는 단계를 도시한 단면도로서 도 4의 V-V'선을 따라 절단한 단계별 단면도이다.FIG. 5 is a cross-sectional view illustrating a step of forming a gate wiring and a gate insulating film, and is a cross-sectional view taken along the line VV ′ of FIG. 4.

도 7 내지 도 10은 반도체층을 형성하는 단계를 도시한 단면도로서 도 5의 X-X'선을 따라 절단한 단계별 단면도들이다.7 to 10 are cross-sectional views illustrating a step of forming a semiconductor layer and are cross-sectional views taken along the line X-X 'of FIG. 5.

도 12 내지 도 17은 데이터 배선 및 화소 전극을 형성하는 단계를 도시한 단면도로서 도 11의 XII-XII'선을 따라 절단한 단계별 단면도들이다.12 to 17 are cross-sectional views illustrating a step of forming a data line and a pixel electrode, and are cross-sectional views taken along the line XII-XII ′ of FIG. 11.

(도면의 주요 부분에 관한 부호의 설명)(Explanation of symbols about main parts of drawing)

10: 하부 기판 22: 게이트선10: lower substrate 22: gate line

24: 게이트 끝단 26: 게이트 전극24: gate end 26: gate electrode

27: 유지 전극 30: 게이트 절연막27 sustain electrode 30 gate insulating film

44: 반도체층 55, 56: 저항성 접촉층44: semiconductor layer 55, 56: ohmic contact layer

62: 데이터선 65: 데이터 전극62: data line 65: data electrode

68: 데이터 끝단 70: 보호막68: end of data 70: shield

82, 85: 더미 도전층 86: 화소 전극82 and 85: dummy conductive layer 86: pixel electrode

100: 박막 트랜지스터 기판100: thin film transistor substrate

본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 마스크의 수를 줄여 제조 공정을 단순화하는 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된 박막 트랜지스터 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate and a method for manufacturing the same, and more particularly, to a method of manufacturing a thin film transistor substrate and a thin film transistor substrate manufactured by simplifying a manufacturing process by reducing the number of masks.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.Liquid crystal display is one of the most widely used flat panel displays. It consists of two substrates on which electrodes are formed and a liquid crystal layer interposed between them. The display device is applied to rearrange the liquid crystal molecules of the liquid crystal layer to control the amount of light transmitted.

액정 표시 장치는 박막 트랜지스터(Thin Film Transistor; TFT) 기판, 박막 트랜지스터 기판에 대향하는 컬러 필터 기판, 그리고 양 기판 사이에 개재되어 전기적인 신호가 인가됨에 따라 광의 투과 여부를 결정하는 액정을 가진다. The liquid crystal display has a thin film transistor (TFT) substrate, a color filter substrate facing the thin film transistor substrate, and a liquid crystal interposed between both substrates to determine whether light is transmitted as an electrical signal is applied.

한편, 박막 트랜지스터의 데이터 배선과 반도체층이 하나의 마스크를 이용하여 패터닝된 경우, 반도체층은 채널부를 제외하고는 소스 전극, 드레인 전극 및 유지 용량용 도전체 패턴을 포함하는 데이터 배선의 하부에 데이터 배선과 실질적으로 중첩되어 형성된다. On the other hand, when the data line and the semiconductor layer of the thin film transistor are patterned using one mask, the semiconductor layer may include data under the data line including the source electrode, the drain electrode, and the storage capacitor conductor pattern except for the channel portion. It is formed to substantially overlap with the wiring.

여기서, 데이터 전극 및 드레인 전극의 프로파일(profile)은 식각 공정등에 발생된 언터컷(undercut)으로 인해 데이터 전극 및 드레인 전극의 하부에 배치된 반도체층의 프로파일과 정렬되지 않고 반도체층이 데이터 전극 및 드레인 전극의 각각 외측에 돌출된다. 돌출된 반도체층은 백라이트로부터 조사되는 광에 의해 상당 부분 노출되며, 광에 의해 노출된 반도체층은 광누설 전류를 발생케하여 액정 커패시터에 걸리는 실효 전압에 변화를 주어 잔상을 유발한다.Here, the profile of the data electrode and the drain electrode is not aligned with the profile of the semiconductor layer disposed below the data electrode and the drain electrode due to an undercut generated in an etching process or the like, and the semiconductor layer is the data electrode and the drain. Each of the electrodes protrudes outward. The protruding semiconductor layer is substantially exposed by the light irradiated from the backlight, and the semiconductor layer exposed by the light generates a light leakage current to change the effective voltage applied to the liquid crystal capacitor to cause an afterimage.

또한, 유지 용량용 도전체 패턴 하부에 반도체층이 형성됨으로써, 유지 축전기는 유지 용량용 도전체 패턴과 유지 전극 사이에 인가되는 전압의 주기적인 극성 변화에 따라 반도체층에서 발생되는 공핍 영역의 변화가 생긴다. 이러한 반도체층의 공핍 영역의 변화는 유지 축전기의 커패시턴스를 변화시킨다. 유지 축전기의 충전된 전압이 일정치 않아 액정 표시 장치에 화면 떨림 현상으로 시인된다.In addition, since the semiconductor layer is formed under the conductive capacitor pattern, the change of the depletion region generated in the semiconductor layer due to the periodic polarity change of the voltage applied between the conductive capacitor pattern and the storage electrode. Occurs. Such a change in the depletion region of the semiconductor layer changes the capacitance of the storage capacitor. Since the charged voltage of the storage capacitor is not constant, it is recognized as a screen shake phenomenon in the liquid crystal display.

본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치의 잔상과 화면 떨림을 방지하는 박막 트랜지스터 기판을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor substrate for preventing afterimages and screen shaking of a liquid crystal display.

본 발명이 이루고자 하는 다른 기술적 과제는 그 제조 방법을 제공하고자 하는 것이다.Another object of the present invention is to provide a method of manufacturing the same.

본 발명의 기술적 과제들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the above-mentioned objects, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 박막 트랜지스터 기판은 기판 상에 형성된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선, 상기 게이트 배선 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 반도체층, 상기 게이트 절연막 상에 상기 게이트선과 교차하는 데이터선 및 상기 데이터선과 연결되어 상기 반도체층 상에 형성된 데이터 전극을 포함하는 데이터 배선, 상기 데이터 전극과 이격되어 상기 반도체층과 접촉하며 화소 영역을 덮는 화소 전극 및 상기 반도체층과 중첩된 데이터 전극 및 화소 전극을 덮는 보호막을 포함한다.According to an embodiment of the present invention, a thin film transistor substrate includes a gate line including a gate line formed on a substrate and a gate electrode connected to the gate line, a gate insulating film formed on the gate wire, and the gate insulating film A data line including a semiconductor layer formed on the semiconductor layer, a data line crossing the gate line on the gate insulating layer, and a data electrode connected to the data line and formed on the semiconductor layer, and spaced apart from the data electrode to contact the semiconductor layer. A pixel electrode covering the pixel region, a data electrode overlapping the semiconductor layer, and a passivation layer covering the pixel electrode.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 상에 게이트 절연막 및 반도체층을 형성하는 단계, 상기 반도체층 상에 도전성 산화막 및 데이터 데이터 도전층을 순차적으로 적층하는 단계, 상기 데이터 도전층 상에 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 식각 마스크로 이용하여 데이터선을 형성하는 단계, 상기 제1 감광막 패턴을 일부 제거하여 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 반도체층 상에 데이터 전 극을 형성하는 단계, 상기 제2 감광막 패턴을 일부 제거하여 제3 감광막 패턴을 형성하고, 상기 제3 감광막 패턴을 식각 마스크로 하여 상기 데이터 전극과 이격되어 상기 반도체층과 접촉하며 화소 영역을 덮는 화소 전극을 형성하는 단계 및 상기 반도체층과 중첩된 데이터 전극 및 화소 전극을 덮는 보호막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate, the method including: forming a gate line including a gate line and a gate electrode connected to the gate line on the substrate; Forming a gate insulating film and a semiconductor layer on the semiconductor layer; sequentially laminating a conductive oxide film and a data data conductive layer on the semiconductor layer; forming a first photosensitive film pattern on the data conductive layer, and forming the first photosensitive film pattern Forming a data line using an etch mask, removing a portion of the first photoresist pattern to form a second photoresist pattern, and forming a data electrode on the semiconductor layer using the second photoresist pattern as an etch mask Step, by removing a portion of the second photosensitive film pattern to form a third photosensitive film pattern, the third photosensitive film Forming a pixel electrode spaced apart from the data electrode to be in contact with the semiconductor layer and covering the pixel region using the pattern as an etch mask, and forming a passivation layer covering the data electrode and the pixel electrode overlapping the semiconductor layer; .

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 의한 박막 트랜지스터 기판 및 그 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다.Hereinafter, a thin film transistor substrate and a method of manufacturing the thin film transistor substrate according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저 도 1, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조 및 컬러 필터 기판의 구조에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이며, 도 2는 도 1의 II-II'선을 따라 절단한 단면도이고, 도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기 판과 그에 대향하는 컬러 필터 기판을 도시한 단면도이다. First, a structure of a thin film transistor substrate and a structure of a color filter substrate according to an embodiment of the present invention will be described with reference to FIGS. 1, 2, and 3. 1 is a layout view of a thin film transistor substrate according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1, and FIG. 3 is a thin film transistor device according to an embodiment of the present invention. It is sectional drawing which shows a board and the color filter substrate opposite it.

하부 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선(22, 24, 26, 27)이 형성되어 있다. 게이트 배선(22, 24, 26, 27)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26) 및 게이트 전극(26)과 소정 간격으로 이격되며, 게이트선(22)에 연결되어 돌기 형태로 형성된 유지 전극(27)을 포함한다. 유지 전극(27)은 후술할 화소 전극(82)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 여기서 유지 전극(27)의 모양 및 배치 등은 다양한 형태로 변화된다. A plurality of gate lines 22, 24, 26, and 27 are formed on the lower substrate 10 to transmit the gate signal. The gate wires 22, 24, 26, and 27 are connected to gate lines 22 and gate lines 22 extending in the horizontal direction, and the gate ends 24 which receive gate signals from the outside and transmit them to the gate lines 24. ), Which is connected to the gate line 22 and spaced apart from the gate electrode 26 and the gate electrode 26 of the thin film transistor formed in a protrusion shape at a predetermined interval, and the sustain electrode connected to the gate line 22 in a protrusion shape ( 27). The storage electrode 27 overlaps with the pixel electrode 82 to be described later to form a storage capacitor that improves the charge storage capability of the pixel. Here, the shape, arrangement, and the like of the sustain electrode 27 are changed in various forms.

하부 기판(10), 게이트 배선(22, 26, 27)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다. 여기서 게이트 끝단(24)은 게이트 구동부(미도시)와 연결되어 구동 신호를 제공받기 위하여 게이트 끝단(24) 상에 게이트 절연막(30)이 형성되지 않고 게이트 끝단(24)이 노출될 수 있다.A gate insulating film 30 made of silicon nitride (SiNx) or the like is formed on the lower substrate 10 and the gate wirings 22, 26, and 27. The gate end 24 may be connected to the gate driver (not shown) so that the gate end 24 may be exposed without the gate insulating layer 30 formed on the gate end 24.

게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체층(44)이 섬 모양으로 형성되어 있으며, 반도체층(44)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.A semiconductor layer 44 made of a semiconductor such as hydrogenated amorphous silicon or polycrystalline silicon is formed in an island shape on the gate insulating layer 30 of the gate electrode 26, and a silicide or n-type impurity is formed on the semiconductor layer 44. Resistive contact layers 55 and 56 made of a material such as heavily doped n + hydrogenated amorphous silicon are formed, respectively.

저항성 접촉층(55,56), 게이트 절연막(30) 및 하부 기판(10) 위에는 데이터 배선(62, 65, 68) 및 화소 전극(86)이 형성되어 있다. 데이터 배선(62, 65, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 화상 신호를 인가받는 데이터 전극(65) 및 데이터선(62)의 한쪽 끝에 연결되는 데이터 끝단(68)을 포함한다. The data lines 62, 65, and 68 and the pixel electrode 86 are formed on the ohmic contacts 55 and 56, the gate insulating layer 30, and the lower substrate 10. The data lines 62, 65, and 68 are formed in the vertical direction and intersect the gate line 22 to define a pixel, the branch of the data line 62 and the data line 62, and to the upper portion of the ohmic contact layer 55. And a data end 68 that is extended and connected to one end of the data electrode 65 to which the image signal is applied.

데이터 전극(65)은 반도체층(44)과 적어도 일부분이 중첩되고, 화소 전극(86)은 게이트 전극(26)을 중심으로 데이터 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(44)과, 그 상부의 데이터 전극(65) 및 화소 전극(86) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.The data electrode 65 overlaps at least a portion of the semiconductor layer 44, and the pixel electrode 86 faces the data electrode 65 around the gate electrode 26 and at least partially overlaps the semiconductor layer 40. do. Here, the ohmic contact layers 55 and 56 exist between the lower semiconductor layer 44 and the upper data electrode 65 and the pixel electrode 86 to lower the contact resistance.

여기서 데이터 전극(65)을 제외한 데이터 배선(62, 68)의 하부에 반도체층(44)이 배치되지 않는다. 데이터 전극(65)이 반도체층(44)의 일측 상에서 반도체층(44)의 외측 프로파일을 따라 형성되며, 화소 전극(86)은 반도체층(44)의 타측 상에서 반도체층(44)의 외측 프로파일을 따라 형성되어, 반도체층(44)이 데이터 전극(65)과 화소 전극(86)의 외측으로 돌출되지 않는다. 반도체층(44)이 백라이트(미도시)로부터 조사되는 광에 노출되지 않아 광누설 전류의 발생이 억제된다. 이는 액정 커패시터(미도시)와 유지 축전기에 영향을 주지 않아 액정 표시 장치의 잔상을 방지한다.Here, the semiconductor layer 44 is not disposed below the data lines 62 and 68 except for the data electrode 65. The data electrode 65 is formed along the outer profile of the semiconductor layer 44 on one side of the semiconductor layer 44, and the pixel electrode 86 forms the outer profile of the semiconductor layer 44 on the other side of the semiconductor layer 44. The semiconductor layer 44 does not protrude outward from the data electrode 65 and the pixel electrode 86. The semiconductor layer 44 is not exposed to the light irradiated from the backlight (not shown), so that generation of the light leakage current is suppressed. This does not affect the liquid crystal capacitor (not shown) and the storage capacitor to prevent afterimages of the liquid crystal display.

화소 전극(86)은 데이터 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 데이터 전극(65)의 반대쪽 저항성 접촉층(56) 상부로부터 전단 게이트선(22)에 형성된 유지 전극(27)까지 연장되어 형성된다. 여기서 화소 전극(86)은 데이터 전압이 인가되어 상부 기판(300)의 공통 전극(350)과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극(350) 사이의 액정층의 액정 분자들의 배열을 결정한다. 또한, 화소 전극(86)은 유지 전극(27)에 대향되어 유지 축전기의 반대 전극을 이룬다. 화소 전극(86)은 투명 도전성 산화막인 ITO(Indium Tin Oxide; 이하 ITO) 또는 IZO(Indium Zinc Oxide; 이하 IZO)으로 이루어질 수 있다. The pixel electrode 86 is separated from the data electrode 65 and extends from the top of the resistive contact layer 56 opposite the data electrode 65 to the front gate line 22 with respect to the gate electrode 26 or the channel portion of the thin film transistor. It extends to the sustain electrode 27 formed. Here, the pixel electrode 86 generates an electric field together with the common electrode 350 of the upper substrate 300 by applying a data voltage to thereby arrange the arrangement of liquid crystal molecules of the liquid crystal layer between the pixel electrode 82 and the common electrode 350. Decide In addition, the pixel electrode 86 faces the storage electrode 27 to form an electrode opposite to the storage capacitor. The pixel electrode 86 may be made of indium tin oxide (ITO) or indium zinc oxide (IZO), which is a transparent conductive oxide film.

여기서 유지 축전기는 액정 커패시터(미도시)에 인가된 전압들이 한 프레임 동안 유지 전압을 유지하기 위하여 액정 커패시터에 병렬로 연결되어 있다. 유지 축전기는 전단의 게이트선(22)에 형성된 유지 전극(27), 유지 전극(27)상에 형성된 게이트 절연막(30) 및 유지 전극(27)과 대향되어 형성된 화소 전극(86)을 포함한다. Here, the storage capacitor is connected in parallel to the liquid crystal capacitor in order for the voltages applied to the liquid crystal capacitor (not shown) to maintain the holding voltage for one frame. The storage capacitor includes a storage electrode 27 formed on the gate line 22 at the front end, a gate insulating film 30 formed on the storage electrode 27, and a pixel electrode 86 formed to face the storage electrode 27.

유지 전극(27)은 게이트선(22)으로부터 일정한 전압을 제공받아 유지 축전기에 제공하며, 게이트 절연막(30)은 유지 축전기의 유지 용량을 형성하며, 화소 전극(86)은 액정 커패시터(미도시)의 컬러 필터 기판(300)의 일측 전극인 동시에 유지 축전기의 일측 전극으로서 액정 커패시터(미도시)와 병렬로 연결시킨다.The storage electrode 27 receives a constant voltage from the gate line 22 and provides it to the storage capacitor, the gate insulating layer 30 forms a storage capacitor of the storage capacitor, and the pixel electrode 86 is a liquid crystal capacitor (not shown). It is connected in parallel with a liquid crystal capacitor (not shown) as one electrode of the color filter substrate 300 and one electrode of the storage capacitor.

유지 축전기의 유지 용량이 게이트 절연막(30)으로만 이루어져 화소 전극(86)에서 오는 데이터 전압의 주기적인 변화에 따라 유지 축전기의 커패시턴스가 변화하지 않고 일정하다. 이는 액정 표시 장치의 화면 떨림 현상을 방지한다. Since the storage capacitor of the storage capacitor is composed only of the gate insulating film 30, the capacitance of the storage capacitor is constant without a change in the data voltage coming from the pixel electrode 86. This prevents screen shaking of the liquid crystal display.

데이터 배선(62, 65, 68) 하부에는 더미 도전층(82, 86)이 형성되며, 더미 도전층(82, 86)는 투명 도전성 산화막인 ITO또는 IZO으로 이루어질 수 있다.Dummy conductive layers 82 and 86 may be formed under the data lines 62, 65 and 68, and the dummy conductive layers 82 and 86 may be formed of ITO or IZO, which is a transparent conductive oxide film.

데이터 전극(65), 화소 전극(86) 및 이들이 가리지 않는 반도체층(44) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 채널부에 액정층(200)이 침투되어 데이터 전극(65) 등의 부식됨을 방지하며, 컬러 필터 기판(300)과 결합시의 셀 갭(cell gap)을 유지시킨다. 보호막(70)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기막, 예를 들어 PFCB(PerFluoroCycloButane), BCB(BenzoCycloButene) 또는 아크릴 등으로 형성될 수 있다. 보호막(70)의 두께는 박막 트랜지스터 기판(100)과 컬러 필터 기판(300) 사이에 액정층(200)이 개재되도록 셀 갭 만큼의 두께를 가질 수 있으며, 바람직하게는 3.5 내지 5.0μm이다. The passivation layer 70 is formed on the data electrode 65, the pixel electrode 86, and the semiconductor layer 44 that is not covered. The passivation layer 70 prevents the liquid crystal layer 200 from penetrating into the channel portion to corrode the data electrode 65 and the like, and maintains a cell gap when combined with the color filter substrate 300. The passivation layer 70 may be formed of an organic layer having excellent planarization characteristics and photosensitivity, such as PerFluoroCycloButane (PFCB), BenzoCycloButene (BCB), or acrylic. The thickness of the passivation layer 70 may have a thickness as large as a cell gap so that the liquid crystal layer 200 is interposed between the thin film transistor substrate 100 and the color filter substrate 300, preferably 3.5 to 5.0 μm.

박막 트랜지스터 기판(100)에 대향하는 컬러 필터 기판(300)은 상부 기판(310), 블랙 매트릭스(320), 컬러 필터(330), 오버 코팅층(340) 및 공통 전극(350)을 포함한다. 여기서 컬러 필터 기판(300)은 광투과 영역(화소 영역; 360) 및 차광 영역(주변 영역; 370)으로 나뉜다.The color filter substrate 300 facing the thin film transistor substrate 100 includes an upper substrate 310, a black matrix 320, a color filter 330, an overcoating layer 340, and a common electrode 350. The color filter substrate 300 is divided into a light transmitting region (pixel region) 360 and a light blocking region (peripheral region) 370.

광투과 영역(360)은 액정의 배향을 조절하여 영상을 표시할 수 있는 영역으로 소정의 파장의 광만을 선택적으로 투과시키는 컬러 필터(330) 및 공통 전극(350) 등이 배치된다. 차광 영역(370)은 액정의 배열을 조절할 수 없는 영역으로 광이 차단되는 영역으로 블랙 매트릭스(320)가 존재하는 영역이다.The light transmissive region 360 is an area capable of displaying an image by adjusting the alignment of the liquid crystal, and includes a color filter 330 and a common electrode 350 that selectively transmit only light having a predetermined wavelength. The light blocking area 370 is an area where the alignment of the liquid crystal is not controlled and is a region in which light is blocked and the black matrix 320 is present.

오버 코팅층(340)은 블랙 매트릭스(320) 및 컬러 필터(330)가 배치된 상부 기판(310) 상에 배치되어 블랙 매트릭스(320) 및 컬러 필터(330)에 의한 단차를 제거한다. 오버 코팅층(340)은 투명한 재질의 유기막을 포함한다. The overcoat layer 340 is disposed on the upper substrate 310 on which the black matrix 320 and the color filter 330 are disposed to remove the step by the black matrix 320 and the color filter 330. The overcoat layer 340 includes an organic film of a transparent material.

도 3에 도시된 바와 같이, 박막 트랜지스터 기판(100)의 화소 영역(B) 중 채널부를 덮는 보호막(70)의 상부 표면은 컬러 필터 기판(300)의 오버 코팅층(340)에 접촉될 수 있다. 보호막(70)은 차광 영역(360)상에 존재할 수 있고, 박막 트랜지스터 기판(100)과 컬러필터 기판(300) 사이의 셀 갭을 일정하게 유지한다. 따라서 추가적인 스페이서를 필요로 하지 않는다. As illustrated in FIG. 3, the upper surface of the passivation layer 70 covering the channel portion of the pixel region B of the thin film transistor substrate 100 may contact the overcoat layer 340 of the color filter substrate 300. The passivation layer 70 may be present on the light blocking region 360, and maintains a constant cell gap between the thin film transistor substrate 100 and the color filter substrate 300. Thus no additional spacers are required.

이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1, 도 2 및 도 4 내지 도 17을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1, 2, and 4 to 17.

먼저, 도 4 및 도 5에 도시된 바와 같이, 절연 기판(10) 상에 데이터 도전층을 적층하며 사진 식각하여 게이트 배선(22, 24, 26, 27)을 형성한다. First, as illustrated in FIGS. 4 and 5, the gate wirings 22, 24, 26, and 27 are formed by stacking a data conductive layer on the insulating substrate 10 and performing photolithography.

이로써 도 4 및 도 5에 도시된 바와 같이 게이트선(22), 게이트 전극(26), 게이트 끝단(24) 및 유지 전극(27)을 포함하는 게이트 배선(22, 24, 26, 27)이 형성된다. As a result, as shown in FIGS. 4 and 5, gate wirings 22, 24, 26, and 27 including the gate line 22, the gate electrode 26, the gate end 24, and the storage electrode 27 are formed. do.

이어서 도 6 및 도 7에 도시된 바와 같이, 질화 규소(SiNx)로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 화학 기상 증착등에 의해 연속 증착하여, 도핑된 비정질 규소층(50) 상에 감광막을 도포한 후, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 도 7에 나타낸 바와 같이, 감광막 패턴(102a, 102b)을 형성한다. 이때, 감광막 패턴(102a, 102b) 중에서 반도체층이 형성될 영역(b1)의 감광막(102a)의 두께는 반도체층이 형성될 영역을 제외한 영역(b2)의 감광막(102b)의 두께보다 작게 되도록 하며, 게이트 끝단(24) 및 데이터 끝단(도 2의 68 참고)이 형성될 영역의 감광막을 제거한다. 그리고, 반도체층 이 형성될 영역(b1)의 감광막(102a)의 두께와 상기 영역(b1)을 제외한 영역(b2)의 감광막(102b)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 반도체층이 형성될 영역(b1)의 감광막(102a)의 두께를 다른 감광막(102b)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.6 and 7, the gate insulating film 30 made of silicon nitride (SiNx), the intrinsic amorphous silicon layer 40, and the doped amorphous silicon layer 50 are continuously deposited by chemical vapor deposition or the like. After coating the photoresist film on the doped amorphous silicon layer 50, the photoresist film is irradiated with light through a mask and then developed to form photoresist patterns 102a and 102b, as shown in FIG. At this time, the thickness of the photoresist layer 102a of the region b1 in which the semiconductor layer is to be formed among the photoresist patterns 102a and 102b is smaller than the thickness of the photoresist layer 102b of the region b2 except for the region where the semiconductor layer is to be formed. Then, the photoresist of the region where the gate end 24 and the data end (see 68 of FIG. 2) will be formed is removed. The ratio of the thickness of the photosensitive film 102a of the region b1 to which the semiconductor layer is to be formed and the thickness of the photosensitive film 102b of the region b2 except for the region b1 depends on the process conditions in the etching process, which will be described later. The thickness of the photosensitive film 102a in the region b1 in which the semiconductor layer is to be formed is preferably set to 1/2 or less of the thickness of the other photosensitive film 102b, for example, 4,000 kPa or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 하프톤 마스크를 사용한다.As such, there may be various methods of varying the thickness of the photoresist film according to the position. In order to control the amount of light transmission, a slit or lattice-shaped pattern is used or a halftone mask is used.

이때, 슬릿 사이에 위치한 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하다.At this time, it is preferable that the line width of the pattern located between the slits or the interval between the patterns, that is, the width of the slits, is smaller than the resolution of the exposure machine used at the time of exposure.

또한, 하프톤 마스크를 이용하는 투명 기판 상에 광 차단 영역과 빛을 부분적으로 투과하는 하프톤 영역을 구비하며, 광 차단 영역은 크롬 계열의 불투명 물질이 형성되어 있으며, 하프톤 영역에는 몰리브덴 실리사이드(MoSi) 등이 형성되어 있다. 이 때, 상기 몰리브덴 실리사이드의 두께를 조절함으로써 투과량을 제어할 수 있게 된다.A light blocking region and a halftone region partially transmitting light are formed on a transparent substrate using a halftone mask, and the light blocking region is formed of a chromium-based opaque material, and molybdenum silicide (MoSi) is formed in the halftone region. ) Is formed. At this time, the amount of permeation can be controlled by adjusting the thickness of the molybdenum silicide.

이어서 도핑된 비정질 규소층(50), 진성 비정질 규소층(40) 및 게이트 절연막(30)에 대한 식각을 진행한다. 이때, 식각 공정은 건식 식각으로 진행될 수 있다. 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40)의 식각에 사용되는 기체는 예를 들면, SF6, HCl 및 O2의 혼합 기체일 수 있으며, 게이트 절연막(30)의 식각 에 사용되는 기체는 SF6 및 O2의 혼합 기체일 수 있다. Subsequently, the doped amorphous silicon layer 50, the intrinsic amorphous silicon layer 40, and the gate insulating layer 30 are etched. In this case, the etching process may be performed by dry etching. The gas used for etching the doped amorphous silicon layer 50 and the intrinsic amorphous silicon layer 40 may be, for example, a mixed gas of SF 6 , HCl, and O 2 , and used for etching the gate insulating layer 30. The gas to be can be a mixed gas of SF 6 and O 2 .

이렇게 하면, 도 8에 나타난 것처럼, 게이트 끝단(24) 및 데이터 끝단(도 2의 68 참고)이 형성될 하부 기판(10) 상의 비정질 규소층(도 7의 40, 50 참고) 및 게이트 절연막(30)은 모두 제거되어 게이트 끝단(24)이 드러나며, 데이터 끝단(도 2의 68 참고)이 형성될 부분의 하부 기판(10)이 드러난다. In this way, as shown in FIG. 8, an amorphous silicon layer (see 40 and 50 in FIG. 7) and a gate insulating film 30 on the lower substrate 10 on which the gate end 24 and the data end (see 68 in FIG. 2) will be formed. ) Are all removed to reveal the gate end 24 and the lower substrate 10 of the portion where the data end (see 68 in FIG. 2) will be formed.

이어서 도 9에 도시된 바와 같이, 반도체층이 형성될 영역(도 7의 b1 참고)의 감광막(104)만 남기고 애싱을 이용하여 그 이외의 감광막을 제거한다.Subsequently, as shown in FIG. 9, only the photoresist film 104 of the region where the semiconductor layer is to be formed (see b1 of FIG. 7) remains, and other photoresist layers are removed using ashing.

계속해서, 일부 제거된 감광막 패턴(104)을 식각 마스크로 하여 도핑된 비정질 규소층(52) 및 진성 비정질 규소층(42)을 식각한다. 이때 식각은 건식 식각으로 진행될 수 있으며, 식각 기체는 상술한 식각 기체일 수 있다.Subsequently, the doped amorphous silicon layer 52 and the intrinsic amorphous silicon layer 42 are etched using the partially removed photoresist pattern 104 as an etching mask. In this case, the etching may be performed by dry etching, and the etching gas may be the above-described etching gas.

이어서, 도 10에 도시된 바와 같이, 섬 모양의 반도체층(44)이 완성된다.Subsequently, as shown in FIG. 10, an island-shaped semiconductor layer 44 is completed.

다음 도 11 및 도 12에 도시된 바와 같이, 도전성 산화막(80) 및 데이터 도전층(60)을 스퍼터링법 등에 의해 연속적으로 증착하여 데이터 도전층(60) 상에 감광막을 도포한 후, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 도 12에 도시된 바와 같이 제1 감광막 패턴(112a, 112b, 112c)을 형성한다. 이때, 제1 감광막 패턴(112a, 112b, 112c)은 데이터 전극(도 2의 65 참고)이 형성되는 영역에 대응되는 제1 영역(m1)의 두께 (t1)가 화소 전극(도 2의 86 참고)이 형성되는 영역(m2)에 대응하는 제2 영역의 두께(t2)보다 크게 되도록 하며, 제2 영역(m2)의 두께(t2)는 데이터 전극(도 2의 65 참고)과 화소 전극(도 2의 86 참고) 사이에 배치되 는 반도체층(44)에 대응하는 제3 영역(m3)의 두께(t3)보다 크게 되도록 한다. 그리고, 각 부분의 두께의 비는 후술한 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, t1, t2 및 t3의 비를 3:2:1로 하는 것이 바람직하다. 또한 제1 감광막 패턴(112a, 112b, 112c) 중 제2 영역(m2)은 전단 게이트선(도 1의 22 참고)에 형성된 유지 전극(27)과 중첩되게 도포될 수 있다. 그리고 데이터 전극(도 2의 65 참고) 이외의 데이터 배선(도 2의 62, 68 참고)이 형성되는 영역의 감광막의 두께는 제1 영역(m1)의 두께와 동일하게 형성될 수 있다.Next, as shown in FIGS. 11 and 12, the conductive oxide film 80 and the data conductive layer 60 are continuously deposited by sputtering or the like to apply a photosensitive film on the data conductive layer 60, and then through a mask. The photosensitive film is irradiated with light and then developed to form first photosensitive film patterns 112a, 112b, and 112c, as shown in FIG. 12. In this case, in the first photoresist patterns 112a, 112b, and 112c, the thickness t1 of the first region m1 corresponding to the region where the data electrode (see 65 of FIG. 2) is formed is referred to as the pixel electrode (86 of FIG. 2). ) Is larger than the thickness t2 of the second region corresponding to the region m2 in which the second region is formed, and the thickness t2 of the second region m2 is the data electrode (see 65 in FIG. 2) and the pixel electrode (FIG. 2 to 86), to be larger than the thickness t3 of the third region m3 corresponding to the semiconductor layer 44. And, the ratio of the thickness of each portion should be different depending on the process conditions in the etching process described later, it is preferable that the ratio of t1, t2 and t3 to 3: 2: 1. In addition, the second region m2 of the first photoresist patterns 112a, 112b, and 112c may be applied to overlap the storage electrode 27 formed on the front gate line (see 22 in FIG. 1). In addition, the thickness of the photoresist layer of the region where the data wires (see 62 and 68 of FIG. 2) other than the data electrode (see 65 of FIG. 2) is formed may be the same as the thickness of the first region m1.

또한, 데이터 배선부와 화소 전극이 형성될 영역 및 반도체층이 노출된 영역을 제외한 기타 부분의 감광막을 모두 제거한다.Further, all of the photosensitive film except for the region where the data wiring portion and the pixel electrode are to be formed and the region where the semiconductor layer is exposed are removed.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 하프톤 마스크를 사용한다. 슬릿 마스크나 하프톤 마스크에 대한 설명은 상술하였으므로 이에 대한 설명은 생략한다. As such, there may be various methods of varying the thickness of the photoresist film according to the position. In order to control the amount of light transmission, a slit or lattice-shaped pattern is used or a halftone mask is used. Since the description of the slit mask or the halftone mask has been described above, the description thereof will be omitted.

여기서 도전성 산화막(80)은 투명한 도전성 산화막으로서 ITO(Indium Tin Oxide; 이하 ITO) 또는 IZO(Indium Zinc Oxide; 이하 IZO)으로 이루어질 수 있다.The conductive oxide film 80 may be made of indium tin oxide (ITO) or indium zinc oxide (IZO).

이어서 제1 감광막 패턴(112a, 112b, 112c)을 식각 마스크로 하여 노출된 데이터 도전층(60) 및 도전성 산화막(80)을 일괄적으로 식각하며, 식각 공정은 습식 식각으로 진행될 수 있다. 이때, 식각에 사용되는 식각액은 예를 들면, 소정의 비율로 배합된 초산, 질산 및 인산의 혼합액일 수 있다.Subsequently, the exposed data conductive layer 60 and the conductive oxide film 80 are collectively etched using the first photoresist patterns 112a, 112b, and 112c as an etching mask, and the etching process may be performed by wet etching. In this case, the etchant used for etching may be, for example, a mixed solution of acetic acid, nitric acid and phosphoric acid blended in a predetermined ratio.

이렇게 하면, 도 13에 도시된 바와 같이, 제1, 제2 및 제3 영역(도 12의 m1, m2, m3 참고)의 데이터 도전층(62, 64, 68) 및 도전성 산화막(82, 84)만이 남고, 이를 제외한 기타 부분의 데이터 도전층(도 12의 60 참고) 및 도전성 산화막(도 12의 80 참고)은 모두 제거된다. 이때, 데이터선(62) 및 데이터 끝단(68)이 형성되며, 데이터선(62) 및 데이터 끝단(68) 하부에는 더미 도전층(82)이 형성된다.In this way, as illustrated in FIG. 13, the data conductive layers 62, 64, and 68 and the conductive oxide films 82 and 84 in the first, second, and third regions (see m1, m2, and m3 of FIG. 12) are provided. Only the remaining parts, except for this, all of the data conductive layer (see 60 in FIG. 12) and the conductive oxide film (see 80 in FIG. 12) are removed. In this case, the data line 62 and the data end 68 are formed, and the dummy conductive layer 82 is formed under the data line 62 and the data end 68.

계속해서, 도 14에 도시된 바와 같이, 제1 감광막 패턴(도 12의 112a, 112b, 112c) 중 제3 영역(도 12의 m3 참고)의 감광막(도 12의 112c 참고)을 애싱을 이용하여 제거함으로써 제2 감광막 패턴(114a, 114b)을 형성한다.Subsequently, as shown in FIG. 14, the photoresist film (see 112c in FIG. 12) of the third region (see m3 in FIG. 12) of the first photoresist pattern 112 (112a, 112b and 112c in FIG. 12) is used by ashing. By removing, the second photosensitive film patterns 114a and 114b are formed.

이어서, 제2 감광막 패턴(114a, 114b)을 식각 마스크로 하여 채널부의 데이터 도전층(64) 및 도전성 산화막(84)을 식각한다. 이때 식각은 습식 식각으로 진행될 수 있으며, 사용되는 식각액은 예를 들면, 소정의 비율로 배합된 초산, 질산 및 인산의 혼합 용액일 수 있다. 또한, 도전성 산화막(84) 하부에 형성된 도핑된 비정질 규소층(53)을 식각하여 진성 비정질 규소층으로 이루어진 반도체층(44)을 노출시킬 수 있다. 이때 식각은 건식 식각으로 진행될 수 있으며, 사용되는 식각 기체는 예를 들면, SF6, HCl 및 O2 일 수 있다. Subsequently, the data conductive layer 64 and the conductive oxide film 84 of the channel portion are etched using the second photosensitive film patterns 114a and 114b as etch masks. In this case, the etching may be performed by wet etching, and the etchant used may be, for example, a mixed solution of acetic acid, nitric acid, and phosphoric acid, which are formulated in a predetermined ratio. In addition, the doped amorphous silicon layer 53 formed under the conductive oxide film 84 may be etched to expose the semiconductor layer 44 made of the intrinsic amorphous silicon layer. In this case, the etching may be performed by dry etching, and the etching gas used may be, for example, SF 6 , HCl, and O 2. Can be.

이렇게 하면, 도 15에 도시된 바와 같이, 데이터 전극(65)과 화소 전극(86)이 형성될 부분이 분리되고, 그 하부의 저항성 접촉층(55, 56)이 완성된다. 그리고 데이터 전극(65) 하부에는 더미 도전층(85)이 형성된다.In this way, as shown in FIG. 15, the portion where the data electrode 65 and the pixel electrode 86 are to be formed are separated, and the ohmic contact layers 55 and 56 thereunder are completed. A dummy conductive layer 85 is formed below the data electrode 65.

계속해서, 도 16에 도시된 바와 같이, 제2 영역(도 12의 m2 참고)의 감광막(도 15의 114b 참고)을 애싱을 이용하여 제거함으로써 제3 감광막 패턴(116)을 형성한 다. Subsequently, as shown in FIG. 16, the third photosensitive film pattern 116 is formed by removing the photosensitive film (see 114b of FIG. 15) of the second region (see m2 of FIG. 12) using ashing.

이어서, 화소 전극(86)상의 데이터 도전층(66)에 대한 식각을 진행한다. 이때, 식각은 습식 식각으로 진행될 수 있으며, 식각에 사용되는 식각액은 ITO 또는 IZO로 이루어진 화소 전극(86)보다 데이터 도전층(66)에 대하여 식각 선택비가 높은 식각액이다.Subsequently, the data conductive layer 66 on the pixel electrode 86 is etched. In this case, the etching may be performed by wet etching, and the etching solution used for etching is an etching solution having a higher etching selectivity with respect to the data conductive layer 66 than the pixel electrode 86 made of ITO or IZO.

이렇게 하면, 도 17에 도시된 바와 같이, 화소 전극(86)이 노출되고, 이후에 제3 감광막 패턴(도 16의 116 참고)을 애싱을 이용하여 제거한다.In this case, as illustrated in FIG. 17, the pixel electrode 86 is exposed, and then the third photoresist pattern (see 116 of FIG. 16) is removed using ashing.

다음 도 1 및 도 2에 도시된 바와 같이, 유기막을 증착하여 유기막 상에 감광막을 도포한 후, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 데이터 전극(65), 저항성 접촉층(56) 상에 형성된 화소 전극(86)의 일부 및 데이터 전극(65)과 화소 전극(86) 사이의 노출된 반도체층(44)을 덮는 감광막 패턴을 형성한 후, 사진 식각하여 보호막(70)을 형성한다. 이때, 보호막(70)의 두께는, 도 3에 도시된 바와 같이, 박막 트랜지스터 기판(100)과 컬러 필터 기판(300) 사이에 액정층(200)이 개재되도록 셀 갭만큼의 두께를 가질 수 있으며, 바람직하게는 3.5 내지 5.0μm이다. 그리고 보호막(70)의 상부 표면은, 도 3에서 도시된 바와 같이, 박막 트랜지스터 기판(100)의 화소 영역(A) 중 채널부를 덮는 보호막(70)의 상부 표면은 컬러 필터 기판(300)의 오버 코팅층(340)에 접촉될 수 있다. 또한, 유기막은 PFCB, BCB 또는 아크릴계 물질 등일 수 있다. Next, as shown in FIGS. 1 and 2, an organic film is deposited to apply a photosensitive film on the organic film, and then irradiated with light to the photosensitive film through a mask to develop the data electrode 65 and the ohmic contact layer 56. After forming a photoresist pattern covering a portion of the pixel electrode 86 and the exposed semiconductor layer 44 between the data electrode 65 and the pixel electrode 86 formed on the substrate, the protective film 70 is formed by photolithography. . In this case, as shown in FIG. 3, the thickness of the passivation layer 70 may have a thickness equal to a cell gap so that the liquid crystal layer 200 is interposed between the thin film transistor substrate 100 and the color filter substrate 300. Preferably, it is 3.5-5.0 micrometers. 3, the upper surface of the passivation layer 70 covering the channel portion of the pixel region A of the thin film transistor substrate 100 is over the color filter substrate 300, as shown in FIG. 3. It may be in contact with the coating layer 340. In addition, the organic layer may be PFCB, BCB or an acrylic material.

본 발명의 실시예에서는 게이트 배선 또는 데이터 배선이 단일층으로 예를 들어 설명하였으나, 게이트 배선 또는 데이터 배선은 이중층 또는 삼중층일 수 있 으며, 이에 제한되지 않는다.In the exemplary embodiment of the present invention, the gate wiring or the data wiring is described as a single layer, but the gate wiring or the data wiring may be a double layer or a triple layer, but is not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 본 발명의 박막 트랜지스터 기판 및 그의 제조 방법에 따르면 하나 또는 그 이상의 효과가 있다.According to the thin film transistor substrate of the present invention and the manufacturing method thereof as described above has one or more effects.

첫째, 데이터 배선의 하부에 반도체층이 형성되어 있지 않아서 백라이트로부터 조사되는 광에 의한 광누설 전류가 유발되지 않아 액정 표시 장치의 잔상을 방지할 수 있다.First, since the semiconductor layer is not formed below the data line, the light leakage current due to the light irradiated from the backlight is not induced, thereby preventing the afterimage of the liquid crystal display device.

둘째, 유지 축전기의 유지 용량은 게이트 절연막으로 이루어져 유지 축전기에 인가되는 전압의 주기적인 변화에 따라 유지 축전기의 커패시턴스가 변하지 않으므로 액정 표시 장치의 화면 떨림을 방지할 수 있다.Second, since the capacitance of the storage capacitor is formed of a gate insulating layer and the capacitance of the storage capacitor does not change with a periodic change in the voltage applied to the storage capacitor, screen shaking of the liquid crystal display may be prevented.

Claims (18)

기판 상에 형성된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선;A gate wiring including a gate line formed on the substrate and a gate electrode connected to the gate line; 상기 게이트 배선 상에 형성된 게이트 절연막;A gate insulating film formed on the gate wiring; 상기 게이트 절연막 상에 형성된 반도체층;A semiconductor layer formed on the gate insulating film; 상기 게이트 절연막 상에 상기 게이트선과 교차하는 데이터선 및 상기 데이터선과 연결되어 상기 반도체층 상에 형성된 데이터 전극을 포함하는 데이터 배선; A data line on the gate insulating layer, the data line including a data line crossing the gate line and a data electrode connected to the data line and formed on the semiconductor layer; 상기 데이터 전극과 이격되어 상기 반도체층과 접촉하며 화소 영역을 덮는 화소 전극; 및 A pixel electrode spaced apart from the data electrode to contact the semiconductor layer and cover the pixel area; And 상기 반도체층과 중첩된 데이터 전극 및 화소 전극을 덮는 보호막을 포함하는 박막 트랜지스터 기판.And a passivation layer covering the data electrode and the pixel electrode overlapping the semiconductor layer. 제1 항에 있어서,According to claim 1, 상기 반도체층은 상기 게이트 전극 상에 섬 모양으로 형성된 박막 트랜지스터 기판.The semiconductor layer is a thin film transistor substrate formed in an island shape on the gate electrode. 제1 항에 있어서,According to claim 1, 상기 화소 전극은 ITO 또는 IZO로 이루어지는 박막 트랜지스터 기판.The pixel electrode is a thin film transistor substrate made of ITO or IZO. 제1 항에 있어서,According to claim 1, 상기 보호막의 두께는 상기 박막 트랜지스터 기판의 대향 기판과의 셀 갭과 실질적으로 동일한 박막 트랜지스터 기판.And a thickness of the passivation layer is substantially the same as a cell gap with an opposing substrate of the thin film transistor substrate. 제4 항에 있어서,The method of claim 4, wherein 상기 보호막의 두께는 3.5 내지 5.0 μm 인 박막 트랜지스터 기판.The thin film transistor substrate has a thickness of 3.5 to 5.0 μm. 제1 항에 있어서,According to claim 1, 상기 보호막은 유기막으로 이루어진 박막 트랜지스터 기판.The protective film is a thin film transistor substrate made of an organic film. 기판 상에 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;Forming a gate wiring including a gate line and a gate electrode connected to the gate line on a substrate; 상기 게이트 배선 상에 게이트 절연막 및 반도체층을 형성하는 단계;Forming a gate insulating film and a semiconductor layer on the gate wiring; 상기 반도체층 상에 도전성 산화막 및 데이터 데이터 도전층을 순차적으로 적층하는 단계;Sequentially stacking a conductive oxide film and a data data conductive layer on the semiconductor layer; 상기 데이터 도전층 상에 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 식각 마스크로 이용하여 데이터선을 형성하는 단계;Forming a first photoresist pattern on the data conductive layer, and forming a data line using the first photoresist pattern as an etching mask; 상기 제1 감광막 패턴을 일부 제거하여 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 반도체층 상에 데이터 전극을 형성하는 단계;Removing a portion of the first photoresist pattern to form a second photoresist pattern, and forming a data electrode on the semiconductor layer using the second photoresist pattern as an etch mask; 상기 제2 감광막 패턴을 일부 제거하여 제3 감광막 패턴을 형성하고, 상기 제3 감광막 패턴을 식각 마스크로 하여 상기 데이터 전극과 이격되어 상기 반도체층과 접촉하며 화소 영역을 덮는 화소 전극을 형성하는 단계; 및 Removing a portion of the second photoresist pattern to form a third photoresist pattern, and forming a pixel electrode spaced apart from the data electrode to contact the semiconductor layer and covering the pixel region by using the third photoresist pattern as an etch mask; And 상기 반도체층과 중첩된 데이터 전극 및 화소 전극을 덮는 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.Forming a passivation layer covering the data electrode and the pixel electrode overlapping the semiconductor layer. 제7 항에 있어서,The method of claim 7, wherein 상기 도전성 산화막은 ITO 또는 IZO로 이루어진 박막 트랜지스터 기판의 제조 방법.The conductive oxide film is a method of manufacturing a thin film transistor substrate made of ITO or IZO. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 감광막 패턴은 상기 데이터 전극이 형성되는 영역에 대응되는 제1 영역의 두께가 상기 화소 전극이 형성되는 영역에 대응하는 제2 영역의 두께보다 더 크게 형성되고, 상기 제2 영역의 두께가 상기 데이터 전극과 상기 화소 전극 사이에 배치되는 반도체층에 대응하는 제3 영역의 두께보다 더 큰 박막 트랜지스터 기판의 제조 방법. The first photoresist pattern may have a thickness of a first region corresponding to a region where the data electrode is formed to be greater than a thickness of a second region corresponding to a region where the pixel electrode is formed, and a thickness of the second region And a thickness of a third region corresponding to the semiconductor layer disposed between the data electrode and the pixel electrode. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 감광막 패턴은 슬릿 마스크 또는 하프톤 마스크를 사용하여 형성되는 박막 트랜지스터 기판의 제조 방법.The first photosensitive film pattern is a thin film transistor substrate manufacturing method using a slit mask or a halftone mask. 제7 항에 있어서,The method of claim 7, wherein 상기 데이터선을 형성하는 단계는 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 금속막 및 상기 투명 도전막을 일괄적으로 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. The forming of the data line may include collectively etching the metal film and the transparent conductive film by using the first photoresist pattern as an etching mask. 제9 항에 있어서,The method of claim 9, 상기 제2 감광막 패턴을 형성하는 단계는 상기 제1 감광막 패턴을 애싱하여 상기 제3 영역의 감광막을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. The forming of the second photoresist layer pattern may include ashing the first photoresist layer pattern to remove the photoresist layer of the third region. 제12 항에 있어서,The method of claim 12, 상기 제3 감광막 패턴을 형성하는 단계는 상기 제2 감광막 패턴을 애싱하여 상기 제2 영역의 감광막을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. The forming of the third photoresist pattern may include ashing the second photoresist pattern to remove the photoresist of the second region. 제7 항에 있어서,The method of claim 7, wherein 상기 화소 전극을 형성하는 단계는 상기 화소 전극이 형성되는 영역에서 상기 도전성 산화막 상의 상기 데이터 도전층을 선택적으로 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. The forming of the pixel electrode may include selectively removing the data conductive layer on the conductive oxide film in a region where the pixel electrode is formed. 제14 항에 있어서,The method of claim 14, 상기 데이터 도전층을 선택적으로 제거하는 단계는 상기 데이터 도전층에 대한 식각 선택비가 상기 도전성 산화막의 식각 선택비보다 큰 식각액을 사용하는 박막 트랜지스터 기판의 제조 방법. Selectively removing the data conductive layer comprises using an etchant having an etching selectivity with respect to the data conductive layer greater than that of the conductive oxide layer. 제7 항에 있어서,The method of claim 7, wherein 상기 보호막의 두께는 상기 보호막의 두께는 상기 박막 트랜지스터 기판의 대향 기판과의 셀 갭과 실질적으로 동일한 박막 트랜지스터 기판의 제조 방법. And a thickness of the passivation layer is substantially the same as a cell gap with an opposing substrate of the thin film transistor substrate. 제16 항에 있어서,The method of claim 16, 상기 보호막의 두께는 3.5 내지 5.0μm 인 박막 트랜지스터 기판의 제조 방법. The protective film has a thickness of 3.5 to 5.0μm thin film transistor substrate manufacturing method. 제7 항에 있어서,The method of claim 7, wherein 상기 보호막은 유기막으로 이루어진 박막 트랜지스터 기판의 제조 방법.The protective film is a method of manufacturing a thin film transistor substrate made of an organic film.
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