KR101147387B1 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
KR101147387B1
KR101147387B1 KR1020050102010A KR20050102010A KR101147387B1 KR 101147387 B1 KR101147387 B1 KR 101147387B1 KR 1020050102010 A KR1020050102010 A KR 1020050102010A KR 20050102010 A KR20050102010 A KR 20050102010A KR 101147387 B1 KR101147387 B1 KR 101147387B1
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
semiconductor device
forming
diffusion barrier
Prior art date
Application number
KR1020050102010A
Other languages
Korean (ko)
Other versions
KR20070045578A (en
Inventor
최경근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050102010A priority Critical patent/KR101147387B1/en
Publication of KR20070045578A publication Critical patent/KR20070045578A/en
Application granted granted Critical
Publication of KR101147387B1 publication Critical patent/KR101147387B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 배선막을 형성하는 단계, 상기 배선막 상에 식각 정지막 및 층간 절연막을 증착하는 단계, 상기 층간 절연막 상에 플러그 형성 영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로하여 상기 층간 절연막 및 상기 식각 정지막을 순차 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물 상에 확산 방지막을 형성하는 단계, 상기 확산 방지막 상에 상기 트렌치가 매립되도록 도전막을 층착하는 단계, 상기 도전막을 상기 층간 절연막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계, 및 상기 화학기계적 연마 공정시 도전막, 확산 방지막의 식각비 차이로 인해 잔류된 물질을 개스 클러스터 이온 빔을 이용하여 결과물을 평탄화 하는 단계를 포함하는 반도체 소자의 제조방법으로써 반도체 소자의 신뢰성을 향상 시킬 수 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising: forming a wiring film on a semiconductor substrate, depositing an etch stop film and an interlayer insulating film on the wiring film, and a photosensitive film defining a plug formation region on the interlayer insulating film. Forming a pattern, sequentially etching the interlayer insulating layer and the etch stop layer by using the photoresist pattern as an etch mask, forming a trench, forming a diffusion barrier on the trench formed product, and forming a diffusion barrier on the diffusion barrier Depositing a conductive film so that the trench is buried, chemically polishing the conductive film to the point where the upper surface of the interlayer insulating film is exposed, and remaining due to the difference in etching ratio between the conductive film and the diffusion barrier during the chemical mechanical polishing process. Planarized material using gas cluster ion beam As a method of manufacturing a semiconductor device including the step, the reliability of the semiconductor device may be improved.

개스 클러스터 이온 빔, 화학기계적 연마, MIM Gas Cluster Ion Beam, Chemical Mechanical Polishing, MIM

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도.1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing a conventional semiconductor device.

도 2a 및 도 2b는 종래의 반도체 소자의 제조방법의 문제점을 나타낸 그림.2A and 2B illustrate problems of a conventional method for manufacturing a semiconductor device.

도 3은 종래의 반도체 소자의 항복전압 결과를 나타낸 그래프.3 is a graph showing breakdown voltage results of a conventional semiconductor device.

도 4a 내지 도 4h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도.4A through 4H are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

100 : 반도체 기판 110 : 배선막100 semiconductor substrate 110 wiring film

120 : 식각 정지막 130 : 층간 절연막120: etch stop film 130: interlayer insulating film

135 : 감광막 패턴 140 : 확산 방지막 135 photosensitive film pattern 140 diffusion barrier film

150 : 도전막 160 : 하부전극      150 conductive film 160 lower electrode

170 : 유전막 180 : 상부전극      170: dielectric film 180: upper electrode

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조공정 중에 발생할 수 있는, 화학기계적 연마 공정 중 절연막의 플러그 상의 모서리에 볼록한 모양의 결점 형성을 제거하는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device, which eliminates convex defect formation on corners of a plug of an insulating film during a chemical mechanical polishing process, which may occur during a manufacturing process of a semiconductor device. It is about.

도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이고, 도 2a 및 2b는 종래의 방법으로 제조된 반도체 소자의 결점(defect)을 나타낸 사진이며, 도 3은 종래의 방법으로 제조된 반도체 소자의 문제점인 항복전압을 나타낸 그래프이다.1A to 1F are process cross-sectional views illustrating a conventional method of manufacturing a semiconductor device, and FIGS. 2A and 2B are photographs showing defects of a semiconductor device manufactured by a conventional method, and FIG. 3 is a conventional method. This is a graph showing the breakdown voltage which is a problem of the manufactured semiconductor device.

이하, 도 1a 내지 도 1e를 참조하여 종래의 반도체 소자의 제조방법을 설명한다. Hereinafter, a method of manufacturing a conventional semiconductor device will be described with reference to FIGS. 1A to 1E.

먼저, 도 1a에 도시한 바와 같이, 소자를 포함한 소정의 하부구조가 형성된 반도체 기판(100) 상에 배선막(110)을 형성한다. 상기 배선막(110) 상에 식각 정지막(120)을 통상적인 방법으로 형성하며, 상기 식각 정지막(120) 상에 플러그 형성 영역을 위한 층간 절연막(130)을 증착한다. First, as shown in FIG. 1A, a wiring film 110 is formed on a semiconductor substrate 100 on which a predetermined substructure including an element is formed. An etch stop layer 120 is formed on the wiring layer 110 in a conventional manner, and an interlayer insulating layer 130 for a plug formation region is deposited on the etch stop layer 120.

그 다음, 도 1b에 도시한 바와 같이, 상기 층간 절연막(130) 상에 상기 플러그 형성을 위해 감광막 패턴을 형성한다. 플러그 형성을 위해 상기 감광막 패턴 상 에 노광 및 식각을 하여 플러그 형성 영역을 정의한다. Next, as shown in FIG. 1B, a photoresist pattern is formed on the interlayer insulating layer 130 to form the plug. The plug forming region is defined by exposing and etching the photoresist pattern to form the plug.

그 다음, 상기 층간 절연막(130)과 상기 플러그 형성 영역 상에 확산 방지막(140)을 형성한 후 상기 확산 방지막(140) 상에 도전막(150)을 형성한다.Next, after the diffusion barrier 140 is formed on the interlayer insulating layer 130 and the plug formation region, the conductive layer 150 is formed on the diffusion barrier 140.

마지막으로, 상기 층간 절연막(130) 표면을 평탄화시키기 위해 화학기계적 연마 공정을 수행하여 확산 방지막(140)을 식각한다.Finally, the diffusion barrier layer 140 is etched by performing a chemical mechanical polishing process to planarize the surface of the interlayer insulating layer 130.

그러나, 이러한 종래의 반도체 소자 제조공정에서는, 확산 방지막(140)인 탄탈륨(Ta)과 탄탈륨 나이트라이드(TaN)가 순차적으로 적층되어 이중 구조로 이루어진 막을 식각 후 플러그 상단 모서리에 볼록한 모양의 결점(defect)이 형성되는데, 상기 결점은 확산 방지막, 도전막 및 층간 절연막의 식각비의 차이로 도 2a와 도 2b에 도시된 동그란 표시부분처럼 형성된다. 상기 결점의 형성은 반도체 소자의 항복전압을 감소 시키는 문제를 야기시켰다. However, in such a conventional semiconductor device manufacturing process, tantalum (Ta) and tantalum nitride (TaN), which are diffusion barrier films 140, are sequentially stacked to etch a double-structured film to form a convex defect at the top edge of the plug. The defect is formed like the round display portion shown in FIGS. 2A and 2B due to the difference in the etching ratio of the diffusion barrier, the conductive layer and the interlayer dielectric. The formation of the defect has caused a problem of reducing the breakdown voltage of the semiconductor device.

이러한 문제점은 도 3에 도시된 바와 같이 30x30(㎛2) 크기의 10x10 어레이 패턴(array pattern)에서 I-V 측정 결과에 나타난 바와 같이 약 10V 이상에서는 규칙적인 항복전압의 결과를 볼 수 있지만 약 10V 이하에서는 항복전압의 불규칙한 결과를 보여주고 있다.This problem is shown in the IV measurement results in the 10x10 array pattern of 30x30 (μm 2 ) size as shown in Figure 3 can be seen the result of regular breakdown voltage above about 10V but below about 10V It shows irregular results of breakdown voltage.

따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 반도체 소자의 제조 공정 중에 발생할 수 있는, 층간 절연막의 표면을 화학기계적 연마 공 정을 이용하여 평탄화하고 도출된 확산 방지막인 탄탈륨(Ta)과 탄탈륨 나이트라이드(TaN)의 이중 구조막을 개스 클러스터 이온 빔(Gas Cluster Ion Beam : GCIB)을 이용하여 식각함으로써 반도체 소자의 성능을 향상 시킬 수 있는 반도체 소자 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and planarizes the surface of the interlayer insulating film, which may occur during the manufacturing process of the semiconductor device, by using a chemical mechanical polishing process, and thus tantalum (Ta) and tantalum, which are diffusion barrier films, are derived. The present invention provides a method of fabricating a semiconductor device capable of improving performance of a semiconductor device by etching a double structured film of nitride (TaN) using a gas cluster ion beam (GCIB).

상기 목적을 달성하기 위한 본 발명의 반도체 소자는, The semiconductor device of the present invention for achieving the above object,

소정의 하부구조가 형성된 반도체 기판상에 배선막을 형성하는 단계;Forming a wiring film on a semiconductor substrate on which a predetermined substructure is formed;

상기 배선막 상에 식각 정지막을 형성하는 단계; Forming an etch stop layer on the wiring layer;

상기 식각 정지막 상에 층간 절연막을 형성하는 단계; Forming an interlayer insulating layer on the etch stop layer;

상기 층간 절연막 상에 플러그형성 영역을 정의하는 감광막 패턴을 형성하는단계;Forming a photoresist pattern defining a plug formation region on the interlayer insulating film;

상기 감광막 패턴을 식각 마스크로하여 상기 층간 절연막 및 상기 식각 정지막을 순차 식각하여 트렌치를 형성하는 단계;Forming a trench by sequentially etching the interlayer insulating layer and the etch stop layer using the photoresist pattern as an etching mask;

상기 트렌치가 형성된 결과물 상에 확산 방지막을 형성하는 단계;Forming a diffusion barrier on the trench formed product;

상기 확산 방지막 상에 상기 트렌치가 매립되도록 도전막을 층착하는 단계; Depositing a conductive film on the diffusion barrier to fill the trench;

상기 도전막을 상기 층간 절연막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계; 및Chemical mechanical polishing the conductive film to a point where the upper surface of the interlayer insulating film is exposed; And

상기 화학기계적 연마 공정시 도전막, 확산 방지막의 식각비 차이로 인해 잔류된 물질을 개스 클러스터 이온 빔을 이용하여 결과물을 평탄화 하는 단계를 포함 하는 것을 특징으로 한다.And planarizing the resultant material by using a gas cluster ion beam due to the difference in etching ratio between the conductive layer and the diffusion barrier layer during the chemical mechanical polishing process.

또한, 상기 확산 방지막은 탄탈륨과 탄탈륨 나이트라이드가 순차 적층된 이중 구조로 이루어진 막인 것을 특징으로 한다.In addition, the diffusion barrier is a film consisting of a dual structure in which tantalum and tantalum nitride are sequentially stacked.

또한, 상기 도전막은 구리로 되어있는 것을 특징으로 한다. The conductive film is made of copper.

그리고, 상기 개스 클러스터 이온 빔을 이용할 때, 식각 가스는 NF3 가스를 이용하고 운반 가스는 N2, Ar 가스를 이용하며, NF3 기체의 유량은 약 10~1000sccm 이고 운반 기체인 N2와 Ar의 유량은 10~2000sccm으로 유동 시키는 단계를 포함하는 것을 특징으로 한다. When the gas cluster ion beam is used, the etching gas uses NF 3 gas and the carrier gas uses N 2 and Ar gas, and the flow rate of the NF 3 gas is about 10 to 1000 sccm and the carrier gases N 2 and Ar are used. The flow rate of is characterized in that it comprises the step of flowing at 10 ~ 2000sccm.

그리고, 상기 개스 클러스터 이온 빔을 이용할 때 5~100keV의 에너지를 사용하는 단계를 포함하는 반도체 소자의 제조방법을 포함하는 것을 특징으로 한다.And, when using the gas cluster ion beam, characterized in that it comprises a method for manufacturing a semiconductor device comprising using an energy of 5 ~ 100keV.

또한, 상기 결과물의 평탄화 공정 이후에, 상기 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.The method may further include sequentially forming a lower electrode, a dielectric layer, and an upper electrode on the interlayer insulating layer after the planarization of the resultant product.

이하, 본 발명에 따른 반도체 소자 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 한편, 본 발명에 따른 반도체 소자의 제조공정 중에서 종래기술에 설명된 공정과 동일한 공정 및 구성요소에 대하여는 공통되는 도면 부호를 사용하기로 한다.4A to 4H are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention. In the meantime, the same reference numerals are used for the same processes and components as those described in the prior art in the manufacturing process of the semiconductor device according to the present invention.

본 발명의 실시예에 따른 반도체 소자의 제조방법으로서, 먼저 도 4a에 도시된 바와 같이, 트렌지스터와 그외의 소자를 포함한 소정의 하부구조가 형성된 반도체 기판(100)을 제공한다. As a method of manufacturing a semiconductor device according to an embodiment of the present invention, first, as shown in FIG. 4A, a semiconductor substrate 100 having a predetermined substructure including a transistor and other devices is provided.

다음으로, 상기 반도체 기판(100) 상에 배선막(110)을 형성한다. 또한, 상기 배선막(110) 상에는, 식각 공정 중에 상기 반도체 기판(100)과 상기 배선막(110)이 식각 되는 것을 방지하기 위하여 식각 정지막(120)을 형성한다. Next, a wiring film 110 is formed on the semiconductor substrate 100. In addition, an etching stop layer 120 is formed on the wiring layer 110 to prevent the semiconductor substrate 100 and the wiring layer 110 from being etched during the etching process.

그리고, 상기 식각 정지막(120) 상에 층간 절연막(130)을 형성한다. 상기 층간 절연막(130)으로서 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질에 사용된다. In addition, an interlayer insulating layer 130 is formed on the etch stop layer 120. As the interlayer insulating film 130, an insulating material of an oxide type, in particular, an insulating material having a low dielectric constant (low k) is used.

또한, 도 4b에 도시된 바와 같이, 상기 층간 절연막(130) 상에 플러그 형성 영역을 정의하는 감광막 패턴(135)을 형성한다. In addition, as illustrated in FIG. 4B, a photoresist pattern 135 defining a plug formation region is formed on the interlayer insulating layer 130.

그 후, 도 4c에 도시된 바와 같이, 상기 감광막 패턴(135) 상에 식각 마스크(미도시함)로 노광시킨 후 층간 절연막을 선택적으로 제거하여 플러그 형성 영역을 정의한다. Thereafter, as shown in FIG. 4C, a plug formation region is defined by exposing the photoresist pattern 135 with an etching mask (not shown) and then selectively removing the interlayer insulating layer.

그리고, 도 4d에 도시된 바와 같이, 상기 플러그 형성 영역 상에, 종래의 통상적인 공정을 이용하여, 화학기계적 연마 공정 중에 층간 절연막까지 평탄화가 이루어지는 것을 막기 위한 확산 방지막(140)을 형성한다. 여기서, 상기 확산 방지막(140)은 탄탈륨(Ta)과 탄탈륨 나이트라이드(TaN)가 순차적으로 적층되어 이중 구조로 이루어진 막으로 구성 되어진다. As shown in FIG. 4D, a diffusion barrier layer 140 is formed on the plug formation region to prevent planarization to the interlayer insulating layer during a chemical mechanical polishing process using a conventional conventional process. Herein, the diffusion barrier 140 is formed of a double layer structure in which tantalum (Ta) and tantalum nitride (TaN) are sequentially stacked.

다음으로, 도 4e에 도시된 바와 같이, 상기 확산 방지막(140) 상에 상기 플러그 형성 영역이 매립되도록 도전막(150)을 증착하는데, 상기 도전막(150)으로서 구리가 사용될 수 있다. Next, as shown in FIG. 4E, the conductive film 150 is deposited to fill the plug formation region on the diffusion barrier layer 140. Copper may be used as the conductive film 150.

그 다음, 도 4f에 도시된 바와 같이, 상기 층간 절연막(130)에 플러그를 형성하기 위해 화학기계적 연마 공정을 진행한다. 상기 화학기계적 연마 공정은 층간 절연막(130)의 상부 표면이 드러나는 시점까지 진행한다.Next, as shown in FIG. 4F, a chemical mechanical polishing process is performed to form a plug in the interlayer insulating layer 130. The chemical mechanical polishing process proceeds until the upper surface of the interlayer insulating layer 130 is exposed.

그리고, 도 4g에 도시된 바와 같이, 상기 화학기계적 연마 공정 후 확산 방지막(140)과 도전막(150)의 식각비 차이로 인해 플러그 상부 모서리에 남아있는 볼록한 모양의 결점(도 4f에 도시된 도면부호 "A" 참조)을 제거하기 위해 개스 클러스터 이온 빔(GCIB)을 이용하여 제거한다. 상기 개스 클러스터 이온 빔은 NF3 기체와 N2, Ar 운반 기체(carrier gas)를 이용하여 도 4g에 도시된 수정부분(도면부호 "B" 참조) 같이 식각 후 잔류된 확산 방지막을 제거하여 결과물을 평탄화시키는 역할을 한다.And, as shown in Figure 4g, due to the difference in the etch ratio of the diffusion barrier 140 and the conductive film 150 after the chemical mechanical polishing process, the convex defects remaining in the upper corner of the plug (Fig. 4f Removal using a gas cluster ion beam (GCIB) to remove the symbol "A". The gas cluster ion beam removes the diffusion barrier after etching, such as the modified portion (see reference numeral “B”) shown in FIG. 4G using NF 3 gas and N 2 , Ar carrier gas, thereby removing the resultant product. Serves to planarize.

여기서, 상기 개스 클러스터 이온 빔(GCIB)의 이용시 NF3 기체의 유량은 약 10~1000sccm 이고 운반 기체인 N2와 Ar 기체의 유량은 10~2000sccm으로 유동 시키는 것이 바람직하다.Here, when the gas cluster ion beam (GCIB) is used, the flow rate of the NF 3 gas is about 10 to 1000 sccm, and the flow rates of the N 2 and Ar gases, which are carrier gases, are preferably flowed at 10 to 2000 sccm.

또한, 상기 개스 클러스터 이온 빔의 에너지는 5~100keV로 진행는 것이 바람직하다. 5keV 이하에서는 식각이 완전히 이루어지지 않고, 100keV 이상에서는 과식되는 문제점이 있으므로 상기와 같이 빔 에너지는 5~100keV인 것이 바람직하다.In addition, it is preferable that the energy of the gas cluster ion beam proceeds to 5 to 100 keV. Etching is not performed completely at 5 keV or less, and there is a problem of overeating at 100 keV or more. Thus, the beam energy is preferably 5 to 100 keV as described above.

그 다음, 도 4h에 도시된 바와 같이, 상기 평탄화된 플러그가 형성된 층간 절연막(130) 상에 하부전극(160), 유전막(170) 및 상부전극(180)을 종래의 순차적인 방법으로 증착하여 MIM 커패시터를 제조할 수 있다. Next, as shown in FIG. 4H, the lower electrode 160, the dielectric layer 170, and the upper electrode 180 are deposited on the interlayer insulating layer 130 on which the flattened plug is formed by a conventional sequential method. Capacitors can be manufactured.

한편, 상술한 실시예에서는 최종 결과물 소자로서 MIM 커패시터 소자를 일예로 설명하였으나 본 발명의 기술적 사상은 상기 소자에만 한정되는 것은 아니며 다양한 반도체소자의 제조에 적용될 수 있음은 자명하다 할 것이다.Meanwhile, in the above-described embodiment, the MIM capacitor device has been described as an example of the final result device. However, the technical concept of the present invention is not limited to the above device, but may be applied to the manufacture of various semiconductor devices.

이상의 본 발명은 상기에 기술된 실시예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.The present invention is not limited to the above-described embodiments, and various modifications and changes can be made by those skilled in the art, which should be regarded as included in the spirit and scope of the present invention as defined in the appended claims. will be.

이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, 반도체 소자 제조 공정 중에 플러그를 형성하기 위한 평탄화 공정 후 플러그 상부의 모서리에 확산 방지막과 도전막의 식각비 차이로 잔류된 확산 방지막 결점을 개스 클러스터 이온 빔(GCIB)을 이용하여 제거함으로써 반도체 소자의 누설 전류(leakage current) 특성이 향상되며 반도체 소자의 신뢰성 향상을 극대화 시키는 이점이 있다.As described in detail above, according to the method of manufacturing a semiconductor device according to the present invention, after the planarization process for forming a plug in a semiconductor device manufacturing process, the diffusion barrier layer defects remaining due to the difference in the etching ratio between the diffusion barrier layer and the conductive layer at the corners of the upper portion of the plug. By using the gas cluster ion beam (GCIB) to remove the leakage current (leakage current) characteristics of the semiconductor device is improved and there is an advantage to maximize the reliability improvement of the semiconductor device.

Claims (6)

반도체 기판 상에 배선막을 형성하는 단계;Forming a wiring film on the semiconductor substrate; 상기 배선막 상에 식각 정지막 및 층간 절연막을 증착하는 단계;Depositing an etch stop film and an interlayer insulating film on the wiring film; 상기 층간 절연막 상에 플러그 형성 영역을 정의하는 감광막 패턴을 형성하는 단계; Forming a photoresist pattern defining a plug formation region on the interlayer insulating film; 상기 감광막 패턴을 식각 마스크로하여 상기 층간 절연막 및 상기 식각 정지막을 순차 식각하여 트렌치를 형성하는 단계;Forming a trench by sequentially etching the interlayer insulating layer and the etch stop layer using the photoresist pattern as an etching mask; 상기 트렌치가 형성된 결과물 상에 확산 방지막을 형성하는 단계;Forming a diffusion barrier on the trench formed product; 상기 확산 방지막 상에 상기 트렌치가 매립되도록 도전막을 층착하는 단계; Depositing a conductive film on the diffusion barrier to fill the trench; 상기 도전막을 상기 층간 절연막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계; 및Chemical mechanical polishing the conductive film to a point where the upper surface of the interlayer insulating film is exposed; And 상기 화학기계적 연마 공정시 도전막, 확산 방지막의 식각비 차이로 인해 잔류된 물질을 개스 클러스터 이온 빔을 이용하여 결과물을 평탄화 하는 단계를 포함하는 반도체 소자의 제조방법.And planarizing the resultant material by using a gas cluster ion beam due to the difference in etching ratio between the conductive layer and the diffusion barrier layer during the chemical mechanical polishing process. 제1항에 있어서,The method of claim 1, 상기 확산 방지막은, 탄탈륨과 탄탈륨 나이트라이드가 순차 적층된 이중 구조로 이루어진 막인 것을 특징으로 하는 반도체 소자의 제조방법.The diffusion barrier is a semiconductor device manufacturing method, characterized in that the film consisting of a double structure of tantalum and tantalum nitride sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 도전막은 구리로 되어있는 것을 특징으로 하는 반도체 소자의 제조방법.The conductive film is a manufacturing method of a semiconductor device, characterized in that the copper. 제1항에 있어서,The method of claim 1, 상기 개스 클러스터 이온 빔을 이용할 때, 식각 가스는 NF3 가스를 이용하고 운반 가스는 N2, Ar 가스를 이용하며, NF3 가스의 유량은 10~1000sccm이고 N2와 Ar 가스의 유량은 10~2000sccm으로 유동시키는것을 특징으로 하는 반도체 소자의 제조방법.When the gas cluster ion beam is used, the etching gas uses NF 3 gas, the carrier gas uses N 2, Ar gas, the flow rate of NF 3 gas is 10-1000 sccm, and the flow rate of N 2 and Ar gas is 10- A method for manufacturing a semiconductor device, characterized by flowing at 2000sccm. 제1항에 있어서,The method of claim 1, 상기 개스 클러스터 이온 빔을 이용할 때 5~100keV의 에너지를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.When using the gas cluster ion beam, a method of manufacturing a semiconductor device, characterized in that for using 5 ~ 100keV energy. 제1항에 있어서,The method of claim 1, 상기 결과물의 평탄화공정 이후에, 상기 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And sequentially forming a lower electrode, a dielectric film, and an upper electrode on the interlayer insulating film after the planarization of the resultant product.
KR1020050102010A 2005-10-27 2005-10-27 Manufacturing method of semiconductor device KR101147387B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050102010A KR101147387B1 (en) 2005-10-27 2005-10-27 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050102010A KR101147387B1 (en) 2005-10-27 2005-10-27 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20070045578A KR20070045578A (en) 2007-05-02
KR101147387B1 true KR101147387B1 (en) 2012-05-22

Family

ID=38271286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050102010A KR101147387B1 (en) 2005-10-27 2005-10-27 Manufacturing method of semiconductor device

Country Status (1)

Country Link
KR (1) KR101147387B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053777A (en) * 2012-11-02 2015-05-18 캐논 아네르바 가부시키가이샤 Method for manufacturing semiconductor device, ion beam etching device, and control device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151374A (en) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 Semiconductor device and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000073430A (en) * 1999-05-11 2000-12-05 윤종용 Method of forming metal line for semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000073430A (en) * 1999-05-11 2000-12-05 윤종용 Method of forming metal line for semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053777A (en) * 2012-11-02 2015-05-18 캐논 아네르바 가부시키가이샤 Method for manufacturing semiconductor device, ion beam etching device, and control device
KR101661638B1 (en) 2012-11-02 2016-09-30 캐논 아네르바 가부시키가이샤 Method for manufacturing semiconductor device, ion beam etching device, and control device

Also Published As

Publication number Publication date
KR20070045578A (en) 2007-05-02

Similar Documents

Publication Publication Date Title
KR100494955B1 (en) Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
JP4159027B2 (en) Semiconductor device and manufacturing method thereof
JP2005005669A (en) Manufacturing method of semiconductor element
CN113013092A (en) Semiconductor structure forming method and semiconductor structure
US7176123B2 (en) Method for manufacturing metal line of semiconductor device
US20030003718A1 (en) Methods for fabricating a semiconductor device
US7691741B2 (en) Method of forming bit line in semiconductor device
KR101147387B1 (en) Manufacturing method of semiconductor device
KR20020045028A (en) Method for fabricating pad without void using self-aligned contact etch process in semiconductor device
KR20070008118A (en) Method for forming the metal contact of semiconductor device
JP2005033163A (en) Method of forming metal wiring for semiconductor element
US6780763B2 (en) Method for fabricating semiconductor device capable of improving gap-fill property
CN103107125A (en) Semiconductor device and forming method thereof
KR100548516B1 (en) method for manufacturing Metal-Insulator-Metal capacitor
US7994065B2 (en) Method for fabricating semiconductor device
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
TWI512894B (en) Metal interconnect structure and process thereof
JP4338748B2 (en) Manufacturing method of semiconductor device
KR100414733B1 (en) A method for forming a metal-insulator-metal capacitor
KR100506050B1 (en) Contact formation method of semiconductor device
US20080194101A1 (en) Method of manufacturing a contact structure to avoid open issue
KR20040043931A (en) Method of forming interlayer dielectric layer in semiconductor device
KR20040000016A (en) Method of forming a semiconductor device&#39;s contact
KR100528123B1 (en) Method For Manufacturing Semiconductor Devices
KR20070097806A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8