KR20070007669A - High voltage output circuit for display driver - Google Patents

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KR20070007669A
KR20070007669A KR1020050062439A KR20050062439A KR20070007669A KR 20070007669 A KR20070007669 A KR 20070007669A KR 1020050062439 A KR1020050062439 A KR 1020050062439A KR 20050062439 A KR20050062439 A KR 20050062439A KR 20070007669 A KR20070007669 A KR 20070007669A
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김육희
신홍재
곽계달
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하나 마이크론(주)
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Abstract

A high voltage output circuit for a display driver is provided to prevent all transistors from being simultaneously turned on by adjusting timings for application signals for the transistors. A high voltage output circuit for a display driver includes a level shifter(100), a timing controller(110), and a high voltage buffer(120). The level shifter includes two PMOS(Positive Metal Oxide Semiconductor) and NMOS(Negative Metal Oxide Semiconductor) transistors. Each of the PMOS transistors is connected in a latch structure. Low voltage logic level signals are applied on gate terminals of the NMOS transistors. The timing controller generates different output signals by using the voltage difference between complementary connection points of the level shifter. The high voltage buffer includes at least one PMOS transistor, which receives an output signal from the timing controller, and an NMOS transistor, which is connected to the PMOS transistor in a complementary configuration. The high voltage buffer drives a display device element at a high voltage.

Description

디스플레이 구동장치용 고전압 출력회로 {High Voltage Output Circuit for Display Driver}High Voltage Output Circuit for Display Driver

도 1은 종래의 일 실시예에 따른 디스플레이 구동장치용 고전압 출력회로도,1 is a high voltage output circuit diagram for a display driving apparatus according to a conventional embodiment;

도 2는 종래의 개선된 실시예에 따른 고전압 출력 회로도,2 is a high voltage output circuit diagram according to a conventional improved embodiment;

도 3은 본 발명의 바람직한 실시예에 따른 디스플레이 구동용 고전압 출력회로도,3 is a high voltage output circuit for driving a display according to a preferred embodiment of the present invention;

도 4는 도 3의 고전압 출력회로에서 입력 신호의 상태 천이에 따른 레벨쉬프터와 타이밍 조절부의 상태 천이 과정을 모식적으로 보인 타이밍 차트,4 is a timing chart schematically illustrating a state transition process of a level shifter and a timing controller according to a state transition of an input signal in the high voltage output circuit of FIG. 3;

도 5는 도 3의 고전압 출력회로에서 타이밍 조절부의 C 및 D 노드의 상태 천이 과정을 실측으로 보인 타이밍 차트,FIG. 5 is a timing chart showing a state transition process of C and D nodes of a timing controller in the high voltage output circuit of FIG. 3.

도 6은 본 발명에 의한 고전압 출력회로와 기존의 고전압 출력회로의 단락전류를 비교한 그래프이다.6 is a graph comparing the short-circuit current of the high voltage output circuit according to the present invention and the existing high voltage output circuit.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

10: 신호 입력부, 20, 20', 100: 레벨쉬프터,10: signal input, 20, 20 ', 100: level shifter,

30, 30', 120: 고전압 버퍼부, 110: 타이밍 조절부,30, 30 ', 120: high voltage buffer unit, 110: timing adjusting unit,

P1, P2, HP1-HP3, HP11-HP15, HP21-HP26: PMOS 트랜지스터,P1, P2, HP1-HP3, HP11-HP15, HP21-HP26: PMOS transistors,

N1, N2, HN1-HN3, HN11-HN13, HN21-HN25: NMOS 트랜지스터,N1, N2, HN1-HN3, HN11-HN13, HN21-HN25: NMOS transistors,

INV1, INV2: 인버터 게이트INV1, INV2: Inverter Gate

본 발명은 디스플레이 구동장치용 고전압 출력회로에 관한 것으로, 특히 각종 디스플레이의 구동장치에 사용되는 고전압 버퍼단에서 트랜지스터들이 동시에 온되어 발생되는 단락전류에 의한 전력 소모의 증가를 방지할 수 있도록 한 디스플레이 구동장치용 고전압 출력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage output circuit for a display driving apparatus, and more particularly to a display driving apparatus capable of preventing an increase in power consumption due to short-circuit current generated by simultaneously turning on transistors in a high voltage buffer stage used in various display driving apparatus. It relates to a high voltage output circuit.

LCD(Liquid Crystal Dispaly), PDP(Plasma Display Panel) 또는 OLED(Organic Light Emitting Diode)와 같은 각종 디스플레이 구동회로에서는 출력수에 비례하는 스캔 구동회로를 필요로 하는데, 이러한 스캔 구동회로에는 로직 레벨을 나타내는 저전압 신호를 표시소자 구동용의 고전압 신호로 변환시켜 주는 고전압 출력회로가 사용된다. 한편 디스플레이의 해상도가 높아짐에 따라 이에 비례하여 스캔 라인의 수가 증가하게 되고, 이와 같이 스캔 라인의 수가 증가할수록 고전압 출력회로의 수도 비례하여 증가하게 된다.Various display driving circuits such as LCD (Liquid Crystal Dispaly), Plasma Display Panel (PDP), or Organic Light Emitting Diode (OLED) require scan driving circuits that are proportional to the number of outputs. A high voltage output circuit for converting a low voltage signal into a high voltage signal for driving a display element is used. As the resolution of the display increases, the number of scan lines increases in proportion to this. As the number of scan lines increases, the number of high voltage output circuits increases proportionally.

도 1은 종래의 일 실시예에 따른 디스플레이 구동장치용 고전압 출력 회로도이다. 도 1에 도시한 바와 같이, 종래의 디스플레이 구동장치용 고전압 출력회로는 크게 저전압, 즉 로직 레벨 전압(VDD)으로 동작하는 저전압용 NMOS 트랜지스터(N1, N2) 및 PMOS 트랜지스터(P1, P2)로 이루어진 신호 입력부(10), 고전압용(VDDH)의 상보형 MOS 트랜지스터(HP3, HN3)로 이루어져서 디스플레이 장치를 구성하는 개개의 표시소자(미도시)를 구동하는 고전압 버퍼부(30) 및 2개의 고전압용 PMOS 트랜 지스터(HP1, HP2) 및 2개의 고전압용 NMOS 트랜지스터(HN1, HN2)로 이루어져서 신호 입력부(10)에서 출력되는 저전압 신호(VDD)를 고전압 신호(VDDH)로 변환하여 고전압 버퍼부(30)에 전달하는 레벨쉬프터(20)를 포함하여 이루어져 있다.1 is a high voltage output circuit diagram for a display driving apparatus according to a conventional embodiment. As shown in FIG. 1, a conventional high voltage output circuit for a display driving apparatus is composed of low voltage NMOS transistors N1 and N2 and PMOS transistors P1 and P2 that operate at a low voltage, that is, a logic level voltage VDD. The high voltage buffer unit 30 and the two high voltage units for driving the individual display elements (not shown) constituting the display device by using the signal input unit 10 and the complementary MOS transistors HP3 and HN3 for high voltage VDDH. The PMOS transistors HP1 and HP2 and two high voltage NMOS transistors HN1 and HN2 convert the low voltage signal VDD output from the signal input unit 10 into a high voltage signal VDDH to convert the high voltage signal VDDH into a high voltage buffer unit 30. It comprises a level shifter 20 to transmit to.

전술한 구성을 갖는 종래의 고전압 출력회로의 동작은 아래의 표 1에 나타낸 바와 같이, 입력단(IN)에 L레벨의 로직 신호가 인가되면 레벨쉬프터(20)의 NMOS 트랜지스터(HN1)는 오프되는 반면에 다른 NMOS 트랜지스터(HN2)는 온되어 여기에 연결된 B노드의 전압이 L레벨로 되고, 이에 따라 PMOS 트랜지스터(HP1)가 온되어 여기에 연결된 A노드의 전압이 H레벨(VDDH)이 되며, 이에 따라 나머지의 PMOS 트랜지스터(HP2)는 오프되게 된다.In the operation of the conventional high voltage output circuit having the above-described configuration, as shown in Table 1 below, when the L-level logic signal is applied to the input terminal IN, the NMOS transistor HN1 of the level shifter 20 is turned off. The other NMOS transistor HN2 is turned on so that the voltage of the B node connected thereto becomes L level, so that the PMOS transistor HP1 is turned on so that the voltage of the A node connected thereto becomes H level VDDH. As a result, the remaining PMOS transistor HP2 is turned off.

위와는 반대로 입력단(IN)에 H레벨(VDD)의 로직 신호가 인가되면 레벨쉬프터(20)의 NMOS 트랜지스터(HN1)는 온되는 반면에 다른 NMOS 트랜지스터(HN2)는 오프되어 여기에 연결된 B노드의 전압이 H레벨(VDDH)로 되고, 이에 따라 PMOS 트랜지스터(HP1)가 오프되어 여기에 연결된 A노드의 전압이 L레벨이 되며, 이에 따라 나머지의 PMOS 트랜지스터(HP2)는 온되게 된다.Contrary to the above, when the logic signal of the H level VDD is applied to the input terminal IN, the NMOS transistor HN1 of the level shifter 20 is turned on, while the other NMOS transistor HN2 is turned off to connect the B node connected thereto. The voltage is brought to the H level VDDH, whereby the PMOS transistor HP1 is turned off so that the voltage of the A node connected thereto is at the L level, thereby turning on the remaining PMOS transistor HP2.

한편, 고전압 버퍼부(30)는 A노드의 H레벨(VDDH) 신호를 입력으로 받게 되는데, A노드의 로직 상태가 H레벨에서 L레벨 또는 L레벨에서 H레벨로 천이할 때 고전압 버퍼부(30)의 NMOS 트랜지스터(HN3)와 PMOS 트랜지스터(HP3)가 동시에 온되게 된다. 이 경우에 전원전압인 VDDH와 VSS가 단락되어 단락전류가 흐르게 되는데, VDDH가 고전압이기 때문에 작은 단락전류의 흐름도 큰 전력의 소모로 연결되게 되고, 더욱이 디스플레이 구동장치에서는 패널의 라인 수만큼의 고전압 출력회로가 구비되기 때문에 디스플레이 구동장치의 전체 전력 소모가 증가하는 문제점이 있었다.Meanwhile, the high voltage buffer unit 30 receives the H level (VDDH) signal of the A node as an input. When the logic state of the A node transitions from the H level to the L level or the L level to the H level, the high voltage buffer unit 30 is received. NMOS transistor HN3 and PMOS transistor HP3 are turned on at the same time. In this case, the short-circuit current flows due to short-circuit of the power voltages VDDH and VSS. Since VDDH is a high voltage, the flow of small short-circuit current leads to the consumption of large power. Since the circuit is provided, there is a problem that the total power consumption of the display driving apparatus increases.

ININ P1P1 P2P2 N1N1 N2N2 HP1HP1 HP2HP2 HN1HN1 HN2HN2 HP3HP3 HN3HN3 LL onon offoff offoff onon onon offoff offoff onon offoff onon HH offoff onon onon offoff offoff onon onon offoff onon offoff

도 2는 종래의 개선된 실시예에 따른 고전압 출력회로도로서, 도 1의 기술이 갖는 문제점을 해결하고자 1997년 특허공개 제22418호(공개일: 1997. 5. 28)로 제안된 것이다. 도 2에서 알 수 있는 바와 같이, 종래의 개선된 고전압 출력회로는 크게 다수의 고전압용 PMOS 트랜지스터(HP11, HP12, HP13, HP14)와 NMOS 트랜지스터(HN11, HN12)로 이루어진 레벨쉬프터(20'), 레벨쉬프터(20')의 출력단(OUT1)에 연결된 인버터 게이트(INV1) 및 상보형 MOS 트랜지스터(HP15, HN13)로 이루어진 고전압 버퍼부(30')로 이루어져 있다. 나아가, 고전압 버퍼부(30')의 PMOS 트랜지스터(HP15)의 입력단(게이트 단자)에는 인버터 게이트(INV1)의 출력이 인가되고 그 NMOS 트랜지스터(HN13)의 입력단(게이트 단자)에는 레벨쉬프터(20')의 출력(OUT2)이 그대로 인가되는 구조에 의해 고전압 버퍼부(30')를 이루는 두 트랜지스터(HP15, HN13)에 서로 다른 입력이 인가된다.FIG. 2 is a high voltage output circuit diagram according to a conventional improved embodiment, which was proposed by Korean Patent Publication No. 222418 (published on May 28, 1997) to solve the problems of the technique of FIG. 1. As can be seen in Figure 2, the conventional improved high voltage output circuit is largely composed of a plurality of high voltage PMOS transistors HP11, HP12, HP13, HP14 and NMOS transistors HN11, HN12 level shifter 20 ', An inverter gate INV1 connected to an output terminal OUT1 of the level shifter 20 'and a high voltage buffer unit 30' including complementary MOS transistors HP15 and HN13 are included. Further, the output of the inverter gate INV1 is applied to the input terminal (gate terminal) of the PMOS transistor HP15 of the high voltage buffer unit 30 ', and the level shifter 20' is applied to the input terminal (gate terminal) of the NMOS transistor HN13. Since the output OUT2 is applied as it is, different inputs are applied to the two transistors HP15 and HN13 constituting the high voltage buffer unit 30 '.

한편, 도 2에 도시한 고전압 출력회로의 동작은 아래의 표 2에 나타낸 바와 같이, 레벨쉬프터(20')의 입력단(IN)에 L레벨의 로직 신호가 인가되면 NMOS 트랜지스터(HN11)는 오프되는 반면에 PMOS 트랜지스터(HP11, HP12)는 온된다. 다음으로, 반전 입력단자(INB)에 H레벨의 로직 신호가 인가되면 PMOS 트랜지스터(HP13, HP14)는 오프되는 반면에 NMOS 트랜지스터(HN12)는 온되는데, 이에 따라 하나의 출력노드(OUT1)는 L레벨로 되고 다른 출력노드(OUT2)는 H레벨로 된다.On the other hand, in the operation of the high voltage output circuit shown in Figure 2, as shown in Table 2 below, when the L-level logic signal is applied to the input terminal IN of the level shifter 20 ', the NMOS transistor HN11 is turned off. On the other hand, the PMOS transistors HP11 and HP12 are turned on. Next, when the H-level logic signal is applied to the inverting input terminal INB, the PMOS transistors HP13 and HP14 are turned off while the NMOS transistor HN12 is turned on, so that one output node OUT1 is L. Level is set, and the other output node OUT2 is set to H level.

다른 한편, 출력노드(OUT1)의 신호는 인버터 게이트(INV1)에 입력되는데, 도 2에서는 이 인버터 게이트(INV1)의 내부 트랜지스터 사이즈를 조절, 즉 그 P형 트랜지스터의 사이즈를 크게 하고 N형 트랜지스터의 사이즈는 작게 함으로써 출력노드(OUT1)의 로직 상태가 L레벨일 때 PMOS 트랜지스터(HP15)의 입력이 빠르게 H레벨로 되는 반면에 그 로직 상태가 H레벨일 때에는 PMOS 트랜지스터(HP15)의 게이트 입력이 늦게 L레벨로 되도록 한다.On the other hand, the signal of the output node OUT1 is input to the inverter gate INV1. In FIG. 2, the size of the internal transistor of the inverter gate INV1 is adjusted, that is, the size of the P-type transistor is increased, By reducing the size, the input of the PMOS transistor HP15 quickly becomes H level when the logic state of the output node OUT1 is at L level, while the gate input of the PMOS transistor HP15 is delayed when the logic state is H level. Make it to L level.

ININ HN11HN11 HP11HP11 HP12HP12 HP13HP13 HP14HP14 HN12HN12 HP15HP15 HN13HN13 LL offoff onon onon offoff offoff onon offoff onon HH onon offoff offoff onon onon offoff onon offoff

따라서 고전압 버퍼부(30')의 PMOS 트랜지스터(HP15)와 NMOS 트랜지스터(HN13)에 의해 그 출력단(OUT3)에 L레벨이 출력되어야 할 때는 PMOS 트랜지스터(HP15)가 먼저 오프된 다음에 NMOS 트랜지스터(HN13)가 온된다. 이와는 반대로 PMOS 트랜지스터(HP15)와 NMOS 트랜지스터(HN13)에 의해 그 출력단(OUT3)에 H레벨이 출력되어야 할 때는 NMOS 트랜지스터(HN13)가 먼저 오프된 다음에 PMOS 트랜지스터(HP15)가 온된다.Therefore, when the L level is to be outputted to the output terminal OUT3 by the PMOS transistor HP15 and the NMOS transistor HN13 of the high voltage buffer unit 30 ', the PMOS transistor HP15 is first turned off and then the NMOS transistor HN13. ) Is turned on. On the contrary, when the H level is to be output to the output terminal OUT3 by the PMOS transistor HP15 and the NMOS transistor HN13, the NMOS transistor HN13 is first turned off and then the PMOS transistor HP15 is turned on.

이와 같이 도 2에 도시한 고전압 출력회로에서는, 인버터 게이트(INV1)의 내부 트랜지스터의 사이즈를 조절하여 고전압 버퍼부(30')의 PMOS 트랜지스터(HP15)와 NMOS 트랜지스터(HN13)가 동시에 온되는 시간을 없애고자 시도하고 있다. 그러나 인버터 게이트의 내부 트랜지스터의 크기를 아무리 잘 조절한다고 해도 고전압 버퍼부(30')의 PMOS 트랜지스터(HP15)와 NMOS 트랜지스터(HN13)가 동시에 온되는 시간을 완전히 없앨 수는 없다는 문제점이 있었다. 나아가, 이와 같이 트랜지스터의 사이즈를 조절하는 것에 의해 신호의 타이밍을 조절함에 있어서는 공정상의 여러 요소에 의해 타이밍이 정확하게 컨트롤 되지 않는 경우가 발생될 수도 있는바, 이 경우에는 오히려 더 많은 단락전류가 흐를 수 있다는 문제점이 있었다.As described above, in the high voltage output circuit shown in FIG. 2, the time for turning on the PMOS transistor HP15 and the NMOS transistor HN13 of the high voltage buffer unit 30 'at the same time by adjusting the size of the internal transistor of the inverter gate INV1. I'm trying to get rid of it. However, even if the size of the internal transistor of the inverter gate is well adjusted, there is a problem that the time for simultaneously turning on the PMOS transistor HP15 and the NMOS transistor HN13 of the high voltage buffer unit 30 'cannot be completely eliminated. Furthermore, in the case of controlling the timing of the signal by adjusting the size of the transistor in this way, the timing may not be precisely controlled by various factors in the process. In this case, more short-circuit current may flow. There was a problem.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 레벨쉬프터 구성 노드들 사이의 전압차를 이용하여 고전압 버퍼부에 구비된 트랜지스터의 동작 타이밍을 조절함으로써 그 상태 천이 과정에서 단락전류가 흐르는 것을 방지하고, 이에 따라 불필요한 전력 소모가 증가하는 것을 방지할 수 있도록 한 디스플레이 구동장치용 고전압 출력회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and by controlling the operation timing of a transistor provided in the high voltage buffer unit by using the voltage difference between the level shifter configuration nodes, the short-circuit current is prevented from flowing during the state transition process. Accordingly, an object of the present invention is to provide a high voltage output circuit for a display driving apparatus which can prevent an unnecessary power consumption from increasing.

전술한 목적을 달성하기 위한 본 발명의 디스플레이 구동장치용 고전압 출력회로는 2개의 트랜지스터가 상하로 상보하는 형태로 접속된 2개의 PMOS 및 NMOS 트랜지스터 쌍으로 이루어지되, PMOS 트랜지스터의 각각은 래치 구조로 연결되며, NMOS 트랜지스터들의 게이트 단자에는 상호간에 다른 저전압의 로직 레벨 신호가 인가되어 고전압 신호로 변환되는 레벨쉬프터; 상기 레벨쉬프터의 상보적 접속점들 사이의 전압차를 이용하여 상호간에 천이 시간이 다른 출력 신호를 발생시키는 타이밍 조절부 및 상기 타이밍 조절부에서 발생된 출력 신호를 입력받는 적어도 하나 의 PMOS 트랜지스터와 NMOS 트랜지스터가 상하로 상보하는 형태로 접속되어 이루어져서 디스플레이 표시소자를 고전압으로 구동하는 고전압 버퍼부를 포함하여 이루어진다.The high voltage output circuit for a display driving apparatus of the present invention for achieving the above object is composed of two PMOS and NMOS transistor pairs connected in a form of two transistors complementary up and down, each of which is connected in a latch structure A level shifter to which different low voltage logic level signals are applied to gate terminals of the NMOS transistors and converted into high voltage signals; A timing controller for generating output signals having different transition times from each other by using voltage differences between complementary connection points of the level shifters, and at least one PMOS transistor and an NMOS transistor receiving an output signal generated by the timing controller; And a high voltage buffer unit which is connected in a complementary manner up and down to drive the display display element at a high voltage.

이하에는 첨부된 도면을 참조하여 본 발명의 디스플레이 구동장치용 고전압 출력회로의 바람직한 실시예에 대해 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a high voltage output circuit for a display driving device of the present invention.

도 3은 본 발명에 바람직한 실시예에 따른 디스플레이 구동장치용3 is for a display driving apparatus according to a preferred embodiment of the present invention

고전압 출력회로도이다. 도 3에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따른 고전압 출력회로는 크게 다수의 PMOS 트랜지스터(HP21, HP22)와 NMOS 트랜지스터(HN21, HN22)로 이루어져서 로직 레벨의 저전압 신호를 OLED와 같은 디스플레이용 표시소자를 구동하기에 적합한 고전압 신호로 바꿔주는 레벨쉬프터(100), PMOS 트랜지스터(HP25, HP26) 및 NMOS 트랜지스터(HN25)를 포함하여 이루어져서 디스플레이용 표시소자를 구동하는 고전압 버퍼부(120) 및 레벨쉬프터(100)의 A노드 및 B노드 사이의 전압차를 이용하여 고전압 버퍼부(130)에 구비된 트랜지스터의 동작 타이밍을 조절하기 위한 타이밍 조절부(110)를 포함하여 이루어질 수 있다.High voltage output circuit diagram. As shown in FIG. 3, a high voltage output circuit according to a preferred embodiment of the present invention is composed of a plurality of PMOS transistors HP21 and HP22 and NMOS transistors HN21 and HN22 to display a logic level low voltage signal such as an OLED display. A high voltage buffer unit 120 including a level shifter 100 for converting the display device into a high voltage signal suitable for driving the display device, a PMOS transistor HP25 and HP26, and an NMOS transistor HN25 to drive the display device for display; It may include a timing adjusting unit 110 for adjusting the operation timing of the transistor provided in the high voltage buffer unit 130 by using the voltage difference between the A node and the B node of the level shifter 100.

전술한 구성에서, 레벨쉬프터(100)는 2개의 트랜지스터가 상하로 상보(相補)하는 것 같은 형태로 접속(이하 이러한 접속을 '상보적 접속'이라 한다)되어 이루어져 있는 2개의 PMOS 및 NMOS 트랜지스터쌍(HP21, HN21),(HP22, HN22)으로 이루어지되, PMOS 트랜지스터(HP21, HP22)의 각각의 게이트 단자는 상대측 트랜지스터의 드레인 단자에 래치 구조로 연결되어 있다. 또한, 하나의 NMOS 트랜지스터(HN21)의 게이트 단자에는 입력 신호(IN)가 직접 인가되고, 다른 하나의 NMOS 트랜지스터 (HN22)의 게이트 단자에는 인버터 게이트(INV2)에 의해 반전된 입력 신호가 인가되게 된다.In the above-described configuration, the level shifter 100 includes two PMOS and NMOS transistor pairs in which two transistors are connected in a form such that they are complementary to each other (hereinafter such a connection is referred to as a 'complementary connection'). (HP21, HN21), (HP22, HN22), each gate terminal of the PMOS transistors HP21, HP22 is connected to the drain terminal of the opposite transistor in a latch structure. In addition, the input signal IN is directly applied to the gate terminal of one NMOS transistor HN21, and the input signal inverted by the inverter gate INV2 is applied to the gate terminal of the other NMOS transistor HN22. .

고전압 버퍼부(130)는 상보형 MOS 트랜지스터를 구성하는 PMOS 트랜지스터(HP25)와 NMOS 트랜지스터(HN25) 사이에 PMOS 트랜지스터(HP26)가 추가된 상태에서 이러한 PMOS 트랜지스터(HP26)의 드레인 단자를 출력단으로 하는 구조로 이루어질 수 있다. 마지막으로, 타이밍 조절부(120)는 2개의 PMOS 트랜지스터(HP23),(HP24)와 2개의 NMOS 트랜지스터(HN23),(HN24)가 적절하게 연결되어 이루어지는데, 각 트랜지스터(HP23),(HN23),(HP24),(HN24)의 게이트 단자에는 레벨쉬프터(100)의 일측의 상보적 접속점인 A노드의 전압이 공통으로 인가된다. 나아가, MOS 트랜지스터(HP23),(HN23)의 소스 단자는 레벨쉬프터(100)의 타측의 상보적 접속점인 B노드에 연결되고, 그 드레인 단자는 각각 다른 MOS 트랜지스터(HP24),(HN24)의 드레인 단자에 연결된다.The high voltage buffer unit 130 uses the drain terminal of the PMOS transistor HP26 as an output terminal in a state where a PMOS transistor HP26 is added between the PMOS transistor HP25 and the NMOS transistor HN25 constituting the complementary MOS transistor. It may be made of a structure. Finally, the timing adjusting unit 120 is formed by appropriately connecting two PMOS transistors HP23 and HP24 and two NMOS transistors HN23 and HN24, and each transistor HP23 and HN23. The voltage of node A, which is a complementary connection point on one side of the level shifter 100, is commonly applied to the gate terminals of (HP24) and (HN24). Furthermore, the source terminals of the MOS transistors HP23 and HN23 are connected to the B node, which is the complementary connection point of the other side of the level shifter 100, and the drain terminals thereof are the drains of the other MOS transistors HP24 and HN24, respectively. Connected to the terminal.

도 4는 도 3의 고전압 출력회로에서 입력 신호의 상태 천이에 따른 레벨쉬프터와 타이밍 조절부의 상태 천이 과정을 모식적으로 보인 타이밍 차트이고, 도 5는 도 3의 고전압 출력회로에서 타이밍 조절부의 C 및 D 노드의 상태 천이 과정을 실측으로 보인 타이밍 차트이며, 아래의 표 3은 본 발명의 고전압 출력회로의 정적인 상태에서 본 각 부의 동작 상태를 나타낸 표인바, 이하에서는 도 3와 표 3을 참조하여 본 발명의 고전압 출력회로의 동작에 대해 설명한다.4 is a timing chart schematically illustrating a state transition process of a level shifter and a timing controller according to a state transition of an input signal in the high voltage output circuit of FIG. 3, and FIG. 5 is a timing chart of C and a timing controller of the high voltage output circuit of FIG. Figure 3 is a timing chart showing the state transition process of the D node as a measurement, and Table 3 below shows the operation state of each part in the static state of the high-voltage output circuit of the present invention, with reference to Figures 3 and 3 below. The operation of the high voltage output circuit of the present invention will be described.

HP21HP21 HN21HN21 HP22HP22 HN22HN22 HP23HP23 HN23HN23 HP24HP24 HN24HN24 HP25HP25 HP26HP26 HN25HN25 OUTOUT LL onon offoff offoff onon offoff onon offoff onon onon onon offoff HH HH offoff onon onon offoff onon offoff onon offoff offoff offoff onon LL

먼저, 레벨쉬프터(100)의 입력단(IN)의 상태가 L레벨인 경우, 즉 도 4의 (e)의 시점 t1에서는 레벨쉬프터(100)의 NMOS 트랜지스터(HN21)는 오프상태를 유지하는 반면에 다른 NMOS 트랜지스터(HN22)는 온상태를 유지하며, PMOS 트랜지스터(HP21)는 온상태를 유지하는 반면에 다른 PMOS 트랜지스터(HP22)는 오프상태를 유지하게 된다. 그리고 이 상태에서 A노드는 H레벨을 유지하는 반면에 B노드는 L레벨을 유지하게 되는데, 이에 따라 타이밍 조절부(110)의 2개의 NMOS 트랜지스터(HN23),(HN24)는 모두 온상태를 유지하는 반면에 PMOS 트랜지스터(HP23),(HP24)는 모두 오프상태를 유지하고, 이에 따라 NMOS 트랜지스터(HN23)와 PMOS 트랜지스터(HP24)의 접속점인 C노드는 L레벨을 유지하고 PMOS 트랜지스터(HP23)와 NMOS 트랜지스터(HN24)의 접속점인 D노드도 L레벨이 유지하게 되어 최종적으로 고전압 출력부(120)의 출력단(OUT)은 H레벨을 유지하게 된다.First, when the state of the input terminal IN of the level shifter 100 is at the L level, that is, at the time point t1 of FIG. 4E, the NMOS transistor HN21 of the level shifter 100 remains off. The other NMOS transistor HN22 remains on, and the PMOS transistor HP21 remains on, while the other PMOS transistor HP22 remains off. In this state, node A maintains the H level while node B maintains the L level. As a result, the two NMOS transistors HN23 and HN24 of the timing controller 110 remain on. On the other hand, both the PMOS transistors HP23 and HP24 remain off, so that the node C, which is the connection point between the NMOS transistor HN23 and the PMOS transistor HP24, maintains the L level and is connected to the PMOS transistor HP23. The D node, which is the connection point of the NMOS transistor HN24, is also maintained at the L level, and finally, the output terminal OUT of the high voltage output unit 120 maintains the H level.

이 상태에서 도 4의 (a)에 도시한 바와 같이, 입력단(IN)의 로직 상태가 L레벨에서 H레벨로 천이하는 경우에 NMOS 트랜지스터(HN21)는 온상태로 변하고 NMOS 트랜지스터(HN22)도 온상태이다. 그리고 PMOS 트랜지스터(HP21),(HP22)도 모두 온상태이고, 도 4의 (b)에 도시한 바와 같이 A노드는 L레벨 쪽으로 변화하는 반면에 B노드는 H레벨 쪽으로 변화하기 시작한다. 이와 같이 변화하는 과정에서 A노드의 전압이 B노드의 전압보다 높은 동안, 즉 도 4의 (e)의 구간 t2에서는 양 노드의 전압차에 의해 일정시간 동안 NMOS 트랜지스터(HN23)가 온상태로 되고 PMOS 트랜지스터(HP23)는 오프상태로 되며, 이에 따라 다른 NMOS 트랜지스터(HN24)와 PMOS 트랜지스터(HP24)는 온상태를 계속 유지하게 된다.In this state, as shown in Fig. 4A, when the logic state of the input terminal IN transitions from the L level to the H level, the NMOS transistor HN21 turns on and the NMOS transistor HN22 also turns on. It is a state. The PMOS transistors HP21 and HP22 are also in an on state, and as shown in FIG. 4B, the A node changes to the L level while the B node starts to change to the H level. In this process, while the voltage of node A is higher than that of node B, that is, in the period t2 of FIG. 4E, the NMOS transistor HN23 is turned on for a predetermined time due to the voltage difference between the two nodes. The PMOS transistor HP23 is turned off, so that the other NMOS transistors HN24 and PMOS transistor HP24 are kept in the on state.

다음으로, 상태 천이가 지속되어 A노드의 전압이 B노드의 전압과 같아질 때, 즉 도 4의 (e)의 시점 t3에서는 NMOS 트랜지스터(HN23)와 PMOS 트랜지스터(HP23)에 문턱전압 이상의 전압이 인가되지 못하기 때문에 NMOS 트랜지스터(HN23)는 오프상태로 되고 PMOS 트랜지스터(HP23)도 또한 오프상태로 되며, NMOS 트랜지스터(HN24)와 PMOS 트랜지스터(HP24)는 이전 상태를 계속 유지하게 된다.Next, when the state transition is continued and the voltage of node A becomes equal to the voltage of node B, that is, at time point t3 of FIG. 4E, the voltage higher than the threshold voltage is applied to the NMOS transistor HN23 and the PMOS transistor HP23. Since it is not applied, the NMOS transistor HN23 is turned off, the PMOS transistor HP23 is also turned off, and the NMOS transistor HN24 and the PMOS transistor HP24 continue to maintain their previous states.

다음으로, 상태 천이가 지속되어 A노드의 전압이 B노드의 전압보다 낮은 동안인 도 4의 (e)의 구간 t4에서는 양 노드의 전압차에 의해 일정시간 동안 NMOS 트랜지스터(HN23)가 오프상태로 되고 PMOS 트랜지스터(HP23)는 온상태로 된다.Next, in the period t4 of FIG. 4E while the state transition is continued and the voltage of the node A is lower than the voltage of the node B, the NMOS transistor HN23 is turned off for a predetermined time due to the voltage difference between the two nodes. The PMOS transistor HP23 is turned on.

이 때, PMOS 트랜지스터(HP24)는 온상태로 되어 있기 때문에 NMOS 트랜지스터(HN23)가 오프상태로 되는 순간 도 4의 (d) 및 도 5에 도시한 바와 같이 C노드의 전압이 빠르게 H레벨로 상승되고 NMOS 트랜지스터(HN24)는 오프상태로 변화하면서 도 4의 (e)의 시점 t5에서 완전히 오프된 다음 PMOS 트랜지스터(HP22),(HP23)를 통해 전류가 흘러 D노드의 전압이 서서히 H레벨로 상승된다. 이와 같이 C노드와 D노드의 전압이 고전압 버퍼부(120)에 인가됨에 있어서 도 4의 (d) 및 도 5에 도시한 바와 같이 C노드가 먼저 H레벨이 된 후에 D노드가 H레벨이 되기 때문에 PMOS 트랜지스터(HP26)가 먼저 오프상태로 된 후에 다른 PMOS 트랜지스터 (HP25)가 오프상태로 됨과 동시에 NMOS 트랜지스터(HN25)가 온상태로 되고, 이에 따라 출력단(OUT)이 비로소 L레벨로 하강하게 된다.At this time, since the PMOS transistor HP24 is in the on state, the voltage of the C node quickly rises to the H level as shown in FIGS. 4D and 5 when the NMOS transistor HN23 is turned off. The NMOS transistor HN24 is turned off while the NMOS transistor HN24 is completely turned off at the time t5 of FIG. 4E, and current flows through the PMOS transistors HP22 and HP23 to gradually increase the voltage of the D node to H level. do. As such, when the voltages of the C node and the D node are applied to the high voltage buffer unit 120, the C node first becomes H level as shown in FIGS. 4D and 5, and then the D node becomes H level. Therefore, after the PMOS transistor HP26 is first turned off, the other PMOS transistor HP25 is turned off and at the same time the NMOS transistor HN25 is turned on so that the output terminal OUT is lowered to L level. .

한편, 레벨쉬프터(100) 입력단(IN)의 상태가 H레벨인 경우, 즉 도 4의 (e)의 시점 t1'에서는 레벨쉬프터(100)의 NMOS 트랜지스터(HN21)는 온상태를 유지하는 반면에 다른 NMOS 트랜지스터(HN22)는 오프상태를 유지하고, PMOS 트랜지스터(HP21)는 오프상태를 유지하고 다른 PMOS 트랜지스터(HP22)는 온상태를 유지하게 된다. 그리고 이 상태에서 A노드는 L레벨을 유지하는 반면에 B노드는 H레벨을 유지하게 되는데, 이에 따라 타이밍 조절부(110)의 2개의 NMOS 트랜지스터(HN23),(HN24)는 모두 오프상태를 유지하는 반면에 PMOS 트랜지스터(HP23),(HP24)는 모두 온상태를 유지하고, 이에 따라 C노드는 H레벨을 유지하고 D노드도 H레벨을 유지하여 출력단(OUT)은 L레벨을 유지한다.On the other hand, when the state of the input terminal IN of the level shifter 100 is at the H level, that is, at the time t1 'of FIG. 4E, the NMOS transistor HN21 of the level shifter 100 remains on, The other NMOS transistor HN22 remains in the off state, the PMOS transistor HP21 remains in the off state and the other PMOS transistor HP22 remains in the on state. In this state, node A maintains the L level while node B maintains the H level. As a result, the two NMOS transistors HN23 and HN24 of the timing controller 110 remain in an off state. On the other hand, both the PMOS transistors HP23 and HP24 remain on, so that the C node maintains the H level and the D node maintains the H level, and the output terminal OUT maintains the L level.

이 상태에서 도 4의 (a)에 도시한 바와 같이 입력단(IN)의 상태가 H레벨에서 L레벨로 천이하는 경우에 NMOS 트랜지스터(HN21)는 온상태로 변하고 NMOS 트랜지스터(HN22)도 온상태이다. 그리고 PMOS 트랜지스터(HP21),(HP22)도 모두 온상태이고, 도 4의 (b)에 도시한 바와 같이 A노드는 H레벨 쪽으로 변화하는 반면에 B노드는 L레벨 쪽으로 변화하기 시작한다. 이와 같이 변화하는 과정에서 A노드의 전압이 B노드의 전압보다 낮은 구간, 즉 도 4의 (e)의 구간 t2'에서는 양 노드의 전압차에 의해 일정시간 동안 NMOS 트랜지스터(HN23)가 오프상태로 되고 PMOS 트랜지스터(HP23)는 온상태로 되며, 이에 따라 NMOS 트랜지스터(HN24)와 PMOS 트랜지스터(HP24)는 온상태를 계속 유지하게 된다.In this state, as shown in Fig. 4A, when the state of the input terminal IN transitions from the H level to the L level, the NMOS transistor HN21 is turned on and the NMOS transistor HN22 is also turned on. . The PMOS transistors HP21 and HP22 are also in an on state, and as shown in FIG. 4B, the A node changes to the H level while the B node starts to change to the L level. In this process, the NMOS transistor HN23 is turned off for a certain period of time due to the voltage difference between the two nodes in a section in which the voltage of node A is lower than the voltage of node B, that is, in section t2 'of FIG. The PMOS transistor HP23 is turned on, so that the NMOS transistor HN24 and the PMOS transistor HP24 are kept in the on state.

다음으로, 상태 천이가 지속되어 A노드의 전압이 B노드의 전압과 같아질 때, 즉 도 4의 (e)의 시점 t3'에서는 NMOS 트랜지스터(HN23)와 PMOS 트랜지스터(HP23)에 문턱전압 이상의 전압이 인가되지 못하기 때문에 NMOS 트랜지스터(HN23)가 오프상태로 되고, PMOS 트랜지스터(HP23)도 또한 오프상태로 되며, NMOS 트랜지스터(HN24)와 PMOS 트랜지스터(HP24)는 이전 상태를 계속 유지하게 된다.Next, when the state transition is continued and the voltage of the node A becomes equal to the voltage of the node B, that is, at the time point t3 'of FIG. 4E, the voltage higher than or equal to the threshold voltages of the NMOS transistor HN23 and the PMOS transistor HP23. Since this is not applied, the NMOS transistor HN23 is turned off, the PMOS transistor HP23 is also turned off, and the NMOS transistor HN24 and the PMOS transistor HP24 continue to maintain their previous states.

다음으로, 상태 천이가 지속되여 A노드의 전압이 B노드의 전압보다 높은 동안인 도 4의 (e)의 구간 t4'에서는 양 노드의 전압차에 의해 일정시간 동안 NMOS 트랜지스터(HN23)가 온상태로 되고 PMOS 트랜지스터(HP23)는 오프상태로 된다.Next, in the period t4 'of FIG. 4E while the state transition is continued and the voltage of the A node is higher than the voltage of the B node, the NMOS transistor HN23 is turned on for a predetermined time due to the voltage difference between the two nodes. And the PMOS transistor HP23 is turned off.

이 때 PMOS 트랜지스터(HP24)가 오프상태로 변화하면서 도 4의 (e)의 시점 t5'에서 완전히 오프된 후에 NMOS 트랜지스터(HN23)와 NMOS 트랜지스터(HN22)를 통해 전류가 흘러 도 4의 (e) 및 도 5에 도시한 바와 같이 C노드의 전압은 서서히 L레벨로 하강하고, NMOS 트랜지스터(HN24)가 온되어 있기 때문에 PMOS 트랜지스터(HP23)가 오프되는 순간 D노드의 전압이 빠르게 L레벨로 하강한다.At this time, after the PMOS transistor HP24 is turned off and completely turned off at the time t5 'of FIG. 4E, current flows through the NMOS transistor HN23 and the NMOS transistor HN22, and FIG. As shown in FIG. 5, the voltage of the C node gradually drops to L level, and since the NMOS transistor HN24 is turned on, the voltage of the D node rapidly drops to L level when the PMOS transistor HP23 is turned off. .

C노드와 D노드의 로직 상태가 L레벨로 천이할 때 도 4의 (e) 및 도 5에 도시한 바와 같이 C노드가 D노드보다 늦게 L레벨이 되므로 PMOS 트랜지스터(HP26)는 오프상태를 유지하고 있고, PMOS 트랜지스터(HP25)가 온되고 PMOS 트랜지스터(HN25)가 오프된 후에 PMOS 트랜지스터(HP26)가 온되어 출력단(OUT)이 비로소 H레벨로 상승하게 된다.When the logic state of the C node and the D node transitions to the L level, the PMOS transistor HP26 remains off because the C node becomes L level later than the D node as shown in FIGS. 4E and 5. After the PMOS transistor HP25 is turned on and the PMOS transistor HN25 is turned off, the PMOS transistor HP26 is turned on so that the output terminal OUT is raised to the H level.

도 6은 본 발명에 의한 고전압 출력회로와 기존의 고전압 출력회로의 단락전류를 비교한 그래프이다. 먼저 도 6의 (a)에 도시한 바와 같이, 레벨쉬프터(100)의 입력단의 로직 레벨의 상태가 천이되는 경우에 도 1에 도시한 바와 같은 종래의 고전압 출력회로에 의하면 도 6의 (b)에 도시한 바와 같이 단락전류가 발생되는데 반하여 본 발명의 고전압 출력회로에 의하면 도 6의 (c)에 도시한 바와 같이 단락전류의 발생이 억제됨을 확인할 수가 있다.6 is a graph comparing the short-circuit current of the high voltage output circuit according to the present invention and the existing high voltage output circuit. First, as shown in FIG. 6A, when the state of the logic level of the input terminal of the level shifter 100 is transitioned, according to the conventional high voltage output circuit as shown in FIG. While the short circuit current is generated as shown in FIG. 6, it can be confirmed that the short circuit current is suppressed as shown in FIG. 6C according to the high voltage output circuit of the present invention.

본 발명의 디스플레이 구동장치용 고전압 출력회로는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 예를 들어, 도 3의 회로에서 고전압 버퍼부(120)의 PMOS 트랜지스터(HP25)를 제거하고 전원전압 VDDH를 PMOS 트랜지스터 HP26에 직접 연결해도 될 것이다.The high voltage output circuit for the display driving apparatus of the present invention is not limited to the above-described embodiments, and can be modified in various ways within the scope of the technical idea of the present invention. For example, in the circuit of FIG. 3, the PMOS transistor HP25 of the high voltage buffer unit 120 may be removed and the power supply voltage VDDH may be directly connected to the PMOS transistor HP26.

이상에서 설명한 바와 같은 본 발명의 디스플레이 구동장치용 고전압 출력회로에 따르면, 레벨쉬프터의 상보적 접속점들 사이의 전압차를 이용하여 신호의 타이밍을 조절한 타이밍 조절부를 통하여 고전압 버퍼부의 트랜지스터에 인가되는 신호의 타이밍을 적절히 조절함으로써 모든 트랜지스터가 동시에 온되는 경우를 원천적으로 방지하고, 이에 따라 고전압 버퍼부의 단락전류를 제거할 수 있기 때문에 전력 소모를 줄이는 것이 가능하게 된다.According to the high voltage output circuit for a display driving apparatus of the present invention as described above, a signal applied to the transistor of the high voltage buffer unit through a timing adjusting unit which adjusts the timing of the signal by using the voltage difference between the complementary connection points of the level shifter. By appropriately adjusting the timing of the transistors, it is possible to fundamentally prevent the case where all the transistors are turned on at the same time, thereby eliminating the short-circuit current of the high voltage buffer unit, thereby reducing the power consumption.

Claims (4)

2개의 트랜지스터가 상하로 상보하는 형태로 접속된 2개의 PMOS 및 NMOS 트랜지스터 쌍으로 이루어지되, PMOS 트랜지스터의 각각은 래치 구조로 연결되며, NMOS 트랜지스터들의 게이트 단자에는 상호간에 다른 저전압의 로직 레벨 신호가 인가되어 고전압 신호로 변환되는 레벨쉬프터;It consists of two pairs of PMOS and NMOS transistors connected in the form of two transistors complementing each other up and down, each of which is connected in a latch structure, and different low voltage logic level signals are applied to the gate terminals of the NMOS transistors. A level shifter which is converted into a high voltage signal; 상기 레벨쉬프터의 상보적 접속점들 사이의 전압차를 이용하여 상호간에 천이 시간이 다른 출력 신호를 발생시키는 타이밍 조절부 및A timing controller for generating output signals having different transition times from each other by using a voltage difference between complementary connection points of the level shifter; 상기 타이밍 조절부에서 발생된 출력 신호를 입력받는 적어도 하나의 PMOS 트랜지스터와 NMOS 트랜지스터가 상하로 상보하는 형태로 접속되어 이루어져서 디스플레이 표시소자를 고전압으로 구동하는 고전압 버퍼부를 포함하여 이루어진 디스플레이 구동장치용 고전압 출력회로.At least one PMOS transistor receiving the output signal generated by the timing adjusting unit and the NMOS transistor are connected in a form of complementary up and down, the high voltage output for a display driving device comprising a high voltage buffer for driving the display display element at a high voltage Circuit. 제 1 항에 있어서, 상기 타이밍 조절부는 상호간에 적절히 연결된 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터로 구성되고, 상기 상보적 접속점 사이의 전압차에 의한 상보적인 온/오프의 동작으로 인해 일측 노드의 전압이 타측 노드의 전압 보다 H레벨일경우에 보다 먼저 H레벨로 되고 L레벨인 경우에는 보다 나중에 L레벨로 되어 상호간에 천이 시간이 다른 출력 신호를 발생시키는 것을 특징으로 하는 디스플레이 구동장치용 고전압 출력회로.The voltage of one node of claim 1, wherein the timing controller comprises two NMOS transistors and two PMOS transistors properly connected to each other, and is complementary on / off due to a voltage difference between the complementary connection points. High voltage output circuit for display driving device, characterized in that when the H level is higher than the voltage of the other node, it becomes H level first and when it is L level, it becomes L level later and generates output signals having different transition times. . 제 1 항에 있어서, 상기 타이밍 조절부는 상보적으로 연결된 2개의 PMOS 및 NMOS 트랜지스터 쌍으로 이루어지되, 상기 모든 트랜지스터의 게이트 단자는 상기 일측 상보적 접속점에 연결되어 이루어진 것을 특징으로 하는 디스플레이 구동장치용 고전압 출력회로.The display device of claim 1, wherein the timing controller comprises two PMOS and NMOS transistor pairs that are complementarily connected to each other, and gate terminals of all the transistors are connected to the one side complementary connection point. Output circuit. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 고전압 버퍼부는 상기 타이밍 조절부의 하나의 출력 신호를 인가받아 동시에 상보적으로 동작하는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 이들 사이에 개재되며 상기 타이밍 조절부의 다른 하나의 출력 신호를 인가받아 동작하는 PMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 디스플레이 구동장치용 고전압 출력회로.The PMOS transistor and the NMOS transistor of claim 1, wherein the high voltage buffer unit receives one output signal of the timing adjusting unit and is complementary to each other, and is interposed therebetween. A high voltage output circuit for a display driving device, comprising a PMOS transistor configured to operate by receiving a negative output signal.
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KR100869859B1 (en) * 2007-06-29 2008-11-24 (주)엠씨테크놀로지 Voltage amplifier and driving device of display device using the voltage amplifier
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