KR20070007092A - 테스트 랩퍼 아키텍처, 랩퍼 입/출력 셀 및 이의 테스트방법, 집적회로, 자동 테스트 장치 - Google Patents

테스트 랩퍼 아키텍처, 랩퍼 입/출력 셀 및 이의 테스트방법, 집적회로, 자동 테스트 장치 Download PDF

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샌딥 케이 고엘
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

랩퍼 아키텍처는 부 코어(A) 및 자 코어(B)를 가진다. 부 코어(A)는 스캔 체인들(70), 랩퍼 입력 셀들(71), 랩퍼 출력 셀들(74) 및 부 TAM(PTAM[0:2])을 포함한다. 이와 유사하게, 자 코어(B)는 스캔 체인들(76), 랩퍼 입력 셀들(75) 및 랩퍼 출력 셀들(72)을 포함하고, 자 TAM(CTAM[0:2])에 접속된다. 자 코어의 각각의 랩퍼 입력 셀(75) 및 각각의 랩퍼 출력 셀(72)은 자 TAM(CTAM)에 접속된 것에 더하여, 부 TAM(PTAM)에 접속되도록 구성됨으로써, 자 코어가 인 테스트 모드 및 익스 테스트 모드에 동시에 있도록 하고, 부 코어 및 자 코어가 병렬로 테스트되게 한다.

Description

테스트 랩퍼 아키텍처, 랩퍼 입/출력 셀 및 이의 테스트 방법, 집적회로, 자동 테스트 장치{TEST CIRCUIT AND METHOD FOR HIERARCHICAL CORE}
본 발명은 테스트 회로 및 방법에 관한 것으로서, 특히, 하나 이상의 계층적 코어(hierarchical core)들을 가지는 시스템 칩들을 테스트하는 테스트 회로 및 방법에 관한 것이다.
설계 시간을 최소화하기 위해, 재사용가능한 코어들이 크고 복잡한 시스템 칩들(SOCs)의 설계에 점점 사용되고 있다. 코어들은 미리 설계되고 미리 검증된 설계 모듈들로서, 종종 서로 다른 회사들에 의해 공급된다. 이러한 코어들의 예에는 내장형 메모리, 아날로그 블록, CPU, DSP 및 사용자 정의 로직 블록이 있다.
코어 기반 SOCs의 테스트는 코어 기반 방식으로 가장 잘 실행된다. 통상, 코어들은 SOC에 깊이 내장되지만, 모든 코어들이 칩 핀들로부터 직접 액세스가능하지는 않다. 따라서, 통상의 코어 기반 테스트 인프라구조는 (1) SOC 핀들로부터 테스트중인 코어에 액세스하게 하는 테스트 액세스 메커니즘(TAM; test access mechanism)과 (2) 테스트하기 위해 필요한 코어의 격리를 허용하는 코어 테스트 랩 퍼(wrapper)로 이루어져 있다.
랩퍼 및 TAM은 테스트쉘(TestShell) 및 테스트레일(TestRail)이라고 일컬어지기도 한다. 규격화되어 있지만 스케일링 가능한 랩퍼 아키텍처들이 알려져 있다. 그러나, 랩퍼 아키텍처들은 TAM 설계 및 최적화가 다수의 SOC 고유의 파라미터들에 의해 좌우되므로 규격화하지 않는다. SOC 경계에 제한된 수의 칩 핀들이 있기 때문에, SOC의 모든 코어에게 충분한 폭(와이어)의 TAM을 제공할 수 없다. 따라서, 실제로는 다수의 코어가 공통 TAM을 공유한다. 이는 테스트 아키텍처 설계에 대한 문제점을 일으킨다. 제한된 수의 테스트 핀들로 소정의 COS에 대한 테스트 아키텍처를 설계하기 위해, 다음과 같은 것들을 결정하는 것이 필요하다.
- TAMs에 의해 사용되는 핀들의 총 개수가 테스트 핀들의 제한된 수 이하가 되도록 각각의 TAMs의 수 및 TAMs의 폭,
- 코어들의 TAMs에의 할당,
- 각각의 코어들에 대한 랩퍼 설계,
모든 SOC 테스트 아키텍처들이 대응하는 최적 테스트 스케줄을 가지므로, 랩퍼들 및 TAMs의 설계는 SOC 테스트 시간에 큰 영향을 준다. SOC 테스트 시간을 최소화하도록, 소정의 SOC에 대한 랩퍼들 및 TAMs을 포함하는 완전한 테스트 아키텍처를 설계하는데 도움을 주기 위해 툴들이 개발되었다.
그러나, 랩퍼 및 TAM 설계에 사용되는 모든 기존의 방법들은 SOC에 하나의 레벨의 계층(SOC 및 코어들)을 가정함으로써, SOC 설계는 다수의 레벨의 코어들을 포함한다. 예를 들어, 계층은 내부(in-house) 설계된 코어가 하나 이상의 내부/외 부 코어들을 포함할 때 발생한다. 그 결과, 최근의 SOC 설계는 단지 하나의 레벨의 계층(SOC 및 코어들)에 한정되지 않고, 다수 레벨들의 계층으로 이루어진다.
랩퍼 및 TAM 설계에 사용되는 기존의 방법들이 SOC에 하나의 레벨의 계층(SOC 및 코어들)을 가정하기 때문에, 코어들 중에 계층이 있다 하더라도, SOC의 모든 코어들이 동일한 레벨로 취급된다. 이 때문에, 이러한 방법들에 의해 제안된 최적 테스트 스케줄들은 부(父) 코어 및 자(子) 코어를 병렬식으로 테스트하게 하며, 이는 현재 랩퍼 아키텍처들로는 가능하지 않다. 현재 랩퍼 아키텍처들은 적어도 3개의 모드들, 즉 (1) 통상 모드, (2) 인워드 페이싱(Inward-facing)(인 테스트(In-test)) 모드, 및 (3) 아웃워드 페이싱(Outward-facing)(익스 테스트(Ex-test)) 모드를 지원한다. 기존의 랩퍼들은 한번에 하나의 모드에서만 구성될 수 있다. 부 코드의 테스트는 랩퍼가 "인 테스트" 모드에서 구성되고, 자 코드의 랩퍼들은 "익스 테스트" 모드에서 구성되는 것이 필요하다. 따라서, 부 코드의 테스트 동안, 하나는 부 코어 자체에 접속되고 다른 하나는 자 코어에 접속된 2개의 TAMs는 부 코어를 테스트하는데 사용된다. 따라서, 알려진 방법들에 의해 제안된 해결 방법은 실제 SOCs에 직접 적용할 수 없다. 부 코어 및 자 코어를 병렬로 테스트하는 것을 방지하기 위해서, 테스트 스케줄들은 한번에 2개의 코어들 중 하나만을 테스트하도록 수정될 수 있다. 불행하게도, 이러한 방법은 다양한 테스트들을 연속적으로 하게 함으로써, SOC 테스트 시간에 큰 영향을 준다.
따라서, 본 발명의 목적은 상술한 문제점들을 해결하기 위한 것으로서, 테스트 스케줄들을 최적화하여 최소 SOC 테스트 시간을 얻을 수 있는 하나 이상의 계층 적 코어들을 가지는 SOCs를 테스트하는 테스트 랩퍼 아키텍처 및 방법을 제공하는 데 있다.
본 발명의 제 1 측면에 따르면, 하나 이상의 계층적 코어들을 가지는 전자 회로를 테스트하는 테스트 랩퍼 아키텍처가 제공된다. 테스트 랩퍼 아키텍처는, 랩퍼 입력 셀 및 랩퍼 출력 셀을 갖는 제 1 코어 -랩퍼 입력 셀 및 랩퍼 출력 셀은 제 1 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 제 1 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 구성됨- 와, 랩퍼 입력 셀 및 랩퍼 출력 셀을 갖는 제 2 코어 -랩퍼 입력 셀 및 랩퍼 출력 셀은 제 2 코어에 대한 제 1 입력 신호(PI) 및 테스트 입력 신호(CTI)를 수신하고 제 2 코어에 대한 제 1 출력 신호(PO) 및 테스트 출력 신호(CTO)를 출력하도록 구성됨- 를 포함하되, 제 2 코어의 랩퍼 입력 셀 및 랩퍼 출력 셀은 제 1 코어로부터 테스트 입력 신호(PTI)를 수신하고 테스트 출력 신호(PTO)를 제 1 코어로 출력하도록 더 구성되어, 제 1 코어 및 제 2 코어가 병렬로 테스트될 수 있는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 하나 이상의 계층적 코어들을 가지는 전자 회로를 테스트하는 데 사용되는 테스트 아키텍처용 랩퍼 셀로서, 제 1 데이터 신호를 수신하는 제 1 입력(PI); 테스트 데이터 신호를 수신하는 제 2 입력(CTI); 제 1 데이터 신호를 출력하는 제 1 출력(PO); 및 테스트 데이터 신호를 출력하는 제 2 출력(CTO)을 포함하며, 랩퍼 셀은 다른 코어로부터 테스트 입력 신호를 수신하는 제 3 입력(PTI), 및 테스트 출력 신호를 다른 코어로 출력하는 제 3 출력(PTO)을 더 포함하는 랩퍼 셀이 제공된다.
본 발명의 또다른 측면에 따르면, 하나 이상의 계층적 코어들을 가지는 전자 회로를 테스트하는 방법으로서, 랩퍼 입력 셀 및 랩퍼 출력 셀을 가지는 제 1 코어에서, 제 1 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 제 1 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 랩퍼 입력 셀 및 랩퍼 출력 셀을 구성하는 단계; 랩퍼 입력 셀 및 랩퍼 출력 셀을 가지는 제 2 코어에서, 제 2 코에 대한 제 1 입력 신호(PI) 및 테스트 입력 신호(CTI)를 수신하고 제 2 코어에 대한 제 1 출력 신호(PO) 및 테스트 출력 신호(CTO)를 출력하도록 랩퍼 입력 셀 및 랩퍼 출력 셀을 구성하는 단계; 및 제 1 코어로부터 테스트 입력 신호(PTI)를 수신하고 테스트 출력 신호(PTO)를 제 1 코어로 출력하도록 랩퍼 입력 셀 및 랩퍼 출력 셀을 구성함으로써, 제 1 코어 및 제 2 코어가 병렬로 테스트되도록 하는 단계를 포함하는 테스트 방법이 제공된다.
본 발명의 또 다른 측면에 따르면, 청구항에 기재된 테스트 랩퍼 아키텍처 또는 랩퍼 셀을 포함하는 집적회로가 제공된다.
본 발명의 또 다른 측면에 따르면, 청구항에 기재된 테스트 랩퍼 아키텍처 또는 랩퍼 셀을 동작시키는 자동 테스트 장치가 제공된다.
본 발명은 SOC 테스트 시간을 최소화하면서 계층적 코어들을 병렬로 테스트되게 할 수 있는 이점을 가진다.
본 발명의 더 나은 이해를 위해, 또한 본 발명이 어떻게 실시되는지를 더 명확하게 보여주기 위해, 예시적인 첨부 도면을 참조하여 설명하기로 한다.
도 1은 통상의 계층적 코어들을 가지는 SOC를 도시한다.
도 2는 도 1의 SOC를 테스트하는 통상의 테스트 아키텍처를 도시한다.
도 3은 코어들 중에 어떠한 계층이 없다고 상정하는 도 1의 SOC에 대한 테스트 스케줄의 예를 도시한다.
도 4는 계층적 코어들을 상정하는 도 1의 SOC에 대한 수정된 테스트 스케줄을 도시한다.
도 5는 랩퍼 입력 및 출력 셀들을 가지는 종래의 랩퍼 아키텍처를 도시한다.
도 6은 계층적 코어들을 가지는 랩퍼를 도시한다.
도 7은 도 6의 부 코어의 테스트, 및 테스트 자극들이 부 코어에 적용되는 방법을 도시한다.
도 8은 도 6의 부 코어의 테스트, 및 테스트 응답들이 관찰되는 방법을 도시한다.
도 9는 도 6의 자 코어의 테스트, 및 테스트 자극들이 스캔 체인들에 적용되는 방법을 도시한다.
도 10은 도 6의 자 코어의 테스트, 및 테스트 응답들이 관찰되는 방법을 도시한다.
도 11은 본 발명에 따른 계층적 코어들을 테스트하는 테스트 아키텍처를 도 시한다.
도 12a는 종래의 랩퍼 셀의 개념도를 도시한다.
도 12b는 본 발명에 따른 랩퍼 셀의 개념도를 도시한다.
도 13은 본 발명에 따른 랩퍼 입력 셀을 도시한다.
도 14는 본 발명에 따른 랩퍼 출력 셀을 도시한다.
도 15a 내지 도 15d는 다양한 동작 모드들의 랩퍼 입력 셀을 도시한다.
도 16a 내지 도 16d는 다양한 동작 모드들의 랩퍼 출력 셀을 도시한다.
도 17은 본 발명의 다른 측면에 따른 랩퍼 출력 셀을 도시한다.
도 18a 및 도 18b는 부 인 테스트 및 자 인 테스트 모드의 본 발명의 랩퍼 아키텍처를 각각 도시한다.
도 19는 부 코어에 접속된 TAM의 다양한 구성요소들의 바람직한 순서를 도시한다.
도 1은 다수의 코어들(3)을 포함하는 통상적인 SOC(1)를 나타낸다. 설명을 위해, SOC는 9개의 코어들(A 내지 I)를 가지는 것으로 도시되어 있고, 이들 중 코어(A) 및 코어(B)는 계층적 코어들이다. 코어(A)는 자 코어, 코어(H)를 포함하고, 코어(B)는 자 코어, 코어(I)를 포함한다.
도 2는 도 1에 도시된 SOC에 대한 테스트 아키텍처의 일례를 나타내고, 폭 들(w1,w2,w3)을 각각 가지는 3개의 TAMs(51 내지 53)를 포함한다. 제 1 TAM(51)은 코어들(C,D,F)을 테스트하는데 사용되고, 제 2 TAM(52)은 코어들(A,I ,E)을 테스트하는데 사용되고, 제 3 TAM(53)은 코어들(B,H,G)을 테스트하는데 사용된다.
도 3은, 어떠한 계층도 존재하지 않는, 즉, 플래트(flat) 코어 구조라고 가정하에, 도 2에 도시된 테스트 아키텍처에 대한 최적의 테스트 스케줄을 나타낸다. 수평축은 테스트 시간을 나타내고, 수직축은 TAM 폭을 나타낸다. 아키텍처 내의 모든 TAMs(51 내지 53)가 병렬로 테스트된다고 가정하기 때문에, SOC에 대한 총 테스트 시간은 가장 긴 테스트 시간, 즉 이 예에서 TAM(53)에 대한 테스트 시간에 대응하는 시간 "T"을 가지는 TAM의 테스트 시간에 의해 결정된다. 도 3에 도시된 테스트 시간은 코어(즉, 인 테스트 모드의 랩퍼) 내부의 회로를 테스트하는데 필요한 시간이다. 도 3에서 알 수 있는 바와 같이, 모든 코어들이 실제로 동일한 레벨에 있다면, 효율적인 테스트 완료 시간을 얻을 수 있다. 그러나, 도 1에 도시된 바와 같이, 코어(A) 및 코어들(B) 및 (I)는 도 3에 도시된 바와 같이 병렬로 테스트될 수 없다. 따라서, 도 3에 도시된 테스트 스케줄은 더 이상 유효하지 않다.
도 4는 코어들(A,B)의 계층적 특성을 상정하는 수정된 테스트 스케줄을 나타낸다. 부 코어(A)가 테스트될 때(즉, 인 테스트 모드에서), 자 코어(H)는 익스 테스트 모드에 있다. 유사하게는, 부 코어(B)가 테스트될 때, 자 코어(I)는 익스 테스트 모드에 있다. 부 코어들(A,B)을 테스트할 때 자 코어들(H,I)이 익스 테스트 모드에 있을 필요가 있기 때문에, 자 코어들(H,I)이 인 테스트 모드에 있을 수 없으므로, 부 코어들(A,B)과 병렬로 테스트될 수 없다. 달리 말하면, 랩퍼들이 한번에 하나의 테스트 모드만을 허용하기 때문에, 부 코어 및 자 코어는 병렬로 테스트될 수 없으므로, 수정된 테스트 스케줄은 원래 테스트 스케줄보다 더 길다.
도 5는 2개의 스캔 체인들(53,55), 3개의 기능적인 입력 단자들(A[0:2]), 및 3개의 기능적인 출력 단자들(Z[0:1])을 가지는 코어(51)의 일례에 대한 종래의 랩퍼 아키텍처(50)를 나타낸다. 도 5에 도시된 병렬 포트들에 더하여, 랩퍼(50)는 제어 회로 및 1비트 시리얼 포트를 통한 접속부를 포함할 수 있지만, 명료하게 하기 위해 생략하였다.
코어(51)는 TAM[0:2]라고 하는 3비트 폭의 TAM에 접속된다. 랩퍼 아키텍처에서, 각각의 기능적인 입력 단자(A[0:2])는 랩퍼 입력 셀(570, 571 및 572)에 각각 접속되고, 각각의 기능적인 출력 단자(Z[0:1])는 랩퍼 출력 셀(590 및 591)에 각각 접속된다.
각각의 랩퍼 입력 셀(57)은 제 1 및 제 2 멀티플렉서들(m1,m2) 및 메모리부, 예를 들어, 플립플롭(60i)을 포함하고, 각각의 랩퍼 출력 셀은 제 1 및 제 2 멀티플렉서들(m3,m4) 및 플립플롭(60o)과 같은 메모리부를 포함한다.
표 1은 랩퍼 아키텍처에 의해 지원되는 다양한 모드에 대한 멀티플렉서 설정을 나타낸다. 스캔 테스트가 2개의 위상, 즉, 시프트 및 통상 위상들로 이루어지므로, 표 1은 이러한 위상들에 대한 설정을 별도로 목록화한다.
Figure 112006063242265-PCT00001
기능적인 모드에서, 랩퍼 입력 셀은 투과성(transparent) 모드에 있고, 코어는 기능적인 단자들(A[0:2] 및 Z[0:1])을 통해 그 주위에 접속된다. 달리 말하면, 랩퍼 입력 셀은 선택된 멀티플렉서(m2)를 가짐으로써, 칩으로부터의 입력 신호(P1)가 코어에 대한 출력(PO)으로 통과한다. 이와 같이, 기능적인 모드에서, 랩퍼 출력 셀은 멀티플렉서(m4)가 선택되도록 구성됨으로써, 코어로부터의 입력 신호(PI)가 칩에 대한 출력(PO)으로 통과한다.
인 테스트 모드는 코어 자체 내부의 회로를 테스트하는데 사용된다. 따라서, 랩퍼 셀들이 이러한 방식으로 구성되어, 테스트 자극들은 코어의 입력 단자들에 인가될 수 있고, 테스트 응답들은 코어의 출력 단자들로부터 관측될 수 있다. 익스 테스트 모드는 코어 외부의 회로, 즉 코어들 간의 논리 및 상호 접속부를 테스트하는데 사용된다. 이러한 모드에서, 코어의 입력 단자들이 이러한 방식으로 구성되어, 코어의 입력 단자들 뒤에 있는 회로로부터 테스트 응답들을 포착하는데 사용될 수 있다. 유사하게는, 출력 단자들이 이러한 방식으로 구성되어, 코어의 출력 단자들 앞에 있는 회로에 테스트 자극들을 인가하는데 사용될 수 있다.
표 1로부터, 랩퍼 입력/출력 셀이 데이터를 인가하거나 데이터를 포착하는데 사용될 수 있지만, 2개의 측면을 동시에 실행할 수 없다. 따라서, 부 코어의 테스트는 자 코어가 익스 테스트 모드에 있는 것을 필요로 하고, 자 코어의 테스트는 랩퍼 셀이 인 테스트 모드에 있는 것을 필요로 하기 때문에, 종래기술에 따른 랩퍼 아키텍처는 부 코어 및 자 코어의 테스트를 병렬로 할 수 없다. 부 코어의 테스트는, 자신의 구성요소들을 액세스하는 것과는 별도로, 랩퍼 입력 셀들에서 응답들을 포착하고 자 코어의 랩퍼 출력 셀들로 테스트 응답들을 인가해야 하기 때문이다.
부 코어 및 자 코어가 종래의 랩퍼 설계로는 병렬로 테스트될 수 없는 이유를 더 이해하기 위해, 도 6 내지 도 10을 참조로 하여 설명한다. 도 6은 자 코어(B)를 가지는 부 코어(A)를 나타낸다. 부 코어(A)에 접속된 TAM은 PTAM[0:2]이라고 하고, 자 코어에 접속된 TAM은 CTAM[0:2]라고 한다.
도 7을 참조하면, 부 코어(A)를 테스트하는데 사용되는 구성요소들은 경계 박스들(70, 71 및 72)로 도시된다. 부 코어(A)를 인 테스트 모드에서 테스트하기 위해, 테스트 자극들은 부 코어의 스캔 체인들(70), 및 랩퍼 입력 셀들(71)(PA[0:1]로서 표시됨)에 인가될 필요가 있다. 또한, 테스트 자극들은 자 코어(B)의 출력 랩퍼 셀들(72)(Z[0:1]로서 표시됨)에 인가될 필요가 있고, 자 코어(B)의 자 랩퍼 출력 셀들(72) 후의 회로(로직 구름(73)으로서 도시된 회로)를 테스트하기 위해 필요로 한다.
유사하게는, 도 8을 참조하면, 부 코어(A)의 스캔 체인들(70)로부터의 테스트 응답들은 부 코어(A)의 랩퍼 출력 셀들(74)(PZ[0:1])로서 표시됨)을 통해 관측될 필요가 있다. 또한, 자 랩퍼 입력 셀들(75) 전의 회로(로직 구름(76)으로서 도시된 회로)로부터의 테스트 응답들은 관측될 필요가 있고, 자 랩퍼 입력 셀들은 A[0:2]로서 표시된다.
도 9를 참조하면, 자 코어(B)를 인 테스트 모드에서 테스트하기 위해, 테스트 자극들은 자 코어(B)의 스캔 체인들(76), 및 랩퍼 입력 셀들(75)(A[0:2]로서 표시됨)에만 인가될 필요가 있다. 또한, 도 10에 도시된 바와 같이, 테스트 응답들은 자 코어(B)의 스캔 체인들(76), 및 랩퍼 출력 셀들(72)(Z[0:2]로서 표시됨)에서만 관측될 필요가 있다.
도 6 내지 도 10으로부터 알 수 있는 바와 같이, 부 코어(B)의 테스트는 부 코어(B)의 랩퍼가 인 테스트 모드에 있도록 구성되고, 자 코어(B)의 랩퍼가 익스 테스트 모드에 있도록 구성되는 것을 필요로 한다.
그러나, 자 코어(B)의 테스트는 자 코어의 랩퍼 셀들이 인 테스트 모드에 있도록 구성되는 것을 필요로 한다. 따라서, 랩퍼 아키텍처가 랩퍼가 한번에 하나의 모드에 있도록 구성되게 하기 때문에, 부 코어가 테스트되는 동안에는 자 코어의 테스트가 가능하지 않다는 문제점이 있다. 또한, 부 코어를 테스트하는 동안, 하나는 부 코어에 접속되고 다른 하나는 자 코어에 접속된 TAMs는 부 코어에 대한 테스트 데이터를 전달하는데 사용된다. 따라서, 자 코어에 접속된 TAM은 TAM에 접속된 다른 코어를 테스트하기 위해서는 사용될 수 없다.
따라서, 본 발명에 따르면, 코어가 인 테스트 및 익스 테스트 모드들 모두에 동시에 있을 수 있도록 하는 랩퍼 아키텍처가 제공됨으로써, 부 코어 및 자 코어가 병렬로 테스트될 수 있다. 따라서, 본 발명에 따라, 플래트 SOCs에 대해서 뿐만 아니라 계층적 SOCs에 대해서도 최적의 테스트 시간을 얻을 수 있다.
도 11은 부 코어(A) 및 자 코어(B)를 가지는 본 발명에 따른 랩퍼 아키텍처를 나타낸다. 도 6에 도시된 종래의 랩퍼 아키텍처와 같이, 부 코어는 스캔 체인들(70), 랩퍼 입력 셀들(71), 랩퍼 출력 셀들(74) 및 부 TAM(PTAM[0:2])을 포함한다. 유사하게, 자 코어는 스캔 체인들(76), 랩퍼 입력 셀들(75) 및 랩퍼 출력 셀들(72)을 포함하고, 자 TAM(CTAM[0:2])에 접속된다. 그러나, 본 발명에 따르면, 자 코어의 각각의 랩퍼 입력 셀(75) 및 각각의 랩퍼 출력 셀(72)은 자 TAM(CTAM)에 접속되는 것에 더하여, 부 TAM(PTAM)에 접속된다.
도 12a는 도 6의 종래의 랩퍼 셀의 개념도를 나타내고, 도 12b는 본 발명에 따른 도 11의 랩퍼 셀(75 및 72)의 개념도를 나타낸다. 도 12a의 종래의 랩퍼 셀에서, PI 및 TI는 랩퍼 셀로의 제1 입력 및 테스트 입력을 각각 나타내고, PO 및 TO는 랩퍼 셀로부터의 제1 출력 및 테스트 출력을 각각 나타낸다. 도 12a의 랩퍼 셀이 입력 랩퍼 셀로서 사용될 때, PI 및 TI는 칩 및 TAM으로부터의 데이터를 수신하기 위해 각각 접속되고, PO 및 TO는 코어 및 "스캔 아웃"으로 데이터를 출력하기 위해 각각 접속된다. 한편, 도 12a의 랩퍼 셀이 출력 랩퍼 셀로서 사용될 때, PI 및 TI는 코어 및 TAM으로부터의 데이터를 수신하기 위해 각각 접속되고, PO 및 TO는 칩 및 "스캔 아웃"으로 데이터를 출력하기 위해 각각 접속된다.
그러나, 도 12b의 랩퍼 셀에서, CTI 및 CTO는 자 코어 TAM에 대응하는 테스트 입력 신호 및 출력 신호를 나타내고, PTI 및 PTO는 부 코어 TAM에 대한 테스트 입력 신호 및 출력 신호를 나타낸다.
도 12b의 랩퍼 셀에 대한 상세한 설명은 도 13 및 도 14에 도시된다. 도 13은 본 발명의 바람직한 일 실시예에 따른 랩퍼 입력 셀(75)을 나타낸다. 도 5에 도시된 종래의 랩퍼 입력 셀과 유사하게, 랩퍼 입력 셀(75)는 제1 및 제2 멀티플렉서들(132 및 131) 및 플립플롭(133)과 같은 메모리부를 포함한다. 이러한 구성요소들은 제1 데이터 및 테스트 신호들(PI 및 CTI)을 각각 수신하고 제1 데이터 및 테스트 신호들(PO 및 CTO)을 각각 출력하도록 구성된다. PI 및 CTI는 부 코어 및 자 TAM으로부터 데이터를 수신하기 위해 각각 접속되고, PO 및 CTO는 자 코어 및 CTAM에 대한 스캔 아웃으로 데이터를 출력하기 위해 각각 접속된다. 그러나, 랩퍼 입력 셀(75)은 제3 멀티플렉서(134) 및 제2 플립플롭(135)을 더 포함한다. 제3 멀티플렉서(134)는 제1 입력(PI) 및 추가 입력(PTI)을 수신한다. PTI는 부 코어의 TAM(PTAM)으로부터 데이터를 수신하기 위해 접속된다. 멀티플렉서(134)의 출력은 플립플롭(135)에 접속되고, 플립플롭(135)은 랩퍼 입력 셀(75)로부터의 추가 출력 신호(PTO)를 제공한다. 추가 출력 신호(PTO)는 부 TAM(PTAM)의 스캔 아웃에 접속된다.
도 14는 본 발명의 바람직한 일 실시예에 따른 랩퍼 출력 셀(72)을 나타낸다. 도 5에 도시된 종래의 랩퍼 출력 셀과 유사하게, 랩퍼 출력 셀(72)은 제 1 및 제 2 멀티플렉서들(142,141) 및 플립플롭(143)과 같은 메모리부를 포함한다. 이러한 구성요소들은 제 1 데이터 및 테스트 신호들(PI,CTI)을 각각 수신하고 제 1 데이터 및 테스트 신호들(PO,CTO)을 각각 출력하도록 구성된다. PI 및 CTI는 부 코어 및 자 TAM으로부터 데이터를 수신하기 위해 각각 접속되고, PO 및 CTO는 자 코어 및 CTAM에 대한 스캔 아웃으로 데이터를 출력하기 위해 각각 접속된다. 그러나, 랩퍼 출력 셀(72)은 제 3 멀티플렉서(144) 및 제 2 플립플롭(145)을 더 포함한다. 제 3 멀티플렉서(144)는 제 1 입력(PI) 및 추가 입력(PTI)을 수신한다. PTI는 부 코어의 TAM(PTAM)으로부터 데이터를 수신하기 위해 접속된다. 멀티플렉서(144)의 출력은 플립플롭(145)에 접속되고, 플립플롭(145)은 랩퍼 출력 셀(72)로부터의 추가 출력 신호(PTO)를 제공한다. 추가 출력 신호(PTO)는 부 TAM(PTAM)의 스캔 아웃에 접속된다.
상술한 랩퍼 입력 및 출력 셀들은 자 코어가 인 테스트 모드 및 익스 테스트 모드에서 병렬로 동작되도록 한다. 아래의 표 2는 랩퍼 아키텍처에 의해 지원되는 다양한 모드에 대한 멀티플렉서 설정들을 나타낸다.
Figure 112006063242265-PCT00002
표 2로부터, 인 테스트 모드들에서 자 코어 및 부 코어 모두에 대한 멀티플렉서 설정들을 서로 충돌하지 않는다. 따라서, 이러한 아키텍처로, 계층적 코어들의 테스트는 병렬로 행해질 수 있다.
도 15a 내지 도 15d는 표 2에 표시된 설정들에 따라 랩퍼 입력 셀(75)의 기능을 나타낸다. 도 15a는 "인 테스트 시프트" 모드에서의 동작시 랩퍼 입력 셀(75)를 나타낸다. 도시된 바와 같이, 랩퍼 입력 셀은 자 코어 TAM(CTAM)으로부터 수신되는 데이터가 자 코어 TAM(CTAM)에 대한 스캔 아웃으로 전달되도록 구성됨으로써, 테스트 자극들이 시프팅되게 한다.
도 15b에서, 랩퍼 입력 셀(75)은 자 코어가 테스트되는 "인 테스트 통상" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 시프트 모드에 뒤따르는 플립플롭(133)에 저장된 테스트 자극들은 랩퍼 입력 셀(72)의 출력(PO)으로 인가되어, 자 코어를 테스트한다.
도 15c에서, 랩퍼 입력 셀(75)은 "익스 테스트 시프트" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 부 TAM(PTAM)으로부터 수신되는 입력 데이터(PTI)는 부 TAM(PTAM)에 대한 스캔 아웃으로 전달된다.
도 15d에서, 랩퍼 입력 셀(75)는 "익스 테스트 통상" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 입력(PI) 상에서 부 코어로부터 수신되는 입력 데이터는 플립플롭(135)에 저장된다.
상술한 바로부터 알 수 있는 바와 같이, 본 발명에 따른 랩퍼 입력 셀(75)은 인 테스트 모드 및 익스 테스트 모드에서 충돌없이, 즉 도 15b 및 도 15d에 도시된 모드들에서 병렬로 동작할 수 있으므로, 부 코어 및 자 코어가 병렬로 테스트될 수 있다.
도 16a 내지 도 16d는 표 2에 표시된 설정들에 따른 랩퍼 출력 셀(72)의 기능을 나타낸다. 도 16a는 "인 테스트 시프트" 모드에서의 동작시 랩퍼 출력 셀(72)을 나타낸다. 알 수 있는 바와 같이, 랩퍼 출력 셀은 입력(CTI) 상에서 자 TAM으로부터 수신되는 데이터가 플립플롭(143)을 통해 자 코어 TAM에 대한 스캔 아웃에 접속된 출력(CTO)으로 전달됨으로써, 테스트 자극들이 시프팅되게 한다.
도 16b에서, 랩퍼 출력 셀(72)은 자 코어가 테스트되는 "인 테스트 통상" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 자 코어로부터 관측되는 테스트 응답은 입력(PI) 상에서 수신되어 플립플롭(143)에 저장된다.
도 16c에서, 랩퍼 출력 셀(72)은 "익스 테스트 시프트" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 입력(PTI) 상에서 부 TAM(PTAM)으로부터 수신되는 테스트 데이터는 플립플롭(145)을 통해 부 TAM(PTAM)에 대한 스캔 아웃으로 전달된다.
도 16d에서, 랩퍼 출력 셀(72)은 "익스 테스트 통상" 모드에서 동작중인 것으로 도시된다. 이 모드에서, 플립플롭(145)에 미리 저장된 테스트 데이터는 출력(PO)을 통해 부 코어로 전달된다.
상술한 바로부터 알 수 있는 바와 같이, 본 발명에 따른 랩퍼 출력 셀(72)은 인 테스트 모드 및 익스 테스트 모드에서 충돌없이, 즉 도 16b 및 도 16d에 도시된 모드들에서 병렬로 동작할 수 있으므로, 부 코어 및 자 코어가 병렬로 테스트될 수 있다.
상술한 랩퍼 입력 셀은 완전히 테스트 가능하다. 그러나, 랩퍼 출력 셀에서, 멀티플렉서(142)(m5)의 출력은 테스트할 수 없다. 이 멀티플렉서를 테스트하기 위해서, 도 17은 추가적인 멀티플렉서(146)가 아키텍처에 추가되는 본 발명의 다른 측면에 따른 랩퍼 출력 셀을 나타낸다. 멀티플렉서(146)는 부 인 테스트 통상 모드에서 "0"으로 설정되고, 나머지 모드들에서는 "1"로 설정된다. 랩퍼 출력 셀(72)에 추가적인 멀티플렉서(146)를 포함하는 것은, 멀티플렉서(142) 및 전체 랩퍼 출력 셀(72)이 테스트가능하다는 것을 의미한다.
도 18a 및 도 18b는 본 발명의 랩퍼 셀들을 사용하는 계층적 코어에 대한 랩퍼 아키텍처를 나타낸다. 도 18a는 인 테스트 모드의 부 코어를 나타내고, 도 18b는 인 테스트 모드의 자 코어를 나타낸다. 도시된 바와 같이, 2개의 모드들은 서로 충돌없이 병렬로 상존할 수 있다.
부 코어에 대한 테스트 시간을 최소화하기 위해, 도 19는 부 코어에 접속된 TAM의 랩퍼 셀들 및 스캔 체인들의 바람직한 순서를 나타낸다. 상술한 바와 같이, 부 코어를 테스트하기 위해, 테스트 자극들이 부 코어의 스캔 체인들에 인가될 필요가 있다. 유사하게는, 테스트 응답들은 부 코어의 스캔 체인들 및 랩퍼 출력 셀들, 및 자 코어의 랩퍼 입력 셀들로부터 관측될 필요가 있다.
스캔 체인들이 테스트 데이터의 인가 및 관측에 모두 참여하므로, TAM의 중간에 있는 것이 바람직하다. 부 코어에 대한 랩퍼 입력 셀들은 자 코어에 대한 랩퍼 출력 셀들과 함께 TAM의 앞에 있어야 한다. 유사하게는, 부 코어에 대한 랩퍼 출력 셀들 및 자 코어에 대한 랩퍼 입력 셀들은 TAM의 끝에 있어야 한다.
상술한 본 발명은, 계층적 코어의 부 코어 및 자 코어가 병렬로 테스트될 수 있어, 테스트 스케줄을 최소화하므로, 향상된 테스트 아키텍처를 제공한다.
바람직한 실시예에서 설명한 다수의 특징들은 특허청구범위에서 정의하는 본 발명의 범주를 벗어나지 않고 당업자가 변경할 수 있다. 예를 들어, 스캔 체인들의 수, TAM 폭들, 입력/출력 셀들의 수는 특정의 애플리케이션에 따라 변화될 수 있으므로, 본 발명은 바람직한 실시예에서 설명한 특정의 예에 한정되지 않는다.
또한, 바람직한 실시예가 랩퍼 셀들에서 멀티플렉서들 및 플립플롭들의 사용을 개시하지만, 동일한 기능을 제공하는 다른 스위칭 및 메모리 장치들이 본 발명에 따라 사용될 수 있다.
또한, 랩퍼 아키텍처들이 패러럴 포트들을 가지는 것으로 도시되었지만, 랩퍼 아키텍처들은 패러럴 포트들에 더하여, 또는 대체적으로서, 1비트 시리얼 포트를 통한 제어 회로 및 접속부를 포함할 수 있다.
상술한 실시예들은 본 발명을 한정하기보다는 예시적인 것이고, 당업자가 첨부된 특허청구범위의 범위를 벗어나지 않고 대체적인 실시예들을 설계할 수 있다. "포함한다"라는 단어는 청구항에 기재되지 않는 구성요소들 또는 단계들의 존재를 배제하지 않는다.

Claims (37)

  1. 하나 이상의 계층적 코어(hierarchical core)들을 가지는 전자 회로를 테스트하는 테스트 랩퍼 아키텍처(a test wrapper architecture)에 있어서,
    랩퍼 입력 셀 및 랩퍼 출력 셀을 갖는 제 1 코어 -상기 랩퍼 입력 셀 및 랩퍼 출력 셀은 상기 제 1 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 상기 제 1 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 구성됨- 와,
    랩퍼 입력 셀 및 랩퍼 출력 셀을 갖는 제 2 코어 -상기 랩퍼 입력 셀 및 랩퍼 출력 셀은 상기 제 2 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 상기 제 2 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 구성됨- 를 포함하되,
    상기 제 2 코어의 랩퍼 입력 셀 및 랩퍼 출력 셀은 상기 제 1 코어로부터 테스트 입력 신호를 수신하고 테스트 출력 신호를 상기 제 1 코어로 출력하도록 더 구성되어, 상기 제 1 코어 및 제 2 코어가 병렬로 테스트될 수 있는
    테스트 랩퍼 아키텍처.
  2. 제 1 항에 있어서,
    상기 제 2 코어의 랩퍼 입력 셀 및 랩퍼 출력 셀은 인 테스트 모드(In-test mode) 및 익스 테스트 모드(Ex-test mode)에서 병렬로 동작하도록 구성되는
    테스트 랩퍼 아키텍처.
  3. 제 2 항에 있어서,
    상기 제 2 코어의 랩퍼 입력 셀 및 랩퍼 출력 셀은 병렬로 데이터를 인가하고 포착하도록 구성되는
    테스트 랩퍼 아키텍처.
  4. 제 2 항 또는 제 3 항에 있어서,
    제 1 동작 모드에서 상기 제 2 코어의 랩퍼 입력 셀은 상기 제 2 코어의 테스트 입력 신호를 상기 제 2 코어의 테스트 출력 신호에 접속하도록 구성되는
    테스트 랩퍼 아키텍처.
  5. 제 4 항에 있어서,
    제 1 동작 모드는 상기 랩퍼 입력 셀을 통해 테스트 데이터가 제 1 메모리 수단을 거쳐 시프팅되는 인 테스트 시프트 모드(In-test shift mode)에 대응하는
    테스트 랩퍼 아키텍처.
  6. 제 5 항에 있어서,
    상기 랩퍼 입력 셀은 상기 제 1 메모리 수단에 저장된 데이터를 제 2 동작 모드에서 제 1 출력 신호에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  7. 제 6 항에 있어서,
    제 2 동작 모드는 이전의 시프트 동작시 상기 제 1 메모리 수단에 저장된 테스트 데이터가 상기 랩퍼 입력 셀의 제 1 출력에 접속되는 인 테스트 통상 모드(In-test normal mode)에 대응하는
    테스트 랩퍼 아키텍처.
  8. 제 2 항 또는 제 3 항에 있어서,
    제 3 동작 모드에서 상기 제 2 코어의 랩퍼 입력 셀은 상기 제 1 코어의 테스트 입력 신호를 제 2 메모리 수단을 거쳐 상기 제 1 코어의 테스트 출력 신호에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  9. 제 8 항에 있어서,
    제 3 동작 모드는 테스트 데이터가 상기 제 2 메모리 수단을 통해 상기 테스트 입력과 상기 테스트 출력 사이에서 시프팅되는 익스 테스트 시프트 모드(Ex-test shift mode)에 대응하는
    테스트 랩퍼 아키텍처.
  10. 제 2 항 또는 제 3 항에 있어서,
    제 4 동작 모드에서 상기 제 2 코어의 랩퍼 입력 셀은 상기 제 2 코어의 제 1 입력 신호를 상기 제 2 메모리 수단에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  11. 제 10 항에 있어서,
    상기 제 4 동작 모드는 상기 제 1 코어의 제 1 입력으로부터 수신되는 테스트 응답 데이터가 상기 제 2 메모리 수단에 저장되는 익스 테스트 통상 모드(Ex-test normal mode)에 대응하는
    테스트 랩퍼 아키텍처.
  12. 제 2 항 또는 제 3 항에 있어서,
    제 1 동작 모드에서 상기 제 2 코어의 랩퍼 입력 셀은 상기 제 2 코어의 테스트 입력 신호를 상기 제 2 코어의 테스트 출력 신호에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  13. 제 12 항에 있어서,
    상기 제 1 동작 모드는 테스트 데이터가 상기 랩퍼 출력 셀을 통해 제 3 메모리 수단을 거쳐 시프팅되는 인 테스트 시프트 모드(In-test shift mode)에 대응하는
    테스트 랩퍼 아키텍처.
  14. 제 2 항 또는 제 3 항에 있어서,
    제 2 동작 모드에서 상기 제 2 코어의 랩퍼 출력 셀은 상기 제 1 입력 신호를 상기 제 3 메모리 수단에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  15. 제 14 항에 있어서,
    제 2 동작 모드는 상기 제 2 코어로부터 관측되는 테스트 응답 데이터가 상기 제 3 메모리 수단에 저장되는 인 테스트 통상 모드(In-test normal mode)에 대응하는
    테스트 랩퍼 아키텍처.
  16. 제 2 항 또는 제 3 항에 있어서,
    제 3 동작 모드에서 상기 제 2 코어의 랩퍼 출력 셀은 상기 제 1 코어의 테스트 입력 신호를 상기 제 4 메모리 수단을 거쳐 상기 제 1 코어의 테스트 출력 신호에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  17. 제 16 항에 있어서,
    제 3 동작 모드는 상기 테스트 입력과 상기 테스트 출력 간에 테스트 데이터가 상기 제 4 메모리 수단을 거쳐 시프팅되는 익스 테스트 시프트 모드(Ex-test shift mode)에 대응하는
    테스트 랩퍼 아키텍처.
  18. 제 2 항 또는 제 3 항에 있어서,
    제 4 동작 모드에서 상기 제 2 코어의 랩퍼 출력 셀은 상기 제 4 메모리 수단에 저장된 테스트 데이터를 상기 제 1 코어에 대한 제 1 출력에 접속시키도록 구성되는
    테스트 랩퍼 아키텍처.
  19. 제 18 항에 있어서,
    제 4 동작 모드는 상기 제 4 메모리 수단에 저장된 테스트 데이터가 상기 제 1 코어에 대한 제 1 출력에 접속되는 익스 테스트 통상 모드(Ex-test normal mode)에 대응하는
    테스트 랩퍼 아키텍처.
  20. 제 5 항, 제 8 항, 제 13 항 또는 제 16 항 중 어느 한 항에 있어서,
    상기 하나 이상의 메모리 수단은 플립플롭(a flip-flop)인
    테스트 랩퍼 아키텍처.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 1 코어는 부 코어(a parent core)이고, 상기 제 2 코어는 상기 계층의 자 코어(a child core)인
    테스트 랩퍼 아키텍처.
  22. 하나 이상의 계층적 코어들을 가지는 전자 회로를 테스트하는 데 사용되는 테스트 아키텍처용 랩퍼 셀에 있어서,
    제1 데이터 신호를 수신하는 제 1 입력과,
    테스트 데이터 신호를 수신하는 제 2 입력과,
    제 1 데이터 신호를 출력하는 제 1 출력과,
    테스트 데이터 신호를 출력하는 제 2 출력을 포함하되,
    상기 랩퍼 셀은 다른 코어로부터 테스트 입력 신호를 수신하는 제 3 입력, 및 테스트 출력 신호를 상기 다른 코어로 출력하는 제 3 출력을 더 포함하는
    랩퍼 셀.
  23. 제 22 항에 있어서,
    상기 랩퍼 셀은,
    상기 제 1 입력 신호에 접속되는 제 1 입력, 제 1 메모리 수단의 출력 및 상기 랩퍼 셀의 제 2 출력에 접속되는 제 2 입력, 및 상기 랩퍼 셀의 제 2 출력에 접속되는 출력을 가지는 제 1 멀티플렉서와,
    상기 랩퍼 셀의 제 2 입력에 접속되는 제 1 입력, 상기 랩퍼 셀의 제 1 출력에 접속되는 제 2 입력, 및 상기 제 1 메모리 수단의 입력에 접속되는 출력을 가지는 제 2 멀티플렉서와,
    상기 랩퍼 셀의 제 1 입력에 접속되는 제 1 입력, 상기 랩퍼 셀의 제 3 입력에 접속되는 제 2 입력, 및 상기 제 2 메모리 수단을 거쳐 상기 랩퍼 셀의 제 3 출력에 접속되는 출력을 가지는 제 3 멀티플렉서를 포함하는 입력 랩퍼 셀인
    랩퍼 셀.
  24. 제 23 항에 있어서,
    제 1 동작 모드(인 테스트 시프트)에서, 상기 랩퍼 입력 셀은 상기 제 2 입력을 상기 제 1 메모리 수단을 거쳐 상기 제 2 출력에 접속시키도록 구성되는
    랩퍼 입력 셀.
  25. 제 23 항에 있어서,
    제 2 동작 모드(인 테스트 통상)에서, 상기 랩퍼 입력 셀은 상기 제 1 메모 리 수단에 저장된 데이터를 상기 제 1 출력으로 출력하는
    랩퍼 입력 셀.
  26. 제 23 항에 있어서,
    제 3 동작 모드(익스 테스트 시프트)에서, 상기 랩퍼 입력 셀은 상기 제 3 입력을 상기 제 2 메모리 수단을 거쳐 상기 제 3 출력에 접속시키도록 구성되는
    랩퍼 입력 셀.
  27. 제 23 항에 있어서,
    제 4 동작 모드(익스 테스트 통상)에서, 상기 랩퍼 입력 셀은 상기 제 1 입력을 상기 제 2 메모리 수단에 접속시키도록 구성되는
    랩퍼 입력 셀.
  28. 제 22 항에 있어서,
    상기 랩퍼 셀은,
    상기 제 1 입력 신호에 접속되는 제 1 입력, 제 1 메모리 수단의 출력 및 상기 랩퍼 출력 셀의 제 3 출력에 접속되는 제 2 입력, 및 상기 랩퍼 출력 셀의 제 1 출력에 접속되는 출력을 가지는 제1 멀티플렉서와,
    상기 랩퍼 출력 셀의 제 2 입력에 접속되는 제 1 입력, 상기 랩퍼 출력 셀의 제 1 출력에 접속되는 제 2 입력, 및 제 2 메모리 수단의 입력에 접속되는 출력을 가지는 제 2 멀티플렉서와,
    상기 랩퍼 출력 셀의 제 1 입력에 접속되는 제 1 입력, 상기 랩퍼 출력 셀의 제 3 입력에 접속되는 제 2 입력, 및 상기 제 1 메모리 수단을 거쳐 상기 랩퍼 출력 셀의 제 3 출력에 접속되는 출력을 가지는 제 3 멀티플렉서를 포함하는 출력 랩퍼 셀인
    랩퍼 셀.
  29. 제 28 항에 있어서,
    제 1 동작 모드(인 테스트 시프트)에서, 상기 랩퍼 출력 셀은 상기 제 2 입력을 상기 제 2 메모리 수단을 거쳐 상기 제 2 출력에 접속시키도록 구성되는
    랩퍼 출력 셀.
  30. 제 28 항에 있어서,
    제 2 동작 모드(인 테스트 통상)에서, 상기 랩퍼 출력 셀은 상기 제 1 입력을 상기 제 2 메모리 수단에 접속시키도록 구성되는
    랩퍼 출력 셀.
  31. 제 28 항에 있어서,
    제 3 동작 모드(익스 테스트 시프트)에서, 상기 랩퍼 출력 셀은 상기 제 3 입력을 상기 제 1 메모리 수단을 거쳐 상기 제 3 출력에 접속시키도록 구성되는
    랩퍼 출력 셀.
  32. 제 28 항에 있어서,
    제 4 동작 모드(익스 테스트 통상)에서, 상기 랩퍼 출력 셀은 상기 제 1 메모리 수단에 저장된 테스트 데이터를 상기 제 1 출력에 접속시키도록 구성되는
    랩퍼 출력 셀.
  33. 제 28 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 제 3 멀티플렉서의 출력을 수신하기 위해 접속된 제 1 입력, 상기 제 1 멀티플렉서의 출력을 수신하기 위해 접속된 제 2 입력, 및 상기 입력을 상기 제 1 메모리 수단에 제공하는 출력을 가지는 제 4 멀티플렉서를 더 포함하는
    랩퍼 출력 셀.
  34. 제 33 항에 있어서,
    상기 랩퍼 출력 셀은 상기 제 3 멀티플렉서를 테스트하도록 구성되는
    랩퍼 출력 셀.
  35. 하나 이상의 계층적 코어들을 가지는 전자 회로를 테스트하는 방법에 있어서,
    랩퍼 입력 셀 및 랩퍼 출력 셀을 가지는 제 1 코어에서, 상기 제 1 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 상기 제 1 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 상기 랩퍼 입력 셀 및 상기 랩퍼 출력 셀을 구성하는 단계와,
    랩퍼 입력 셀 및 랩퍼 출력 셀을 가지는 제 2 코어에서, 상기 제 2 코어에 대한 제 1 입력 신호 및 테스트 입력 신호를 수신하고 상기 제 2 코어에 대한 제 1 출력 신호 및 테스트 출력 신호를 출력하도록 상기 랩퍼 입력 셀 및 상기 랩퍼 출력 셀을 구성하는 단계와,
    상기 제 1 코어로부터 테스트 입력 신호를 수신하고 테스트 출력 신호를 상기 제 1 코어로 출력하도록 상기 랩퍼 입력 셀 및 상기 랩퍼 출력 셀을 구성함으로써, 상기 제 1 코어 및 상기 제 2 코어가 병렬로 테스트되도록 하는 단계를 포함하는
    테스트 방법.
  36. 제 1 항 내지 제 21 항 중 어느 한 항에 기재된 테스트 랩퍼 아키텍처 또는 제 22 항 내지 제 34 항 중 어느 한 항에 기재된 랩퍼 셀을 포함하는
    집적회로.
  37. 제 1 항 내지 제 21 항 중 어느 한 항에 기재된 테스트 랩퍼 아키텍처 또는 제 22 항 내지 제 34 항 중 어느 한 항에 기재된 랩퍼 셀을 동작시키는 수단을 포함하는
    자동 테스트 장치.
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