KR100672132B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 패드산화막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계; 전체구조상부에 절연막으로 갭필 공정을 실시한 다음, 상기 질화막 및 패드산화막을 제거하는 단계; 상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 도전층 패턴을 형성하는 단계; 상기 각 플로팅게이트용 도전층 패턴 사이의 절연막을 목표지점까지 리세스 하는 단계; 식각 공정을 실시하여 플로팅게이트용 도전층 패턴 간의 스페이스를 늘리는 단계; 및 상기 식각 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 개시한다.
플로팅게이트용 도전층, 습식(Wet) 식각, 셀 간섭현상(Cell Interference)

Description

반도체 소자의 제조방법{Method for fabrication of semiconductor device}
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : 절연막
204 : 터널산화막 206a : 플로팅게이트용 도전층 패턴
206b : 습식 식각된 플로팅게이트용 도전층 패턴
208 : 유전체막 210 : 컨트롤게이트용 도전층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디바이스의 유전체막 두께와 활성폭을 감소하지 않고도 셀 간섭현상(Cell Interference)을 줄일 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터 등 반도체 소자를 형성 하기 위하여 기판에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)이 정의 된다.
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다. 도 1을 참조하면, 반도체 기판(100)에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막(10)을 형성하여 액티브 영역과 필드 영역을 확정한다.
다음, 상기 액티브 영역 위에는 터널 산화막(102)이 일정 두께로 형성되며, 이 터널 산화막(102) 상부에는 플로팅 게이트용 도전층(104)이 형성된다. 상기 플로팅 게이트용 도전층(104) 상부에는 유전체막(106)이 형성되는데, 이 유전체막(106)은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성되며, 유전체막(106) 상부에는 컨트롤 게이트용 도전층(108)이 형성된다.
이후, 컨트롤 게이트용 도전층(108)의 상부에는 텅스텐층(미도시)이 증착되어 컨트롤 게이트 전극(미도시)이 형성되고, 컨트롤 게이트 전극(미도시)의 상부에 게이트 하드마스크(미도시)를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
한편, 도 1에는 프로그램 속도(PGM Speed) 또는 셀 전류(Cell Current)를 결정하는 활성폭(Active Width), 디바이스의 신뢰성을 결정하는 유전체막 두께(T), 피치(Pitch) 및 각 플로팅게이트용 도전층 간의 공간(F-Gate Space)이 도시되어 있다.
통상 60나노급 디바이스에서는 50나노의 활성폭, 150Å의 유전체막 두께를 갖으며, 이때 각 플로팅게이트용 도전층(104) 간의 공간은 약 40나노 이므로, 보이드 등을 포함한 컨트롤 게이트용 도전층의 결핍 현상이 일어날 가능성이 비교적 낮지만, 최근 디바이스가 점차 소형화되고 있는 추세에서 일례로 45나노급 디바이스에서는 50나노의 활성폭, 150Å의 유전체막 두께를 적용하면, 플로팅게이트용 도전층 공간은 전혀 없어지는 등 컨트롤게이트용 도전층 공간의 결핍 현상이 일어나는 문제점이 있다.
본 발명은 유전체막(ONO) 형성전에 플로팅게이트용 도전층 패턴에 습식(Wet) 식각 공정을 이용한 등방성 식각을 실시하여, 디바이스의 유전체막 두께와 활성폭(Active Width)을 감소하지 않으면서도 플로팅게이트용 도전층 간의 공간을 확보함으로써, 셀 간섭현상(Cell Interference)을 줄일 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 패드산화막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계; 전체구조상부에 절연막으로 갭필 공정을 실시한 다음, 상기 질화막 및 패드산화막을 제거하는 단계; 상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 도전층 패턴을 형성하는 단계; 상기 각 플로팅게이트용 도전층 패턴 사이의 절연막을 목표지점까지 리세스 하 는 단계; 식각 공정을 실시하여 플로팅게이트용 도전층 패턴 간의 스페이스를 늘리는 단계; 및 상기 식각 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함한다.
상기 리세스 목표지점은 플로팅게이트용 도전층 패턴 상부에서 400 내지 1000 Å 깊이로 설정하고, HF가 포함된 습식용액으로 실시한다.
상기 식각 공정은, 1:100 내지 1:600 로 혼합된 HF 와 HNO3 용액과, 45 ℃ 이하의 온도하에서 초당 2 내지 300 Å 이 식각되도록 실시한다.
상기 HF 와 HNO3 의 혼합비로 옥사이드와 폴리실리콘의 선택비를 조절할 수 있다. 상기 옥사이드와 폴리실리콘의 식각 속도비는 1:20 내지 1:100 정도로 조절한다.
상기 식각 공정은 플로팅게이트용 도전층 패턴의 상부가 50 내지 150 Å 의 깊이로 제거되도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(미도시)을 형성하고, 패드 산화막(미도시) 상부에 질화막(미도시)을 형성한다. 이때, 상기 질화막(미도시)의 두께는 300 내지 500 Å 으로 형성한다.
다음, 질화막(미도시) 상부에 감광막(미도시)을 도포하고, 반도체 기판(200) 표면에 소자 분리 영역인 트렌치를 형성하기 위해 감광막을 노광 및 현상한 후, 감광막 패턴을 마스크로하여 질화막(미도시)을 패터닝한다.
패터닝된 질화막(미도시)을 하드 마스크(미도시)로 사용하여 패드 산화막 및 반도체 기판을 소정 깊이와 폭을 갖도록 식각하여 반도체 소자 분리 영역인 트렌치(Trench)를 형성한 후, 절연막(202)으로 트렌치 내부를 채우는 갭필(Gap Fill) 공정을 실시한다.
다음, 질화막(미도시)이 있는 위치까지 기계 화학적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 평탄화 한 후, 질화막(미도시)과 패드산화막(미도시)을 제거한다.
질화막(미도시)과 패드산화막(미도시)이 제거된 공간에 터널산화막(204)을 형성한 후, 예컨대 폴리실리콘으로 플로팅 게이트용 도전층 패턴(206a)을 형성한다.
플로팅 게이트용 도전층 패턴(206a) 형성 후에는 플로팅게이트용 도전층 패턴(206a) 사이의 절연막(202)을 리세스(Recess) 하는 공정을 실시하는데, 이때 리세스 목표지점은 플로팅게이트용 도전층 패턴(206a) 상부에서 400 내지 1000 Å 깊이로 설정하고, HF가 포함된 습식용액으로 실시한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도이다. 도 1b를 참조하면, 플로팅 게이트용 도전층 패턴(206a)에 습식(Wet) 식각 공정을 이용한 등방성 식각을 실시하여, 습식 식각된 플로팅게이트용 도전층 패턴(206b)을 형성한다.
습식 식각 공정은 1:100 내지 1:600 로 혼합된 HF 와 HNO3 용액과, 45 ℃ 이하의 온도하에서 초당 2 내지 300 Å 이 식각되도록 실시한다.
또한, 상기 HF 와 HNO3 의 혼합비로 옥사이드와 폴리실리콘의 선택비를 조절할 수 있으며, 옥사이드와 폴리실리콘의 식각 속도비는 1:20 내지 1:100 정도로 조절한다. 그 이유는 이미 리세스된 절연막(202)은 더이상 식각되지 않게 하고, 폴리실리콘으로 형성된 플로팅게이트용 도전층 패턴(206a)만이 플로팅게이트용 도전층 패턴(206a) 상부로부터 50 내지 150 Å 의 깊이로 제거되도록 등방성 식각을 실시하여 습식 식각된 플로팅게이트용 도전층(206b) 패턴을 형성해야 하기 때문이다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도이다. 도 1c를 참조하면, 습식 식각된 플로팅게이트용 도전층(206b)을 포함한 전체구조상부에는 유전체막(208)이 형성되는데, 이 유전체막(208)은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성되며, 유전체막(208) 상부에는 컨트롤 게이트용 도전층(210)이 형성된다.
이후, 콘트롤 게이트용 도전층(210)의 상부에는 텅스텐층(미도시)이 증착되어 컨트롤 게이트 전극(미도시)이 형성되고, 컨트롤 게이트 전극(미도시)의 상부에 게이트 하드마스크(미도시)를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
전술한 바와 같이, 바람직한 실시예인 도 2a 내지 도 2c의 공정은 유전체막(208) 형성전에 플로팅게이트용 도전층 패턴(206a)에 습식(Wet) 식각 공정을 이용 한 등방성 식각을 실시하여, 디바이스의 유전체막(208) 두께와 활성폭(Active Width)을 감소하지 않으면서도 플로팅게이트용 도전층 패턴 간의 공간(Space)을 확보함으로써, 셀 간섭현상(Cell Interference)을 줄일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 유전체막(ONO) 형성전에 플로팅게이트용 도전층 패턴에 습식(Wet) 식각 공정을 이용한 등방성 식각을 실시하여, 디바이스의 유전체막 두께와 활성폭(Active Width)을 감소하지 않으면서도 플로팅게이트용 도전층 패턴 간의 공간을 확보함으로써, 셀 간섭현상(Cell Interference)을 줄일 수 있다.

Claims (6)

  1. 반도체기판 상부에 패드산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 패드산화막 및 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계;
    전체구조상부에 절연막으로 갭필 공정을 실시한 다음, 상기 질화막 및 패드산화막을 제거하는 단계;
    상기 질화막 및 패드산화막이 제거된 영역에 터널산화막 및 플로팅게이트용 도전층 패턴을 형성하는 단계;
    상기 각 플로팅게이트용 도전층 패턴 사이의 절연막을 목표지점까지 리세스 하는 단계;
    식각 공정을 실시하여 플로팅게이트용 도전층 패턴 간의 스페이스를 늘리는 단계; 및
    상기 식각 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 리세스 목표지점은 플로팅게이트용 도전층 패턴 상부에서 400 내지 1000 Å 깊이로 설정하고, HF가 포함된 습식용액으로 실시하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 식각 공정은,
    1:100 내지 1:600 로 혼합된 HF 와 HNO3 용액과, 45 ℃ 이하의 온도하에서 초당 2 내지 300 Å 이 식각되도록 실시하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 HF 와 HNO3 의 혼합비로 옥사이드와 폴리실리콘의 선택비를 조절할 수 있는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 옥사이드와 폴리실리콘의 식각 속도비는 1:20 내지 1:100 정도로 조절하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 식각 공정은 플로팅게이트용 도전층 패턴을 상부가 50 내지 150 Å 의 깊이로 제거되도록 실시하는 반도체 소자의 제조방법.
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