KR20070003145A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070003145A
KR20070003145A KR1020050058894A KR20050058894A KR20070003145A KR 20070003145 A KR20070003145 A KR 20070003145A KR 1020050058894 A KR1020050058894 A KR 1020050058894A KR 20050058894 A KR20050058894 A KR 20050058894A KR 20070003145 A KR20070003145 A KR 20070003145A
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정종구
박형순
박점용
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주식회사 하이닉스반도체
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Abstract

본 발명은 롯트(Lot)내 웨이퍼 간의 폴리 실리콘막 두께의 균일도 및 롯트 간 게이트 폴리 실리콘막 두께의 균일도를 향상시켜 후속 공정시 공정 마진을 확보함으로써 소자의 불량을 방지하여 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 상부 표면에 자연 산화막이 형성된 실리콘막을 포함하는 기판을 제공하는 단계와, 음이온성 고분자 중 선택된 어느 하나의 고분자 또는 상기 고분자들 중 적어도 2종류의 고분자가 혼합된 혼합물이 복합된 세리아 연마제를 함유한 제1 슬러리를 이용한 제1 연마공정을 실시하여 상기 실리콘막 상부에 형성된 상기 자연 산화막을 제거하는 단계와, 상기 자연 산화막이 제거된 상기 실리콘막에 대하여 제2 슬러리를 이용한 제2 연마공정을 실시하여 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, CMP, 세리아 연마제, 실리카 연마제, 고분자

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 R(Recessed)-게이트 구조를 갖는 반도체 소자를 도시한 평면도.
도 2a 내지 도 2e는 도 1에 도시된 반도체 소자의 제조방법을 도시한 공정 단면도.
도 3은 도 2e와 대응되는 반도체 소자를 도시한 TEM(Transmission Electron Microscope) 사진.
도 4 및 도 5는 도 2d와 대응되는 반도체 소자를 도시한 TEM 사진.
도 6은 종래기술에 따른 반도체 소자의 제조방법을 적용시 폴리 실리콘막과 산화막 간의 연마량을 도시한 도면.
도 7은 종래기술에 따른 반도체 소자의 제조방법을 적용시 웨이퍼별 연마량을 도시한 도면.
도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 9는 도 8a에 도시된 슬러리의 구조를 설명하기 위하여 도시한 도면.
도 10은 도 8a에 도시된 슬러리에 함유된 고분자 구조를 설명하기 위하여 도 시한 도면.
도 11은 도 8b에서 실리카 연마제에 의한 실리콘막의 연마량을 도시한 도면.
도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 적용시 웨이퍼간 실리콘막 두께 편차를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
12, 112 : 소자 분리막
14 : 트렌치
16, 114 : 실리콘막
18, 116 : 자연 산화막
118, 120 : 슬러리
본 발명은 반도체 소자의 제조방법에 관한 것으로, 3차원적 게이트 구조를 형성할 수 있는 R(recessed)-게이트 공정을 적용한 반도체 소자의 제조방법에 관한 것이다.
최근에는 반도체 소자의 디자인 룰(design rule)이 점차 감소함에 따라 제조 공정의 마진(margin)이 점점 감소하게 되었다. 특히, DRAM(Dynamic Random Access Memory) 소자의 경우에는 리프레시(refresh) 특성이 열화로 소자 형성에 많은 문제가 발생되고 있다. 이러한 문제점을 해결하고자 통상의 2차원적인 게이트 구조 대신 3차원적 게이트 구조를 형성하기 위한 게이트 공정, 이른 바 R-게이트 공정이 도입되었다.
이하, R-게이트 공정을 적용한 반도체 소자의 제조방법에 대해 설명하기로 한다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 평면도이고, 도 2a 내지 도 2e는 도 1에 도시된 'I-I' 절취선을 따라 도시한 공정 단면도이다.
먼저, 도 1 및 도 2a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 필드영역(field region)의 반도체 기판(10) 내에 소자 분리막(12)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, R-게이트 식각공정을 실시하여 액티브영역(active)의 기판(10) 내에 일정 깊이(T2)를 갖는 R-게이트용 트렌치(trench, 14)를 형성한다.
한편, R-게이트 식각공정은 먼저 마스크 공정을 실시하여 R-게이트 마스크를 형성한 후 상기 마스크를 이용한 식각공정을 실시하는 기판(10)을 식각하는 과정으로 이루어진다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(14)가 매립되도록 전체 구조 상 부에 R-게이트용 폴리 실리콘막(16)을 증착한다. 이때, 동도면에서 도시된 'A'와 같이 트렌치(14)에 의한 단차에 의해 트렌치(14)에 대응되는 부위의 폴리 실리콘막(16)이 움푹 들어가 계곡부가 발생된다. 이러한 불필요한 계곡부(A)는 후속 게이트 전극 증착공정시 피복성(step coverage) 불량에 의하여 단선을 유발하는 원인으로 작용하게 된다.
이어서, 도 2d 및 도 2e에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정을 실시하여 폴리 실리콘막(16)을 연마한다. 이로써, 도 2c에 도시된 계곡부(A)가 모두 제거되어 상부가 평탄화된다. 계곡부(A)가 제거된 상태는 도 3에 도시된 TEM(Transmission Electron Microscope) 사진을 통해서도 확인할 수 있다.
그러나, 종래기술에 따른 반도체 소자의 제조방법에서는 다음과 같은 문제점이 발생된다.
먼저, 도 2d에 도시된 바와 같이, 폴리 실리콘막(16) 증착 후 트렌치(14)의 단차에 의해 'A' 부위와 같이 상부 표면이 균일하지 않게 된다. 이로 인하여, 후속 게이트 전극용 텅스텐 실리사이드층 증착공정시 하부 토폴로지(topology)에 의한 피복성이 열화되어 게이트 전극의 단선을 초래하거나, 후속 랜딩 플러그(landing plug)를 형성하기 위한 식각공정시 자기정렬컨택(Self Align Contact; SAC) 불량을 야기하게 된다. 이러한 문제점을 해결하기 위하여 보편적으로 폴리 실리콘막(16)을 증착한 후 평탄화 공정으로 CMP 공정을 도입하여 폴리 실리콘막(16)의 상부면을 평탄화하고 있다.
그런데, 도 2d에 도시된 바와 같이, CMP 공정 전 폴리 실리콘막(16) 상부면에는 자연 산화막(native oxide, 18)이 성장된다. 이러한 자연 산화막(18)은 도 4 및 도 5에 도시된 TEM 사진을 통해 확인할 수 있다. 자연 산화막(18)은 그 특성상 폴리 연마용 슬러리(slury)에 의해 잘 제거되지 않고, 또한 그 두께가 수십 Å 이하이며, 웨이퍼 마다 그 두께가 달라 CMP 공정시에 균일도를 악화시키는 요인으로 작용한다.
그러나, CMP 공정 전 까지 자연 산화막(18)의 성장 두께를 정확하게 알 수는 없다. 그 이유는, 폴리 실리콘막(16)을 증착한 후 TEM 시편을 제작할 때까지 일정 두께로 계속 성장하기 때문이다. 또한, 그 두께가 작기 때문에 실제 인-라인(in-line) 상에서 모니터링(monitoring)하기가 어렵고, CMP 공정시 연마 시간을 설정하기가 어렵다.
한편, 종래기술에 따른 반도체 소자의 제조공정에서는 CMP 공정시 산화막과 폴리 실리콘막 간의 연마 선택비가 높은 슬러리를 사용하고 있다. 이 경우, 도 6에 도시된 바와 같이, 폴리 실리콘막과 산화막 간의 선택비는 대략 20 정도가 되는 것으로 보여지고 있다. 또한, 도 7에 도시된 바와 같이, 롯트(Lot) 내에서 웨이퍼 간 폴리 실리콘막의 두께 편차가 대략 100Å 정도가 된다. 이처럼, 로트 내의 게이트 폴리 실리콘막의 두께 편차가 심할 경우, 후속 노광 및 식각공정 마진이 부족하게 된다. 또한, 게이트 식각공정시 폴리 실리콘막의 두께가 낮은 웨이퍼는 기판이 손상되어 소자의 불량을 유발하여 수율을 감소시키고, 제조 비용을 상승시키는 원인이 된다.
따라서, 기존에 폴리 실리콘막 연마용으로 사용된 슬러리의 경우 폴리 실리콘막에 대한 연마속도가 커서 게이트 폴리 실리콘막 연마 후 웨이퍼 별(wafer to wafer variation), 그리고 롯트별(Lot to Lot variation) 잔류되는 막의 두께를 일정하게 제어하기가 어렵다. 특히, 웨이퍼의 에지(edge) 부위가 중앙부보다 빠르게 연마가 진행되어 중앙부보다 에지 부위에 잔류되는 막의 두께가 현저하게 낮아지게 된다. 이로 인하여, CMP 공정시 마진이 부족하여 실제 소자에 적용하기가 어렵고, 웨이퍼별 상이한 폴리 실리콘막 두께로 인한 후속 공정 마진 부족으로 소자의 불량이 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 롯트내 웨이퍼 간의 폴리 실리콘막 두께의 균일도 및 롯트 간 게이트 폴리 실리콘막 두께의 균일도를 향상시켜 후속 공정시 공정 마진을 확보함으로써 소자의 불량을 방지하여 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 상부 표면에 자연 산화막이 형성된 실리콘막을 포함하는 기판을 제공하는 단계와, 음이온성 고분자 중 선택된 어느 하나의 고분자 또는 상기 고분자들 중 적어도 2종류의 고분자가 혼 합된 혼합물이 복합된 세리아 연마제를 함유한 제1 슬러리를 이용한 제1 연마공정을 실시하여 상기 실리콘막 상부에 형성된 상기 자연 산화막을 제거하는 단계와, 상기 자연 산화막이 제거된 상기 실리콘막에 대하여 제2 슬러리를 이용한 제2 연마공정을 실시하여 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 이해와 설명의 편의를 위해 R-게이트 구조를 갖는 반도체 소자의 제조공정을 일례로 들어 설명하기로 한다.
먼저, 도 8a에 도시된 바와 같이, STI(Shallow Trench Isolation) 식각공정 을 실시하여 필드영역의 반도체 기판(110) 내에 트렌치(trench, 미도시)를 형성한다. 이때, 트렌치는 일정한 슬로프(slope)를 갖고, 1500~3000Å의 깊이로 형성한다.
이어서, 트렌치가 매립되도록 소자 분리막용 절연막을 증착한다. 이때, 소자 분리막용 절연막은 피복성이 좋은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
이어서, CMP 공정을 실시하여 HDP 산화막을 평탄화한다. 이로써, 트렌치 내부에 고립된 소자 분리막(112)이 형성된다.
이어서, 액티브영역의 기판(110) 내에 게이트 전극용 트렌치(미도시)를 형성한다. 이때, 게이트 전극용 트렌치는 500~2500Å의 깊이로 형성한다. 한편, 게이트전극용 트렌치 형성공정은 하드 마스크 스킴(hard mask scheme)을 적용하여 실시할 수 있는데, 이 경우 하드 마스크는 도프트(doped) 실리콘막, 폴리 실리콘막 또는 질화막으로 형성한다. 예컨대, 질화막으로 형성하는 경우 상기 STI 식각공정시 기판(110) 상에 형성된 패드 질화막(미도시)을 제거하지 않고 그대로 하드 마스크로 사용할 수 있다.
이어서, 게이트 전극용 트렌치를 포함한 전체 구조 상부의 단차를 따라 게이트 산화막(미도시)을 형성한다. 이때, 게이트 산화막은 습식산화공정으로 형성한다. 예컨대, 게이트 산화막은 750~800℃ 정도의 온도에서 습식산화공정을 진행한 후, 온도를 850~950℃ 정도로 상승시켜 질소(N2) 분위기에서 20~30분 동안 어닐공정 을 진행하여 형성한다.
이어서, 게이트 전극용 트렌치가 매립되도록 게이트 산화막 상부에 게이트 전극용 실리콘막(114)을 증착한다. 이때, 게이트 전극용 실리콘막(114)은 도프트 실리콘막 또는 폴리 실리콘막으로 500~2000Å 정도의 두께로 형성한다. 예컨대, 게이트 전극용 실리콘막(114)은 SiH4 및 Si2H6와 같은 일군의 소스 가스 중에서 선택된 어느 하나의 소스 가스를 이용하고, PH3 및 AsH3와 같은 일군의 도핑 가스를 이용하여 형성한다. 한편, 게이트 전극용 실리콘막(114)은 적층 구조로 형성할 수도 있는데, 이 경우 도프트 실리콘막과 언도프트(un-doped) 실리콘막의 적층 구조로 형성한다.
한편, 동도면에 도시된 바와 같이, 게이트 전극용 실리콘막(114) 증착공정시 트렌치에 의한 단차에 의해 트렌치에 대응되는 부위의 게이트 전극용 실리콘막(114)이 움푹 들어가 계곡부가 발생된다. 이러한 불필요한 계곡부(A)는 후속 게이트 전극 증착공정시 피복성(step coverage) 불량에 의하여 단선을 유발하는 원인으로 작용하게 된다. 또한, 게이트 전극용 실리콘막(114) 상부에는 공기중 노출에 의한 산소에 의해 실리콘막(114)의 표면이 산화되어 자연 산화막(116)이 형성되게 된다.
이어서, CMP 공정을 진행하는데, CMP 공정은 크게 자연 산화막(116)을 제거하기 위한 제1 연마공정과 실리콘막(114)을 평탄화하기 위한 제2 연마공정으로 실시된다.
제1 연마공정
제1 연마공정은 도 9에 도시된 바와 같이 산화막과 실리콘막 간의 식각 선택비가 높은 음이온성 고분자가 복합된 세리아(CeO2) 연마제를 함유한 슬러리를 이용하여 실시한다. 이때, 고분자는 도 10에 도시된 바와 같이, 분자량이 적어도 10만, 바람직하게는 10만~수백만인 탄소 화합물을 사용한다. 예컨대, 고분자는 -COOH, -NH2, -COHN2 및 -NO2와 같이 일군의 R 기능기를 갖는 기를 함유한 모든 고분자 들 중 어느 하나일 수 있다. 또한, 고분자는 산성(acid) 또는 염(salt) 형태의 고분자일 수 있다. 슬러리는 상기에서 선택된 어느 하나의 고분자 또는 상기 고분자의 중합체가 복합된 세리아 연마제를 함유한다. 바람직하게는 -COOH가 함유된 고분자를 사용한다.
예컨대, 음이온성 -COOH(이하, 카르복실기라 함)는 용액 내에서 금속원소와 착화합물을 할 수 있는 복합 접촉제(complexing agent)로 작용한다. 이러한 카르복실기가 함유된 고분자로는 폴리아크릴산이나, 그 유도체로 시판 중인 것으로는 NOVEON사의 상표명이 "CARBOPOL"이 있으며, 대표적으로 분자량이 4백만인 'CARBOPOL 940" 또는 분자량이 1백 2십 5만 정도인 "CARBOPOL 941"이라는 화합물이 있다. 그 외에, 알드리치사의 폴리아크릴산 계열의 화합물을 비롯하여 모든 시판 음이온성 폴리머가 있다. 한편, 이러한 화합물은 염기성 용액 내에서 음이온 간의 반발력에 의해 길게 사슬처럼 펼쳐져 있다가, 양이온을 띄는 금속 화합물과 착화합물을 형성할 수도 있다.
도 9에 도시된 바와 같이, 제1 연마공정에 사용되는 슬러리(118)는 상기에서 기술한 고분자와 세리아 연마제 입자 간에 상호 작용에 의하여 공처럼 둥근 복합체(complex)를 형성하고 있다. 즉, 슬러리(118)은 많은 세리아 연마제 입자가 고분자에 의하여 둥근 공안에 갖혀 있는 형태로 존재한다. 이 슬러리(118)는 직경이 수백~수천nm의 크기로 용액내에 존재한다. 한편, 슬러리(118)에 함유된 고분자 함량은 슬러리(118)의 총 중량에 0.01~5.0wt%로 한다. 보다 바람직하게는 0.05~1.5wt%로 한다.
한편, 폴리아크릴산과 같은 고분자가 슬러리 용액 내에서 활성화시키기 위해서는 중화제로 염기성 화합물을 추가해야 한다. 대표적인 염기성 화합물로는 수산화칼륨과 같은 알카리 금속의 수산화물, 수산화 암모늄(ammonium hydroxide), MEA(MonoEthanol Amine), DEA(DiEthanol Amine) 및 TEA(TriEthanol Amine) 등이 있다. 즉, 슬러리(118)는 알카리 금속의 수산화물, 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염 중 선택된 적어도 어느 하나 또는 그 이상을 혼합하여 사용한다.
상기에서 설명한 슬러리(118)의 산화막과 실리콘막 간의 선택비는 10:1~수백:1로 제어한다. 보다 바람직하게는 선택비를 20:1~100:1로 제어한다. 그리고, 제1 연마공정은 이러한 슬러리(118)을 이용하여 실시하되, 1~10psi 정도의 연마압력으로 턴 테이블(turn table)을 10~100rpm으로 회전시켜 실시한다. 이로써, 선택적으로 자연 산화막(116)이 연마되어 제거된다. 도 11에 도시된 바와 같이, 본 발명의 슬러리(118)를 사용할 경우 실리콘막(114)에 대한 연마는 거의 이루어지지 않는 다.
제2 연마공정
제2 연마공정은 도 8b에 도시된 바와 같이, 실리콘막(114)에 대해 실시되며, 폴리실리콘막의 전용 연마제인 실리카(SiO2) 연마제를 함유한 슬러리(120)를 사용한다. 이때, 실리카 연마제로는 10~5000nm, 바람직하게는 50~1000nm 정도 크기의 콜로이달(colloidal silica) 형태나 퓸드(fumed) 형태의 연마제를 사용한다. 예컨대, Fujimi사의 "DCMO4" 슬러리를 사용한다.
한편, 실리카 연마제 대신에 실리콘막(114) 연마가 가능한 알루미나, 티타니아, 지르코니아, 세리아, 게르마니아, 마그네시아, 질화규소, 탄화규소, 탄화붕소, 탄화티탄, 이붕화티탄, 탄화텅스텐, 다이아몬드, 이들의 공형성 생성물, 및 이들의 조합물로 이루어진 군으로부터 선택된 어느 하나를 사용한다. 바람직하게는 실리카와 알루미나를 사용한다.
또한, 슬러리(120)는 pH 4~10, 바람직하게는 5~8의 범위를 가지도록 혼합 비율에 따라서 pH 조절제(pH 감소제 또는 증가제)를 포함할 수도 있다. 이때, pH 조절제는 무기산(HCl)이나 무기 염기(NaOH)를 첨가하여 사용가능하지만, 보다 바람직하게는 반도체 소자의 금속이나 할로겐 오염(halogen contamination)을 최소화하기 위하여 유기산이나 유기염을 사용하는 것이 바람직하다. 또한, pH 증가제는 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염에서 선택된 어느 하나의 유기염을 사용한다. 그리고, pH 감소제는 아세트산(acetic acid)와 같은 모든 유기산을 사용 한다.
한편, 제2 연마공정에서는 하드패드(hard pad)를 사용하여 실시하는 것이 바람직하다.
이후의 공정은 일반적인 공정과 동일함에 따라 여기서는 그에 대한 설명은 생략하기로 한다.
한편, 도 12는 본 발명의 바람직한 실시예에 따른 CMP 공정을 적용할 경우 롯트 내의 웨이퍼 간 폴리 실리콘막의 두께를 나타낸 산포도로서, 웨이퍼 간 폴리 실리콘막의 두께의 범위가 종래기술, 즉 단일 슬러리를 이용하여 CMP 공정을 진행한 경우보다 현저하게 감소함을 할 수 있다. 즉, 폴리 실리콘막의 두께를 일정하게 제어할 수 있다.
또한, 본 발명은 R-게이트 구조를 갖는 반도체 소자 뿐만 아니라, 반도체 소자에 형성된 폴리 실리콘막에 CMP 공정을 이용하여 평탄화하는 모든 공정에 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 폴리 실리콘막을 평탄화하기 위한 CMP 공정에 있어서, 우선적으로 음이온성 고분자 또는 이들의 화합물이 복합된 세리아 연마제를 함유한 슬러리를 이용하여 폴리 실리콘막 표면에 형성된 자연 산화막을 제거한 다음, 실리카 연마제를 함유한 슬러리를 이용하여 자연 산화막이 제거된 폴리 실리콘막을 연마하여 평탄화함으로써 롯트내 웨이퍼 간의 폴리 실리콘막 두께의 균일도 및 롯트 간 게이트 폴리 실리콘막 두께의 균일도를 향상시켜 후속 공정시 공정 마진을 확보함으로써 소자의 불량을 방지하여 수율을 향상시킬 수 있다.

Claims (20)

  1. 상부 표면에 자연 산화막이 형성된 실리콘막을 포함하는 기판을 제공하는 단계;
    음이온성 고분자 중 선택된 어느 하나의 고분자 또는 상기 고분자들 중 적어도 2종류의 고분자가 혼합된 혼합물이 복합된 세리아 연마제를 함유한 제1 슬러리를 이용한 제1 연마공정을 실시하여 상기 실리콘막 상부에 형성된 상기 자연 산화막을 제거하는 단계; 및
    상기 자연 산화막이 제거된 상기 실리콘막에 대하여 제2 슬러리를 이용한 제2 연마공정을 실시하여 평탄화하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 고분자는 적어도 10만의 분자량을 갖는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 고분자는 -COOH, -NH2, -COHN2 및 -NO2와 같이 일군의 R 기능기를 갖는 기를 함유한 고분자 들 중 어느 하나인 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 고분자는 폴리아크릴산과, 상기 폴리아크릴산의 유도체들 중 적어도 어느 하나가 혼합된 반도체 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 고분자는 산성 또는 염 형태를 갖는 반도체 소자의 제조방법.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 제1 슬러리에 함유된 고분자 함량은 상기 제1 슬러리의 총 중량에 0.01~5.0wt%인 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 슬러리는 염기성 화합물을 더 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 염기성 화합물은 알카리 금속의 수산화물, 수산화 암모늄(ammonium hydroxide), MEA(MonoEthanol Amine), DEA(DiEthanol Amine) 및 TEA(TriEthanol Amine)과 같은 일군의 유기염 중 선택된 적어도 어느 하나 또는 상기 유기염들이 혼합된 혼합물인 반도체 소자의 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 연마공정은 상기 자연 산화막과 상기 실리콘막 간의 선택비가 10:1~100:1이 되도록 실시하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 연마공정은 1~10psi 정도의 연마압력으로 턴 테이블을 10~100rpm으로 회전시켜 실시하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 제2 슬러리는 실리카, 알루미나, 티타니아, 지르코니아, 세리아, 게르 마니아, 마그네시아, 질화규소, 탄화규소, 탄화붕소, 탄화티탄, 이붕화티탄, 탄화텅스텐 및 다이아몬드 중 선택된 어느 하나의 연마제와, 상기 선택된 연마제들의 공형성 생성물과, 상기 선택된 연마제들의 조합물 중 선택된 어느 하나를 함유하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 실리카 연마제는 10~5000nm 정도 크기의 콜로이달(colloidal silica) 형태나 퓸드(fumed) 형태를 갖는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제2 슬러리는 pH 4~10의 범위를 가지도록 혼합 비율에 따라서 pH 조절제를 더 포함하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 pH 조절제는 무기산(HCl)이나 무기 염기(NaOH)를 첨가하여 사용하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 pH 조절제는 유기산이나 유기염을 사용하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 pH 조절제 중 pH 증가제는 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염에서 선택된 어느 하나의 유기염을 사용하는 반도체 소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 상기 pH 조절제 중 pH 감소제는 유기산을 사용하는 반도체 소자의 제조방법.
  18. 제 6 항에 있어서,
    상기 실리콘막은 도프트 실리콘막 또는 폴리 실리콘막으로 형성하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 실리콘막을 형성하기 전, 상기 기판의 액티브 영역에 트렌치를 형성하는 단계; 및
    상기 트렌치의 표면을 따라 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 실리콘막은 상기 트렌치가 매립되도록 형성하는 반도체 소자의 제조방법.
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