KR20070003145A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20070003145A
KR20070003145A KR1020050058894A KR20050058894A KR20070003145A KR 20070003145 A KR20070003145 A KR 20070003145A KR 1020050058894 A KR1020050058894 A KR 1020050058894A KR 20050058894 A KR20050058894 A KR 20050058894A KR 20070003145 A KR20070003145 A KR 20070003145A
Authority
KR
South Korea
Prior art keywords
semiconductor device
manufacturing
silicon film
slurry
film
Prior art date
Application number
KR1020050058894A
Other languages
Korean (ko)
Inventor
정종구
박형순
박점용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058894A priority Critical patent/KR20070003145A/en
Publication of KR20070003145A publication Critical patent/KR20070003145A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Abstract

A method for fabricating a semiconductor substrate is provided to increase the uniformity of a thickness of a polycrystalline silicon film between wafers in a lot and the uniformity of a thickness of a gate polycrystalline silicon film between lots. A substrate(110) having a silicon film(114) is prepared. a naturally oxidized film(116) is formed on an upper surface of the silicon film. The substrate is subjected to a first polishing process using a first slurry containing a ceria abrasive, to remove the naturally oxidized film from the upper portion of the silicon film. The silicon film is subjected to a second polishing process using a second slurry to planarize the silicon film.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 R(Recessed)-게이트 구조를 갖는 반도체 소자를 도시한 평면도.1 is a plan view showing a semiconductor device having a recessed (R) -gate structure according to the prior art.

도 2a 내지 도 2e는 도 1에 도시된 반도체 소자의 제조방법을 도시한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIG. 1.

도 3은 도 2e와 대응되는 반도체 소자를 도시한 TEM(Transmission Electron Microscope) 사진. 3 is a transmission electron microscope (TEM) photograph of a semiconductor device corresponding to FIG. 2E.

도 4 및 도 5는 도 2d와 대응되는 반도체 소자를 도시한 TEM 사진.4 and 5 are TEM photographs showing a semiconductor device corresponding to FIG. 2D.

도 6은 종래기술에 따른 반도체 소자의 제조방법을 적용시 폴리 실리콘막과 산화막 간의 연마량을 도시한 도면.6 is a view showing the amount of polishing between a polysilicon film and an oxide film when applying the method of manufacturing a semiconductor device according to the prior art.

도 7은 종래기술에 따른 반도체 소자의 제조방법을 적용시 웨이퍼별 연마량을 도시한 도면.7 is a view showing the amount of polishing per wafer when applying the method of manufacturing a semiconductor device according to the prior art.

도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.8A and 8B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 9는 도 8a에 도시된 슬러리의 구조를 설명하기 위하여 도시한 도면.9 is a view for explaining the structure of the slurry shown in Figure 8a.

도 10은 도 8a에 도시된 슬러리에 함유된 고분자 구조를 설명하기 위하여 도 시한 도면.FIG. 10 is a view illustrating the polymer structure contained in the slurry shown in FIG. 8A. FIG.

도 11은 도 8b에서 실리카 연마제에 의한 실리콘막의 연마량을 도시한 도면.FIG. 11 shows the amount of polishing of the silicon film by the silica abrasive in FIG. 8B. FIG.

도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 적용시 웨이퍼간 실리콘막 두께 편차를 도시한 도면.FIG. 12 is a diagram illustrating a silicon film thickness variation between wafers when a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention is applied. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10, 110 : 반도체 기판10, 110: semiconductor substrate

12, 112 : 소자 분리막12, 112: device isolation film

14 : 트렌치14: trench

16, 114 : 실리콘막16, 114: silicon film

18, 116 : 자연 산화막18, 116: natural oxide film

118, 120 : 슬러리118, 120: slurry

본 발명은 반도체 소자의 제조방법에 관한 것으로, 3차원적 게이트 구조를 형성할 수 있는 R(recessed)-게이트 공정을 적용한 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device using an R-gate process capable of forming a three-dimensional gate structure.

최근에는 반도체 소자의 디자인 룰(design rule)이 점차 감소함에 따라 제조 공정의 마진(margin)이 점점 감소하게 되었다. 특히, DRAM(Dynamic Random Access Memory) 소자의 경우에는 리프레시(refresh) 특성이 열화로 소자 형성에 많은 문제가 발생되고 있다. 이러한 문제점을 해결하고자 통상의 2차원적인 게이트 구조 대신 3차원적 게이트 구조를 형성하기 위한 게이트 공정, 이른 바 R-게이트 공정이 도입되었다. In recent years, as the design rules of semiconductor devices have gradually decreased, the margin of manufacturing processes has gradually decreased. In particular, in the case of a DRAM (Dynamic Random Access Memory) device, a problem occurs in forming the device due to deterioration of the refresh characteristics. In order to solve this problem, a gate process for forming a three-dimensional gate structure instead of a conventional two-dimensional gate structure, a so-called R-gate process, has been introduced.

이하, R-게이트 공정을 적용한 반도체 소자의 제조방법에 대해 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor device to which an R-gate process is applied will be described.

도 1은 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 평면도이고, 도 2a 내지 도 2e는 도 1에 도시된 'I-I' 절취선을 따라 도시한 공정 단면도이다. FIG. 1 is a plan view illustrating a method of manufacturing a semiconductor device according to the prior art, and FIGS. 2A to 2E are cross-sectional views illustrating a cutting line taken along the line I-I of FIG. 1.

먼저, 도 1 및 도 2a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 필드영역(field region)의 반도체 기판(10) 내에 소자 분리막(12)을 형성한다. First, as shown in FIGS. 1 and 2A, a shallow trench isolation (STI) process is performed to form the device isolation layer 12 in the semiconductor substrate 10 in a field region.

이어서, 도 2b에 도시된 바와 같이, R-게이트 식각공정을 실시하여 액티브영역(active)의 기판(10) 내에 일정 깊이(T2)를 갖는 R-게이트용 트렌치(trench, 14)를 형성한다. Subsequently, as illustrated in FIG. 2B, an R-gate etching process is performed to form an R-gate trench 14 having a predetermined depth T2 in the active substrate 10.

한편, R-게이트 식각공정은 먼저 마스크 공정을 실시하여 R-게이트 마스크를 형성한 후 상기 마스크를 이용한 식각공정을 실시하는 기판(10)을 식각하는 과정으로 이루어진다. Meanwhile, the R-gate etching process is performed by first forming a R-gate mask by performing a mask process and then etching the substrate 10 which performs an etching process using the mask.

이어서, 도 2c에 도시된 바와 같이, 트렌치(14)가 매립되도록 전체 구조 상 부에 R-게이트용 폴리 실리콘막(16)을 증착한다. 이때, 동도면에서 도시된 'A'와 같이 트렌치(14)에 의한 단차에 의해 트렌치(14)에 대응되는 부위의 폴리 실리콘막(16)이 움푹 들어가 계곡부가 발생된다. 이러한 불필요한 계곡부(A)는 후속 게이트 전극 증착공정시 피복성(step coverage) 불량에 의하여 단선을 유발하는 원인으로 작용하게 된다. Next, as shown in FIG. 2C, a polysilicon film 16 for R-gate is deposited on the entire structure so that the trench 14 is buried. At this time, as shown by the 'A' in the figure, the polysilicon film 16 of the portion corresponding to the trench 14 is recessed due to the step by the trench 14 to generate a valley portion. Such unnecessary valleys A may cause disconnection due to poor step coverage during the subsequent gate electrode deposition process.

이어서, 도 2d 및 도 2e에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정을 실시하여 폴리 실리콘막(16)을 연마한다. 이로써, 도 2c에 도시된 계곡부(A)가 모두 제거되어 상부가 평탄화된다. 계곡부(A)가 제거된 상태는 도 3에 도시된 TEM(Transmission Electron Microscope) 사진을 통해서도 확인할 수 있다. Subsequently, as illustrated in FIGS. 2D and 2E, a CMP (Chemical Mechanical Polishing) process is performed to polish the polysilicon film 16. As a result, all of the valleys A shown in FIG. 2C are removed to planarize the upper portion. The state in which the valley portion A is removed can also be confirmed through a transmission electron microscope (TEM) photograph shown in FIG. 3.

그러나, 종래기술에 따른 반도체 소자의 제조방법에서는 다음과 같은 문제점이 발생된다. However, the following problem occurs in the method of manufacturing a semiconductor device according to the prior art.

먼저, 도 2d에 도시된 바와 같이, 폴리 실리콘막(16) 증착 후 트렌치(14)의 단차에 의해 'A' 부위와 같이 상부 표면이 균일하지 않게 된다. 이로 인하여, 후속 게이트 전극용 텅스텐 실리사이드층 증착공정시 하부 토폴로지(topology)에 의한 피복성이 열화되어 게이트 전극의 단선을 초래하거나, 후속 랜딩 플러그(landing plug)를 형성하기 위한 식각공정시 자기정렬컨택(Self Align Contact; SAC) 불량을 야기하게 된다. 이러한 문제점을 해결하기 위하여 보편적으로 폴리 실리콘막(16)을 증착한 후 평탄화 공정으로 CMP 공정을 도입하여 폴리 실리콘막(16)의 상부면을 평탄화하고 있다.First, as shown in FIG. 2D, the upper surface is not uniform as the 'A' region due to the step of the trench 14 after deposition of the polysilicon film 16. As a result, in the subsequent deposition process of the tungsten silicide layer for the gate electrode, the covering property due to the underlying topology is degraded to cause disconnection of the gate electrode, or the self alignment contact during the etching process to form the subsequent landing plug. (Self Align Contact; SAC) cause a failure. In order to solve this problem, the polysilicon layer 16 is generally deposited, and then a CMP process is introduced as a planarization process to planarize the top surface of the polysilicon layer 16.

그런데, 도 2d에 도시된 바와 같이, CMP 공정 전 폴리 실리콘막(16) 상부면에는 자연 산화막(native oxide, 18)이 성장된다. 이러한 자연 산화막(18)은 도 4 및 도 5에 도시된 TEM 사진을 통해 확인할 수 있다. 자연 산화막(18)은 그 특성상 폴리 연마용 슬러리(slury)에 의해 잘 제거되지 않고, 또한 그 두께가 수십 Å 이하이며, 웨이퍼 마다 그 두께가 달라 CMP 공정시에 균일도를 악화시키는 요인으로 작용한다. However, as shown in FIG. 2D, a native oxide 18 is grown on the upper surface of the polysilicon film 16 before the CMP process. The natural oxide film 18 can be confirmed through the TEM photograph shown in FIGS. 4 and 5. The natural oxide film 18 is not easily removed by a poly polishing slurry due to its characteristics, and its thickness is several tens of micrometers or less, and its thickness varies from wafer to wafer, which acts as a factor of deteriorating uniformity in the CMP process.

그러나, CMP 공정 전 까지 자연 산화막(18)의 성장 두께를 정확하게 알 수는 없다. 그 이유는, 폴리 실리콘막(16)을 증착한 후 TEM 시편을 제작할 때까지 일정 두께로 계속 성장하기 때문이다. 또한, 그 두께가 작기 때문에 실제 인-라인(in-line) 상에서 모니터링(monitoring)하기가 어렵고, CMP 공정시 연마 시간을 설정하기가 어렵다. However, it is not possible to accurately know the growth thickness of the native oxide film 18 until the CMP process. This is because the deposition of the polysilicon film 16 continues to grow to a constant thickness until the TEM specimen is fabricated. In addition, because of its small thickness, it is difficult to monitor on the actual in-line, and it is difficult to set the polishing time in the CMP process.

한편, 종래기술에 따른 반도체 소자의 제조공정에서는 CMP 공정시 산화막과 폴리 실리콘막 간의 연마 선택비가 높은 슬러리를 사용하고 있다. 이 경우, 도 6에 도시된 바와 같이, 폴리 실리콘막과 산화막 간의 선택비는 대략 20 정도가 되는 것으로 보여지고 있다. 또한, 도 7에 도시된 바와 같이, 롯트(Lot) 내에서 웨이퍼 간 폴리 실리콘막의 두께 편차가 대략 100Å 정도가 된다. 이처럼, 로트 내의 게이트 폴리 실리콘막의 두께 편차가 심할 경우, 후속 노광 및 식각공정 마진이 부족하게 된다. 또한, 게이트 식각공정시 폴리 실리콘막의 두께가 낮은 웨이퍼는 기판이 손상되어 소자의 불량을 유발하여 수율을 감소시키고, 제조 비용을 상승시키는 원인이 된다.Meanwhile, in the semiconductor device manufacturing process according to the prior art, a slurry having a high polishing selectivity between the oxide film and the polysilicon film is used during the CMP process. In this case, as shown in Fig. 6, the selectivity between the polysilicon film and the oxide film is shown to be approximately 20. In addition, as shown in FIG. 7, the thickness variation of the polysilicon film between wafers in the lot becomes approximately 100 kPa. As such, if the thickness variation of the gate polysilicon film in the lot is severe, the subsequent exposure and etching process margins are insufficient. In addition, a wafer having a low thickness of the polysilicon film during the gate etching process may damage the substrate and cause a defect of the device, thereby reducing the yield and increasing the manufacturing cost.

따라서, 기존에 폴리 실리콘막 연마용으로 사용된 슬러리의 경우 폴리 실리콘막에 대한 연마속도가 커서 게이트 폴리 실리콘막 연마 후 웨이퍼 별(wafer to wafer variation), 그리고 롯트별(Lot to Lot variation) 잔류되는 막의 두께를 일정하게 제어하기가 어렵다. 특히, 웨이퍼의 에지(edge) 부위가 중앙부보다 빠르게 연마가 진행되어 중앙부보다 에지 부위에 잔류되는 막의 두께가 현저하게 낮아지게 된다. 이로 인하여, CMP 공정시 마진이 부족하여 실제 소자에 적용하기가 어렵고, 웨이퍼별 상이한 폴리 실리콘막 두께로 인한 후속 공정 마진 부족으로 소자의 불량이 발생된다. Therefore, in the case of the slurry used for polishing a polysilicon film, the polishing rate for the polysilicon film is large, so that wafer to wafer variation and lot to lot variation remain after the gate polysilicon film polishing. It is difficult to control the thickness of the film constantly. In particular, the edge of the wafer is polished faster than the center portion, so that the thickness of the film remaining at the edge portion is significantly lower than the center portion. As a result, the CMP process lacks a margin and thus is difficult to apply to an actual device, and a device defect occurs due to a lack of subsequent process margins due to different thicknesses of polysilicon film for each wafer.

따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 롯트내 웨이퍼 간의 폴리 실리콘막 두께의 균일도 및 롯트 간 게이트 폴리 실리콘막 두께의 균일도를 향상시켜 후속 공정시 공정 마진을 확보함으로써 소자의 불량을 방지하여 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and improves the uniformity of the thickness of the polysilicon film between the wafers in the lot and the uniformity of the thickness of the gate polysilicon film between the lots, thereby ensuring a process margin during subsequent processing, thereby resulting in device defects. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve the yield by preventing the.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 상부 표면에 자연 산화막이 형성된 실리콘막을 포함하는 기판을 제공하는 단계와, 음이온성 고분자 중 선택된 어느 하나의 고분자 또는 상기 고분자들 중 적어도 2종류의 고분자가 혼 합된 혼합물이 복합된 세리아 연마제를 함유한 제1 슬러리를 이용한 제1 연마공정을 실시하여 상기 실리콘막 상부에 형성된 상기 자연 산화막을 제거하는 단계와, 상기 자연 산화막이 제거된 상기 실리콘막에 대하여 제2 슬러리를 이용한 제2 연마공정을 실시하여 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. According to an aspect of the present invention, there is provided a substrate including a silicon film having a natural oxide film formed on an upper surface thereof, and any one polymer selected from anionic polymers or at least two kinds of the polymers. Removing the natural oxide film formed on the silicon film by performing a first polishing process using a first slurry containing a ceria abrasive compound in which a mixture of polymers of the polymer is mixed; and removing the silicon film from which the natural oxide film is removed. It provides a method for manufacturing a semiconductor device comprising the step of performing a second polishing step using a second slurry for the planarization.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 이해와 설명의 편의를 위해 R-게이트 구조를 갖는 반도체 소자의 제조공정을 일례로 들어 설명하기로 한다. 8A and 8B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. For convenience of explanation and explanation, the manufacturing process of the semiconductor device having the R-gate structure will be described as an example.

먼저, 도 8a에 도시된 바와 같이, STI(Shallow Trench Isolation) 식각공정 을 실시하여 필드영역의 반도체 기판(110) 내에 트렌치(trench, 미도시)를 형성한다. 이때, 트렌치는 일정한 슬로프(slope)를 갖고, 1500~3000Å의 깊이로 형성한다. First, as shown in FIG. 8A, a trench trench (STI) etching process is performed to form trenches (not shown) in the semiconductor substrate 110 in the field region. At this time, the trench has a constant slope (slope), it is formed to a depth of 1500 ~ 3000Å.

이어서, 트렌치가 매립되도록 소자 분리막용 절연막을 증착한다. 이때, 소자 분리막용 절연막은 피복성이 좋은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. Subsequently, an insulating film for device isolation film is deposited so as to fill the trench. In this case, the insulating film for device isolation film is preferably formed of a high density plasma (HDP) oxide film having good coating properties.

이어서, CMP 공정을 실시하여 HDP 산화막을 평탄화한다. 이로써, 트렌치 내부에 고립된 소자 분리막(112)이 형성된다.Next, the CMP process is performed to planarize the HDP oxide film. As a result, an isolation layer 112 is formed in the trench.

이어서, 액티브영역의 기판(110) 내에 게이트 전극용 트렌치(미도시)를 형성한다. 이때, 게이트 전극용 트렌치는 500~2500Å의 깊이로 형성한다. 한편, 게이트전극용 트렌치 형성공정은 하드 마스크 스킴(hard mask scheme)을 적용하여 실시할 수 있는데, 이 경우 하드 마스크는 도프트(doped) 실리콘막, 폴리 실리콘막 또는 질화막으로 형성한다. 예컨대, 질화막으로 형성하는 경우 상기 STI 식각공정시 기판(110) 상에 형성된 패드 질화막(미도시)을 제거하지 않고 그대로 하드 마스크로 사용할 수 있다.Next, a trench for a gate electrode (not shown) is formed in the substrate 110 of the active region. At this time, the trench for the gate electrode is formed to a depth of 500 ~ 2500Å. The trench forming process for the gate electrode may be performed by applying a hard mask scheme. In this case, the hard mask may be formed of a doped silicon film, a polysilicon film, or a nitride film. For example, when the nitride film is formed, the pad nitride film (not shown) formed on the substrate 110 during the STI etching process may be used as a hard mask without being removed.

이어서, 게이트 전극용 트렌치를 포함한 전체 구조 상부의 단차를 따라 게이트 산화막(미도시)을 형성한다. 이때, 게이트 산화막은 습식산화공정으로 형성한다. 예컨대, 게이트 산화막은 750~800℃ 정도의 온도에서 습식산화공정을 진행한 후, 온도를 850~950℃ 정도로 상승시켜 질소(N2) 분위기에서 20~30분 동안 어닐공정 을 진행하여 형성한다.Subsequently, a gate oxide film (not shown) is formed along the stepped portion of the entire structure including the trench for gate electrodes. At this time, the gate oxide film is formed by a wet oxidation process. For example, the gate oxide film is formed by performing a wet oxidation process at a temperature of about 750 to 800 ° C., then increasing the temperature to about 850 to 950 ° C. and performing an annealing process for 20 to 30 minutes in a nitrogen (N 2 ) atmosphere.

이어서, 게이트 전극용 트렌치가 매립되도록 게이트 산화막 상부에 게이트 전극용 실리콘막(114)을 증착한다. 이때, 게이트 전극용 실리콘막(114)은 도프트 실리콘막 또는 폴리 실리콘막으로 500~2000Å 정도의 두께로 형성한다. 예컨대, 게이트 전극용 실리콘막(114)은 SiH4 및 Si2H6와 같은 일군의 소스 가스 중에서 선택된 어느 하나의 소스 가스를 이용하고, PH3 및 AsH3와 같은 일군의 도핑 가스를 이용하여 형성한다. 한편, 게이트 전극용 실리콘막(114)은 적층 구조로 형성할 수도 있는데, 이 경우 도프트 실리콘막과 언도프트(un-doped) 실리콘막의 적층 구조로 형성한다. Subsequently, the gate electrode silicon film 114 is deposited on the gate oxide film to fill the gate electrode trench. At this time, the gate electrode silicon film 114 is formed of a doped silicon film or a polysilicon film with a thickness of about 500 to 2000 micrometers. For example, the gate electrode silicon film 114 is formed by using any one source gas selected from a group of source gases such as SiH 4 and Si 2 H 6, and using a group of doping gases such as PH 3 and AsH 3. do. The gate electrode silicon film 114 may be formed in a stacked structure, in which case a doped silicon film and an un-doped silicon film are stacked.

한편, 동도면에 도시된 바와 같이, 게이트 전극용 실리콘막(114) 증착공정시 트렌치에 의한 단차에 의해 트렌치에 대응되는 부위의 게이트 전극용 실리콘막(114)이 움푹 들어가 계곡부가 발생된다. 이러한 불필요한 계곡부(A)는 후속 게이트 전극 증착공정시 피복성(step coverage) 불량에 의하여 단선을 유발하는 원인으로 작용하게 된다. 또한, 게이트 전극용 실리콘막(114) 상부에는 공기중 노출에 의한 산소에 의해 실리콘막(114)의 표면이 산화되어 자연 산화막(116)이 형성되게 된다. On the other hand, as shown in the figure, the gate electrode silicon film 114 of the portion corresponding to the trench is recessed due to the step by the trench during the deposition process of the silicon film 114 for the gate electrode to generate a valley portion. Such unnecessary valleys A may cause disconnection due to poor step coverage during the subsequent gate electrode deposition process. In addition, the surface of the silicon film 114 is oxidized by oxygen caused by exposure to air in the gate electrode silicon film 114 to form a natural oxide film 116.

이어서, CMP 공정을 진행하는데, CMP 공정은 크게 자연 산화막(116)을 제거하기 위한 제1 연마공정과 실리콘막(114)을 평탄화하기 위한 제2 연마공정으로 실시된다. Subsequently, a CMP process is performed. The CMP process is largely performed by a first polishing process for removing the native oxide film 116 and a second polishing process for planarizing the silicon film 114.

제1 연마공정First Polishing Process

제1 연마공정은 도 9에 도시된 바와 같이 산화막과 실리콘막 간의 식각 선택비가 높은 음이온성 고분자가 복합된 세리아(CeO2) 연마제를 함유한 슬러리를 이용하여 실시한다. 이때, 고분자는 도 10에 도시된 바와 같이, 분자량이 적어도 10만, 바람직하게는 10만~수백만인 탄소 화합물을 사용한다. 예컨대, 고분자는 -COOH, -NH2, -COHN2 및 -NO2와 같이 일군의 R 기능기를 갖는 기를 함유한 모든 고분자 들 중 어느 하나일 수 있다. 또한, 고분자는 산성(acid) 또는 염(salt) 형태의 고분자일 수 있다. 슬러리는 상기에서 선택된 어느 하나의 고분자 또는 상기 고분자의 중합체가 복합된 세리아 연마제를 함유한다. 바람직하게는 -COOH가 함유된 고분자를 사용한다. As shown in FIG. 9, the first polishing process is performed using a slurry containing a ceria (CeO 2 ) abrasive compounded with an anionic polymer having a high etching selectivity between an oxide film and a silicon film. At this time, as shown in Figure 10, the polymer uses a carbon compound having a molecular weight of at least 100,000, preferably 100,000 to millions. For example, the polymer may be any one of all the polymer containing a group having an R a group of functions, such as -COOH, -NH 2, -COHN 2, and -NO 2. In addition, the polymer may be a polymer in acid or salt form. The slurry contains a ceria abrasive in which any one of the polymers selected above or the polymer of the polymer is combined. Preferably, a polymer containing -COOH is used.

예컨대, 음이온성 -COOH(이하, 카르복실기라 함)는 용액 내에서 금속원소와 착화합물을 할 수 있는 복합 접촉제(complexing agent)로 작용한다. 이러한 카르복실기가 함유된 고분자로는 폴리아크릴산이나, 그 유도체로 시판 중인 것으로는 NOVEON사의 상표명이 "CARBOPOL"이 있으며, 대표적으로 분자량이 4백만인 'CARBOPOL 940" 또는 분자량이 1백 2십 5만 정도인 "CARBOPOL 941"이라는 화합물이 있다. 그 외에, 알드리치사의 폴리아크릴산 계열의 화합물을 비롯하여 모든 시판 음이온성 폴리머가 있다. 한편, 이러한 화합물은 염기성 용액 내에서 음이온 간의 반발력에 의해 길게 사슬처럼 펼쳐져 있다가, 양이온을 띄는 금속 화합물과 착화합물을 형성할 수도 있다. For example, anionic -COOH (hereinafter referred to as carboxyl group) acts as a complexing agent that can complex with metal elements in solution. The polymer containing such a carboxyl group is polyacrylic acid, but commercially available derivatives thereof include NOVEON's trade name "CARBOPOL". Typically, "CARBOPOL 940" having a molecular weight of 4 million, or a molecular weight of about 1.25 million There is a compound called “CARBOPOL 941.” In addition, there are all commercially available anionic polymers, including Aldrich's polyacrylic acid series compounds, which are long stretched in chains by the repulsive force between the anions in the basic solution. A complex compound may be formed with a metal compound having a cation.

도 9에 도시된 바와 같이, 제1 연마공정에 사용되는 슬러리(118)는 상기에서 기술한 고분자와 세리아 연마제 입자 간에 상호 작용에 의하여 공처럼 둥근 복합체(complex)를 형성하고 있다. 즉, 슬러리(118)은 많은 세리아 연마제 입자가 고분자에 의하여 둥근 공안에 갖혀 있는 형태로 존재한다. 이 슬러리(118)는 직경이 수백~수천nm의 크기로 용액내에 존재한다. 한편, 슬러리(118)에 함유된 고분자 함량은 슬러리(118)의 총 중량에 0.01~5.0wt%로 한다. 보다 바람직하게는 0.05~1.5wt%로 한다. As shown in FIG. 9, the slurry 118 used in the first polishing process forms a complex round like a ball by the interaction between the polymer and the ceria abrasive particles described above. That is, the slurry 118 is present in a form in which many ceria abrasive particles are enclosed in a round ball by a polymer. This slurry 118 is present in the solution in a size of several hundred to several thousand nm in diameter. On the other hand, the polymer content contained in the slurry 118 is 0.01 to 5.0 wt% based on the total weight of the slurry 118. More preferably, you may be 0.05-1.5 wt%.

한편, 폴리아크릴산과 같은 고분자가 슬러리 용액 내에서 활성화시키기 위해서는 중화제로 염기성 화합물을 추가해야 한다. 대표적인 염기성 화합물로는 수산화칼륨과 같은 알카리 금속의 수산화물, 수산화 암모늄(ammonium hydroxide), MEA(MonoEthanol Amine), DEA(DiEthanol Amine) 및 TEA(TriEthanol Amine) 등이 있다. 즉, 슬러리(118)는 알카리 금속의 수산화물, 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염 중 선택된 적어도 어느 하나 또는 그 이상을 혼합하여 사용한다. On the other hand, in order for a polymer such as polyacrylic acid to be activated in a slurry solution, a basic compound must be added as a neutralizing agent. Representative basic compounds include hydroxides of alkali metals such as potassium hydroxide, ammonium hydroxide, MonoEthanol Amine (MEA), DiEthanol Amine (DEA), and TriEthanol Amine (TEA). That is, the slurry 118 is used by mixing at least one or more selected from the group of organic salts such as hydroxide of alkali metal, ammonium hydroxide, MEA, DEA, and TEA.

상기에서 설명한 슬러리(118)의 산화막과 실리콘막 간의 선택비는 10:1~수백:1로 제어한다. 보다 바람직하게는 선택비를 20:1~100:1로 제어한다. 그리고, 제1 연마공정은 이러한 슬러리(118)을 이용하여 실시하되, 1~10psi 정도의 연마압력으로 턴 테이블(turn table)을 10~100rpm으로 회전시켜 실시한다. 이로써, 선택적으로 자연 산화막(116)이 연마되어 제거된다. 도 11에 도시된 바와 같이, 본 발명의 슬러리(118)를 사용할 경우 실리콘막(114)에 대한 연마는 거의 이루어지지 않는 다. The selectivity ratio between the oxide film and the silicon film of the slurry 118 described above is controlled to 10: 1 to several hundred: 1. More preferably, the selection ratio is controlled to 20: 1 to 100: 1. In addition, the first polishing process is performed using the slurry 118, but is performed by rotating the turn table at 10 to 100 rpm at a polishing pressure of about 1 to 10 psi. As a result, the natural oxide film 116 is selectively polished and removed. As shown in FIG. 11, when the slurry 118 of the present invention is used, the polishing of the silicon film 114 is hardly performed.

제2 연마공정Second Polishing Process

제2 연마공정은 도 8b에 도시된 바와 같이, 실리콘막(114)에 대해 실시되며, 폴리실리콘막의 전용 연마제인 실리카(SiO2) 연마제를 함유한 슬러리(120)를 사용한다. 이때, 실리카 연마제로는 10~5000nm, 바람직하게는 50~1000nm 정도 크기의 콜로이달(colloidal silica) 형태나 퓸드(fumed) 형태의 연마제를 사용한다. 예컨대, Fujimi사의 "DCMO4" 슬러리를 사용한다. The second polishing process is performed on the silicon film 114, as shown in FIG. 8B, and uses a slurry 120 containing silica (SiO 2 ) abrasive, which is a dedicated abrasive for the polysilicon film. In this case, as the silica abrasive, a colloidal silica or fumed abrasive having a size of about 10 to 5000 nm, preferably about 50 to 1000 nm is used. For example, Fujimi's "DCMO4" slurry is used.

한편, 실리카 연마제 대신에 실리콘막(114) 연마가 가능한 알루미나, 티타니아, 지르코니아, 세리아, 게르마니아, 마그네시아, 질화규소, 탄화규소, 탄화붕소, 탄화티탄, 이붕화티탄, 탄화텅스텐, 다이아몬드, 이들의 공형성 생성물, 및 이들의 조합물로 이루어진 군으로부터 선택된 어느 하나를 사용한다. 바람직하게는 실리카와 알루미나를 사용한다. Meanwhile, alumina, titania, zirconia, ceria, germania, magnesia, silicon nitride, silicon carbide, boron carbide, titanium carbide, titanium diboride, tungsten carbide, diamond, and co-forming thereof, which can polish the silicon film 114 instead of the silica abrasive Any one selected from the group consisting of products, and combinations thereof. Preferably, silica and alumina are used.

또한, 슬러리(120)는 pH 4~10, 바람직하게는 5~8의 범위를 가지도록 혼합 비율에 따라서 pH 조절제(pH 감소제 또는 증가제)를 포함할 수도 있다. 이때, pH 조절제는 무기산(HCl)이나 무기 염기(NaOH)를 첨가하여 사용가능하지만, 보다 바람직하게는 반도체 소자의 금속이나 할로겐 오염(halogen contamination)을 최소화하기 위하여 유기산이나 유기염을 사용하는 것이 바람직하다. 또한, pH 증가제는 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염에서 선택된 어느 하나의 유기염을 사용한다. 그리고, pH 감소제는 아세트산(acetic acid)와 같은 모든 유기산을 사용 한다. In addition, the slurry 120 may include a pH regulator (pH reducing agent or increasing agent) according to the mixing ratio to have a pH of 4 to 10, preferably 5 to 8 range. In this case, the pH adjusting agent may be used by adding an inorganic acid (HCl) or an inorganic base (NaOH), but more preferably, it is preferable to use an organic acid or an organic salt in order to minimize metal or halogen contamination of the semiconductor device. Do. In addition, the pH increasing agent uses any one organic salt selected from a group of organic salts such as ammonium hydroxide, MEA, DEA, and TEA. And, the pH reducing agent uses all organic acids such as acetic acid.

한편, 제2 연마공정에서는 하드패드(hard pad)를 사용하여 실시하는 것이 바람직하다. On the other hand, it is preferable to perform using a hard pad in a 2nd grinding | polishing process.

이후의 공정은 일반적인 공정과 동일함에 따라 여기서는 그에 대한 설명은 생략하기로 한다. Since the process is the same as the general process, a description thereof will be omitted here.

한편, 도 12는 본 발명의 바람직한 실시예에 따른 CMP 공정을 적용할 경우 롯트 내의 웨이퍼 간 폴리 실리콘막의 두께를 나타낸 산포도로서, 웨이퍼 간 폴리 실리콘막의 두께의 범위가 종래기술, 즉 단일 슬러리를 이용하여 CMP 공정을 진행한 경우보다 현저하게 감소함을 할 수 있다. 즉, 폴리 실리콘막의 두께를 일정하게 제어할 수 있다.On the other hand, Figure 12 is a scatter diagram showing the thickness of the polysilicon film between the wafer in the lot when applying the CMP process according to a preferred embodiment of the present invention, the range of the thickness of the inter-wafer polysilicon film is conventional, that is, using a single slurry It can be significantly reduced than the case of the CMP process. In other words, the thickness of the polysilicon film can be controlled to be constant.

또한, 본 발명은 R-게이트 구조를 갖는 반도체 소자 뿐만 아니라, 반도체 소자에 형성된 폴리 실리콘막에 CMP 공정을 이용하여 평탄화하는 모든 공정에 적용할 수 있다. In addition, the present invention can be applied not only to a semiconductor device having an R-gate structure, but also to any process of planarization using a CMP process on a polysilicon film formed on a semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 폴리 실리콘막을 평탄화하기 위한 CMP 공정에 있어서, 우선적으로 음이온성 고분자 또는 이들의 화합물이 복합된 세리아 연마제를 함유한 슬러리를 이용하여 폴리 실리콘막 표면에 형성된 자연 산화막을 제거한 다음, 실리카 연마제를 함유한 슬러리를 이용하여 자연 산화막이 제거된 폴리 실리콘막을 연마하여 평탄화함으로써 롯트내 웨이퍼 간의 폴리 실리콘막 두께의 균일도 및 롯트 간 게이트 폴리 실리콘막 두께의 균일도를 향상시켜 후속 공정시 공정 마진을 확보함으로써 소자의 불량을 방지하여 수율을 향상시킬 수 있다. As described above, according to the present invention, in the CMP process for planarizing the polysilicon film, a natural formed on the surface of the polysilicon film using a slurry containing an anionic polymer or a compound containing a ceria abrasive compound thereof. After removing the oxide film, a slurry containing silica abrasive is used to polish and planarize the polysilicon film from which the natural oxide film is removed, thereby improving the uniformity of the thickness of the polysilicon film between the wafers in the lot and the uniformity of the thickness of the gate polysilicon film between the lots. By securing the process margin during the process it is possible to prevent the failure of the device to improve the yield.

Claims (20)

상부 표면에 자연 산화막이 형성된 실리콘막을 포함하는 기판을 제공하는 단계;Providing a substrate including a silicon film having a natural oxide film formed on an upper surface thereof; 음이온성 고분자 중 선택된 어느 하나의 고분자 또는 상기 고분자들 중 적어도 2종류의 고분자가 혼합된 혼합물이 복합된 세리아 연마제를 함유한 제1 슬러리를 이용한 제1 연마공정을 실시하여 상기 실리콘막 상부에 형성된 상기 자연 산화막을 제거하는 단계; 및A first polishing process using a first slurry containing a ceria polishing compound comprising a mixture of any one selected from anionic polymers or a mixture of at least two kinds of polymers is formed on the silicon film; Removing the native oxide film; And 상기 자연 산화막이 제거된 상기 실리콘막에 대하여 제2 슬러리를 이용한 제2 연마공정을 실시하여 평탄화하는 단계Performing planarization by performing a second polishing process using a second slurry on the silicon film from which the natural oxide film is removed. 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 고분자는 적어도 10만의 분자량을 갖는 반도체 소자의 제조방법.The polymer is a method of manufacturing a semiconductor device having a molecular weight of at least 100,000. 제 2 항에 있어서, The method of claim 2, 상기 고분자는 -COOH, -NH2, -COHN2 및 -NO2와 같이 일군의 R 기능기를 갖는 기를 함유한 고분자 들 중 어느 하나인 반도체 소자의 제조방법.The polymer is -COOH, -NH 2, -COHN method of manufacturing a semiconductor device having any one of a polymer containing a group having a functional group of R, such as 2 and -NO 2. 제 3 항에 있어서, The method of claim 3, wherein 상기 고분자는 폴리아크릴산과, 상기 폴리아크릴산의 유도체들 중 적어도 어느 하나가 혼합된 반도체 소자의 제조방법.The polymer is a method of manufacturing a semiconductor device in which at least one of polyacrylic acid and derivatives of the polyacrylic acid is mixed. 제 2 항에 있어서, The method of claim 2, 상기 고분자는 산성 또는 염 형태를 갖는 반도체 소자의 제조방법.The polymer is a method of manufacturing a semiconductor device having an acid or salt form. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서, The method according to any one of claims 1 to 5, 상기 제1 슬러리에 함유된 고분자 함량은 상기 제1 슬러리의 총 중량에 0.01~5.0wt%인 반도체 소자의 제조방법.A method of manufacturing a semiconductor device in which the polymer content contained in the first slurry is 0.01 to 5.0 wt% based on the total weight of the first slurry. 제 6 항에 있어서, The method of claim 6, 상기 제1 슬러리는 염기성 화합물을 더 포함하는 반도체 소자의 제조방법.The first slurry is a method of manufacturing a semiconductor device further comprising a basic compound. 제 7 항에 있어서, The method of claim 7, wherein 상기 염기성 화합물은 알카리 금속의 수산화물, 수산화 암모늄(ammonium hydroxide), MEA(MonoEthanol Amine), DEA(DiEthanol Amine) 및 TEA(TriEthanol Amine)과 같은 일군의 유기염 중 선택된 적어도 어느 하나 또는 상기 유기염들이 혼합된 혼합물인 반도체 소자의 반도체 소자의 제조방법.The basic compound is at least one selected from a group of organic salts such as hydroxides of alkali metals, ammonium hydroxide, MonoEthanol Amine (MEA), DiEthanol Amine (DEA), and TriEthanol Amine (TEA), or the organic salts are mixed. The manufacturing method of the semiconductor element of the semiconductor element which is a mixture. 제 8 항에 있어서, The method of claim 8, 상기 제1 연마공정은 상기 자연 산화막과 상기 실리콘막 간의 선택비가 10:1~100:1이 되도록 실시하는 반도체 소자의 제조방법.And the first polishing step is performed such that the selectivity ratio between the natural oxide film and the silicon film is 10: 1 to 100: 1. 제 9 항에 있어서, The method of claim 9, 상기 제1 연마공정은 1~10psi 정도의 연마압력으로 턴 테이블을 10~100rpm으로 회전시켜 실시하는 반도체 소자의 제조방법.The first polishing process is a semiconductor device manufacturing method performed by rotating the turntable at 10 ~ 100rpm at a polishing pressure of about 1 ~ 10psi. 제 6 항에 있어서, The method of claim 6, 상기 제2 슬러리는 실리카, 알루미나, 티타니아, 지르코니아, 세리아, 게르 마니아, 마그네시아, 질화규소, 탄화규소, 탄화붕소, 탄화티탄, 이붕화티탄, 탄화텅스텐 및 다이아몬드 중 선택된 어느 하나의 연마제와, 상기 선택된 연마제들의 공형성 생성물과, 상기 선택된 연마제들의 조합물 중 선택된 어느 하나를 함유하는 반도체 소자의 제조방법. The second slurry is an abrasive of any one selected from silica, alumina, titania, zirconia, ceria, germania, magnesia, silicon nitride, silicon carbide, boron carbide, titanium carbide, titanium diboride, tungsten carbide and diamond, and the selected abrasive A method for manufacturing a semiconductor device containing any one selected from the group consisting of a coformed product of these and a combination of the selected abrasives. 제 11 항에 있어서, The method of claim 11, 상기 실리카 연마제는 10~5000nm 정도 크기의 콜로이달(colloidal silica) 형태나 퓸드(fumed) 형태를 갖는 반도체 소자의 제조방법.The silica abrasive is a manufacturing method of a semiconductor device having a colloidal silica (fumed) form or a fumed (colloidal silica) of about 10 ~ 5000nm size. 제 11 항에 있어서, The method of claim 11, 상기 제2 슬러리는 pH 4~10의 범위를 가지도록 혼합 비율에 따라서 pH 조절제를 더 포함하는 반도체 소자의 제조방법.The second slurry is a method of manufacturing a semiconductor device further comprises a pH regulator according to the mixing ratio to have a range of pH 4 ~ 10. 제 13 항에 있어서, The method of claim 13, 상기 pH 조절제는 무기산(HCl)이나 무기 염기(NaOH)를 첨가하여 사용하는 반도체 소자의 제조방법.The pH adjuster is a method of manufacturing a semiconductor device using an inorganic acid (HCl) or inorganic base (NaOH) is added. 제 13 항에 있어서, The method of claim 13, 상기 pH 조절제는 유기산이나 유기염을 사용하는 반도체 소자의 제조방법.The pH adjusting agent is a method of manufacturing a semiconductor device using an organic acid or an organic salt. 제 13 항에 있어서, The method of claim 13, 상기 pH 조절제 중 pH 증가제는 수산화 암모늄, MEA, DEA 및 TEA와 같은 일군의 유기염에서 선택된 어느 하나의 유기염을 사용하는 반도체 소자의 제조방법.PH increasing agent of the pH adjuster using a semiconductor salt of any one selected from the group of organic salts such as ammonium hydroxide, MEA, DEA and TEA. 제 13 항에 있어서, The method of claim 13, 상기 상기 pH 조절제 중 pH 감소제는 유기산을 사용하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device using a pH reducing agent of the pH regulator is an organic acid. 제 6 항에 있어서, The method of claim 6, 상기 실리콘막은 도프트 실리콘막 또는 폴리 실리콘막으로 형성하는 반도체 소자의 제조방법.And the silicon film is formed of a doped silicon film or a polysilicon film. 제 18 항에 있어서, The method of claim 18, 상기 실리콘막을 형성하기 전, 상기 기판의 액티브 영역에 트렌치를 형성하는 단계; 및Forming a trench in an active region of the substrate before forming the silicon film; And 상기 트렌치의 표면을 따라 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.And forming a gate oxide film along the surface of the trench. 제 19 항에 있어서, The method of claim 19, 상기 실리콘막은 상기 트렌치가 매립되도록 형성하는 반도체 소자의 제조방법.And the silicon film is formed so that the trench is buried.
KR1020050058894A 2005-06-30 2005-06-30 Method for manufacturing semiconductor device KR20070003145A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058894A KR20070003145A (en) 2005-06-30 2005-06-30 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058894A KR20070003145A (en) 2005-06-30 2005-06-30 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20070003145A true KR20070003145A (en) 2007-01-05

Family

ID=37870041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058894A KR20070003145A (en) 2005-06-30 2005-06-30 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20070003145A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883511B1 (en) * 2007-06-13 2009-02-17 주식회사 실트론 Method and apparatus for polishing semiconductor wafer
CN115602541A (en) * 2021-10-11 2023-01-13 和舰芯片制造（苏州）股份有限公司（Cn） Preparation method of wafer with trench gate and wafer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883511B1 (en) * 2007-06-13 2009-02-17 주식회사 실트론 Method and apparatus for polishing semiconductor wafer
CN115602541A (en) * 2021-10-11 2023-01-13 和舰芯片制造（苏州）股份有限公司（Cn） Preparation method of wafer with trench gate and wafer
CN115602541B (en) * 2021-10-11 2023-08-15 和舰芯片制造(苏州)股份有限公司 Preparation method of wafer with trench gate and wafer

Similar Documents

Publication Publication Date Title
JP4537010B2 (en) Chemical mechanical polishing slurry and chemical mechanical polishing method using the same
US6540935B2 (en) Chemical/mechanical polishing slurry, and chemical mechanical polishing process and shallow trench isolation process employing the same
KR100828752B1 (en) Method for manufacturing semiconductor device
KR20020077343A (en) Use of Cesium Hydroxide in a Dielectric CMP Slurry
US20030176151A1 (en) STI polish enhancement using fixed abrasives with amino acid additives
KR20080028790A (en) A slurry composition for forming tungsten line and method for manufacturing semiconductor device using the same
KR20050067550A (en) Method for forming landing plug contact in semiconductor device
US20080096385A1 (en) Slurry composition for forming tungsten pattern and method for manufacturing semiconductor device using the same
JP6251765B2 (en) Polishing slurry and substrate polishing method using the same
US20060086056A1 (en) Aqueous slurry composition for chemical mechanical planarization
KR20070003145A (en) Method for manufacturing semiconductor device
JP4499613B2 (en) Insulating film polishing method
US7833908B2 (en) Slurry composition for chemical-mechanical polishing capable of compensating nanotopography effect and method for planarizing surface of semiconductor device using the same
KR100645841B1 (en) Polysilicon Plug Forming Method Using Abrasive Stopping Film
JP2000091415A (en) Sti-forming method
KR20200132756A (en) Chemical mechanical polishing compositions and methods having enhanced defect inhibition and selectively polishing silicon nitride over silicon dioxide in an acid environment
KR20200132755A (en) Chemical Mechanical Polishing Composition And Method Of Polishing Silicon Nitride Over Silicon Dioxide And Simultaneously Inhibiting Damage To Silicon Dioxide
US7670902B2 (en) Method and structure for landing polysilicon contact
US7109117B2 (en) Method for chemical mechanical polishing of a shallow trench isolation structure
US20080314872A1 (en) Chemical-Mechanical Polishing Compositions Containing Aspartame And Methods Of Making And Using The Same
KR100618711B1 (en) Method of manufacturing semiconductor device
KR20080010996A (en) Method for forming landing plug of semiconductor device
KR20060128391A (en) Method for manufacturing semiconductor device using recess gate process
KR100560288B1 (en) A method for forming isolation layer of semiconductor device
KR20190071269A (en) Polishing slurry composition for sti process

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination