KR20070002805A - Internal voltage generator - Google Patents

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Abstract

An internal voltage generator is provided to secure stable driving regardless of the variation of several environmental factors, by controlling a desired level of a voltage generated by applying a selection signal in a test mode. A charge pumping unit(500) generates a high voltage having a higher level than an external power supply voltage by pumping an external power supply voltage. A feedback unit(600) outputs a feedback voltage by dividing the level of the high voltage. A level sensing unit(200) senses the level of the feedback voltage to the reference voltage. An oscillator(300) generates an oscillation signal in response to a sensing signal of the level sensing unit. A pumping control signal generation unit(400) controls to drive the charge pumping unit in response to the oscillation signal.

Description

내부전원 생성장치{INTERNAL VOLTAGE GENERATOR}Internal Power Generator {INTERNAL VOLTAGE GENERATOR}

도 1은 일반적인 내부전원 생성장치의 블록 구성도.1 is a block diagram of a general internal power generator.

도 2는 종래기술에 따른 피드백부 및 레벨 감지부의 내부 회로도.2 is an internal circuit diagram of a feedback unit and a level sensing unit according to the prior art.

도 3은 다른 종래기술에 따른 피드백부 및 레벨 감지부의 내부 회로도.3 is an internal circuit diagram of another feedback unit and a level sensing unit according to the related art.

도 4는 도 2및 도 3의 시뮬레이션 파형도.4 is a simulation waveform diagram of FIGS. 2 and 3;

도 5는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도.5 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 6은 도 5의 테스트모드 기준전압 생성부의 내부 회로도.6 is an internal circuit diagram of the test mode reference voltage generator of FIG. 5.

도 7a은 도 6의 전압레벨 다양화부의 내부 회로도.FIG. 7A is an internal circuit diagram of the voltage level diversifying unit of FIG. 6.

도 7b는 도 6의 선택부의 내부 회로도.7B is an internal circuit diagram of the selector of FIG. 6.

도 8은 도 5 내지 도 7b에 따른 본 발명의 내부전원 생성장치의 시뮬레이션 파형도.8 is a simulation waveform diagram of the internal power generator of the present invention according to FIGS. 5 to 7b.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 테스트모드 기준전압 생성부100: test mode reference voltage generator

120 : 전압레벨 다양화부120: voltage level diversification unit

140 : 레벨 선택부140: level selector

본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트모드를 통해 내부전압의 레벨을 조절할 수 있는 내부전원 생성장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to an internal power generator capable of adjusting an internal voltage level through a test mode.

반도체 메모리 소자에서 내부전원으로 사용하는 내부전원 생성장치(Internal Voltage generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.An internal voltage generator used as an internal power source in a semiconductor memory device is a circuit for generating various levels of internal voltage by receiving an external power supply voltage (VDD).

특히, 메모리 반도체의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 디램 제품에서 내부전원 생성장치를 채용하고 있다.In particular, as recent trends of memory semiconductors have become low voltage and low power consumption, DRAM devices have been using internal power generators.

한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.Meanwhile, since the voltage used inside the device is generated by itself, many efforts have been made to generate a stable internal voltage regardless of changes in ambient temperature, process, or pressure.

도 1은 종래기술에 따른 내부전원 생성장치의 블록 구성도이다.1 is a block diagram of an internal power generator according to the prior art.

도 1을 참조하면, 종래기술에 따른 내부전원 생성장치는 외부전원(VDD)을 펌핑하여 외부전원(VDD) 보다 높은 레벨을 갖는 고전압(VPP) 생성하기 위한 차지 펌핑부(40)와, 고전압(VPP)의 레벨을 전압 디바이딩하여 피드백 전압(VPP_FD)으로 출력하기 위한 피드백부(50)와, 피드백 전압(VPP_FD)의 레벨을 감지하기 위한 레벨 감지부(10)와, 레벨 감지부(10)의 감지신호(PPE)에 응답하여 주기신호(OSC)를 생성하기 위한 오실레이터(20)와, 주기신호(OSC)에 응답하여 차지 펌핑부(40)의 구동을 제어하기 위한 펌핑 제어신호 생성부(30)를 구비한다.Referring to FIG. 1, an internal power generator according to the related art includes a charge pumping unit 40 for generating a high voltage VPP having a level higher than an external power supply VDD by pumping an external power supply VDD, and a high voltage ( A feedback unit 50 for voltage dividing the level of the VPP and outputting it as a feedback voltage VPP_FD, a level detector 10 for sensing the level of the feedback voltage VPP_FD, and a level detector 10 An oscillator 20 for generating the periodic signal OSC in response to the detection signal PPE of the pumping pump, and a pumping control signal generator for controlling the driving of the charge pumping unit 40 in response to the periodic signal OSC. 30).

이와같이, 종래기술에 따른 내부전원 생성장치는 피드백부(50)를 통해 고전압(VPP)을 전압 디바이딩하여 피드백 전압(VPP_FD)으로 생성하고, 피드백 전압(VPP_FD)의 레벨을 감지하여 고전압(VPP)의 레벨이 일정하게 유지되도록 한다. 그리고 피드백 전압(VPP_FD)의 레벨을 조절하여, 원하는 고전압(VPP)의 레벨을 조절한다. 이에 관해서는 피드백부(50) 및 레벨 감지부(10)의 회로적 구현을 살펴보므로서, 자세히 알아보도록 한다.As such, the internal power generator according to the related art generates the feedback voltage VPP_FD by voltage-dividering the high voltage VPP through the feedback unit 50, and detects the level of the feedback voltage VPP_FD to detect the high voltage VPP. The level of is kept constant. The level of the feedback high voltage VPP is adjusted by adjusting the level of the feedback voltage VPP_FD. This will be described in detail with reference to the circuit implementation of the feedback unit 50 and the level sensing unit 10.

도 2는 종래기술에 따른 피드백부(52) 및 레벨 감지부(10)의 내부 회로도이다.2 is an internal circuit diagram of the feedback unit 52 and the level sensing unit 10 according to the prior art.

도 2에 도시된 바와 같이, 피드백부(52)는 직렬 연결된 복수개의 저항을 사용하여 고전압(VPP)을 전압 디바이딩하여 피드백 전압(VPP_FD)을 출력한다. 여기서, 출력되는 피드백 전압(VPP_FD)의 레벨은 테스트-다운신호(TM_VPPDNB) 및 테스트-업신호(TM_VPPUP)에 따라 액티브되는 MOS 트랜지스터(PM1, NM1)의 턴온저항에 의해 조절된다.As illustrated in FIG. 2, the feedback unit 52 voltage divides the high voltage VPP using a plurality of resistors connected in series to output the feedback voltage VPP_FD. Here, the level of the output feedback voltage VPP_FD is controlled by the turn-on resistances of the MOS transistors PM1 and NM1 that are activated according to the test-down signal TM_VPPDNB and the test-up signal TM_VPPUP.

그리고 레벨 감지부(10)는 피드백 전압(VPP_FD)과 기준전압(VREF)의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동 증폭기(12)와, 차동 증폭기(12)의 출력전압을 버퍼링하기 위한 버퍼(14)와, 버퍼(14)의 출력신호를 래치하여 감지신호(PPE)로 출력하기 위한 출력부(16)를 구비한다.The level detector 10 detects, amplifies, and outputs a level difference between the feedback voltage VPP_FD and the reference voltage VREF, and a buffer for buffering the output voltage of the differential amplifier 12. 14 and an output unit 16 for latching the output signal of the buffer 14 and outputting it as a detection signal PPE.

참고적으로, 출력부(16)는 크로스 커플드된 낸드게이트의 RS 래치로 구현된다. 또한, 레벨 감지부(12)에 공급되는 기준전압(VREF)은 외부에서 인가되는 전압 이거나, 내부에서 생성되는 전압으로 반도체메모리소자의 경우 공통적으로 사용된다.For reference, the output unit 16 is implemented by the RS latch of the cross-coupled NAND gate. In addition, the reference voltage VREF supplied to the level detector 12 is a voltage applied from the outside or a voltage generated therein and is commonly used in the case of a semiconductor memory device.

다음에서는 도 2에 도시된 피드백부(52) 및 레벨 감지부(10)의 동작을 간략히 살펴보도록 한다.Next, the operations of the feedback unit 52 and the level sensing unit 10 illustrated in FIG. 2 will be briefly described.

먼저, 피드백부(52) 내 패시브 저항(Passive Resistor)의 저항비율에 따라 고전압(VPP)이 전압 디바이딩되어 피드백 전압(VPP_FD)으로 출력된다.First, the high voltage VPP is voltage-dividered and output as the feedback voltage VPP_FD according to the resistance ratio of the passive resistor in the feedback unit 52.

이어, 레벨 감지부(10) 내 차동증폭기(12)는 피드백 전압(VPP_FD)의 레벨이 기준전압(VREF)에 비해 낮은 경우 출력전압을 논리레벨 'L'로 출력하며, 피드백 전압(VPP_FD)의 레벨이 기준전압(VREF)에 비해 높은 경우 출력전압을 논리레벨 'H'로 출력한다.Subsequently, the differential amplifier 12 in the level sensing unit 10 outputs an output voltage at a logic level 'L' when the level of the feedback voltage VPP_FD is lower than the reference voltage VREF, and the feedback voltage VPP_FD If the level is higher than the reference voltage VREF, the output voltage is output at the logic level 'H'.

이어, 버퍼(14)는 차동증폭기(12)의 출력전압을 버퍼링하여 출력하며, 출력부(16)는 버퍼(14)의 출력신호를 감지신호(PPE)로 출력한다. 이때, 레벨 감지부(12)의 출력전압이 논리레벨 'L'를 갖는 경우 감지신호(PPE)를 논리레벨 'H'로 활성화시킨다.Subsequently, the buffer 14 buffers and outputs the output voltage of the differential amplifier 12, and the output unit 16 outputs the output signal of the buffer 14 as a detection signal PPE. At this time, when the output voltage of the level detector 12 has a logic level 'L', the detection signal PPE is activated to a logic level 'H'.

여기서, 감지신호(PPE)가 논리레벨 'H'를 갖는 경우에는 도 1에 도시된 오실레이터(20)가 액티브되어 주기신호(OSC)를 생성하며, 차지펌핑 제어신호 생성부(30)는 주기신호(OSC)의 활성화 구간동안 차지 펌핑부(40)가 액티브되어 고전압(VPP)의 레벨을 상승시키도록 한다.Here, when the detection signal PPE has a logic level 'H', the oscillator 20 shown in FIG. 1 is activated to generate a periodic signal OSC, and the charge pumping control signal generator 30 is a periodic signal. During the activation period of the OSC, the charge pumping unit 40 is activated to raise the level of the high voltage VPP.

또한, 감지신호(PPE)가 논리레벨 'L'를 갖는 경우에는 오실레이터(20), 차지 펌핑 제어신호 생성부(30), 및 차지 펌핑부(40)가 비활성화 되어 고전압(VPP)이 펌 핑되지 않는다.In addition, when the detection signal PPE has a logic level 'L', the oscillator 20, the charge pumping control signal generator 30, and the charge pumping unit 40 are deactivated to prevent the high voltage VPP from being pumped. Do not.

한편, 출력되는 고전압(VPP)의 원하는 레벨을 조절하고자 하는 경우에는 테스트-다운신호(TM_VPPDNB) 또는 테스트-업신호(TM_VPPUP)를 활성화시켜 피드백 전압(VPP_FD)의 레벨을 조절한다.On the other hand, when the desired level of the output high voltage VPP is to be adjusted, the test-down signal TM_VPPDNB or the test-up signal TM_VPPUP is activated to adjust the level of the feedback voltage VPP_FD.

먼저, 원하는 고전압(VPP) 레벨을 하강시키고자 하는 경우에는 테스트-다운신호(TM_VPPDNB)를 논리레벨 'L'로 활성화시키고, PMOS트랜지스터(PM1)의 드레인단에 접속된 복수개의 스위치 중 하나를 턴온시킨다. 그러면, 고전압(VPP)의 공급단으로 부터 턴온된 스위치 사이에 위치하는 저항과 PMOS트랜지스터(PM1)가 병렬로 연결되므로, 공급단과 스위치 사이에 위치하는 저항값 보다 작은 PMOS트랜지스터(PM1)의 턴온 저항값에 의해 저항값이 결정된다.First, when the desired high voltage (VPP) level is to be lowered, the test-down signal TM_VPPDNB is activated to a logic level 'L', and one of the plurality of switches connected to the drain terminal of the PMOS transistor PM1 is turned on. Let's do it. Then, since the resistance located between the switch turned on from the supply terminal of the high voltage VPP and the PMOS transistor PM1 are connected in parallel, the turn-on resistance of the PMOS transistor PM1 is smaller than the resistance value positioned between the supply terminal and the switch. The resistance value is determined by the value.

따라서, 동일한 고전압(VPP) 레벨을 갖는 경우에도 테스트-다운신호(TM_VPPDNB)의 활성화에 의해 피드백 전압(VPP_FD)의 레벨이 상승되므로, 레벨 감지부(10)에 의해 감지신호(PPE)가 활성화되는 구간이 짧아져 차지 펌핑부(40)가 구동되는 시간이 줄어들어 고전압(VPP)의 레벨이 하강하게 된다.Therefore, the level of the feedback voltage VPP_FD is increased by the activation of the test-down signal TM_VPPDNB even when having the same high voltage VPP level, so that the detection signal PPE is activated by the level detector 10. As the interval is shortened, the time during which the charge pumping unit 40 is driven decreases, so that the level of the high voltage VPP decreases.

또한, 고전압(VPP)의 원하는 레벨을 상승시키고자 하는 경우에는 테스트-업신호(TM_VPPUP)를 논리레벨 'H'로 활성화시키고, NMOS트랜지스터(NM1)의 드레인단에 접속된 복수개의 스위치 중 하나를 턴온시킨다. 그러면, 접지전압(VSS)의 공급단으로 부터 턴온된 스위치 사이에 위치하는 저항과 NMOS트랜지스터(NM1)가 병렬로 연결되므로, 공급단과 스위치 사이에 위치하는 저항값 보다 작은 NMOS트랜지스터(NM1)의 턴온 저항값에 의해 저항값이 결정된다.In addition, when a desired level of the high voltage VPP is to be raised, the test-up signal TM_VPPUP is activated to a logic level 'H', and one of the plurality of switches connected to the drain terminal of the NMOS transistor NM1 is activated. Turn on Then, since the resistance located between the switch turned on from the supply terminal of the ground voltage VSS and the NMOS transistor NM1 are connected in parallel, the turn-on of the NMOS transistor NM1 smaller than the resistance value positioned between the supply terminal and the switch is turned on. The resistance value is determined by the resistance value.

따라서, 동일한 고전압(VPP) 레벨을 갖는 경우에도 테스트-업신호(TM_VPPUP)의 활성화에 의해 피드백 전압(VPP_FD)의 레벨이 하강되므로, 레벨 감지부(10)에 의해 감지신호(PPE)가 활성화되는 구간이 길어져 차지 펌핑부(50)가 구동되는 시간이 길어져 고전압(VPP)의 레벨이 상승하게 된다.Therefore, even when the voltage signal has the same high voltage VPP level, the level of the feedback voltage VPP_FD is lowered by the activation of the test-up signal TM_VPPUP, so that the detection signal PPE is activated by the level detector 10. The longer the interval, the longer the time for which the charge pumping unit 50 is driven increases the level of the high voltage VPP.

즉, 도 2에 도시된 피드백부 및 레벨 감지부를 구비하는 내부전원 생성장치는 테스트-다운신호 및 테스트-업신호의 인가 및 스위치의 연결을 통해 피드백부 내 저항비율을 조절하므로서, 피드백전압의 레벨을 조절하여 원하는 고전압의 레벨을 조절한다.That is, the internal power generator including the feedback unit and the level sensing unit shown in FIG. 2 controls the resistance ratio in the feedback unit by applying a test-down signal and a test-up signal and connecting a switch, thereby providing a level of feedback voltage. To adjust the level of the desired high voltage.

도 3은 다른 종래기술에 따른 피드백부(50) 및 레벨 감지부(10)의 내부 회로도이다.3 is an internal circuit diagram of another feedback unit 50 and a level sensing unit 10 according to the related art.

도 3에 도시된 바와 같이, 다른 종래기술에 따른 피드백부(54)는 PMOS트랜지스터로 구현된 액티브 저항을 직렬 연결하여 고전압(VPP)을 전압 디바이딩하여 이를 피드백 전압(VPP_FD)으로 출력한다.As illustrated in FIG. 3, the feedback unit 54 according to the related art performs voltage divide of the high voltage VPP by serially connecting an active resistor implemented with a PMOS transistor, and outputs the high voltage VPP as a feedback voltage VPP_FD.

이와같이, 도 3에 도시된 피드백부(54)는 액티브 저항으로 구현되므로, 도 2에 도시된 피드백부(52)에 비해 적은 면적을 가질 뿐 아니라, 작은 기생 커패시턴스를 가져 반응시간(Response Time) 역시 빨라진다.As such, since the feedback unit 54 illustrated in FIG. 3 is implemented with an active resistor, the feedback unit 54 not only has a smaller area than the feedback unit 52 illustrated in FIG. 2, but also has a small parasitic capacitance so that a response time is also achieved. Faster.

그런데, 도 3에 도시된 피드백부(54)는 직렬 연결된 액티브 저항만으로 구성되어 피드백 전압(VPP_FD)의 레벨을 조절할 수 없다.However, the feedback unit 54 illustrated in FIG. 3 is configured of only active resistors connected in series, so that the level of the feedback voltage VPP_FD cannot be adjusted.

참고적으로, 레벨 감지부(10)는 도 2에 도시된 레벨 감지부(10)와 동일한 회로적 구현을 가지므로, 이에 대해서는 동일한 도면 부호를 부여하고 이에 대한 구 체적 설명은 생략하도록 한다.For reference, since the level sensing unit 10 has the same circuit implementation as the level sensing unit 10 shown in FIG. 2, the same reference numerals are used for the description thereof, and a detailed description thereof will be omitted.

도 4는 도 2및 도 3의 시뮬레이션 파형도로서, 도 2에 도시된 피드백부(52) 및 레벨 감지부(10)를 구비하는 내부전원 생성장치의 구동에 따른 고전압(VPP)의 레벨 변화는 도면부호 'a'로 표기하며, 도 3에 도시된 피드백부(54) 및 레벨 감지부(10)를 구비하는 내부전원 생성장치의 구동에 따른 고전압(VPP)의 레벨 변화는 도면부호 'b'로 표기한다.4 is a simulation waveform diagram of FIGS. 2 and 3, wherein the level change of the high voltage VPP according to the driving of the internal power generator including the feedback unit 52 and the level sensing unit 10 illustrated in FIG. The level change of the high voltage VPP according to the driving of the internal power generator including the feedback unit 54 and the level sensing unit 10 shown in FIG. 3 is indicated by the numeral 'a'. It is written as.

도 4에 도시된 바와 같이, MOS트랜지스터의 액티브 저항으로 구현된 피드백부(54)를 구비하는 내부전원 생성장치에 의한 고전압(VPP)의 레벨 변화폭 'b'가 패시브 저항으로 구현된 피드백부(52)를 갖는 내부전원 생성장치의 'a'에 비해 적은 것을 알 수 있다. 이는 전술한 바와 같이 MOS트랜지스터로 구현된 액티브 저항이 패시브 저항에 비해작은 기생 커패시턴스를 가지므로, 액티브 저항으로 구현된 피드백부(54)를 갖는 내부전원 생성장치가 고전압(VPP)의 레벨 하강 및 상승을 보다 빠르게 감지하여 구동되기 때문에 변화폭이 적은 것이다. 즉, 액티브 저항으로 구현된 피드백부(54)를 갖는 내부전원 생성장치가 빠른 반응시간을 갖는다.As shown in FIG. 4, the feedback portion 52 in which the level change width 'b' of the high voltage VPP by the internal power generation device including the feedback portion 54 implemented as the active resistor of the MOS transistor is implemented as the passive resistor. It can be seen that less than the 'a' of the internal power generator having a). This is because, as described above, since the active resistor implemented by the MOS transistor has a smaller parasitic capacitance than the passive resistor, the internal power generator having the feedback unit 54 implemented by the active resistor lowers and raises the level of the high voltage (VPP). It is detected and driven faster, so the change is less. That is, the internal power generator having the feedback unit 54 implemented with the active resistor has a fast response time.

한편, MOS트랜지스터로 구현된 액티브 저항을 사용하는 피드백부를 구비하는 내부전원 생성장치의 경우, 원하는 고전압의 레벨을 조절하고자 하여도, 이를 위한 회로적 구현이 없어 조절할 수 없는 문제점이 있다.On the other hand, in the case of an internal power generator having a feedback unit using an active resistor implemented by a MOS transistor, even if the desired high voltage level is to be adjusted, there is a problem that cannot be adjusted because there is no circuit implementation therefor.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 원하는 고전압의 레벨을 조절할 수 있는 내부전원 생성장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an internal power generator capable of adjusting a desired high voltage level.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부전압 생성장치는 외부전원을 펌핑하여 외부전원 보다 높은 레벨을 갖는 고전압을 생성하기 위한 차지 펌핑수단; 상기 고전압의 레벨을 전압 디바이딩하여 피드백 전압으로 출력하기 위한 피드백수단; 복수의 선택신호에 따라 조절된 기준전압을 공급하기 위한 기준전압 생성수단; 상기 기준전압에 대한 상기 피드백 전압의 레벨을 감지하기 위한 레벨 감지수단; 상기 레벨 감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 오실레이터; 및 상기 주기신호에 응답하여 상기 차지 펌핑수단의 구동을 제어하기 위한 펌핑 제어신호 생성수단을 구비한다.According to an aspect of the present invention, there is provided an internal voltage generation device comprising: a charge pumping means for generating a high voltage having a higher level than an external power by pumping an external power; Feedback means for voltage dividing the level of the high voltage to output a feedback voltage; Reference voltage generating means for supplying a reference voltage adjusted according to a plurality of selection signals; Level sensing means for sensing a level of the feedback voltage with respect to the reference voltage; An oscillator for generating a periodic signal in response to a detection signal of the level sensing means; And pumping control signal generating means for controlling the driving of the charge pumping means in response to the periodic signal.

바람직하게 테스트모드 기준전압 생성수단은, 제1 전원전압을 다양한 레벨을 갖는 복수의 기준전압-레벨신호로 출력하기 위한 전압 레벨 다양화부와, 상기 복수의 선택신호에 응답하여 상기 복수의 기준전압-레벨신호 중 하나를 선택하여 상기 기준전압로 출력하기 위한 선택부를 구비한다.Preferably, the test mode reference voltage generating means includes a voltage level diverter for outputting a first power supply voltage as a plurality of reference voltage-level signals having various levels, and the plurality of reference voltages in response to the plurality of selection signals. And a selector for selecting one of the level signals to output the reference voltage.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 5는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도이다.5 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 5을 참조하면, 본 발명에 따른 내부전원 생성장치는 외부전원(VDD)을 펌핑하여 외부전원(VDD) 보다 높은 레벨을 갖는 고전압(VPP) 생성하기 위한 차지 펌핑부(500)와, 고전압(VPP)의 레벨을 전압 디바이딩하여 피드백 전압(VPP_FD)으로 출력하기 위한 피드백부(600)와, 선택신호(TM_VPPUP, TM_VPPDN, SEL<0:7>)에 따라 조절된 기준전압(VREF)을 공급하기 위한 기준전압 생성부(100)와, 기준전압(VREF)에 대한 피드백 전압(VPP_FD)의 레벨을 감지하기 위한 레벨 감지부(200)와, 레벨 감지부(200)의 감지신호(PPE)에 응답하여 주기신호(OSC)를 생성하기 위한 오실레이터(300)와, 주기신호(OSC)에 응답하여 차지 펌핑부(500)의 구동을 제어하기 위한 펌핑 제어신호 생성부(400)를 구비한다.Referring to FIG. 5, the internal power generator according to the present invention may include a charge pumping unit 500 for generating a high voltage VPP having a level higher than the external power VDD by pumping the external power VDD, and a high voltage ( Supply a feedback unit 600 for voltage dividing the level of VPP to output the feedback voltage VPP_FD, and the reference voltage VREF adjusted according to the selection signals TM_VPPUP, TM_VPPDN, and SEL <0: 7>. The reference voltage generator 100, the level detector 200 for sensing the level of the feedback voltage VPP_FD with respect to the reference voltage VREF, and the detection signal PPE of the level detector 200. And an oscillator 300 for generating the periodic signal OSC and a pumping control signal generator 400 for controlling the driving of the charge pumping unit 500 in response to the periodic signal OSC.

참고적으로, 선택신호(TM_VPPUP, TM_VPPDN, SEL<0:7>)는 외부에서 커맨드로 인가되거나, 퓨즈옵션을 통해 인가된다.For reference, the selection signals TM_VPPUP, TM_VPPDN, and SEL <0: 7> may be externally applied as commands or through fuse options.

이와같이, 본 발명에 따른 내부전원 생성장치는 선택신호(TM_VPPUP, TM_VPPDN, SEL<0:7>)를 통해 기준전압(VREF)의 레벨을 조절하므로서, 피드백 전압(VPP_FD)을 감지하여 이뤄지는 차지 펌핑부(500)의 구동 시간을 조절하여 원하는 고전압(VPP)을 레벨을 조절하게 된다. 이에 관해서는 기준전압 생성부(100)의 내부 회로를 살펴보므로서, 자세히 알아 보도록 한다.As described above, the internal power generator according to the present invention adjusts the level of the reference voltage VREF through the selection signals TM_VPPUP, TM_VPPDN, and SEL <0: 7>, thereby sensing the feedback voltage VPP_FD and is a charge pumping unit. By adjusting the driving time of the 500, the desired high voltage VPP is adjusted. This will be described in detail with reference to the internal circuit of the reference voltage generator 100.

도 6은 도 5의 테스트모드 기준전압 생성부(100)의 블록 구성도이다.FIG. 6 is a block diagram illustrating the test mode reference voltage generator 100 of FIG. 5.

도 6을 참조하면, 테스트모드 기준전압 생성부(100)는 전원전압 VR0를 다양한 레벨을 갖는 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)로 출력하기 위한 전압 레벨 다양화부(120)와, 선택신호(TM_VPPUP, TM_VPPDN, VR_LV<0:7>)에 응답하여 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>) 중 하나를 선택하여 기준전압(VREF)로 출력하기 위한 선택부(140)를 구비한다.Referring to FIG. 6, the test mode reference voltage generator 100 may vary a voltage level for outputting the power supply voltage VR0 as a plurality of reference voltage-level signals UP_LV, DN_LV, and VR_LV <0: 7> having various levels. The reference unit 120 selects one of the plurality of reference voltage-level signals UP_LV, DN_LV, and VR_LV <0: 7> in response to the selection signals TM_VPPUP, TM_VPPDN, and VR_LV <0: 7>. And a selector 140 for outputting to VREF).

참고적으로, 전원전압 VR0는 외부에서 인가되거나, 또는 내부적으로 생성되는 전압으로서, 반도체메모리소자의 경우 내부 기준전압으로 사용된다.For reference, the power supply voltage VR0 is an externally applied or internally generated voltage and is used as an internal reference voltage in the case of a semiconductor memory device.

도 7a은 도 6의 전압 레벨 다양화부(120)의 내부 회로도이다.FIG. 7A is an internal circuit diagram of the voltage level diversifying unit 120 of FIG. 6.

도 7a를 참조하면, 전압 레벨 다양화부(120)는 전원전압 VR0 및 노드 N1에 걸린 전압 사이의 차이를 감지 및 증폭하기 위한 차동 증폭기(122)와, 노드 N1에 걸린 전압을 직렬 연결된 복수의 저항으로 전압 디바이딩하여 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)로 출력하기 위한 디바이딩부(124)를 구비한다.Referring to FIG. 7A, the voltage level diversification unit 120 includes a differential amplifier 122 for detecting and amplifying a difference between the power supply voltage VR0 and the voltage applied to the node N1, and a plurality of resistors connected in series with the voltage applied to the node N1. And a divider 124 for voltage dividing and outputting the plurality of reference voltage-level signals UP_LV, DN_LV, and VR_LV <0: 7>.

그리고 차동 증폭기(122)는 전원전압 VR0를 게이트 입력으로 가지며 전원전압 VSS에 자신의 소스단이 접속된 NMOS트랜지스터(NM4)와, 전원전압 VR0를 게이트 입력으로 가지며 NMOS트랜지스터(NM4)의 드레인단에 자신의 소스단이 접속된 NMOS트랜지스터(NM2)와, 노드 N1에 걸린전압을 게이트 입력으로 가지며 NMOS트랜지스터(NM4)의 드레인단에 자신의 소스단이 접속된 NMOS트랜지스터(NM3)와, 전원전압 VPREI의 공급단에 자신의 소스단이 접속되고 NMOS트랜지스터(NM3)의 드레인단에 자신의 게이트단 및 드레인단이 접속된 PMOS트랜지스터(PM3)와, PMOS트랜지스터(PM3)의 게이트단에 자신의 게이트단이 접속되고 전원전압 VPERI의 공급단과 NMOS트랜지스터(NM2)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, PMOS트랜지스터(PM2)의 드레인단에 자신의 게이트단이 접속되고 전원전압 VPERI의 공급단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)를 구비한다.The differential amplifier 122 has a power supply voltage VR0 as a gate input and an NMOS transistor NM4 having its source terminal connected to the power supply voltage VSS, and a power supply voltage VR0 as a gate input and is connected to a drain terminal of the NMOS transistor NM4. NMOS transistor NM2 connected to its source terminal, voltage applied to node N1 as a gate input, and NMOS transistor NM3 connected to its source terminal at the drain terminal of NMOS transistor NM4, and power supply voltage VPREI. PMOS transistor PM3 having its source terminal connected to its supply terminal and its gate terminal and drain terminal connected to the drain terminal of NMOS transistor NM3, and its gate terminal to the gate terminal of PMOS transistor PM3. PMOS transistor PM2 having a source-drain path between the supply terminal of the power supply voltage VPERI and the drain terminal of the NMOS transistor NM2, and its gate terminal are connected to the drain terminal of the PMOS transistor PM2. A source between a supply of power supply voltage VPERI end nodes N1 - and a PMOS transistor (PM4) having a drain path.

다음에서는 전압 레벨 다양화부(120)의 동작을 간략히 살펴보면, 차동증폭기(122)에 의해 노드 N1에 전원전압 VRO에 대응하는 레벨의 전압이 인가되며, 디바이딩부(124)에 의해 노드 N1에 걸린 전압은 다양한 레벨을 갖는 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)로 출력된다.Next, the operation of the voltage level diversification unit 120 will be briefly described. A voltage corresponding to the power supply voltage VRO is applied to the node N1 by the differential amplifier 122 and the voltage applied to the node N1 by the divider 124. Is output as a plurality of reference voltage-level signals UP_LV, DN_LV, VR_LV <0: 7> having various levels.

먼저, 차동증폭기(122)에 의해 노드 N1에 전원전압 VR0에 대응하는 레벨의 전압이 인가되는 과정을 살펴보도록 한다.First, the process of applying a voltage having a level corresponding to the power supply voltage VR0 to the node N1 by the differential amplifier 122 will be described.

노드 N1에 걸린전압이 전원전압 VR0보다 낮은 레벨을 갖는 경우 PMOS트랜지스터 PM2 및 PM3을 통해 흐르는 동일한 양의 전류에 의해, PMOS트랜지스터(PM2)의 드레인단의 레벨이 하강하게 된다. 따라서, PMOS트랜지스터(PM2)의 드레인단에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM4)가 턴온되어 전원전압 VPERI를 노드 N1에 공급한다. 또한, 노드 N1에 걸린전압이 전원전압 VR0보다 높은 레벨을 갖는 경우 PMOS트랜지스터 PM2 및 PM3을 통해 흐르는 동일한 양의 전류에 의해, PMOS트랜지스터(PM2)의 드레인단의 레벨이 상승하게 된다. 따라서, PMOS트랜지스터(PM2)의 드레인단에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM4)가 턴오프되어 노드 N1에 공급되는 전압 레벨이 없게 된다.When the voltage applied to the node N1 has a lower level than the power supply voltage VR0, the level of the drain terminal of the PMOS transistor PM2 is lowered by the same amount of current flowing through the PMOS transistors PM2 and PM3. Therefore, the PMOS transistor PM4 having the voltage applied to the drain terminal of the PMOS transistor PM2 as the gate input is turned on to supply the power supply voltage VPERI to the node N1. In addition, when the voltage applied to the node N1 has a higher level than the power supply voltage VR0, the level of the drain terminal of the PMOS transistor PM2 is increased by the same amount of current flowing through the PMOS transistors PM2 and PM3. Therefore, the PMOS transistor PM4 having the voltage applied to the drain terminal of the PMOS transistor PM2 as the gate input is turned off so that there is no voltage level supplied to the node N1.

그리고 디바이딩부(140)는 직렬 연결된 복수의 저항에 의해 정해진 저항 비율에 따라 노드 N1에 걸린 전압을 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)로 출력한다.The divider 140 outputs the voltage applied to the node N1 as a plurality of reference voltage-level signals UP_LV, DN_LV, and VR_LV <0: 7> according to the resistance ratio determined by the plurality of resistors connected in series.

참고적으로, 전원전압 VR0의 레벨을 조절하면, 이에 따라 전압 레벨 다양화부(120)에 의해 출력되는 복수의 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)의 전압 레벨이 달라진다.For reference, when the level of the power supply voltage VR0 is adjusted, the voltage levels of the plurality of reference voltage-level signals UP_LV, DN_LV, and VR_LV <0: 7> output by the voltage level diversification unit 120 vary accordingly. .

도 7b는 도 6의 선택부(140)의 내부 회로도로서, 선택부(140)는 해당 선택신호(TM_VPPUP, TM_VPPDN, SEL<0:7>)에 응답하여 해당 기준전압-레벨신호(UP_LV, DN_LV, VR_LV<0:7>)를 기준전압(VREF)으로 출력하기 위한 복수의 트랜스퍼게이트로 구현된다.FIG. 7B is an internal circuit diagram of the selector 140 of FIG. 6, in which the selector 140 responds to the corresponding select signals TM_VPPUP, TM_VPPDN, and SEL <0: 7>, corresponding to the reference voltage-level signals UP_LV and DN_LV. , VR_LV <0: 7>) is implemented as a plurality of transfer gates for outputting the reference voltage VREF.

구체적으로 살펴보면, 해당 선택신호 SEL<0:7>에 응답하여 복수의 기준전압-레벨신호 VR_LV<0:7> 중 해당 기준전압-레벨신호(SEL<0:7>)를 출력하기 위한 제1 내지 제8 트랜스퍼 게이트(TG1, TG2, TG3, TG4)를 구비하는 제1 선택부(142)와, 테스트-업신호(TM_VPPUP)에 응답하여 기준전압-레벨신호 UP_LV를 출력하기 위한 제9 트랜스퍼 게이트(TG5)와, 테스트-다운신호(TM_VPPDN)에 응답하여 기준전압-레벨신호 DN_LV를 출력하기 위한 제10 트랜스퍼 게이트(TG7)와, 테스트-업신호(TM_VPPUP) 및 테스트-다운신호(TM_VPPDN)의 비활성화 시 제1 선택부(142)의 출력신호를 전달하기 위한 제11 트랜스퍼 게이트(TG6)와, 제9 내지 제11 트랜스퍼 게이트(TG5, TG6, TG7)의 공통된 출력노드에 걸린 전압을 버퍼링 하여 기준전압(VREF)으로 출력하기 위한 버퍼(146)를 구비하는 제2 선택부(144)를 한다.Specifically, in response to the selection signals SEL <0: 7>, a first first output of the reference voltage-level signals SEL <0: 7> of the plurality of reference voltage-level signals VR_LV <0: 7> is performed. A first selector 142 including the eighth through eighth transfer gates TG1, TG2, TG3, and TG4, and a ninth transfer gate for outputting the reference voltage-level signal UP_LV in response to the test-up signal TM_VPPUP. TG5, the tenth transfer gate TG7 for outputting the reference voltage-level signal DN_LV in response to the test-down signal TM_VPPDN, and the test-up signal TM_VPPUP and the test-down signal TM_VPPDN. When deactivated, buffers a voltage across a common output node of the eleventh transfer gate TG6 and the ninth through eleventh transfer gates TG5, TG6, and TG7 to deliver the output signal of the first selector 142. A second selector 144 having a buffer 146 for outputting the voltage VREF is provided.

참고적으로, 테스트-업신호(TM_VPPUP)에 의해 출력되는 기준전압-레벨신호 UP_LV는 노말모드에서 출력되는 기준전압(VREF) 보다 높은 레벨의 신호이며, 테스트-다운신호(TM_VPPDN)에 의해 출력되는 기준전압-레벨신호 DN_LV는 노말모드에서 출력되는 기준전압(VREF) 보다 낮은 레벨을 갖는 신호이다.For reference, the reference voltage-level signal UP_LV output by the test-up signal TM_VPPUP is a level higher than the reference voltage VREF output in the normal mode and is output by the test-down signal TM_VPPDN. The reference voltage-level signal DN_LV is a signal having a level lower than the reference voltage VREF output in the normal mode.

선택부(140)의 동작을 간략히 살펴보면, 테스트-업신호(TM_VPPUP)가 활성화된 경우에는 기준전압-레벨신호 UP_LV가 버퍼(146)를 통해 기준전압(VREF)으로 출력되며, 테스트-다운신호(TM_VPPDN)가 활성화된 경우에는 기준전압-레벨신호 DN_LV가 버퍼(146)를 통해 기준전압(VREF)으로 출력된다.Referring to the operation of the selector 140 briefly, when the test-up signal TM_VPPUP is activated, the reference voltage-level signal UP_LV is output as the reference voltage VREF through the buffer 146 and the test-down signal ( When TM_VPPDN is activated, the reference voltage-level signal DN_LV is output to the reference voltage VREF through the buffer 146.

또한, 테스트-업신호(TM_VPPUP) 및 테스트-다운신호(TM_VPPDN)가 비활성화된 경우에는 제1 선택부(142)가 선택신호 SEL<0:7>에 응답하여 출력하는 신호가 버퍼(146)를 통해 기준전압(VREF)으로 출력된다.In addition, when the test-up signal TM_VPPUP and the test-down signal TM_VPPDN are deactivated, a signal output by the first selector 142 in response to the selection signals SEL <0: 7> may cause a buffer 146 to be output. Through the reference voltage (VREF) is output.

즉, 노말모드에서는 제1 선택부(142)에 의해 선택된 신호가 기준전압(VREF)으로 출력되며, 테스트모드에서는 테스트-업신호(TM_VPPUP) 또는 테스트-다운신호(TM_VVDN)에 제2 선택부(144)에 의해 선택된 신호가 기준전압(VREF)으로 출력된다.That is, in the normal mode, the signal selected by the first selector 142 is output as the reference voltage VREF. In the test mode, the signal selected by the second selector (eg, the test-up signal TM_VPPUP or the test-down signal TM_VVDN) is used. The signal selected by 144 is output to the reference voltage VREF.

도 8은 도 5 내지 도 7b에 따른 본 발명의 내부전원 생성장치의 시뮬레이션 파형도로서, 테스트-업신호(TM_VPPUP)를 활성화시켜 고전압(VPP)의 원하는 레벨을 상승시키는 경우이다.FIG. 8 is a simulation waveform diagram of the internal power generator of the present invention according to FIGS. 5 to 7B, in which the test-up signal TM_VPPUP is activated to raise a desired level of the high voltage VPP.

먼저, 감지신호 PPE_α가 활성화되는 경우는 피드백 전압(VPP_FD)의 레벨이 기준전압(VREF)보다 낮은 경우로서, 감지신호 PPE_α에 의해 차지 펌핑부(500)가 구동되어 고전압(VPP)의 레벨이 점차적으로 상승되어 원하는 레벨을 유지하게 된다.First, when the detection signal PPE_α is activated, the level of the feedback voltage VPP_FD is lower than the reference voltage VREF. The charge pumping unit 500 is driven by the detection signal PPE_α to gradually increase the level of the high voltage VPP. Will rise to maintain the desired level.

이어, 테스트-업신호(TM_VPPUP)가 활성화되면, 노말모드에서 제1 선택부(142)에 의해 출력되는 기준전압 보다 높은 레벨의 기준전압-레벨신호 UP_LV가 기 준전압(VREF)으로 출력되므로, 기준전압(VREF)의 레벨이 상승하게 된다.Subsequently, when the test-up signal TM_VPPUP is activated, the reference voltage-level signal UP_LV having a level higher than the reference voltage output by the first selector 142 in the normal mode is output as the reference voltage VREF. The level of the reference voltage VREF is increased.

이어, 기준전압(VREF)의 레벨이 상승되었으므로, 감지신호 VPP_β가 액티브되어 고전압(VPP)의 원하는 레벨이 상승한다.Subsequently, since the level of the reference voltage VREF is raised, the detection signal VPP_β is activated to increase the desired level of the high voltage VPP.

그러므로, 본 발명에 따른 전압 레벨 다양화부(120)는 복수의 기준전압-레벨신호를 생성하는 디바이딩부(124) 내 직렬 연결된 복수의 저항의 일측단에 인가되는 전압의 레벨을 조절하므로서, 생성되는 기준전압(VREF)의 레벨을 조절한다.Therefore, the voltage level diversification unit 120 according to the present invention is generated by adjusting the level of the voltage applied to one end of the plurality of resistors connected in series in the dividing unit 124 for generating a plurality of reference voltage-level signals. Adjust the level of the reference voltage VREF.

즉, 본 발명에 따른 테스트모드 기준전압 생성부(100)는 선택신호(TM_VPPUP, TM_VPPDN, VR_LV<0:7>)를 통해 기준전압(VREF)의 레벨을 조절하므로서, 원하는 고전압(VREF)의 레벨을 조절할 수 있도록 하는 것이다.That is, the test mode reference voltage generator 100 according to the present invention adjusts the level of the reference voltage VREF through the selection signals TM_VPPUP, TM_VPPDN, and VR_LV <0: 7>, thereby adjusting the level of the desired high voltage VREF. To be able to control.

한편, 전술한 본 발명은 고전압을 생성하는 내부전원 생성장치에 있어서, 기준전압의 레벨을 조절하여 고전압의 레벨을 조절하는 경우를 예로서 설명하였으나,이에 의해 본 발명은 제한받지 않고 기준전압의 레벨을 조절하므로서 생성되는 내부전압의 원하는 레벨이 조절되는 경우에 본 발명은 적용된다.On the other hand, in the above-described present invention, in the internal power generation device for generating a high voltage, the case of adjusting the level of the high voltage by adjusting the level of the reference voltage has been described as an example, whereby the present invention is not limited by this level of the reference voltage The present invention applies when the desired level of the internal voltage generated by adjusting is adjusted.

또한, 전술한 본 발명은 생성되는 기준전압-레벨신호의 수에 의해 제한받지 않는다.Further, the present invention described above is not limited by the number of generated reference voltage-level signals.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 테스트모드에서 선택신호의 인가를 통해 생성되는 전압의 원하는 레벨을 조절할 수 있어, 여러 환경요소에 변동이 생겨도 안정적으로 구동된다.The present invention described above can adjust the desired level of the voltage generated through the application of the selection signal in the test mode, it is driven stably even if a change in the various environmental elements.

Claims (7)

외부전원을 펌핑하여 외부전원 보다 높은 레벨을 갖는 고전압을 생성하기 위한 차지 펌핑수단;Charge pumping means for pumping an external power source to generate a high voltage having a higher level than the external power source; 상기 고전압의 레벨을 전압 디바이딩하여 피드백 전압으로 출력하기 위한 피드백수단;Feedback means for voltage dividing the level of the high voltage to output a feedback voltage; 복수의 선택신호에 따라 조절된 기준전압을 공급하기 위한 기준전압 생성수단;Reference voltage generating means for supplying a reference voltage adjusted according to a plurality of selection signals; 상기 기준전압에 대한 상기 피드백 전압의 레벨을 감지하기 위한 레벨 감지수단;Level sensing means for sensing a level of the feedback voltage with respect to the reference voltage; 상기 레벨 감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 오실레이터; 및An oscillator for generating a periodic signal in response to a detection signal of the level sensing means; And 상기 주기신호에 응답하여 상기 차지 펌핑수단의 구동을 제어하기 위한 펌핑 제어신호 생성수단Pumping control signal generating means for controlling the driving of the charge pumping means in response to the periodic signal 을 구비하는 내부전원 생성장치..Internal power generating device having a .. 제1항에 있어서,The method of claim 1, 상기 테스트모드 기준전압 생성수단은,The test mode reference voltage generating means, 제1 전원전압을 다양한 레벨을 갖는 복수의 기준전압-레벨신호로 출력하기 위한 전압 레벨 다양화부와,A voltage level diverter for outputting the first power voltage as a plurality of reference voltage-level signals having various levels; 상기 복수의 선택신호에 응답하여 상기 복수의 기준전압-레벨신호 중 하나를 선택하여 상기 기준전압로 출력하기 위한 선택부A selector for selecting one of the plurality of reference voltage-level signals and outputting the reference voltage in response to the plurality of selection signals; 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제2항에 있어서,The method of claim 2, 상기 전압 레벨 다양화부는 상기 제1 전원전압 및 제1 노드에 걸린 전압 사이의 레벨 차이를 감지 및 증폭하기 위한 차동 증폭기와,The voltage level diversification unit includes: a differential amplifier for detecting and amplifying a level difference between the first power voltage and a voltage applied to the first node; 상기 제1 노드에 걸린 전압을 직렬 연결된 복수의 저항으로 전압 디바이딩하여 복수의 기준전압-레벨신호로 출력하기 위한 디바이딩부A divider for voltage dividing the voltage applied to the first node with a plurality of resistors connected in series to output a plurality of reference voltage-level signals. 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제3항에 있어서,The method of claim 3, 상기 차동 증폭기는,The differential amplifier, 상기 제1 전원전압을 게이트 입력으로 가지며 제2 전원전압에 자신의 소스단이 접속된 제1 NMOS트랜지스터와,A first NMOS transistor having its first power supply voltage as a gate input and having its source terminal coupled to a second power supply voltage; 상기 제1 전원전압을 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제2 NMOS트랜지스터와,A second NMOS transistor having its first power supply voltage as a gate input and having its source terminal connected to a drain terminal of the first NMOS transistor; 상기 제1 노드에 걸린전압을 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제3 NMOS트랜지스터와,A third NMOS transistor having a voltage applied to the first node as a gate input and having a source terminal thereof connected to a drain terminal of the first NMOS transistor; 전원전압 VPREI의 공급단에 자신의 소스단이 접속되고 제3 NMOS트랜지스터의 드레인단에 자신의 게이트단 및 드레인단이 접속된 제1 PMOS트랜지스터(PM3)와,A first PMOS transistor PM3 having its source terminal connected to the supply terminal of the power supply voltage VPREI and its gate terminal and drain terminal connected to the drain terminal of the third NMOS transistor; 상기 제1 PMOS트랜지스터의 게이트단에 자신의 게이트단이 접속되고 제3 전원전압의 공급단과 상기 제2 NMOS트랜지스터의 드레인단 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,A second PMOS transistor having a gate terminal thereof connected to a gate terminal of the first PMOS transistor, and having a source-drain path between a supply terminal of a third power supply voltage and a drain terminal of the second NMOS transistor; 상기 제2 PMOS트랜지스터의 드레인단에 자신의 게이트단이 접속되고 상기 제3 전원전압의 공급단과 상기 제1 노드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터A third PMOS transistor having a gate terminal thereof connected to a drain terminal of the second PMOS transistor and having a source-drain path between the supply terminal of the third power voltage and the first node; 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 선택부는,The selection unit, 해당 상기 선택신호에 응답하여 상기 해당 기준전압-레벨신호를 상기 기준전압으로 출력하기 위한 복수의 트랜스퍼게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.And a plurality of transfer gates for outputting the reference voltage-level signal as the reference voltage in response to the selection signal. 제5항에 있어서,The method of claim 5, 상기 해당 선택신호에 응답하여 상기 복수의 기준전압-레벨신호 중 해당 기준전압-레벨신호를 출력하기 위한 제1 내지 제8 트랜스퍼 게이트를 구비하는 제1 선택부와,A first selector including first to eighth transfer gates for outputting corresponding reference voltage-level signals among the plurality of reference voltage-level signals in response to the corresponding selection signal; 테스트-업신호에 응답하여 기준전압-업-레벨신호를 출력하기 위한 제9 트랜스퍼 게이트와,A ninth transfer gate for outputting a reference voltage-up-level signal in response to the test-up signal; 테스트-다운신호에 응답하여 기준전압-다운-레벨신호를 출력하기 위한 제10 트랜스퍼 게이트와,A tenth transfer gate for outputting a reference voltage-down-level signal in response to the test-down signal; 상기 테스트-업신호 및 테스트-다운신호의 비활성화 시 상기 제1 선택부의 출력신호를 전달하기 위한 제11 트랜스퍼 게이트와,An eleventh transfer gate configured to transfer an output signal of the first selector when the test-up signal and the test-down signal are inactivated; 상기 제9 내지 제11 트랜스퍼 게이트의 공통된 출력노드에 걸린 전압을 버퍼링 하여 상기 기준전압으로 출력하기 위한 버퍼를 구비하는 제2 선택부A second selector including a buffer for buffering a voltage across a common output node of the ninth to eleventh transfer gates and outputting the buffered voltage to the reference voltage 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제6항에 있어서,The method of claim 6, 상기 테스트-업신호에 의해 출력되는 기준전압-업-레벨신호는 상기 노말모드에서 출력되는 상기 기준전압 보다 높은 레벨의 신호이며,The reference voltage-up-level signal output by the test-up signal is a signal having a level higher than the reference voltage output in the normal mode. 상기 테스트-다운신호에 의해 출력되는 기준전압-다운-레벨신호는 노말모드에서 출력되는 상기 기준전압 보다 낮은 레벨을 갖는 신호The reference voltage-down-level signal output by the test-down signal is a signal having a level lower than the reference voltage output in the normal mode. 인 것을 특징으로 하는 내부전원 생성장치.Internal power generating device, characterized in that.
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