KR20060133796A - Formation method of sti - Google Patents

Formation method of sti Download PDF

Info

Publication number
KR20060133796A
KR20060133796A KR1020050053639A KR20050053639A KR20060133796A KR 20060133796 A KR20060133796 A KR 20060133796A KR 1020050053639 A KR1020050053639 A KR 1020050053639A KR 20050053639 A KR20050053639 A KR 20050053639A KR 20060133796 A KR20060133796 A KR 20060133796A
Authority
KR
South Korea
Prior art keywords
memory cell
photoresist
region
cell region
circuit pattern
Prior art date
Application number
KR1020050053639A
Other languages
Korean (ko)
Inventor
강춘수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050053639A priority Critical patent/KR20060133796A/en
Publication of KR20060133796A publication Critical patent/KR20060133796A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

An STI forming method is provided to economize fabrication costs and simplify manufacturing processes by performing an exposure process using one mask with a first circuit pattern of a memory cell region and a second circuit pattern of a peripheral region. A pad oxide layer(20), a pad nitride layer and a first photoresist layer are sequentially formed on a wafer(10) with a memory cell region and a peripheral region. A first photoresist pattern is formed by exposing and patterning selectively the first photoresist layer using one mask with a first circuit pattern of the memory cell region and a second circuit pattern of the peripheral region. An etching process is performed on the resultant structure by using the first photoresist pattern as an etch mask. Then, the first photoresist pattern is removed.

Description

ＳＴＩ 형성 방법{Formation method of STI}Formation method of STI

도 1은 종래의 STI 형성 방법을 순차적으로 도시한 순서도,1 is a flowchart sequentially illustrating a conventional STI formation method;

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 형성 방법을 순차적으로 도시한 단면도.2A through 2F are cross-sectional views sequentially illustrating an STI forming method according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10... 웨이퍼 20... 패드 산화막10 ... wafer 20 ... pad oxide

30... 패드 질화막 40... 제1포토 레지스트30. Pad nitride film 40. First photoresist

50... 제2포토 레지스트 60... 필드 산화막50 ... Second photoresist 60 ... Field oxide

본 발명은 STI 형성 방법에 관한 것으로서, 특히 고전압을 사용하는 플레쉬 메모리에서의 메모리 셀 지역과 페리 지역의 STI를 하나의 마스크에 의하여 형성하는 STI 형성 방법에 관한 것이다.The present invention relates to an STI forming method, and more particularly, to an STI forming method for forming an STI of a memory cell region and a ferry region using a single mask in a flash memory using high voltage.

일반적으로 STI(shallow trench isolation)는 반도체 소자 제조 시에 개개 소자의 전기적 분리를 위하여 형성된 소자 분리막이다.In general, shallow trench isolation (STI) is a device isolation layer formed for electrical isolation of individual devices during semiconductor device manufacturing.

종래에 플레쉬 메모리 공정에서 STI를 형성하기 위하여는 메모리 셀 영역과 페리 영역 각각의 트렌치 깊이가 차이나기 때문에 서로 다른 두개의 마스크를 사용한다. Conventionally, two different masks are used to form an STI in a flash memory process because the trench depths of the memory cell regions and the ferry regions are different from each other.

즉, 도 1과 같이 메모리 셀용 마스크를 이용하여 메모리 셀 영역에 1차 노광(S1)을 진행한 다음, 메모리 셀 영역을 식각(S2)하여 메모리 셀 영역에 STI를 형성한 후, 페리 영역용 마스크를 이용하여 페리 영역에 2차 노광(S3) 및 식각(S4)을 하여 메모리 셀 영역에 형성된 STI와 그 깊이가 다른 STI를 형성한다.That is, as shown in FIG. 1, after the first exposure S1 is performed on the memory cell region using the mask for the memory cell, the memory cell region is etched (S2) to form an STI in the memory cell region, and then a mask for the ferry region. The second exposure (S3) and the etching (S4) to the ferry region by using to form an STI different in depth from the STI formed in the memory cell region.

그런데, 메모리 셀 영역과 페리 영역 각각에 서로 다른 깊이의 STI를 형성하기 위하여 상기와 같이 두개의 서로 다른 마스크를 사용하는 것은 비경제적이며, 각각의 마스크에 OPC 및 마스크 프레임 형성 작업 등을 하여야 하므로 번거로운 문제점이 있다. However, using two different masks as described above in order to form STIs having different depths in each of the memory cell region and the ferry region is uneconomical, and it is cumbersome because OPC and mask frame forming work must be performed on each mask. There is a problem.

또한, 하나의 레이어에 두개의 마스크를 사용함으로써 오버레이 관점에서도 추가로 마진 손실을 야기하는 문제점이 있다.In addition, using two masks in one layer causes a problem of additional margin loss in terms of overlay.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 경제적이고, 용이하며, 오버레이에 의한 추가 마진을 방지할 수 있는 개선된 STI 형성 방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an improved STI forming method which is economical, easy, and can prevent additional margin by overlay.

상기의 목적을 달성하기 위한 본 발명의 STI 형성 방법은, 메모리 셀 영역과 페리 영역으로 이루어진 웨이퍼 상에 순차적으로 패드 산화막와, 패드 질화막 및 제1포토 레지스트를 형성하는 단계; 상기 제1포토 레지스트를 상기 메모리 셀 영역 의 회로 패턴과 페리 영역의 회로 패턴이 함께 형성된 하나의 마스크에서 상기 메모리 셀 영역의 회로 패턴을 통하여 노광하여 패터닝하는 단계; 상기 패턴을 따라 상기 메모리 셀 영역에 트렌치를 형성하기 위하여 상기 패드 질화막과, 상기 패드 산화막 및 상기 웨이퍼를 에칭하고, 상기 제1포토 레지스트를 제거하는 단계; 상기 패터닝된 패드 질화막 상에 제2포토 레지스트를 형성하는 단계; 상기 페리 영역의 회로 패턴을 통해 노광하여 상기 제2포토 레지스트를 패터닝하는 단계; 상기 제2포토 레지스트에 의하여 형성된 패턴을 따라 상기 페리 영역에 트렌치를 형성하기 위하여 상기 웨이퍼를 에칭하고, 상기 제2포토 레지스트를 제거하는 단계; 및 상기 메모리 셀 영역과 상기 페리 영역에 형성된 트렌치 내부에 필드 산화물을 채우고, 상기 패드 질화막을 제거하는 단계를 포함한다.The STI forming method of the present invention for achieving the above object comprises the steps of sequentially forming a pad oxide film, a pad nitride film and a first photoresist on a wafer consisting of a memory cell region and a ferry region; Exposing and patterning the first photoresist through a circuit pattern of the memory cell region in a mask in which a circuit pattern of the memory cell region and a circuit pattern of the ferry region are formed together; Etching the pad nitride film, the pad oxide film, and the wafer to form a trench in the memory cell region along the pattern, and removing the first photoresist; Forming a second photoresist on the patterned pad nitride film; Patterning the second photoresist by exposing through a circuit pattern of the ferry region; Etching the wafer to form trenches in the ferry region along the pattern formed by the second photoresist and removing the second photoresist; And filling a field oxide in the trenches formed in the memory cell region and the ferry region, and removing the pad nitride layer.

여기서, 상기 메모리 셀 영역의 노광은 ArF 광원을 사용한 것이 바람직하다.Here, the exposure of the memory cell region preferably uses an ArF light source.

또한, 상기 페리 영역의 노광은 KrF 광원을 사용한 것이 바람직하다.In addition, it is preferable to use KrF light source for exposure of the said ferry area | region.

이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 형성 방법을 순차적으로 도시한 단면도이다.2A to 2F are cross-sectional views sequentially illustrating an STI forming method according to an embodiment of the present invention.

도면을 참조하면, STI 형성 방법은 도 2a와 같이 메모리 셀 영역과 페리 영역으로 이루어진 웨이퍼(10) 상에 순차적으로 패드 산화막(20)와, 패드 질화막(30) 및 제1포토 레지스트(40)를 형성한다. Referring to the drawings, as shown in FIG. 2A, the pad oxide film 20, the pad nitride film 30, and the first photoresist 40 are sequentially formed on a wafer 10 including a memory cell region and a ferry region, as shown in FIG. 2A. Form.

다음으로, 도 2b와 같이 제1포토 레지스트(40)를 패터닝하기 위하여 노광한 다. 이 노광 시 사용되는 마스크에는 메모리 셀 영역의 회로 패턴과 페리 영역의 회로 패턴이 함께 형성되어 있다. 즉, 종래의 경우 메모리 셀 영역의 노광에 사용되는 마스크와 페리 영역의 노광에 사용되는 마스크로 구분되어 있었으나, 본 발명의 경우에는 하나의 마스크에 메모리 셀 영역의 회로 패턴과 페리 영역의 회로 패턴이 함께 형성되어 있다. Next, as shown in FIG. 2B, the first photoresist 40 is exposed for patterning. The circuit pattern of the memory cell region and the circuit pattern of the ferry region are formed together in the mask used during this exposure. That is, in the related art, a mask used for exposing a memory cell region and a mask used for exposing a ferry region are classified. However, in the present invention, a circuit pattern of a memory cell region and a circuit pattern of a ferry region are included in one mask. Formed together.

그리고 노광 시, 제1포토 레지스트(40)의 패터닝은 메모리 셀 영역에는 좁은 피치(pitch)로, 페리 영역에는 넓은 피치로 형성된다. 이때 광원으로는 ArF가 사용되며, 조명계로는 해상력이 좋은 다이폴(dipole)이나 크로스폴(crosspole) 등이 사용된다.During exposure, the patterning of the first photoresist 40 is formed at a narrow pitch in the memory cell region and at a wide pitch in the ferry region. At this time, ArF is used as a light source, and a dipole or crosspole having a high resolution is used as an illumination system.

다음으로, 도 2c와 같이 제1포토 레지스트(40)에 형성된 패턴을 따라 메모리 셀 영역에 트렌치(trench)를 형성하기 위하여 패드 질화막(30)과, 패드 산화막(20) 및 웨이퍼(10)를 에칭하고, 잔존 제1포토 레지스트(40)를 제거한다.Next, as shown in FIG. 2C, the pad nitride layer 30, the pad oxide layer 20, and the wafer 10 are etched to form trenches in the memory cell region along the pattern formed in the first photoresist 40. Then, the remaining first photoresist 40 is removed.

다음은 페리 영역에 트렌치를 형성하기 위한 단계로서, 패터닝된 패드 질화막 상에 제2포토 레지스트를 형성하고, 도 2d와 같이 페리 영역의 회로 패턴을 통해 노광하여 제2포토 레지스트(50)를 패터닝한다. Next, as a step for forming a trench in the ferry region, a second photoresist is formed on the patterned pad nitride layer, and the second photoresist 50 is patterned by exposing through a circuit pattern of the ferry region as shown in FIG. 2D. .

이때 메모리 셀 영역은 디파인(define)되지 않게 해상력이 떨어지는 컨벤셔널(conventional) 조명계를 사용하거나, KrF 광원을 사용한다.In this case, the memory cell region uses a conventional illumination system having low resolution so as not to be defined, or a KrF light source.

다음으로, 도 2e와 같이 제2포토 레지스트(50)에 의하여 형성된 패턴을 따라 페리 영역에 트렌치를 형성하기 위하여 웨이퍼(10)를 에칭하고, 잔존 제2포토 레지스트(50)를 제거한다. 이 페리 영역에 형성되는 트렌치는 그 깊이가 메모리 셀 영 역에 형성된 트렌치의 깊이보다 더 깊게 형성된다.Next, as shown in FIG. 2E, the wafer 10 is etched to form trenches in the ferry region along the pattern formed by the second photoresist 50, and the remaining second photoresist 50 is removed. The trenches formed in this ferry region are deeper than the trenches formed in the memory cell region.

마지막으로, 도 2f와 같이 STI를 형성하기 위하여 메모리 셀 영역과 상기 페리 영역에 형성된 트렌치 내부에 필드 산화물(60)을 채우고, 패드 질화막(30)을 제거한다.Finally, as shown in FIG. 2F, the field oxide 60 is filled in the trench formed in the memory cell region and the ferry region to remove the pad nitride layer 30.

이와 같은 구성의 STI 형성 방법은 메모리 셀 영역의 회로 패턴과 페리 영역의 회로 패턴 양자가 모두 형성된 하나의 마스크를 통해 노광 공정을 진행하므로 공정의 단순화와 오버레이에 의한 마진 감소를 방지할 수 있게 된다.In the STI forming method having the above configuration, since the exposure process is performed through one mask in which both the circuit pattern of the memory cell region and the circuit pattern of the ferry region are formed, the process can be simplified and the margin reduction due to the overlay can be prevented.

상술한 바와 같이 본 발명의 STI 형성 방법에 의하면, 하나의 마스크에 메모리 셀 영역의 회로 패턴과 페리 영역의 회로 패턴을 함께 형성하여 노광 공정을 진행하므로 경제적이며, 공정의 단순화 및 오버레이에 의한 마진 감소를 줄일 수 있는 효과를 제공한다.As described above, according to the STI forming method of the present invention, since the exposure process is performed by forming the circuit pattern of the memory cell region and the circuit pattern of the ferry region in one mask, it is economical, and the process is simplified and the margin is reduced by overlay. Provides the effect of reducing

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.It is to be understood that the invention is not limited to that described above and illustrated in the drawings, and that more modifications and variations are possible within the scope of the following claims.

Claims (3)

메모리 셀 영역과 페리 영역으로 이루어진 웨이퍼 상에 순차적으로 패드 산화막와, 패드 질화막 및 제1포토 레지스트를 형성하는 단계;Sequentially forming a pad oxide film, a pad nitride film, and a first photoresist on a wafer including a memory cell region and a ferry region; 상기 제1포토 레지스트를 상기 메모리 셀 영역의 회로 패턴과 페리 영역의 회로 패턴이 함께 형성된 하나의 마스크에서 상기 메모리 셀 영역의 회로 패턴을 통하여 노광하여 패터닝하는 단계;Exposing and patterning the first photoresist through a circuit pattern of the memory cell region in a mask in which a circuit pattern of the memory cell region and a circuit pattern of the ferry region are formed together; 상기 패턴을 따라 상기 메모리 셀 영역에 트렌치를 형성하기 위하여 상기 패드 질화막과, 상기 패드 산화막 및 상기 웨이퍼를 에칭하고, 상기 제1포토 레지스트를 제거하는 단계;Etching the pad nitride film, the pad oxide film, and the wafer to form a trench in the memory cell region along the pattern, and removing the first photoresist; 상기 패터닝된 패드 질화막 상에 제2포토 레지스트를 형성하는 단계;Forming a second photoresist on the patterned pad nitride film; 상기 페리 영역의 회로 패턴을 통해 노광하여 상기 제2포토 레지스트를 패터닝하는 단계;Patterning the second photoresist by exposing through a circuit pattern of the ferry region; 상기 제2포토 레지스트에 의하여 형성된 패턴을 따라 상기 페리 영역에 트렌치를 형성하기 위하여 상기 웨이퍼를 에칭하고, 상기 제2포토 레지스트를 제거하는 단계; 및Etching the wafer to form trenches in the ferry region along the pattern formed by the second photoresist and removing the second photoresist; And 상기 메모리 셀 영역과 상기 페리 영역에 형성된 트렌치 내부에 필드 산화물을 채우고, 상기 패드 질화막을 제거하는 단계를 포함한 것을 특징으로 하는 STI 형성 방법.And filling a field oxide in the trenches formed in the memory cell region and the ferry region, and removing the pad nitride layer. 제1항에 있어서,The method of claim 1, 상기 메모리 셀 영역의 노광은 ArF 광원을 사용한 것을 특징으로 하는 STI 형성 방법.And exposing the memory cell region using an ArF light source. 제1항에 있어서,The method of claim 1, 상기 페리 영역의 노광은 KrF 광원을 사용한 것을 특징으로 하는 STI 형성 방법.The ferrite region is exposed to light using a KrF light source.
KR1020050053639A 2005-06-21 2005-06-21 Formation method of sti KR20060133796A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050053639A KR20060133796A (en) 2005-06-21 2005-06-21 Formation method of sti

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053639A KR20060133796A (en) 2005-06-21 2005-06-21 Formation method of sti

Publications (1)

Publication Number Publication Date
KR20060133796A true KR20060133796A (en) 2006-12-27

Family

ID=37812527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053639A KR20060133796A (en) 2005-06-21 2005-06-21 Formation method of sti

Country Status (1)

Country Link
KR (1) KR20060133796A (en)

Similar Documents

Publication Publication Date Title
JP2003124339A (en) Semiconductor device and its manufacturing method
KR101169164B1 (en) Semiconductor device and method for forming the same
JP2007013074A (en) Method for manufacturing semiconductor device
JP2007149768A (en) Method of manufacturing semiconductor device
KR20090002807A (en) Method for providing fabrication process of high voltage device
KR101076777B1 (en) Method for manufacturing semiconductor
KR100753105B1 (en) Method for fabricating recess pattern in semiconductor device
KR20060133796A (en) Formation method of sti
US6924217B2 (en) Method of forming trench in semiconductor device
KR20060076498A (en) Method of forming an isolation layer in a semiconductor device
KR20070058747A (en) Method for forming isolation film of semiconductor device
KR20100042423A (en) Method for forming a pattern in the semiconductor device
KR100796515B1 (en) Method for forming semiconductor device
KR20110083978A (en) Method of forming fine pattern of semiconductor device
JP3285146B2 (en) Method for manufacturing semiconductor device
KR100870293B1 (en) Method of manufacturing flash memory device
KR20080022973A (en) Method for manufacturing semiconductor device
KR100252859B1 (en) Method for manufacturing semiconductor device
KR100252892B1 (en) Method for forming metal-line of semiconductor device
KR20100001814A (en) Method for manufacturing semiconductor device
KR20060072962A (en) Method of manufacturing semiconductor device
KR20020000821A (en) Method of forming a gate in a semiconductor device
KR20120057463A (en) Method for forming semiconductor device
KR20060066391A (en) Method of forming a self aligned floating gate in a flash memory device
JP2005033224A (en) Method of manufacturing thin film semiconductor device and method of forming resist pattern thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination