KR100252892B1 - Method for forming metal-line of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming wires is provided to protect the surface a substrate while reducing a photolithography/etching process by one times using a photosensitive film. CONSTITUTION: A method for forming wires prepares a semiconductor substrate(21) in which a memory cell region and a peripheral circuit region are defined. A gate oxide film(23), a conductive layer and a cap gate nitride film are formed on the semiconductor substrate. The cap gate nitride film, the conductive layer and the gate oxide film are selectively patterned to form a gate electrode(24). The first insulating film is formed on the semiconductor substrate at both sides of the gate insulating film. A sidewall spacer(28a) is formed at both sides of the gate electrode. The cap gate nitride film on both sides of the gate electrode(24) in the peripheral circuit region is removed. The second insulating film is formed on the entire surface of the semiconductor substrate(21) including the gate electrode(24). A contact hole region is defined to selectively remove the second insulating film at the side of the gate electrode(24) in the memory cell region and to selectively remove the second insulating film on the gate electrode(24) in the peripheral circuit region, thus forming a contact hole(31a,31b). A wire layer(32) is formed in the second insulating film including the contact hole(31a,31b).

Description

반도체소자의 배선 형성방법Wiring Formation Method of Semiconductor Device

본 발명은 반도체소자의 배선 형성방법에 관한 것으로 특히, 공정 단순화에 적당한 반도체소자의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor device, and more particularly to a method for forming a wiring of a semiconductor device suitable for simplification of a process.

이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 배선 형성방법을 설명하기로 한다.Hereinafter, a wiring forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1g는 종래 반도체소자의 배선 형성공정 단면도이다.1A to 1G are cross-sectional views of a wiring forming process of a conventional semiconductor device.

먼저, 도 1a에 나타낸 바와 같이, 메모리 셀 영역(A)과 주변회로 영역(B)으로 정의된 반도체기판(1)의 상기 메모리 셀 영역(A)과 주변회로 영역(B)의 경계부분에 필드산화막(2)을 형성한다. 이어서, 상기 반도체기판(1)전면에 게이트 산화막(3), 폴리실리콘층과 캡 게이트 질화막(5)을 차례로 형성한다. 그다음, 게이트 전극 영역을 정의한다음 게이트 전극 영역에만 남도록 상기 캡 게이트 질화막(5), 폴리실리콘층 및 게이트 산화막(3)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 메모리 셀 영역(A)과 주변회로 영역(B)에 각각 게이트 전극(4)을 형성한다. 이어서, 상기 게이트 전극(4)을 마스크로 이용하여 상기 반도체기판(1)에 상기 반도체기판(1)과 반대도전형의 저농도 불순물 이온을 선택적으로 주입하여 저농도 소오스/드레인 영역(6)을 형성한다.First, as shown in FIG. 1A, a field is formed at a boundary between the memory cell region A and the peripheral circuit region B of the semiconductor substrate 1 defined by the memory cell region A and the peripheral circuit region B. As shown in FIG. The oxide film 2 is formed. Subsequently, a gate oxide film 3, a polysilicon layer, and a cap gate nitride film 5 are sequentially formed on the entire surface of the semiconductor substrate 1. Next, the gate electrode region is defined, and then the cap gate nitride layer 5, the polysilicon layer, and the gate oxide layer 3 are selectively patterned (photolithography process + etching process) so that only the gate electrode region remains. The gate electrode 4 is formed in the peripheral circuit region B, respectively. Subsequently, low concentration impurity ions of opposite conductivity type to the semiconductor substrate 1 are selectively implanted into the semiconductor substrate 1 using the gate electrode 4 as a mask to form a low concentration source / drain region 6. .

도 1b에 나타낸 바와 같이, 상기 게이트 전극(4)을 포함한 상기 기판 전면에 질화막(7)을 증착한다.As shown in FIG. 1B, a nitride film 7 is deposited on the entire surface of the substrate including the gate electrode 4.

도 1c에 나타낸 바와 같이, 상기 질화막(7)을 선택적으로 식각(예를 들면 에치 백(etch back))하여 상기 게이트 전극(4)의 측면에 측벽 스페이서(7a)를 형성한다. 이때, 상기 게이트 전극(4)상측면의 캡 게이트 질화막(5)이 노출된다.As shown in FIG. 1C, the nitride film 7 is selectively etched (eg, etched back) to form sidewall spacers 7a on the side of the gate electrode 4. At this time, the cap gate nitride film 5 on the upper surface of the gate electrode 4 is exposed.

도 1d에 나타낸 바와 같이, 상기 반도체기판(1) 전면에 감광막(PR1)을 도포한다음, 노광 및 현상공정으로 주변회로 영역(B)의 감광막(PR1)을 선택적으로 제거한다. 이어서, 상기 주변회로 영역(B)의 상기 게이트 전극(4)을 마스크로 이용하여 상기 주변회로 영역(B)의 반도체기판(1)에 고농도 불순물 이온을 주입하여 고농도 소오스/드레인 영역(8)을 형성한다.As shown in Figure 1d, selectively removing the photoresist (PR 1) of the semiconductor substrate 1, a front coating a photoresist (PR 1) to the next, exposing and developing the peripheral circuit region (B) to the process. Subsequently, a high concentration source / drain region 8 is formed by implanting high concentration impurity ions into the semiconductor substrate 1 of the peripheral circuit region B using the gate electrode 4 of the peripheral circuit region B as a mask. Form.

도 1e에 나타낸 바와 같이, 상기 감광막(PR1)을 제거한다음 상기 반도체기판(1) 전면에 층간산화막(9)을 증착한다. 그다음, 상기 층간산화막(9) 전면에 감광막(PR2)을 도포한한후 노광 및 현상공정으로 상기 메모리 셀 영역(A)의 상기 게이트 전극(4)측면의 감광막(PR2)이 선택적으로 제거되도록 패터닝한다. 이어서, 패터닝된 상기 감광막(PR2)을 마스크로 이용한 식각공정으로 상기 층간산화막(9)을 선택적으로 제거하여 제 1 콘택홀(10)을 형성한다.As shown in FIG. 1E, the photoresist film PR 1 is removed and an interlayer oxide film 9 is deposited on the entire surface of the semiconductor substrate 1. Then, the interlayer oxide film 9 in front of the photoresist (PR 2) a photosensitive film of the gate electrode 4 side of the memory cell region (A) after the applying exposure and development processes (PR 2) is selectively removed Pattern as much as possible. Subsequently, the interlayer oxide layer 9 is selectively removed by an etching process using the patterned photoresist layer PR 2 as a mask to form a first contact hole 10.

도 1f에 나타낸 바와 같이, 상기 감광막(PR2)을 제거한다. 이어서, 상기 제 1 콘택홀(10)을 포함한 상기 층간 산화막(9) 전면에 감광막(PR3)을 도포한다음 노광 및 현상공정으로 상기 주변회로 영역(B)에 형성된 게이트 전극(4)과 동일 위치의 상기 감광막(PR3)을 상기 게이트 전극(4)의 폭보다 좁은 폭으로 제거되도록 패터닝한다. 그다음, 패터닝된 상기 감광막(PR3)을 마스크로 이용한 식각공정으로 상기 층간산화막(9) 및 캡 게이트 질화막(5)을 선택적으로 제거하여 제 2 콘택홀(11)을 형성한다.As shown in FIG. 1F, the photosensitive film PR 2 is removed. Subsequently, the photoresist film PR 3 is coated on the entire surface of the interlayer oxide film 9 including the first contact hole 10, and then the same as the gate electrode 4 formed in the peripheral circuit region B by an exposure and development process. The photoresist film PR 3 at the position is patterned to be removed to a width narrower than the width of the gate electrode 4. Next, the interlayer oxide layer 9 and the cap gate nitride layer 5 are selectively removed by an etching process using the patterned photoresist PR 3 as a mask to form a second contact hole 11.

도 1g에 나타낸 바와 같이, 상기 감광막(PR3)을 제거한다. 이어서, 상기 제 1, 제 2 콘택홀(9)(11)을 포함한 상기 층간산화막(9)상에 배선층으로 사용할 전도층(12)을 형성한다. 이어서, 도면상에 도시하지 않았지만 상기 전도층(12)에 대한 패터닝(포토리소그래피공정 + 식각공정)을 실시한다.As shown in FIG. 1G, the photosensitive film PR 3 is removed. Subsequently, a conductive layer 12 to be used as a wiring layer is formed on the interlayer oxide film 9 including the first and second contact holes 9 and 11. Subsequently, although not shown in the figure, patterning (photolithography process + etching process) for the conductive layer 12 is performed.

종래 반도체소자의 배선 형성방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method for forming a wiring of a semiconductor device has the following problems.

첫째, 제 1, 제 2 콘택홀을 형성하는 공정이 메모리 셀 영역에서는 질화막으로 형성된 측벽 스페이서를 보호하면서 식각하여야 하고 주변회로 영역에서는 질화막을 제거하여야 하는 공정으로 이루어지므로 감광막을 이용한 포토/식각공정이 2회이므로 공정이 복잡한 문제점이 있었다.First, since the process of forming the first and second contact holes is performed while protecting the sidewall spacer formed by the nitride film in the memory cell region, and the nitride film is removed in the peripheral circuit region, the photo / etch process using the photosensitive film is performed. Since it was twice, the process had a complicated problem.

둘째, 주변회로 영역 상측면의 캡 게이트 질화막을 선택적으로 제거할 경우 반도체기판 표면이 식각 데미지를 받는 문제점이 있었다.Second, when the cap gate nitride layer on the upper side of the peripheral circuit region is selectively removed, there is a problem that the surface of the semiconductor substrate is etched.

본 발명은 상기한 바와 같은 종래 반도체소자의 배선 형성방법의 문제점을 해결하기 위하여 안출한 것으로 감광막을 이용한 포토/에칭 공정을 1회로 줄이면서도 기판 표면을 보호하기에 적당한 반도체소자 배선 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional method for forming a wiring of a semiconductor device as described above, and provides a method for forming a semiconductor device wiring suitable for protecting a substrate surface while reducing the photo / etching process using a photosensitive film by one circuit. The purpose is.

도 1a 내지 도 1g는 종래 반도체소자의 배선 형성공정 단면도1A to 1G are cross-sectional views of a wiring forming process of a conventional semiconductor device.

도 2a 내지 도 2h는 본 발명 반도체소자의 배선 형성공정 단면도2A to 2H are cross-sectional views of a wiring forming process of a semiconductor device of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 반도체기판 22 : 필드산화막21 semiconductor substrate 22 field oxide film

23 : 게이트 산화막 24 : 게이트 전극23 gate oxide film 24 gate electrode

25 : 캡 게이트 질화막 26 : 저농도 소오스/드레인 영역25 cap gate nitride layer 26 low concentration source / drain region

27 : 열산화막 28a : 측벽 스페이서27: thermal oxide film 28a: sidewall spacer

29 : 고농도 소오스/드레인 영역 30 : 층간산화막29 high concentration source / drain region 30 interlayer oxide film

31a, 31b : 제 1, 제 2 콘택홀 32 : 배선층31 a and 31 b: first and second contact holes 32: wiring layer

본 발명에 따른 반도체소자의 배선 형성방법은 메모리 셀 영역과 주변회로 영역으로 정의된 반도체기판을 준비하는 단계, 상기 반도체기판상에 게이트 절연막, 전도층 및 캡 게이트 절연막을 형성하는 단계, 상기 캡 게이트 절연막, 전도층 및 게이트 절연막을 선택적으로 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 절연막 양측면의 상기 반도체기판상에 제 1 절연막을 형성하는 단계, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계, 상기 주변회로 영역의 상기 게이트 전극 상측면의 캡 게이트 절연막을 제거하는 단계, 상기 게이트 전극을 포함한 상기 반도체기판 전면에 제 2 절연막을 형성하는 단계, 콘택홀 영역을 정의하여 상기 메모리 셀 영역에서는 상기 게이트 전극 측면의 상기 제 2 절연막을 선택적으로 제거하고, 동시에 상기 주변회로 영역에서는 상기 게이트 전극 상측면의 상기 제 2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 제 2 절연막에 배선층을 형성하는 단계를 포함한다.According to the present invention, a method of forming a wiring of a semiconductor device includes preparing a semiconductor substrate defined by a memory cell region and a peripheral circuit region, forming a gate insulating layer, a conductive layer, and a cap gate insulating layer on the semiconductor substrate, and the cap gate Selectively patterning an insulating film, a conductive layer and a gate insulating film to form a gate electrode, forming a first insulating film on the semiconductor substrate on both sides of the gate insulating film, and forming sidewall spacers on both sides of the gate electrode, Removing a cap gate insulating layer on an upper surface of the gate electrode in the peripheral circuit region, forming a second insulating layer on the entire surface of the semiconductor substrate including the gate electrode, defining a contact hole region, and defining the gate in the memory cell region Selectively removing the second insulating film on the electrode side; In the peripheral circuit region in and forming a wiring layer in the step of forming the contact hole by selectively removing the second insulating film in the surface of the gate electrode, the second insulating film including the contact hole.

이와 같은 본 발명 반도체소자의 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a wiring forming method of the semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명 반도체소자의 배선 형성공정 단면도이다.2A to 2H are cross-sectional views of a wiring forming step of the semiconductor device of the present invention.

먼저, 도 2a에 나타낸 바와 같이, 메모리 셀 영역(A)과 주변회로 영역(B)으로 정의된 반도체기판(21)의 상기 메모리 셀 영역(A)과 주변회로 영역(B)의 경계부분에 필드산화막(22)을 형성한다. 이어서, 상기 반도체기판(21)전면에 게이트 산화막(23), 폴리실리콘층과 캡 게이트 질화막(25)을 차례로 형성한다. 그다음, 게이트 전극 영역을 정의한다음 게이트 전극 영역에만 남도록 상기 캡 게이트 질화막(25), 폴리실리콘층 및 게이트 산화막(23)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 메모리 셀 영역(A)과 주변회로 영역(B)에 각각 게이트 전극(24)을 형성한다. 이어서, 상기 게이트 전극(24)을 마스크로 이용하여 상기 반도체기판(21)에 상기 반도체기판(21)과 반대도전형의 저농도 불순물 이온을 선택적으로 주입하여 저농도 소오스/드레인 영역(26)을 형성한다.First, as shown in FIG. 2A, a field is formed at a boundary between the memory cell region A and the peripheral circuit region B of the semiconductor substrate 21 defined by the memory cell region A and the peripheral circuit region B. As shown in FIG. The oxide film 22 is formed. Subsequently, a gate oxide film 23, a polysilicon layer, and a cap gate nitride film 25 are sequentially formed on the entire surface of the semiconductor substrate 21. Next, the gate electrode region is defined, and then the cap gate nitride layer 25, the polysilicon layer, and the gate oxide layer 23 are selectively patterned (photolithography process + etching process) so as to remain only in the gate electrode region. Gate electrodes 24 are formed in the peripheral circuit region B, respectively. Subsequently, a low concentration source / drain region 26 is formed by selectively implanting low concentration impurity ions opposite to the semiconductor substrate 21 into the semiconductor substrate 21 using the gate electrode 24 as a mask. .

도 2b에 나타낸 바와 같이, 상기 게이트 산화막(23) 양측면의 노출된 상기 반도체기판(21)을 열산화하여 열산화막(27)을 형성한다.As shown in FIG. 2B, a thermal oxide layer 27 is formed by thermally oxidizing the exposed semiconductor substrate 21 on both sides of the gate oxide layer 23.

도 2c에 나타낸 바와 같이, 상기 열산화막(27) 및 게이트 전극(24)을 포함한 상기 기판 전면에 질화막(28)을 증착한다.As illustrated in FIG. 2C, a nitride film 28 is deposited on the entire surface of the substrate including the thermal oxide film 27 and the gate electrode 24.

도 2d에 나타낸 바와 같이, 상기 질화막(28)을 선택적으로 식각(예를 들면 에치 백(etch back))하여 상기 게이트 전극(24)의 측면에 측벽 스페이서(28a)를 형성한다. 이때, 상기 열산화막(27)은 측벽 스페이서(28a)와 식각선택비가 다르므로 식각되지 않는다. 그리고 이때, 상기 게이트 전극(24)상측면의 캡 게이트 질화막(25) 상측면이 노출된다.As shown in FIG. 2D, the nitride film 28 is selectively etched (for example, etched back) to form sidewall spacers 28a on the side of the gate electrode 24. In this case, the thermal oxide layer 27 is not etched because the etching selectivity is different from that of the sidewall spacers 28a. At this time, an upper surface of the cap gate nitride layer 25 on the upper surface of the gate electrode 24 is exposed.

도 2e에 나타낸 바와 같이, 상기 반도체기판(21) 전면에 감광막(PR21)을 도포한다음, 노광 및 현상공정으로 주변회로 영역(B)의 감광막(PR21)을 선택적으로 제거한다. 이어서, 상기 주변회로 영역(B)의 상기 게이트 전극(24)을 마스크로 이용하여 상기 주변회로 영역(B)의 반도체기판(21)에 고농도 불순물 이온을 주입하여 고농도 소오스/드레인 영역(29)을 형성한다.As shown in Fig. 2e, and selectively removing the photoresist (PR 21) of the semiconductor substrate 21, a front coating a photoresist (PR 21) Next, the exposure and development the peripheral circuit region (B) to the process. Subsequently, a high concentration source / drain region 29 is formed by implanting high concentration impurity ions into the semiconductor substrate 21 of the peripheral circuit region B using the gate electrode 24 of the peripheral circuit region B as a mask. Form.

도 2f에 나타낸 바와 같이, 상기 감광막(PR21)을 마스크로 이용한 식각공정으로 상기 캡 게이트 질화막(25) 및 측벽 스페이서(28a)를 에치백하여 상기 주변회로 영역(B)의 게이트 전극(24) 상측면을 노출시킨다. 이때, 상기 열산화막(26) 때문에 상기 반도체기판(21)의 표면이 식각 데미지로부터 보호된다.As shown in FIG. 2F, the cap gate nitride layer 25 and the sidewall spacers 28a are etched back by an etching process using the photoresist layer PR 21 as a mask to form a gate electrode 24 of the peripheral circuit region B. As shown in FIG. The top side is exposed. At this time, the surface of the semiconductor substrate 21 is protected from etching damage due to the thermal oxide film 26.

도 2g에 나타낸 바와 같이, 상기 감광막(PR21)을 제거한다음 상기 반도체기판(21) 전면에 층간산화막(30)을 증착한다. 그다음, 상기 층간산화막(30) 전면에 감광막(PR22)을 도포한다음 노광 및 현상공정으로 상기 메모리 셀 영역(A)에서는 상기 게이트 전극(24) 측면의 상기 층간산화막(30)이 노출되도록 상기 감광막(PR22)을 패터닝하고, 주변회로 영역(B)에서는 상기 게이트 전극(24)상측면의 감광막(PR22)이 제거되도록 패터닝한다. 이어서, 패터닝된 상기 감광막(PR22)을 마스크로 이용한 식각공정으로 상기 층간산화막(30)을 선택적으로 제거하여 메모리 셀 영역(A)과 주변회로 영역(B)에 제 1, 제 2 콘택홀(31a)(31b)을 형성한다. 이때, 상기 메모리 셀 영역(A)에서는 게이트 전극(24) 측면의 열산화막(27)까지 제거한다.As shown in FIG. 2G, the photoresist film PR 21 is removed and an interlayer oxide film 30 is deposited on the entire surface of the semiconductor substrate 21. Next, the photoresist film PR 22 is coated on the entire surface of the interlayer oxide film 30, and then the interlayer oxide film 30 on the side of the gate electrode 24 is exposed in the memory cell region A by an exposure and development process. The photoresist film PR 22 is patterned, and in the peripheral circuit region B, the photoresist film PR 22 on the upper surface of the gate electrode 24 is removed. Subsequently, the interlayer oxide layer 30 is selectively removed by an etching process using the patterned photoresist layer PR 22 as a mask, thereby forming first and second contact holes in the memory cell region A and the peripheral circuit region B. 31a) 31b are formed. In this case, even the thermal oxide layer 27 on the side of the gate electrode 24 is removed from the memory cell region A. FIG.

도 2h에 나타낸 바와 같이, 상기 감광막(PR22)을 제거한다. 이어서, 상기 제 1, 제 2 콘택홀(31a)(31b)을 포함한 상기 층간산화막(30)상에 배선층(32)으로 사용할 전도층을 형성한다. 이어서, 도면상에 도시하지 않았지만 상기 배선층(32)에 대한 패터닝(포토리소그래피공정 + 식각공정)을 실시한다.As shown in FIG. 2H, the photosensitive film PR 22 is removed. Subsequently, a conductive layer to be used as the wiring layer 32 is formed on the interlayer oxide film 30 including the first and second contact holes 31a and 31b. Subsequently, although not shown in the figure, patterning (photolithography process + etching process) for the wiring layer 32 is performed.

본 발명에 따른 반도체소자의 배선 형성방법에 있어서는 다음과 같은 효과가 있다.The wiring forming method of the semiconductor device according to the present invention has the following effects.

첫째, 메모리 셀 영역 및 주변회로 영역에 배선층을 형성하기 위한 콘택홀 형성공정이 1회로 이루어지므로 공정이 단순하여 생산성이 향상된다.First, since the contact hole forming process for forming the wiring layer in the memory cell region and the peripheral circuit region is performed once, the process is simple and the productivity is improved.

둘째, 주변회로 영역의 캡 게이트 질화막을 제거할 때 반도체기판상에 열산화막이 형성되어 있으므로 식각공정으로 인한 손상을 방지하여 신뢰도 높은 반도체소자를 제공할 수 있다.Second, since the thermal oxide film is formed on the semiconductor substrate when the cap gate nitride layer of the peripheral circuit region is removed, it is possible to provide a highly reliable semiconductor device by preventing damage due to the etching process.

Claims (4)

메모리 셀 영역과 주변회로 영역으로 정의된 반도체기판을 준비하는 단계;Preparing a semiconductor substrate defined by a memory cell region and a peripheral circuit region; 상기 반도체기판상에 게이트 절연막, 전도층 및 캡 게이트 절연막을 형성하는 단계;Forming a gate insulating film, a conductive layer, and a cap gate insulating film on the semiconductor substrate; 상기 캡 게이트 절연막, 전도층 및 게이트 절연막을 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;Selectively patterning the cap gate insulating layer, the conductive layer, and the gate insulating layer to form a gate electrode; 상기 게이트 절연막 양측면의 상기 반도체기판상에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the semiconductor substrate on both sides of the gate insulating film; 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;Forming sidewall spacers on both sides of the gate electrode; 상기 주변회로 영역의 상기 게이트 전극 상측의 상기 캡 게이트 절연막을 제거하는 단계;Removing the cap gate insulating layer on the gate electrode in the peripheral circuit region; 상기 게이트 전극을 포함한 상기 반도체기판 전면에 제 2 절연막을 형성하는 단계;Forming a second insulating film on an entire surface of the semiconductor substrate including the gate electrode; 콘택홀 영역을 정의하여 상기 메모리 셀 영역에서는 상기 게이트 전극 측면의 상기 제 2 절연막을 선택적으로 제거하고, 동시에 상기 주변회로 영역에서는 상기 게이트 전극 상측면의 상기 제 2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;A contact hole region is defined to selectively remove the second insulating layer on the side of the gate electrode in the memory cell region, and simultaneously remove the second insulating layer on the upper side of the gate electrode in the peripheral circuit region. Forming; 상기 콘택홀을 포함한 상기 제 2 절연막에 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 배선 형성방법.And forming a wiring layer on the second insulating film including the contact hole. 제 1 항에 있어서, 상기 제 1 절연막은 상기 캡 게이트 절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.The method of claim 1, wherein the first insulating layer is formed of a material having an etch selectivity different from that of the cap gate insulating layer. 제 2 항에 있어서, 상기 제 1 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.3. The method for forming a wiring of a semiconductor device according to claim 2, wherein said first insulating film is formed of an oxide film. 제 1 항에 있어서, 상기 콘택홀 영역을 정의하여 상기 메모리 셀 영역에서는 상기 게이트 전극 측면의 상기 제 2 절연막을 선택적으로 제거할 때 상기 제 2 절연막하부의 상기 제 1 절연막을 선택적으로 제거하여 상기 반도체기판의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 배선 형성방법.The semiconductor device of claim 1, wherein the contact hole region is defined to selectively remove the first insulating layer under the second insulating layer to selectively remove the second insulating layer on the side of the gate electrode in the memory cell region. And forming an upper surface of the substrate.
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