KR20060127502A - Method for manufacturing a semiconductor device - Google Patents
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Abstract
Description
도 1은 MIM 캐패시터와 TFR이 하나의 칩 내에 구현된 반도체 소자를 도시한 단면도.1 is a cross-sectional view illustrating a semiconductor device in which a MIM capacitor and a TFR are implemented in one chip.
도 2는 구리 배선을 이용하여 형성된 MIM 캐패시터를 도시한 단면도.2 is a cross-sectional view illustrating a MIM capacitor formed using copper wiring.
도 3a 내지 도 3d는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second preferred embodiment of the present invention.
도 5a 내지 도 5e는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.5A through 5E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third preferred embodiment of the present invention.
도 6a 내지 도 6c는 본 발명의 바람직한 제4 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.6A through 6C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.
도 7a 내지 도 7c는 본 발명의 바람직한 제5 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.7A to 7C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fifth embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
M : MIM 캐패시터 영역M: MIM capacitor area
T : TFR 영역T: TFR region
200 : 반도체 기판200: semiconductor substrate
210, 311, 411, 511, 611 : 제1 금속배선210, 311, 411, 511, 611: first metal wiring
211, 215, 313, 315, 416, 513 : 금속층211, 215, 313, 315, 416, 513: metal layer
212, 314, 415, 512, 615 : 유전체막212, 314, 415, 512, 615: dielectric film
214, 316, 322, 417, 424, 514, 521, 617, 622 : 식각정지막214, 316, 322, 417, 424, 514, 521, 617, 622: etch stop film
213a, 315a, 416a, 513a, 616 : 캐패시터의 상부전극213a, 315a, 416a, 513a, 616: upper electrode of capacitor
213b, 315b, 416b, 513b, 612b : TFR213b, 315b, 416b, 513b, 612b: TFR
211a, 313a, 412a, 612a : 캐패시터의 하부전극211a, 313a, 412a, and 612a: lower electrode of the capacitor
217, 320, 421, 518, 620 : MIM 캐패시터217, 320, 421, 518, 620: MIM capacitor
221, 310, 321, 323, 410, 423, 425, 510, 520, 522, 610, 621, 623 : 절연막221, 310, 321, 323, 410, 423, 425, 510, 520, 522, 610, 621, 623
222, 324, 426, 523, 624 : 컨택 플러그222, 324, 426, 523, 624: contact plug
223, 325, 427, 524, 625 : 제2 금속배선223, 325, 427, 524, 625: second metal wiring
312 : 확산방지막312: diffusion barrier
412 : 캐패시터의 하부전극층412: lower electrode layer of the capacitor
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 유무선 통신의 아날로그, 혼합신호, 시스템 온 칩의 응용제품 및 고주파 회로에 응용가능하도록 MIM(Metal-Insulator-Metal) 캐패시터와 TFR(Thin Film Resistor)을 하나의 칩 내에 구현하는 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 높은 정밀도를 요구하는 시모스 아이씨 로직 소자(CMOS IC logic device)에 적용되는 아날로그 캐패시터(analog capacitor)는 어드벤스드 아날로그 모스 기술(advanced analog MOS technology), 특히 A/D 컨버터(Analog/Digital converter)나 스위칭 캐패시터 필터(switching capacitor filter) 분야의 핵심요소이다. 이러한 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다. In general, analog capacitors applied to CMOS IC logic devices that require high precision are advanced analog MOS technology, especially A / D converters (Analog / Digital converter). Or switching capacitor filters. As the structure of the capacitor, various structures such as polysilicon-insulator-polysilicon (PIP), polysilicon-insulator-metal (PIM), metal-insulator-polysilicon (MIP), and metal-insulator-metal (MIM) have been used.
이들 중에서, MIM 구조의 캐패시터는 직렬 저항이 낮고, 써멀 버짓(thermal budget) 및 전원전압(VCC)이 낮다는 이점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다. 이러한 MIM 캐패시터는 반도체 회사에서 RF(Radio Frequency)/MS(Mixed Signal) 소자, 디램 셀(DRAM cell) 등에서 다양하게 응용되고 있다. Among them, the capacitor of the MIM structure is used as a representative structure of the analog capacitor because of the advantages of low series resistance, low thermal budget and low power supply voltage (V CC ). Such MIM capacitors have been widely used in semiconductor companies in radio frequency (RF) / mixed signal (MS) devices and DRAM cells.
한편, 이러한 MIM 캐패시터와 함께 박막 저항(TFR; Thin Film Resistor)은 RF 소자에 사용되는 대표적인 수동소자로서, 매우 높은 선형성을 갖는 이점 때문에 널리 사용되고 있다. 이에 따라, 최근에는 MIM 캐패시터와 TFR을 하나의 칩에 구현하는 기술이 각광받고 있다. Meanwhile, a thin film resistor (TFR) along with such a MIM capacitor is a typical passive device used in an RF device and is widely used because of its advantage of having a very high linearity. Accordingly, in recent years, technology for implementing a MIM capacitor and a TFR on a single chip has been in the spotlight.
도 1은 종래 기술에 따라 MIM 캐패시터와 TFR이 하나의 칩 내에 구현된 반도체 소자를 도시한 단도면이다. 도 1을 참조하면, MIM 캐패시터(14)와 TFR(20)은 서로 다른 배선 상에 구현된다. 예컨대, MIM 캐패시터(14)를 연결하는 금속배선(17) 상부에 TFR(20)이 형성된다. 이하에서는, 종래 기술에 따라 MIM 캐패시터와 TFR을 하나의 칩 내에 구현하는 방법에 대해 간략히 설명하기로 한다.1 is a diagram illustrating a semiconductor device in which a MIM capacitor and a TFR are implemented in one chip according to the related art. Referring to FIG. 1, the
먼저, 제1 금속배선(10, Mn) 상에 하부전극(11), 유전체막(12) 및 상부전극(13)으로 이루어진 MIM 캐패시터(14)를 형성한 후, 하부전극(11) 및 상부전극(13)을 연결하는 제2 금속배선(17, Mn+1)을 형성한다. 그런 다음, 제2 금속배선(17)을 덮는 층간 절연막(19) 상에 TFR(20)을 형성하고, TFR(20) 및 제2 금속배선(17)을 연결하는 제3 금속배선(24, Mn+2)을 형성한다. 이때, 제1 내지 제3 금속배선(10, 17, 24)은 통상적으로 알루미늄(Al) 또는 구리(Cu)로 형성한다.First, the
그러나, 도 1과 같이 MIM 캐패시터(14)와 TFR(20)을 하나의 칩에 구현하려면, MIM 캐패시터(14) 및 TFR(20)의 형성공정이 각각 별도로 진행되어야 하므로, 반도체 소자의 제조공정이 복잡해지고 제조비용이 증가하는 문제점이 발생된다.However, in order to implement the
한편, 도 2는 종래 기술에 따라 구리 배선을 이용하여 형성된 MIM 캐패시터를 도시한 단면도이다. 도 2를 참조하여, 구리 배선을 이용하는 MIM 캐패시터의 형성방법에 대해 설명하기로 한다.On the other hand, Figure 2 is a cross-sectional view showing a MIM capacitor formed using a copper wiring according to the prior art. Referring to FIG. 2, a method of forming a MIM capacitor using copper wiring will be described.
구리 배선을 이용하는 경우에는, 구리의 물질특성상 다마신(Damascene) 공정을 필요로 하므로, 먼저 다마신 공정을 통해 제1 금속배선(110, Mn) 상에 구리 배선(113a) 및 제1 컨택 플러그(113b)를 형성한다. 그런 다음, 구리 배선(113a) 상에 하부전극(115), 유전체막(116) 및 상부전극(117)으로 이루어진 MIM 캐패시터(120)를 형성하고, 컨택 플러그(113b) 및 상부전극(117)과 각각 연결되는 제2 금속배선(124, Mn+1)을 형성한다. 여기서, 하부전극(115)은 구리 배선(113a) 및 이와 연결된 제1 금속배선(110)을 통해 제2 금속배선(124)과 연결된다. 이에 따라, 하부전극(115)과 제2 금속배선(124)을 연결하기 위한 컨택 플러그(113b+122)가 상부전극(115)과 제2 금속배선(124)을 연결하기 위한 컨택 플러그(122)보다 현저히 깊게 형성된다.When using a copper wire, the copper material nature damascene (Damascene) because it requires a process, first, the first metal line by a damascene process (110, M n) copper wire (113a) and a first contact plug on To form 113b. Then, the
결국, 구리 배선을 이용하여 MIM 캐패시터를 형성하려면 알루미늄 배선을 이용할 때보다 캐패시터의 하부전극과 상부전극을 연결하는 컨택 플러그 간의 높이 단차가 현저히 증가한다. 따라서, 구리 배선을 이용하여 MIM 캐패시터를 형성하는 경우에는 상부전극을 연결하는 컨택 플러그 형성시 식각 종료점을 상부전극의 상부로 정확하게 조절하는데에 많은 어려움이 따른다. 이는, 상부전극에 데미지(damage)를 입혀 반도체 소자의 동작특성을 저하시키는 문제점을 유발한다.As a result, in order to form the MIM capacitor using the copper wiring, the height step between the contact plug connecting the lower electrode and the upper electrode of the capacitor is significantly increased than when using the aluminum wiring. Therefore, in the case of forming the MIM capacitor using the copper wiring, it is difficult to precisely control the etching end point to the upper portion of the upper electrode when forming the contact plug connecting the upper electrode. This causes a problem of damaging the upper electrode to lower the operating characteristics of the semiconductor device.
도 1에 있어서, 미설명된 '15', '22'는 층간 절연막이고, '16', '23'은 컨택 플러그이다. 또한, 도 2에 있어서, 미설명된 '111', '118'은 식각정지막이고, '112', 1121' 및 '123'은 층간 절연막이다.In FIG. 1, '15' and '22' which are not described are interlayer insulating films, and '16' and '23' are contact plugs. In addition, in FIG. 2, unexplained '111' and '118' are etch stop films, and '112', 1121 'and' 123 'are interlayer insulating films.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, MIM 캐패시터와 TFR을 하나의 칩에 구현하는데 있어서 그 제조공정을 단순화하고 제조비용을 감소시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device manufacturing method that can simplify the manufacturing process and reduce the manufacturing cost in implementing a MIM capacitor and a TFR in one chip. Its purpose is to.
또한, 본 발명은 구리 배선을 이용하여 MIM 캐패시터를 형성하는 경우, 캐패시터의 하부전극과 상부전극을 연결하는 컨택 플러그 간의 높이 단차를 감소시켜 캐패시터의 동작특성을 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 다른 목적이 있다.In addition, the present invention provides a method of manufacturing a semiconductor device that can improve the operation characteristics of the capacitor by reducing the height step between the contact plug connecting the lower electrode and the upper electrode of the capacitor when forming the MIM capacitor using copper wiring. Has a different purpose.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 엠아이엠 캐패시터가 형성될 제1 영역 및 박막 저항이 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상에 제1 금속층, 유전체막 및 제2 금속층을 형성하는 단계와, 상기 제2 금속층, 상기 유전체막 및 상기 제1 금속층을 식각하여 상기 제1 영역의 상기 기판 상에 상기 엠아이엠 캐패시터를 형성하는 동시에 상기 제2 영역의 상기 기판 상에 상기 박막저항을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a first region in which an M capacitor is to be formed and a second region in which a thin film resistor is to be formed. Forming a first metal layer, a dielectric film, and a second metal layer; etching the second metal layer, the dielectric film, and the first metal layer to form the MI capacitor on the substrate in the first region; It provides a method for manufacturing a semiconductor device comprising the step of forming the thin film resistor on the substrate of two regions.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 엠아이엠 캐패시터가 형성될 제1 영역과 박막 저항이 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 제1 영역의 상기 기판 상에 상기 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극을 포함한 전체구조 상부의 단차를 따라 유전체막 및 금속층을 증착하는 단계와, 상기 금속층을 식각하여 상기 제1 영역의 상기 유전체막 상에 상기 캐패시터의 상부전극을 형성하는 동시에 상기 제2 영역의 상기 유전체막 상에 상기 박막 저항을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.According to another aspect of the present invention, there is provided a semiconductor substrate including a first region in which an M capacitor is to be formed and a second region in which a thin film resistor is to be formed. Forming a lower electrode of the capacitor on the substrate in a region; depositing a dielectric film and a metal layer along a step of an upper portion of the entire structure including the lower electrode; and etching the metal layer to etch the metal layer in the first region. And forming the thin film resistor on the dielectric film of the second region while forming an upper electrode of the capacitor on the dielectric film.
또한, 상기에서 설명한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 엠아이엠 캐패시터가 형성될 제1 영역과 박막 저항이 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상에 제1 금속층을 증착하는 단계와, 상기 제1 금속층을 식각하여 상기 제1 영역의 상기 기판 상에 상기 캐패시터의 하부전극을 형성하는 동시에 상기 제2 영역의 상기 기판 상에 상기 박막 저항을 형성하는 단계와, 상기 하부전극 및 상기 박막 저항을 포함한 전체 구조 상부의 단차를 따라 유전체막을 증착하는 단계와, 상기 제1 영역의 상기 유전체막 상에 상기 캐패시터의 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.In addition, according to another aspect of the present invention, there is provided a semiconductor substrate including a first region in which an M capacitor is to be formed and a second region in which a thin film resistor is to be formed. Depositing a first metal layer on the substrate, etching the first metal layer to form a lower electrode of the capacitor on the substrate of the first region, and simultaneously forming the thin film resistor on the substrate of the second region And depositing a dielectric film along a step of an entire structure including the lower electrode and the thin film resistor, and forming an upper electrode of the capacitor on the dielectric film in the first region. Provided is a device manufacturing method.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
실시예 1Example 1
도 3a 내지 도 3d는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 3a 내지 도 3d에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 3A to 3D are the same components that perform the same function.
먼저, 도 3a에 도시된 바와 같이, MIM 캐패시터가 형성될 MIM 캐패시터 영역(M; 이하, 제1 영역이라 함)과 TFR을 포함한 저항이 형성될 TFR 영역(T; 이하, 제2 영역이라 함)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(200)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.First, as shown in FIG. 3A, a MIM capacitor region (M; hereinafter referred to as a first region) in which a MIM capacitor is to be formed and a TFR region in which a resistance including a TFR is formed (T; hereinafter referred to as a second region) A
이어서, 기판(200) 상에 제1 금속배선(210)을 증착한다. 이때, 제1 금속배선(210)은 알루미늄으로 형성한다. Subsequently, the
이어서, 제1 금속배선(210) 상에 금속층(211; 이하, 제1 금속층이라 함), 유전체막(212), 금속층(213; 이하, 제2 금속층이라 함) 및 식각정지막(214)을 순차적으로 증착한다. 여기서, 제1 금속층(211)은 TiN으로 형성하고, 제2 금속층(213)은 TaN으로 형성하며 유전체막(212) 및 식각정지막(214)은 SiN으로 형성한다.Subsequently, a metal layer 211 (hereinafter referred to as a first metal layer), a
이어서, 도 3b에 도시된 바와 같이, 식각정지막(214) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(215)을 형성한다. 그런 다음, 포토레지스트 패턴(215)을 식각마스크로 이용한 식각공정(216)을 실시하여 식각정지막(214), 제2 금속층(213, 도 3a 참조) 및 유전체막(212)을 순차적으로 식각한다. 이로써, 제1 영역(M)에는 상부전 극(213a), 유전체막(212) 및 제1 금속층(211)으로 이루어진 MIM 캐패시터(217)가 형성되면서 제2 영역에는 TFR(213b)이 형성된다.Subsequently, as shown in FIG. 3B, a photoresist (not shown) is coated on the
이어서, 도 3c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(215, 도 3b 참조)을 제거한 다음, 도 3b에서와 같이 포토레지스트 패턴(219)을 형성한다. Subsequently, as shown in FIG. 3C, a strip process is performed to remove the photoresist pattern 215 (see FIG. 3B), and then the
이어서, 포토레지스트 패턴(219)을 식각마스크로 이용한 식각공정(220)을 실시하여 노출된 제1 금속층(211, 도 3b 참조) 및 제1 금속배선(210)을 식각한다. 이로써, 제1 금속층(211) 및 제1 금속배선(210)이 제1 및 제2 영역(M, T) 별로 분리된다. 이를 통해, 제1 영역(M)의 제1 금속층(211)은 MIM 캐패시터의 하부전극(211a)으로 기능한다. Next, an
이어서, 도 3d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(219, 도 3c 참조)을 제거한 다음, 그 전체 구조 상에 절연막(221)을 증착한다. 이때, 절연막(221)은 산화막 계열의 물질로 형성한다. 예컨대, 절연막(221)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.Subsequently, as shown in FIG. 3D, a strip process is performed to remove the photoresist pattern 219 (see FIG. 3C), and then an insulating
이어서, 마스크 및 식각공정을 실시하여 제1 영역(M)에 형성된 MIM 캐패시터 의 하부전극(211a), 상부전극(213a) 및 제2 영역(T)에 형성된 TFR(213b)의 일부분을 노출시키는 컨택홀(미도시)을 각각 형성한다. Subsequently, a mask and an etching process are performed to expose a portion of the
이어서, 컨택 공정 및 배선 공정을 실시하여 컨택홀이 매립되는 컨택 플러그(222)를 형성하고, 컨택 플러그(222)와 각각 접속되는 제2 금속배선(223)을 형성한다. 이로써, MIM 캐패시터(217)와 TFR(213b)이 제2 금속배선(223)과 전기적으로 접속된다.Subsequently, a contact process and a wiring process are performed to form a
즉, 본 발명의 바람직한 제1 실시예에 따르면, 동일한 레이어 상에, 즉 제1 금속배선상에 MIM 캐패시터와 TFR을 동시에 구현함으로써 반도체 소자의 제조공정이 단순해지고 제조비용이 감소된다. 또한, 앞서 언급한 종래 기술에서 Mn 상에 형성되던 MIM 캐패시터를 Mn+1 상에 형성하여 기판과의 거리를 더욱 멀리함으로써 캐패시터의 질(Q, quality)이 향상된다.That is, according to the first preferred embodiment of the present invention, by simultaneously implementing the MIM capacitor and the TFR on the same layer, that is, on the first metal wiring, the manufacturing process of the semiconductor device is simplified and the manufacturing cost is reduced. In addition, the quality (Q) of the capacitor is improved by forming a MIM capacitor formed on Mn on Mn + 1 in the aforementioned prior art to further distance the substrate.
실시예 2Example 2
도 4a 내지 도 4d는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 4a 내지 도 4d에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 이때, 본 발명의 바람직한 제2 실시예는 제1 실시예에서 알루미늄 배선을 이용하는 것과는 달리 구리 배선을 이용하는 것이 그 구성상 특징이다.4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 4A to 4D are the same components that perform the same function. At this time, the second preferred embodiment of the present invention is characterized in that the use of copper wiring, unlike the aluminum wiring in the first embodiment.
먼저, 도 4a에 도시된 바와 같이, MIM 캐패시터가 형성될 제1 영역(M)과 TFR이 형성될 제2 영역(T)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(미도시)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배 선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.First, as illustrated in FIG. 4A, a semiconductor substrate defined by a first region M in which a MIM capacitor is to be formed and a second region T in which a TFR is to be formed, and on which a predetermined semiconductor structure layer (not shown) is formed ( Not shown). Here, the semiconductor structure layer may be a structure layer formed for the operation of the semiconductor device, such as a transistor, another wiring, an insulating layer.
이어서, 싱글(single) 다마신(damascene) 공정을 실시하여 기판 상에 제1 및 제2 영역(M, T) 별로 제1 금속배선(311)을 개재한 절연막(310; 이하, 제1 절연막이라 함)을 형성한다. 여기서, 제1 금속배선(311)은 구리로 형성한다.Next, a single damascene process is performed to pass through the insulating
이어서, 제1 금속배선(311)을 포함한 제1 절연막(310) 상에 확산방지막(312), 금속층(313; 이하, 제1 금속층이라 함), 유전체막(314), 금속층(315; 이하, 제2 금속층이라 함) 및 식각정지막(316)을 순차적으로 증착한다. 이때, 확산방지막(312)은 SiN으로 형성하여 열공정시 구리의 확산을 방지한다. 또한, 제1 및 제2 금속층(313, 315)은 모두 TaN으로 형성하고 유전체막 및 식각정지막(314, 316)은 모두 SiN으로 형성한다.Subsequently, the
이어서, 도 4b에 도시된 바와 같이, 식각정지막(316) 상에 미도시된 포토레지스트를 도포한 후, 노광 및 현상공정을 실시하여 포토레지스트 패턴(317)을 형성한다. 그런 다음, 포토레지스트 패턴(317)을 식각마스크로 이용한 식각공정(318)을 실시하여 노출된 식각정지막(316), 제2 금속층(315, 도 4a 참조), 유전체막(314) 및 제1 금속층(313, 도 4a 참조)을 순차적으로 식각한다. 이로써, 제1 영역(M)의 확산방지막(312) 상에는 하부전극(313a), 유전체막(314) 및 상부전극(315a)으로 이루어진 MIM 캐패시터(320)가 형성되는 동시에 제2 영역(T)의 확산방지막(312) 상에는 TFR(315b)이 형성된다.Subsequently, as shown in FIG. 4B, after the photoresist is not shown on the
이어서, 도 4c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(317, 도 4b 참조)을 제거한 후, 그 전체 구조 상에 절연막(321; 이하, 제2 절 연막이라 함)을 증착한다. 이때, 제2 절연막(321)은 도 3d의 절연막(221)과 동일하게 형성한다.Subsequently, as shown in FIG. 4C, a strip process is performed to remove the photoresist pattern 317 (see FIG. 4B), and then an insulating film 321 (hereinafter referred to as a second insulating film) is deposited over the entire structure. . In this case, the second
이어서, 제2 절연막(321) 상에 식각정지막(322) 및 절연막(323)을 순차적으로 증착한다. 이때, 식각정지막(322)은 SiN으로 형성하고 절연막(323)은 산화막 계열의 물질로 형성한다.Subsequently, the
이어서, 도 4d에 도시된 바와 같이, 듀얼(dual) 다마신 공정을 실시하여 컨택 플러그(324) 및 제2 금속배선(325)을 형성한다. 이로써, 제1 영역(M)에 형성된 MIM 캐패시터의 하부전극(313a), 상부전극(315a) 및 제2 영역(T)에 형성된 TFR(315b)이 각각 제2 금속배선(325)과 전기적으로 접속된다.Subsequently, as shown in FIG. 4D, a dual damascene process is performed to form the
본 발명의 바람직한 제2 실시예에 따른 효과는 제1 실시예에 따른 효과와 동일하므로 이에 대한 언급은 생략하기로 한다.Since the effect according to the second preferred embodiment of the present invention is the same as the effect according to the first embodiment, a description thereof will be omitted.
실시예 3Example 3
도 5a 내지 도 5e는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 5a 내지 도 5e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 5A through 5E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 5A to 5E are the same components that perform the same function.
먼저, 도 5a에 도시된 바와 같이, MIM 캐패시터가 형성될 제1 영역(M)과 TFR이 형성될 제2 영역(T)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(미도시)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.First, as illustrated in FIG. 5A, a semiconductor substrate defined by a first region M in which a MIM capacitor is to be formed and a second region T in which a TFR is to be formed, and on which a predetermined semiconductor structure layer (not shown) is formed ( Not shown). Here, the semiconductor structure layer may be a structure layer formed for the operation of the semiconductor device, such as a transistor, another wiring, an insulating layer.
이어서, 싱글(single) 다마신(damascene) 공정을 실시하여 기판 상에 제1 영 역(M)에 제1 금속배선(411)을 개재한 절연막(410; 이하, 제1 절연막이라 함)을 형성한다. 여기서, 제1 금속배선(411)은 구리로 형성한다.Subsequently, a single damascene process is performed to form an insulating film 410 (hereinafter referred to as a first insulating film) having a
이어서, 제1 금속배선(411)을 포함한 제1 절연막(410) 상에 캐패시터의 하부전극층(412)을 증착한다. 이때, 하부전극층(412)은 TaN, TaSiN, WN 및 WSiN 중 어느 하나로 형성한다.Subsequently, the
이어서, 도 5b에 도시된 바와 같이, 하부전극층(412, 도 5a 참조) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(413)을 형성한다. 그런 다음, 포토레지스트 패턴(413)을 식각마스크로 이용한 식각공정(414)을 실시하여 제1 영역(M)의 제1 금속배선(411) 상에 캐패시터의 하부전극(412a)을 형성한다.Subsequently, as shown in FIG. 5B, a photoresist (not shown) is applied onto the lower electrode layer 412 (see FIG. 5A), and then an exposure and development process using a photomask (not shown) is performed to form a photoresist pattern. 413 is formed. Then, an
이어서, 도 5c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(413, 도 5b 참조)을 제거한 다음, 그 전체 구조 상부의 단차를 따라 유전체막(415), 금속층(416) 및 식각정지막(417)을 순차적으로 증착한다. 이때, 금속층(416)은 TaN, TaSiN, WN 및 WSiN 중 어느 하나로 형성한다.Subsequently, as shown in FIG. 5C, a strip process is performed to remove the photoresist pattern 413 (see FIG. 5B), and then the
이어서, 도 5d에 도시된 바와 같이, 식각정지막(417) 상에 도 5b에서와 동일한 방식으로 포토레지스트 패턴(419)을 형성하고, 이를 식각마스크로 이용한 식각공정(420)을 실시하여 노출된 식각정지막(417) 및 금속층(416, 도 5c 참조)을 식각한다. 이로써, 제1 영역(M)의 유전체막(415) 상에는 캐패시터의 상부전극(416a)이 형성되는 동시에 제2 영역(T)의 유전체막(415) 상에는 TFR(416b)이 형성된다. 이를 통해, MIM 캐패시터(421)와 TFR(416b)을 동일 레이어 상에 동시에 구현할 수 있다.Subsequently, as shown in FIG. 5D, the photoresist pattern 419 is formed on the
이어서, 도 5e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(419, 도 5d 참조)을 제거한 후, 그 전체 구조 상에 절연막(423; 이하, 제2 절연막이라 함)을 증착한다. 이때, 제2 절연막(423)은 산화막 계열의 물질을 단층 또는 적층시켜 형성한다.Subsequently, as shown in FIG. 5E, a strip process is performed to remove the photoresist pattern 419 (see FIG. 5D), and then an insulating film 423 (hereinafter referred to as a second insulating film) is deposited over the entire structure. In this case, the second insulating
이어서, 제2 절연막(423) 상에 식각정지막(424) 및 절연막(425)을 증착한 다음, 듀얼 다마신 공정을 실시하여 컨택 플러그(426) 및 제2 금속배선(427)을 형성한다. 이로써, 제1 영역(M)의 MIM 캐패시터의 하부전극(412a), 상부전극(416a) 및 제2 영역(T)의 TFR(416b)이 각각 제2 금속배선(427)과 전기적으로 접속된다.Subsequently, the
즉, 본 발명의 바람직한 제3 실시예에 따르면, 구리 배선을 이용한 MIM 캐패시터의 형성시 구리 배선 상에 하부전극을 제1 폭으로 형성하고 하부전극 상에는 제1 폭보다 좁은 제2 폭의 상부전극을 형성한 다음, 이들을 각각 연결하는 컨택 플러그를 형성한다. 따라서, 캐패시터의 하부전극과 상부전극을 연결하는 컨택 플러그 간의 높이 단차를 감소시켜 캐패시터의 동작특성을 향상시킬 수 있다.That is, according to the third preferred embodiment of the present invention, when forming the MIM capacitor using the copper wiring, the lower electrode is formed to have a first width on the copper wiring, and the upper electrode having a second width narrower than the first width is formed on the lower electrode. After that, a contact plug is formed to connect each of them. Therefore, it is possible to improve the operation characteristics of the capacitor by reducing the height step between the contact plug connecting the lower electrode and the upper electrode of the capacitor.
실시예 4Example 4
도 6a 내지 도 6c는 본 발명의 바람직한 제4 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 6a 내지 도 6c에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 6A through 6C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 6A to 6C are the same components that perform the same function.
먼저, 도 6a에 도시된 바와 같이, MIM 캐패시터가 형성될 제1 영역(M)과 TFR이 형성될 제2 영역(T)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(미도시)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배 선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.First, as shown in FIG. 6A, a semiconductor substrate defined by a first region M in which a MIM capacitor is to be formed and a second region T in which a TFR is to be formed, and on which a predetermined semiconductor structure layer (not shown) is formed ( Not shown). Here, the semiconductor structure layer may be a structure layer formed for the operation of the semiconductor device, such as a transistor, another wiring, an insulating layer.
이어서, 싱글(single) 다마신(damascene) 공정을 실시하여 기판 상에 제1 영역(M)에 제1 금속배선(511)을 개재한 절연막(510; 이하, 제1 절연막이라 함)을 형성한다. 여기서, 제1 금속배선(511)은 구리로 형성하여 MIM 캐패시터의 하부전극으로 기능한다.Subsequently, a single damascene process is performed to form an insulating film 510 (hereinafter, referred to as a first insulating film) having a
이어서, 제1 금속배선(511)을 포함한 제1 절연막(510) 상에 유전체막(512), 금속층(513) 및 식각정지막(514)을 순차적으로 증착한다. 이때, 금속층(513)은 TaN, TaSiN, WN 및 WSiN 중 어느 하나로 형성한다.Subsequently, the
이어서, 도 6b에 도시된 바와 같이, 식각정지막(514) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(515)을 형성한다. Subsequently, as shown in FIG. 6B, a photoresist (not shown) is coated on the
이어서, 포토레지스트 패턴(515)을 식각마스크로 이용한 식각공정(516)을 실시하여 식각정지막(514) 및 금속층(513, 도 6a 참조)을 식각한다. 이로써, 제1 영역(M)의 유전체막(512) 상에 캐패시터의 상부전극(513a)이 형성되는 동시에 제2 영역(T)의 유전체막(512) 상에 TFR(513b)이 형성된다. 이를 통해, 동일 레이어 상에 MIM 캐패시터(518)와 TFR(513b)을 동시에 구현할 수 있다.Subsequently, an etching process 516 using the
이어서, 도 6c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(515)을 제거한 다음, 그 전체 구조 상에 절연막(520; 이하, 제2 절연막이라 함)을 증착한다. 이때, 제2 절연막(520)은 산화막 계열의 물질을 단층 또는 적층으로 형성한다.Subsequently, as illustrated in FIG. 6C, a strip process is performed to remove the
이어서, 제2 절연막(520) 상에 식각정지막(521) 및 절연막(522)을 증착한 다음, 듀얼 다마신 공정을 실시하여 컨택 플러그(523) 및 제2 금속배선(524)을 형성한다. 이로써, 제1 영역(M)의 MIM 캐패시터의 하부전극(511), 상부전극(513a) 및 제2 영역(T)의 TFR(513b)이 각각 제2 금속배선(524)과 전기적으로 접속된다.Subsequently, the
본 발명의 바람직한 제4 실시예에 따른 효과는 제3 실시예에서와 동일하므로 이에 대한 언급은 생략하기로 한다.Since the effects according to the fourth preferred embodiment of the present invention are the same as in the third embodiment, the description thereof will be omitted.
실시예 5Example 5
도 7a 내지 도 7c는 본 발명의 바람직한 제5 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 7a 내지 도 7c에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 7A to 7C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fifth embodiment of the present invention. Here, among the reference numerals illustrated in FIGS. 7A to 7C, the same reference numerals are the same components that perform the same function.
먼저, 도 7a에 도시된 바와 같이, MIM 캐패시터가 형성될 제1 영역(M)과 TFR이 형성될 제2 영역(T)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(미도시)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.First, as illustrated in FIG. 7A, a semiconductor substrate in which a first region M in which a MIM capacitor is to be formed and a second region T in which a TFR is to be formed is defined, and a predetermined semiconductor structure layer (not shown) is formed ( Not shown). Here, the semiconductor structure layer may be a structure layer formed for the operation of the semiconductor device, such as a transistor, another wiring, an insulating layer.
이어서, 싱글(single) 다마신(damascene) 공정을 실시하여 기판 상에 제1 영역(M)에 제1 금속배선(611)을 개재한 절연막(610; 이하, 제1 절연막이라 함)을 형성한다. 여기서, 제1 금속배선(611)은 구리로 형성한다.Subsequently, a single damascene process is performed to form an insulating film 610 (hereinafter referred to as a first insulating film) having a
이어서, 도시되진 않았지만, 제1 금속배선(611)을 포함한 제1 절연막(610) 상에 제1 금속층을 증착한 다음, 제1 금속층 상에 포토레지스트를 도포한 후 포토마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(613)을 형성한 다. 이때, 제1 금속층은 TaN, TaSiN, WN 및 WSiN 중 어느 하나로 형성한다.Subsequently, although not shown, a first metal layer is deposited on the first insulating
이어서, 포토레지스트 패턴(613)을 식각마스크로 이용한 식각공정(614)을 실시하여 제1 금속층을 식각한다. 이로써, 제1 영역(M)의 제1 금속배선(611) 상에 캐패시터의 하부전극(612a)이 형성되는 동시에 제2 영역(T)의 제1 절연막(610) 상에 TFR(612b)이 형성된다. Subsequently, an
이어서, 도 7b에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(613, 도 7a 참조)을 제거한 후, 그 전체 구조 상부의 단차를 따라 유전체막(615), 제2 금속층(616) 및 식각정지막(615)을 순차적으로 증착한다. 이때, 제2 금속층(616)은 TaN, TaSiN, WN 및 WSiN 중 어느 하나로 형성한다.Subsequently, as shown in FIG. 7B, after the strip process is performed to remove the photoresist pattern 613 (see FIG. 7A), the
이어서, 식각정지막(615) 상에 도 7a에서와 동일한 방식으로 포토레지스트 패턴(618)을 형성한 후, 포토레지스트 패턴(618)을 식각마스크로 이용한 식각공정(619)을 실시하여 노출된 식각정지막(617) 및 제2 금속층(616)을 식각한다. 이로써, 제1 영역(M)의 제1 금속배선(611) 상에는 MIM 캐패시터(620)가 형성된다. 이를 통해, 동일 레이어 상에 MIM 캐패시터(620)와 TFR(612b)을 동시에 구현할 수 있다.Subsequently, after the
이어서, 도 7c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(618, 도 7b 참조)을 제거한 후, 그 전체 구조 상에 절연막(621; 이하, 제2 절연막이라 함)을 증착한다. 이때, 제2 절연막(621)은 산화막 계열의 물질을 단층 또는 적층으로 형성한다.Subsequently, as shown in FIG. 7C, a strip process is performed to remove the photoresist pattern 618 (see FIG. 7B), and then an insulating film 621 (hereinafter referred to as a second insulating film) is deposited over the entire structure. In this case, the second insulating
이어서, 제2 절연막(621) 상에 식각정지막(622) 및 절연막(623)을 증착한 다음, 듀얼 다마신 공정을 실시하여 컨택 플러그(624) 및 제2 금속배선(625)을 형성 한다. 이로써, 제1 영역(M)의 MIM 캐패시터의 하부전극(612a), 상부전극(616) 및 제2 영역(T)의 TFR(612b)이 각각 제2 금속배선(625)과 전기적으로 접속된다.Subsequently, the
본 발명의 바람직한 제5 실시예에 따른 효과 또한 제3 실시예에서와 동일하므로 이에 대한 언급은 생략하기로 한다.Since the effects according to the fifth preferred embodiment of the present invention are also the same as in the third embodiment, the description thereof will be omitted.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 여러가지 효과가 있다.As described above, the present invention has various effects as follows.
첫째, 동일한 레이어 상에, 즉 제1 금속배선 상에 MIM 캐패시터와 TFR을 동시에 구현함으로써 반도체 소자의 제조공정이 단순해지고 제조비용이 감소된다.First, by simultaneously implementing the MIM capacitor and the TFR on the same layer, that is, on the first metal wiring, the manufacturing process of the semiconductor device is simplified and the manufacturing cost is reduced.
둘째, 앞서 언급한 종래 기술에서 Mn 상에 형성되던 MIM 캐패시터를 Mn+1 상에 형성하여 기판과의 거리를 더욱 멀리함으로써 캐패시터의 질(Q, quality)이 향상된다.Second, the quality (Q) of the capacitor is improved by forming a MIM capacitor formed on Mn on Mn + 1 in the aforementioned prior art to further distance the substrate.
셋째, 구리 배선을 이용한 MIM 캐패시터의 형성시 구리 배선 상에 하부전극을 제1 폭으로 형성하고 하부전극 상에는 제1 폭보다 좁은 제2 폭의 상부전극을 형성한 다음, 이들을 각각 연결하는 컨택 플러그를 형성함으로써, 캐패시터의 하부전 극과 상부전극을 연결하는 컨택 플러그 간의 높이 단차가 감소된다. 이를 통해, 캐패시터의 동작특성을 향상시킬 수 있다.Third, when forming the MIM capacitor using the copper wiring, the lower electrode is formed to have a first width on the copper wiring, and the upper electrode having a second width narrower than the first width is formed on the lower electrode, and then contact plugs respectively connecting them are formed. By forming, the height step between the lower electrode of the capacitor and the contact plug connecting the upper electrode is reduced. Through this, it is possible to improve the operating characteristics of the capacitor.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN103021813A (en) * | 2012-12-21 | 2013-04-03 | 上海宏力半导体制造有限公司 | MIM (metal-insulator-metal) capacitor and manufacturing method thereof |
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