KR20060120220A - 비휘발성의 강유전성 메모리 디바이스 및 그 제조 방법 - Google Patents

비휘발성의 강유전성 메모리 디바이스 및 그 제조 방법 Download PDF

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KR20060120220A
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알버트 더블유 마즈만
리우브 다고베르트 엠 드
게르빈 에이치 게린크
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 트랜지스터(22) 및 캐패시터를 포함하는 비휘발성 강유전성 메모리 디바이스(30)에 관한 것으로서, 보다 구체적으로는 비휘발성의 전기적으로 소거가능한 프로그램가능한 강유전성 메모리 소자 및 그러한 비휘발성의 강유전성 메모리 디바이스(30) 제조 방법에 관한 것이다. 본 발명에 따른 방법은 트랜지스터(22)의 게이트 유전성층 및 캐패시터(23)의 유전성층이 동일한 유기 또는 무기 강유전성층으로 제조되기 때문에 제한된 수의 마스크 단계를 포함한다.

Description

비휘발성의 강유전성 메모리 디바이스 및 그 제조 방법{METHOD FOR THE MANUFACTURE OF A NON-VOLATILE FERROELECTRIC MEMORY DEVICE AND MEMORY DEVICE THOUS OBTAINED}
본 발명은 비휘발성의 강유전성 메모리 디바이스에 관한 것으로서, 특히 고분자 집적회로용 비휘발성의 전기적으로 소거가능한 프로그램가능 강유전성 메모리 소자와, 그러한 비휘발성의 강유전성 메모리 디비이스의 제조 및 동작 방법에 관한 것이다.
메모리 기술은 크게 휘발성 및 비휘발성 메모리의 두 종류로 나눌 수 있다. SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리는 전력이 인가되지 않으면 그 내용을 소실하는 반면에, ROM(Read Only Memory) 기술에 기초한 비휘발성 메모리는 그렇지 않다. DRAM, SRAM 및 기타 반도체 메모리는 컴퓨터 및 기타 장치에서 정보의 처리 및 고속 저장에 널리 사용된다. 최근에는, 플로팅 게이트 전극에 전하로서 데이터를 저장하는 비휘발성 메모리로서 EEPROM 및 플래시 메모리(Flash Memory)가 도입되었다. NVM(비휘발성 메 모리; Non-volatile memory)은 예를 들어 핸드헬드 전화, 라디오 및 디지털 카메라와 같은 상용 및 군용 전자 장치에 널리 사용된다. 이들 전자 장치에 대한 시장은 지속적으로 저전압, 저 전력 소비 및 칩 사이즈의 축소를 요구하고 있다. 그러나, EEPROM 및 플래시 메모리는 데이터를 기록하는데 장시간이 소요되고, 데이터 기록 횟수에 제한이 있다.
전술한 유형의 메모리의 단점을 회피하기 위한 방법으로서, 강유전성 막의 전기 분극(electrical polarization)에 의해 데이터를 저장하는 FRAM(ferroelectric random access memory)이 제안되었다. 강유전성 메모리 셀은 강유전성 캐패시터 및 트랜지스터를 포함한다. 그 구성은 DRAM의 저장 셀과 유사하다. 차이점은 캐패시터의 전극들 사이의 재료의 유전 특성(dielectric property)에 있는데, FRAM의 경우에는 이 재료가 강유전성 재료이다. 재료가 외부 전기장을 인가하지 않는 경우에도 영구 전기 쌍극자 모멘트(permanent electric dipole moment) 특성을 갖는 경우, 그 재료를 강유전체(ferroelectric)라고 한다. 이 경우, 그 격자 구조의 단위 셀 내에 하나보다 많은 안정된 전기 분극 상태가 존재한다. 그 결과, 재료의 유전율이 인가된 전기장(E)의 비선형 함수가 된다. 표면 전하 밀도(D) 대 캐패시터 상에 인가된 전기장(E)의 플롯(plot)은 도 1에 개략적으로 도시된 바와 같이, 특성 히스테리시스 루프를 생성한다. 정(positive) 및 부(negative)의 포화 분극(Ps)은 예를 들어 메모리 셀의 "1" 및 "0"의 이진 논리 상태에 대응하는 반면에, 잔류 분극(Pr)은 전원의 전압이 오프로 되어 전기장(E)이 오 프로 될 때의 셀의 상태에 대응한다. 따라서, 잔류 분극은 메모리 셀의 비휘발성을 제공한다. FRAM의 전기장(E)을 인가하는 것은 강유전성 캐패시터의 전기 분극을 제어하기 때문에, EEPROM 및 플래시 메모리 디바이스에서와 같이 핫(hot) 전자 주입 또는 터널 효과를 이용하여 기록하는 것에 비해 기록 속도가 1000배 정도 빠르다. 또한, 기록에 요구되는 전력이 플래시 메모리 디바이스의 EEPROM을 프로그래밍하기 위한 전력의 양의 1/1000 내지 1/100000에 불과할 정도로 훨씬 더 적다. 또한, 터널 산화막을 사용할 필요가 없으면, FRAM의 수명이 연장되어, 기록 사이클이 플래시 메모리 또는 EEPROM 디바이스의 기록 사이클보다 100,000배 더 크게 될 수 있다.
메모리 셀의 캐패시터 상의 강유전성 막은 티탄산바륨(BaTiO3), PZT(Lead Zirconate Titanate)(Pb(Zr,Ti)O3), PLZT((Pb,La)(Zr,Ti)O3)) 또는 SBT(SrBi2Ta2O9)와 같은 무기 재료 또는 P(VDF)(polyvinylidenedifluoride), 홀수 나일론(odd numbered nylon) 또는 PVCN(polyvinylidene cyanide)와 같은 극성기(polar group)의 유기 고분자(organic polymer) 또는 TGS(triglycine sulphate)와 같은 유기 분자 재료로 이루어질 수도 있다. 이들 극성층의 최적화는 예를 들어 TrFE(trifluorethylene) 또는 TeFE(tetrafluoroethylene)를 갖는 P(VDF)의 (랜덤) 공중합체를 사용하여 행해질 수 있다. 일반적으로, 비대칭 공간 그룹에 속하는 결정 구조를 갖는 결정 상을 갖는 임의의 재료는, 전기적 절연 파괴(electrical breakdown) 전기장이 요구된 스위칭 전기장(항전기장(coercive field)과 관련된)보 다 더 높은 한 사용될 수 있다. 그러나, 예를 들어 디스플레이 목적으로 사용되는 강유전성 액정 고분자의 경우, 잔류 분극(Pr)은 거대 분자(large molecule)로부터의 쌍극자 모멘트에 의존하며 일반적으로 낮다(~5-10 mC/m2). 이것은 메모리에 적용하기에는 지나치게 낮을 수도 있다. 또한, 동작 조건은 상 전이와 같은 액정 특성으로 인해 온도에 매우 민감할 것이다. 메모리용으로 사용하기 위해서는, 약 -20 내지 150℃의 온도에서 안정된 특성을 갖는 것이 바람직하다. 따라서, 고분자 집적 회로에 사용된 비휘발성 메모리 셀의 경우에는, 전술한 바와 같이 유기 강유전성 재료들이 높은 잔류 분극을 나타내기 때문에, 이들 재료가 강유전성층으로서 사용되는 것이 바람직하다.
WO 98/14989에는 저장 캐패시터(3)에 접속된 트랜지스터(2)를 포함하는 메모리 셀(1)이 개시되어 있다. 저장 캐패시터(3)는 특정한 강유선성 특성을 갖는 고분자 저장 유전체(4)를 포함한다. 고분자 저장 유전체(4)는 나일론 11, 나일론 9, 나일론 7, 나일론 5 또는 P(VDF)와 같은 플루오로 원자를 갖는 폴리비닐라덴(polyvinylidene) 원자 또는 TrFE(trifluorethylene)를 갖는 그것의 공중합체일 수 있다. 캐패시터(3)의 제 1 전극(5)은 트랜지스터(2)의 제 1 접속부(6)와 도전적으로 접속된다. 고분자 저장 유전체(4)는 캐패시터(3)의 제 1 전극(5)의 최상부에 위치하며 제 2 전극(7)으로 덮여있다. 제 1 전극(5)과 제 2 전극(7) 및 고분자 저장 유전체(4)는, 트랜지스터(2)의 금속화에 의해 주로 각 캐패시터(3)가 형성되는 상이한 단계에서 트랜지스터(2) 상에 증착된다.
WO 98/14989의 디바이스의 문제점은 고분자 저장 유전체(4)로서 강유전성 재료를 구비하는 저장 캐패시터(3) 및 트랜지스터(2)를 포함하는 디바이스를 형성하기 위해, 많은 단계들이 요구되며, 그 결과 제조 시간이 증가한다는 것이다. 이로 인해 그러한 강유전성 메모리 디바이스를 제조하는데 비용이 많이 들게 된다.
본 발명의 목적은 강유전성이고 비휘발성인 전기적으로 재프로그래밍가능한 메모리 디바이스를 저렴하게 고속으로 제조하는 방법 및 이 방법에 따라 제조된 메모리 디바이스를 제공하는 것이다.
상기 목적은 본 발명에 따른 방법 및 장치에 의해 달성된다.
본 발명은 선택 디바이스로서, 제어 전극 및 상기 선택 디바이스의 잔여부로부터 상기 제어 전극을 절연시키는 제 1 유전체층을 포함하는 상기 선택 디바이스와, 제 2 유전체층을 포함하는 저장 디바이스를 포함하되, 상기 선택 디바이스의 상기 제 1 유전체층과 상기 저장 디바이스의 상기 제 2 유전체층은 하나의 동일한 강유전성층으로 이루어진 개별 부분(individual part)인 비휘발성 메모리용 또는 래치업(latch-up) 회로용 디바이스를 제공한다.
일실시예에서, 상기 선택 디바이스는 게이트 전극, 게이트 유전체, 드레인, 소스를 포함하는 트랜지스터일 수 있고, 상기 저장 디바이스는 제 1 전극, 유전체층, 제 2 전극을 포함하는 캐패시터일 수 있으며, 상기 트랜지스터의 게이트 유전체와 상기 캐패시터의 유전체층은 하나의 동일한 강유전성층으로 이루어진 개별 부분일 수 있다. 트랜지스터는 예를 들어 박막 트랜지스터일 수 있다.
본 발명의 일실시예에서, 강유전성층은 예를 들어 무기 강유전성층일 수 있다. 다른 실시예에서는, 강유전성층이 (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m과 같은 (랜덤) 공중합체를 형성하기 위한 예를 들면 (CH2-CF2)n, (CHF-CF2)n(CF2-CF2)n 또는 그 조합으로부터 선택될 수 있는 고분자층 또는 강유전성 올리고머(oligomer)와 같은 유기 강유전성층일 수 있다. 또한, 강유전성층은 유기물 내에 분산된 무기물(예를 들면, 매트릭스) 또는 그 역을 포함할 수도 있다.
본 발명에 따른 디바이스에서, 트랜지스터의 게이트 전극 및 캐패시터의 제 1 전극은 도전성 고분자층과 같은 제 1 도전층으로 이루어진 개별 부분일 수도 있다.
다른 실시예에서, 상기 트랜지스터의 드레인 및 소스와 상기 캐패시터의 제 2 전극은 제 2 도전층으로 이루어진 개별 부분일 수도 있다.
상기 캐패시터의 제 1 전극과 제 2 전극 중 하나는 상기 트랜지스터의 드레인 또는 소스 또는 게이트에 전기적으로 접속될 수도 있다.
본 발명의 다른 실시예에서, 상기 트랜지스터의 게이트 전극, 드레인, 소스와, 상기 캐패시터의 제 1 전극 및 제 2 전극은 PEDOT/PSS로 형성될 수도 있고, 다른 적절한 도전성 재료로 형성될 수도 있다.
본 발명의 디바이스는 반도체층을 더 포함할 수 있으며, 이것은 예를 들어 유기 또는 무기 반도체층일 수 있다. 바람직한 실시예에서, 상기 반도체층은 유기 반도체층일 수 있다. 유기 반도체층을 사용하면, 반도체층과 강유전체층 사이의 계면이 매우 양호한 특성을 보인다고 하는 이점이 있다. 일특정 실시예에서, 반도체 층은 펜트라센(pentacene)을 포함할 수도 있다.
본 발명은 또한 비휘발성 메모리용 또는 래치업(latch-up) 회로용 디바이스 제조 방법을 제공하는데, 상기 디바이스는 제어 전극, 제 1 유전체층, 제 1 주 전극 및 제 2 주 전극을 포함하는 선택 디바이스와, 제 1 전극, 제 2 유전체층, 제 2 전극을 포함하는 저장 디바이스를 포함한다. 이 방법은 기판 상에 제 1 도전층을 마련하고 패터닝하여, 상기 저장 디바이스의 제 1 전극 및 상기 선택 디바이스의 제어 전극을 형성하는 단계와, 상기 패터닝된 제 1 도전층 상에 강유전성층을 마련하고 패터닝하여, 상기 선택 디바이스의 제 1 유전체층 및 상기 저장 디바이스의 제 2 유전체층을 형성하는 단계와, 상기 패터닝된 강유전성층 상에 제 2 도전층을 마련하고 패터닝하여, 상기 캐패시터의 제 2 전극 및 상기 선택 디바이스의 제 1 및 제 2 주 전극을 형성하는 단계를 포함한다.
본 발명의 방법은 패터닝된 제 2 도전층 상에 반도체층을 제공하는 단계를 더 포함할 수도 있다. 반도체층은 예를 들면 무기 또는 유기 반도체일 수도 있다. 바람직한 실시예에서, 반도체층은 펜트라센 반도체층과 같은 유기 반도체층일 수도 있다.
일실시예에서, 제 1 반도체층 및/또는 제 2 도전층의 패터닝은 표준 포토리소그래피에 의해 이루어질 수도 있다.
상기 강유전성층을 마련하는 단계는 무기 또는 유기 강유전성층을 마련하는 단계를 포함할 수도 있다. 일실시예에서, 강유전성을 마련하는 단계는 (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m과 같은 (랜덤) 공중합체를 형성하기 위한 예를 들면 (CH2-CF2)n, (CHF-CF2)n(CF2-CF2)n 또는 그 조합으로부터 선택될 수 있는 강유전성 고분자층을 마련하는 단계일 수도 있다. 강유전성의 패터닝은 예를 들어 강유전성층의 교차 결합법에 의해 행해질 수도 있다.
본 발명의 일실시예에서는, 제 1 및/또는 도전층을 마련하는 단계가 금속층 또는 도전성 고분자층을 제공하는 단계일 수도 있다. 일특정 실시예에서는, 제 1 및/또는 도전층을 마련하는 단계가 PEDOT/PSS 층을 마련하는 단계일 수도 있다.
본 발명에 따른 방법의 이점은 소수의 마스크 단계만이 요구되기 때문에, 제조 시간 및 제조 비용이 감소한다는 것이다.
본 발명의 상기 및 다른 특징 및 이점은 본 발명의 원리를 나타내는 첨부 도면과 함께 하기의 상세한 설명을 참조하면 명확해질 것이다. 이하의 설명은 예시일 뿐 본 발명의 범위를 제한하는 것은 아니다. 이하에서 참조번호는 첨부 도면의 부호를 지칭한다.
도 1은 강유전성 캐패시터 상의 표면 전하 밀도(D) 대 인가된 전기장을 도시한 도면.
도 2는 종래기술에 따른 강유전성 유전체층을 갖는 캐패시터와 트랜지스터를 포함하는 메모리 셀의 단면도.
도 3 내지 7은 본 발명의 일실시예에 따른 1T/1C 메모리 셀의 연속적인 제조 단계의 단면도.
도 8은 어닐링 전(백색 원) 및 후(흑색 원)의 PEDOT/PSS-VDF/TrFE-PEDOT/PSS 스택의 강유전성 히스테리시스 루프를 도시한 도면.
이하에서는 도면을 참고하여 특정 실시예에 대해 본 발명을 설명한다. 그러나, 본 발명은 이러한 설명에 한정되지 않고 청구범위에 의해서만 한정된다. 도면은 개략적으로만 도시되어 있으며, 한정적인 것은 아니다. 도면에서, 구성요소의 크기는 예를 위해 다소 과장되어 있으며, 실제 축척된 것은 아니다. 상세한 설명 및 청구범위에 사용된 "포함"이라는 용어는 다른 구성요소 또는 단계를 배제하는 것은 아니다. 단수형으로 지칭된 구성요소의 경우, 특별한 언급이 없는 한 이 구성요소는 복수 개 존재할 수도 있다.
또한, 상세한 설명 및 청구범위에서 제 1, 제 2, 제 3과 같은 용어는 유사한 구성요소들을 구별하기 위해 사용되며, 반드시 순서 또는 순차를 나타내는 것은 아니다. 이와 같이 사용된 용어는 적절한 환경에서 상호교환가능하며, 이하에 설명하는 본 발명의 실시예는 개시되거나 도시된 것과 다른 순서로 동작할 수도 있다.
또한, 본원 명세서에서 상부, 하부, 상위, 하위 등과 같은 용어는 설명을 위해 사용되는 것으로, 반드시 상대적인 위치를 나타내기 위한 것은 아니다. 이와 같이 사용된 용어는 적절한 환경에서 상호교환가능하며, 본 명세서에 개시된 본 발명의 실시예는 개시 또는 도시된 것과 다른 방향에서 동작 가능하다.
도 3 내지 7에는, 본 발명의 일실시예에 따른, 트랜지스터(22)와 같은 스위칭 요소와 캐패시터(23)와 같은 하나의 저장 요소를 포함하는 1T/1C 메모리 디바이스(30)의 여러 제조 단계가 도시되어 있다.
1T/1C 메모리 디바이스(30) 제조 단계 중 제 1 단계가 도 3에 도시되어 있다. 먼저 기판(10)을 마련한다. 본 발명의 일실시예에서, "기판"은 디바이스, 회로 또는 에피택셜층이 그 위에 형성되는 기본 재료를 포함하는 용어이다. 다른 실시예에서는, "기판"이 도핑된 실리콘, GaAs(gallium arsenide), GaAsP(gallium arsenide phosphide), InP(indium phosphide), Ge(germanium) 또는 SiGe(silicon germanium) 기판과 같은 반도체 기판을 포함할 수도 있다. "기판"은 예를 들어 반도체 기판부 외에 SiO2 또는 Si3N4 층과 같은 절연층을 포함할 수도 있다. 따라서, 기판은 또한 실리콘 온 글래스(Silicon-on-glass), 실리콘 온 사파이어 기판을 포함한다. 따라서, 기판은 일반적으로 해당 층 또는 부분 아래에 있는 층에 있어서의 구성요소를 정의하는데 사용된다. 또한, 기판은 예를 들어 유리 또는 금속층과 같은 층이 형성되는 임의의 다른 베이스일 수도 있다.
제조 공정은 기판(10)의 선택적인 평탄화로부터 시작한다. 이것은 예를 들어 에폭시계 또는 노블락계(novolac-based) 고분자일 수 있는 포토레지스트의 평탄화층을 기판(10)에 침착함으로써 행해질 수 있다.
기판(10)의 평탄화 후에, 제 1 도전층을 기판(10) 상에 침착한다. 이 제 1 도전층은 예를 들면, 금, 알루미늄과 같은 금속층 또는 ITO(indium tin oxide)층과 같은 무기 도전층일 수도 있다. 또는, 제 1 도전층은 캠퍼술포닉산으로 도핑된 폴리아닐린(PANI/CSA : polyaniline doped with camphorsulfonic acid) 또는 poly(4-styrenesulfonat)로 도핑된 poly(3,4-etylenedioxythiophene)(PEDOT/PSS)와 같은 도전성 고분자층일 수도 있다. 제 1 도전층의 두께는 사용되는 재료 및 요구되는 저항에 의존한다. 예를 들어 제 1 도전층이 PEDOT/PSS 층인 경우에 도전층의 두께는 100 nm가 될 수 있고, 도전층이 금 층이면 50nm이 될 수 있다. 제 1 도전층은 예를 들어 스퍼터 침착과 같은 적절한 침착 기법을 이용하여, 또는 도전성 고분자층의 경우에는 예를 들어 스핀 코팅에 의해 기판(10) 상으로 침착될 수 있다.
제 1 상호접속 라인(11), 형성할 캐패시터(23)의 제 1 전극(12) 및 형성할 트랜지스터(22)의 게이트 전극(13)을 형성하기 위해, 예를 들어 표준 포토리소그래피를 이용하여 제 1 도전층의 후속 구조화(structuring) 또는 패터닝을 수행한다. 포토리소그래피 공정은 다음의 후속 단계들을 포함한다. 먼저, 예를 들어 스핀코팅을 이용하여, 기판(10) 상의 제 1 도전층의 상부 표면에 포토레지스트층을 도포한다. 포토레지스트층의 두께는 수 ㎛일 수 있으며, 예를 들어 poly(vinyl cinnamate) 또는 노블락계 고분자와 같은 포토레지스트로서 사용될 수 있는 임의의 적절한 고분자로 이루어질 수 있다. 그 다음에, 기판(10) 상에 마스크를 도포하여 패턴을 정렬한다. 그 다음에, 예를 들어, UV 광을 이용하여 마스크를 통해 포토레지스트층을 조사한다. 조사(illumination) 후에 포토레지스트를 현상한다. 이것 에 의해, 사용된 포토레지스트의 유형에 따라 포토레지스트의 조사된 부분(포지티브 레지스트) 또는 포토레지스트의 조사되지 않은 부분(네거티브 레지스트)이 제거된다. 그 다음에 현상된 포토레지스트층을 마스크로서 사용하여 제 1 도전층의 패터닝을 수행하고, 그 다음에 일반적으로 유기 용제를 사용하여 포토레지스트층의 나머지 부분을 제거한다. 그 결과가 도 3에 도시되어 있다.
도 4에 도시되어 있는 후속 제조 단계에서, 예를 들어 두께가 500 nm 정도인 강유전성 유기층 또는 강유전성 무기층일 수 있는 강유전성층(14)을 기판(10) 상에 침착한다. 강유전성 유기층(14)의 두께는 2000 nm 정도일 수 있다. 만약, 유기층이라면, 강유전성층의 두께는 30 내지 500 nm가 바람직하다. 강유전성층(14)은 예를 들면 VDF(vinylidenedifluoride)와 예를 들어 2-부탄온(2-butanone)으로부터 스핀코팅될 수 있는 클로로트라이플루오르에틸렌(chlorotrifluoroethylene) 또는 TrFE(trifluoroethylene)의 랜덤 공중합체에 기초한 강유전성 고분자층일 수 있다. 예를 들어 홀수 나일론(odd-numbered nylon), cyanopolymers polyacrylonitriles, poly(vinylidenecyanides) 및 측쇄(side chain)에 시안기를 갖는 고분자, 폴리우레아(polyurea), 폴리사이오우레아(polythioureas) 및 폴리우레탄(polyurethane)과 같은 다른 강유전성 고분자를 사용할 수도 있다. 모든 고분자가 순수한 형태로 사용될 수도 있고 또는 다른 고분자 매트릭스 내에 희석될 수도 있다. 강유전성 재료는 2001년 Oxford Press에서 발행된 M.E. Lines 및 A.M.Glass의 "Principles and Applications of Ferroelectrics and related materials" 및 1995년 Marcel Dekker, Inc의 Hari Singh Nalwa에 의해 간행된 "Ferroelectric polymers, chemistry, physics and applications"에 논의되어 있다. 강유전성 재료의 일반적인 목록은 Landolt-Boernstein series, Springer-Verlag Heidelberg Group Ⅲ; Condensed Matte; Volume 16 : Ferroelectrics and related substances(1982) and Volume 36 : Ferroelectrics and related substances(2002)를 참고하라. 그러나, 메모리에 적용하기 위해서는, 강유전성 고분자의 잔류 분극(Pr)이 가능한 한 높은 것이 중요하다. 따라서, 잔류 분극이 10 mC/m2보다 큰, 예를 들면 100 mC/m2까지의 고분자를 포함하는 플루오르에서와 같이 고밀도의 큰 쌍극자 그룹을 갖는 재료가 바람직하다. 상한은 정확한 애플리케이션에 의해 결정된다. 예를 들면, 1T-1C(하나의 트랜지스터, 하나의 캐패시터) 디바이스는, 파괴 판독(destructive reading) 동안 충분한 전하를 생성하기 위해 가능한 최고 Pr을 갖는 재료를 사용하는 것이 바람직하다.
Pr이 너무 낮으면 안 되는 다른 중요한 이유는, 저장 상태(분극화)의 안정성이 적어도 부분적으로 그것에 의존할 것이기 때문이다. 이 점과 관련하여 항전기장 또한 중요하다. Ec가 너무 높으면, 스위칭 전압(일반적으로 분극 포화에 대해 2×Ec×층 두께)이 높아진다. 그러나, Ec가 너무 낮으면, 기생 캐패시턴스를 갖는 다른 회로에 접속될 때 캐패시터 내에 해로운 분극 전기장이 나타나게 된다.
따라서, 다른 고분자 또는 분자가 존재해도, 플루오르 함유 재료는 가장 유익한 특성을 갖는 것처럼 보인다. 플루오르계 고분자(fluorinated polymer)는 주 쇄 고분자(main chain polymer)가 바람직하다. 그러나, 플루오르계 고분자는 또한 블록 공중합체 또는 측쇄 고분자(side chain polymer)일 수도 있다. 플루오르계 고분자는 예를 들면, (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m과 같은 (랜덤) 공중합체를 형성하기 위한 예를 들면 (CH2-CF2)n, (CHF-CF2)n(CF2-CF2)n 또는 그 조합일 수 있다.
필요하다면 강유전성층(14)을 패터닝하여 제 1 도전층에 접촉홀(15)을 형성한다. 가능하다면, 그리고 강유전성층(14)에 사용된 재료의 종류에 따라, 제 1 도전층의 패터닝의 경우에 설명한 바와 같이 표준 포토리소그래피를 이용하여 패터닝을 수행할 수도 있다.
그러나, 플루오르계 고분자를 강유전성층(14)에 사용하는 경우, 일반적으로 포토레지스트를 제거하는데 사용된 극성 유기 용제에 플루오르계 고분자가 용해되어 최상부 상의 모든 층을 완전히 들어올리게 되기 때문에, 일반적인 포토리소그래피를 패터닝에 적용하는 것은 어렵다. 이 경우, 강유전성 고분자 층(14)은, 예를 들어 비스아지드(bisazide)와 같은 아지드(azide)일 수 있는 광감 가교제(cross-linker)를 플루오르계 고분자 스핀코드 용액에 추가하는 것에 의해, 포토리소그래피에 의해 패터닝될 수도 있다. 가교제로 강유전성 고분자층(14)을 스핀코팅한 후에, 강유전성층(14)은 마스크를 통해 UV 광으로 조사되어 부분적으로 비가용성이 된다. 강유전성 고분자층(14)의 비가용성은 고분자의 교차결합(crosslinking)에 의해 이루어진다. 이어서, 층(14)의 강유전성 특성을 증가시키기 위해 어닐링될 수 있는 패터닝된 막을 남겨두고 예를 들어 아세톤으로 세척함으로써, 조사되지 않고 따라서 교차결합되지 않은 강유전성 고분자층(14) 부분이 제거된다. 교차결합은 강유전성 스위칭 동작을 실질적으로 변경하지 않기 때문에 스택 무결성을 크게 향상시킨다. 이는 추가적인 처리시에 교차결합된 강유전성 고분자층(14)이 용해되지 않기 때문이다. 모든 교차결합 재료는 노광 동안 대전된 입자로 분해되지 않는 한 조건에서 사용될 수 있다. 과산화물 또는 비스아민(bis-amine)이 교차결합에 사용되는 예가 알려져 있다. 그러나, 이들은 결국 대전된 부산물이 되어 스위칭 캐패시터의 메모리 특성 및 트랜지스터 모두에 해롭다. 강유전성층(14)의 패터닝 후의 결과가 도 4에 도시되어 있다. 강유전성층(14)은 나중에 디바이스가 사용 대기 중 및 사용 중에 있을 때, 액티브 트랜지스터(22) 내의 게이트 유전체로서 동작하고 또한 캐패시터(23)의 제 1 전극(12)과 제 2 전극(18) 사이의 스위칭층으로서 동작한다.
강유전성층(14)을 패터닝한 후에, 제 2 도전층을 패터닝된 강유전성층(14)의 최상부에 침착한다. 제 2 도전층이 강유전성층(14) 내에 형성된 접촉홀(15)을 채워서, 수직 상호접속부(16)를 형성한다. 이것은 도 5에 도시되어 있다. 제 2 도전층은, 예를 들어 금, 알루미늄 또는 ITO(indium tin oxide)와 같은 금속층 또는 예를 들어 캠퍼술포닉산으로 도핑된 폴리아닐린(PANI/CSA : polyaniline doped with camphorsulfonic acid) 또는 poly(4-styrenesulfonat)로 도핑된 poly(3,4-etylenedioxythiophene)(PEDOT/PSS)와 같은 도전성 고분자층일 수도 있으며, 제 1 도전층의 두께와 비슷하며 사용된 재료 및 저항 또는 요구되는 회로 속도에 의존하 는 한 두께를 갖는다. 제 2 도전층의 두께는, 예를 들어 금의 경우에 50 nm일 수 있고 PEDOT/PSS의 경우에 100 nm일 수 있다. 제 1 및 제 2 도전층을 형성하는 재료는 저저항 수직 상호접속부(16)를 구성할 수 있을 정도가 되어야 한다.
제 2 상호접속 라인(17), 캐패시터(23)의 제 2 전극(18), 드레인 영역(19) 및 소스 영역(20)을 형성하기 위해, 제 2 도전층을 패터닝한다. 또한, 이것은 제 1 도전층의 패터닝에 대해 전술한 바와 같이 표준 포토리소그래피를 이용하여 행해진다. 이 패터닝 동안 사용된 포토레지스트는 poly(vinyl cinnamate) 또는 노볼락계 고분자와 같은 적절한 고분자일 수 있다. 또한, 패터닝은, 가용성 도전 고분자의 경우에는 예를 들어 잉크젯 또는 실크스크린 인쇄를, 금의 경우에는 예를 들어 마이크로컨택트 인쇄를, ITO의 경우에는 예를 들어 마이크로엠보싱(microembossing)과 같이 공지되어 있는 비리소그래픽(non-lithographic) 기법을 이용하여 행해질 수도 있다. 그 다음에 반도체층(21)을 패터닝된 제 2 도전층 상에 도포한다(도 6 참고). 반도체층(21)은 CH2Cl2로부터 스핀되어 180℃에서 10초간 변환된 프리커서 펜트라센(precursor pentacene)일 수 있다. 반도체층(21)을 형성하기 위해 예를 들어 유기 재료(예를 들면, polyacen, polyfluoren, polyphenylenevinylen) 또는 단극성 또는 2극성으로 이루어진 혼합물과 같은 다른 반도체 재료가 사용될 수도 있다. 또는, 최대 처리 온도가 200℃보다 높은 경우에는 무기 반도체 재료(예를 들면, InP, GaAs, GaN, ZnS, CdS)가 사용될 수도 있다. 반도체층(21) 및 제 2 도전층의 일함수가 매칭되어 이들 사이에 저항 접촉이 형성 되는 것이 이상적이다. 반도체층(21)의 두께는 예를 들면, 수십 nm가 될 수 있다. 반도체층(21)의 두께는 너무 얇으면 층이 불연속이 될 수도 있기 때문에 너무 얇아서는 안 된다. 또한, 두께가 너무 두꺼우면 디바이스가 바탕 전류 누설(background current leakage)이 일어날 수 있으므로 너무 두꺼워도 안 된다. 반도체층(21)은 패터닝을 요구하지 않는다. 그러나, 패터닝은 측면 누설을 감소시킴으로써 특성을 향상시킬 수 있어, 바람직하게는 이루어진다. 반도체층(21)은 예를 들면, 도 7에 도시된 바와 같이 박막 트랜지스터(TFT)일 수 있는 트랜지스터(22)의 전기 스위칭 동작을 결정한다.
도 7에는 트랜지스터(22), 캐패시터 및 비아(24)를 포함하는 완전한 강유전성 메모리 디바이스(30)가 도시되어 있다. 트랜지스터(22)의 게이트 유전체층 및 캐패시터(23)의 유전체층이 동일한 강유전성층(14)으로 제조되기 때문에, 본 발명의 상기 실시예에 기술한 방법에 따른 이 강유전성 메모리 디바이스(30)의 제조 동안에 단지 세 개의 마스크 단계(또는 강유전체가 패터닝되지 않는 경우에는 두 개의 단계)만이 요구된다. 이를 통해, 강유전성 메모리 디바이스(30)의 제조 시간이 종래기술의 방법에 비해 단축되고, 제조 비용이 저감된다. 본 발명의 강유전성 메모리 디바이스(30)는 비휘발성이고 전기적으로 재프로그래밍가능하며 전압 구동식이다.
유기 강유전성 유전체층을 갖는 캐패시터(23)의 강유전성 특성은 실질적으로 캐패시터(23)의 제 1 전극(12) 및 제 2 전극(18)을 형성하는데 사용되는 재료에 의존한다. 바람직하게는, 예를 들어 PEDOT/PSS 또는 금과 같이, 예를 들어 수소 결 합 상호작용을 통해 강유전성층(5)에 대해 선택적인 속박을 나타내지 않는 전극 재료가 사용되는데, 그 이유는 이들이, 형성된 디바이스의 스위칭 특성에 아무런 영향을 미치지 않기 때문이다. 이것은 무기 재료에 대해서는 그렇지 않고, 흔히 무기 강유전성 재료를 사용하는 구조에서는 심각한 문제를 일으킨다. 전극 재료의 강유전성 특성의 독립성은 본 발명의 방법의 실시예들에 따라 형성된 캐패시터(23) 내의 낮은 누설 전류를 관측하는 것과 관련된다.
본 발명의 실시예에 따른 강유전성 메모리 셀(30)은 강유전성층(14)이 절연 유전체로서 트랜지스터(22)에 포함되도록 구성된다. 이 디바이스 내의 메모리는 강유전성 캐패시터(23) 내에 존재한다. 이것은 쌍안정 강유전성 분극에 의해 잔류 전하가 저장되는 비휘발성 부분이다. 프로그래밍 및 판독은 트랜지스터를 사용하여 행해지는데, 바람직하게는 트랜지스터를 스위칭하지 않고 행해진다. 이 실시예에서는, 이 트랜지스터가 쌍안정일 필요는 없다. 셀 내에서, 강유전성 셀(23) 상의 스위칭 전압을 발생하기 위해 SD 전압이 사용되어야 한다. 게이트 전압은 단지 채널을 온 및 오프한다. 따라서, 이 디바이스 내에서 판독은 파괴적이다. 스위칭 속도는 트랜지스터의 채널 컨덕턴스 및 강자성 캐패시터의 캐패시턴스에 의해 정의된 RC 시정수에 의해 결정된 제 1 근사에 있다.
또한, 트랜지스터(22)의 게이트 캐패시턴스는 저장 캐패시터(23) 내에 분극 소거 필드를 발생시킨다. 이 분극 소거 필드를 항전기장, 즉 저장 캐패시터923)의 스위칭이 발생하는 전기장보다 더 낮게 유지하기 위해, VDF 강유전성 고분자의 경우에, 강유전성 캐패시터(23)의 피처 사이즈는 대략 트랜지스터(22)의 피처 사이즈 의 1/5보다 더 작아야 한다. 즉, 저장 캐패시터(23)의 캐패시턴스가 트랜지스터(22)의 게이트 캐패시턴스보다 약 20 배 작아야 한다. 이 비는 유전율, 잔류 분극 및 강유전체(14)의 항전기장에 의존하며 면적비에 대한 한도를 설정한다.
도 6 및 7로부터, 캐패시터(23)는 트랜지스터(22)의 드레인(19) 영역과 직렬로 결합된다는 것을 알 수 있다. 다른 실시예에서는, 도면에 도시되어 있지는 않지만, 캐패시터가 트랜지스터의 게이트에 접속될 수도 있다. 이 구조는 강유전성 트랜지스터와 유사하다. 캐패시터가 소스 드레인 채널과 직렬로 되어 있는 1T-1C에서는, 스위칭 동안에 판독이 행해져야 한다. 그 다음에, 캐패시터 내의 두 분극 상태에 의해 정의된 전하의 차로부터 불(Boolean) 0 또는 1이 추론된다. 즉, 메모리 상태 검출에 최대 2 배의 잔류 분극 및 관련 전하가 이용가능하다. 그러나, 캐패시터가 게이트 전극과 직렬인 디바이스의 경우와 같이 만약 이 캐패시터의 전하가 트랜지스터의 채널 컨덕턴스를 변조하는데 사용되면, 시간에 소스 드레인 전류를 곱한 값이 상태가 판독될 수 있는 정확도를 결정한다. 이 상황은 보다 많은 감도를 제공한다. 즉, 감도가 판독 시간에 의해 사전에 선택될 수 있다. 또한, 캐패시터(23)가 게이트 전극(13)과 직렬인 경우에, 강유전성 캐패시터 상태를 변경하지 않고 소스-드레인 전류의 레벨을 사용하여 메모리 상태의 판독이 행해진다. 따라서, 이것은 비파괴적이다. 이 경우에는, 단 3 개의 마스크 단계만 이용하여 프로세스를 수행할 수 있다.
본 발명의 상기 실시예의 특정 예에서, 강유전성 메모리 디바이스(30)의 제조를 상술하였는데, 여기서 제 1 및 제 2 도전층은 PEDOT/PSS 층이고, 강유전성 층(14)은 VDF/TrFE 층과 같은 강유전성 고분자층이다.
이 예의 메모리 소자의 제조 단계는 다음과 같이 될 수도 있다. 다음 방법에 따라서 제 1 도전성 PEDOT/PSS 층을 기판(10) 상에 침착한다. PEDOT/PSS 소금물(PEDOT/PSS salt in water)의 합성물은 Bayer 사에서 Baytron P로서 상용화되어 있다. 이 합성물에서 PEDOT의 농도는 0.5 중량%이고, PSS의 농도는 0.8 중량%이다. 합성을 위해 약 0.25 중량%의 콜로이드 용액이 첨가된다. 이 콜로이드 용액은 적절한 광에 노출한 후에 교차 결합을 시작하는 개시제(initiator)를 포함할 수도 있는데, 이 개시제의 예로는 4,4'diazidodibenzalacetone-2, 2' 디술포닉산 디나트륨염(2'-disulphonic acid disodium salt) 및 일종의 비누(soap), 표면 장력 환원제(surface tension reducer) 또는 습윤 특성을 향상시키는 습윤제인 0.005 중량%의 도데실벤젠술포닉산 나트륨염(dodecylbenzenesulphonic acid sodium salt)이 있다. 바람직하게는 5 마이크론 정도 직경의 구멍을 갖는 필터를 통한 필터링 후에, 이 합성물은 (최적으로 평탄화된) 기판(10) 상으로 스핀코팅된다. 이와 같이 얻어진 층은 예를 들어 30℃에서 5분간 건조된다. 그 다음에, 건조된 층은 마스크를 통해 예를 들어 Hg 램프에 의한 UV 광(예를 들어, 365 nm의 파장 X를 가짐)의 방사선에 노출된다. 이어서, 물을 뿌려 층을 세척한다. 이 세척 단계에서, 층의 조사되지 않은 영역이 용해된다. 200℃에서 건조한 후의 PEDOT/PSS 층의 잔여 영역의 평균 층의 두께는 80 nm이다. 이들 영역은 1 S/cm의 전기 전도도를 갖는다. 각각의 연속적인 용해되지 않은 영역은 제 1 상호접속 라인, 캐패시터의 제 1 전극 또는 트랜지스터의 게이트 전극과 같은 도전성 영역으로서 기능한다.
그 다음에, VLSI 등급(grade) 2-부타논 내의 (CH2-CF2)n-CHF-CF2)m 랜덤 공중합체의 필터링된 (0.2㎛ 처리가능(disposable)) 5 중량% 용액을 이용하고 10초간 2000 rpm으로 스피닝한 후 25초간 250 rpm으로 스피닝하여, 랜덤 공중합체 (CH2-CF2)n-CHF-CF2)m(여기서, 예를 들면, n=m(그러나, 다른 m/n 비가 사용될 수도 있다))가 PEDOT/Pss 층 상으로 스핀코팅된다. 그 결과, 고도로 소수성의 방수 표면을 갖는 약 400 nm 두께의 층이 생성된다.
제 2 PEDOT/PSS 층을 VDF/TrFE 층 상으로 침착시키기 위해, 제 1 PEDOT/PSS층을 침착시키는 방법과 동일한 방법을 이용한다. 그러나, 수용액으로부터 제 2 PEDOT/PSS 층을 스핀코팅하면 심각한 제습(dewetting)이 발생하기 때문에, 스핀코팅 용액의 수정이 필요하다. 이것은 n-부탄올(n-butanol) 과 같은 표면 장력 감소 용제 또는 비누(soap)와 같은 시제(reagent)의 첨가를 통해 스핀코팅 용액의 습윤성을 개선시킴으로써 극복할 수 있다. 따라서, 본 발명의 이 실시예에서는, 지금은 4% n-부탄올이 스핀코팅 용액에 첨가된다는 점을 제외하면, 제 1 PEDOT/PSS 층의 경우에서와 같은 방법으로 제 2 PEDOT/PSS 층이 VDF/TrFE 층 상에 침착된다. 제 2 PEDOT/PSS 층에 표준 패터닝 절차를 적용한 후, 최상부에 5% 디에틸렌글리콜수(diethyleneglycol in water)를 스핀코팅하고 예를 들어 45분 동안 110℃까지 가열함으로써 층의 전도도가 상승한다. 그 다음에, VDF 층의 결정성을 증가시키기 위해 140℃에서 2시간 동안 진공에서 어닐링이 행해진다. 어닐링 전후에 기록된 1 mm2의 히스테리시스 루프가 도 8에 도시되어 있다. VDF/TrFE 층의 두께를 감소시키 면, 스위칭 전압(Vc)이 감소한다. 예를 들어 250nm의 층의 경우 스위칭 전압은 약 25V이고, 150nm의 층의 경우에는 스위칭 전압이 약 15V가 된다. 모든 경우에서, 동일한 잔류 분극(Pr)이 얻어진다.
마지막 단계에서, 트랜지스터를 완성하기 위해 당업자에게 공지되어 있는 종래의 침착 기술에 따라서 반도체 층을 추가한다. 캐패시터 상의 히스테리시스 루프를 어닐링 전후에 다시 측정한다. 큰 차이는 발견되지 않았다.
이상, 바람직한 실시예를 통해 본 발명에 따른 디바이스에 대한 특정 구조 및 구성, 재료를 논의하였지만, 본 발명의 사상 및 범주를 벗어나지 않고 형식 및 상세에 있어 여러 변경 또는 수정이 이루어질 수도 있다. 예를 들면, 강유전성 층과의 조합을 위해 제 1 및 제 2 도전층의 다른 조합을 사용할 수도 있다.
본 발명은 트랜지스터(22) 및 캐패시터를 포함하는 비휘발성 강유전성 메모리 디바이스(30)에 관한 것으로서, 보다 구체적으로는 비휘발성의 전기적으로 소거가능한 프로그램가능한 강유전성 메모리 소자 및 그러한 비휘발성의 강유전성 메모리 디바이스 제조 방법에 관한 것이다. 본 발명에 따른 방법은 트랜지스터(22)의 게이트 유전성층 및 캐패시터(23)의 유전성층이 동일한 유기 또는 무기 강유전성층으로 제조되기 때문에 제한된 수의 마스크 단계를 포함한다.

Claims (12)

  1. 비휘발성 메모리용 또는 래치업(latch-up) 회로용 디바이스(30)에 있어서,
    제어 전극(13)과 제 1 유전체층을 포함하는 선택 디바이스(22) - 상기 제 1 유전체층은 상기 선택 디바이스의 잔여부로부터 상기 제어 전극을 절연시킴 - 와,
    제 2 유전체층을 포함하는 저장 디바이스(23)를 포함하되,
    상기 선택 디바이스(22)의 상기 제 1 유전체층과 상기 저장 디바이스(23)의 상기 제 2 유전체층은 하나의 동일한 강유전성층(14)으로 이루어진 개별 부분(individual part)인
    디바이스.
  2. 제 1 항에 있어서,
    상기 선택 디바이스는 게이트 전극(13), 게이트 유전체, 드레인(19), 소스(20)를 포함하는 트랜지스터(22)이고,
    상기 저장 디바이스는 제 1 전극(12), 유전체층, 제 2 전극(18)을 포함하는 캐패시터(23)이며,
    상기 트랜지스터(22)의 게이트 유전체와 상기 캐패시터(23)의 유전체층은 하나의 동일한 강유전성층(14)으로 이루어진 개별 부분인
    디바이스.
  3. 제 1 항에 있어서,
    상기 트랜지스터(22)의 게이트 전극(13) 및 상기 캐패시터(23)의 제 1 전극은 제 1 도전층으로 이루어진 개별 부분인
    디바이스.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    상기 트랜지스터(22)의 드레인(19) 및 소스(20)와 상기 캐패시터(23)의 제 2 전극(18)은 제 2 도전층으로 이루어진 개별 부분인
    디바이스.
  5. 제 1 항에 있어서,
    상기 캐패시터(23)의 제 1 전극(12)과 제 2 전극(18) 중 하나는 상기 트랜지스터(22)의 드레인(19) 또는 소스(20) 또는 게이트(13)에 전기적으로 접속되는
    디바이스.
  6. 제 1 항에 있어서,
    상기 트랜지스터(22)의 게이트 전극(13), 드레인(19), 소스(20)와, 상기 캐패시터(23)의 제 1 전극(12) 및 제 2 전극(18)은 PEDOT/PSS로 형성되는
    디바이스.
  7. 제 1 항에 있어서,
    반도체층(21)을 더 포함하는
    디바이스.
  8. 제 7 항에 있어서,
    상기 반도체층(21)은 유기 반도체층인
    디바이스.
  9. 제 1 항에 있어서,
    상기 강유전성층(14)은 홀(16)을 포함하는
    디바이스.
  10. 비휘발성 메모리용 또는 래치업(latch-up) 회로용 디바이스(30) 제조 방법에 있어서,
    상기 디바이스는 제어 전극(13), 제 1 유전체층, 제 1 주 전극(19) 및 제 2 주 전극(20)을 포함하는 선택 디바이스(22)와, 제 1 전극(12), 제 2 유전체층, 제 2 전극(18)을 포함하는 저장 디바이스(23)를 포함하며,
    상기 방법은
    기판(10) 상에 제 1 도전층을 마련하고 패터닝하여, 상기 저장 디바이스(23)의 제 1 전극(12) 및 상기 선택 디바이스(22)의 제어 전극(13)을 형성하는 단계와,
    상기 패터닝된 제 1 도전층 상에 강유전성층(14)을 마련하고 패터닝하여, 상기 선택 디바이스(22)의 제 1 유전체층 및 상기 저장 디바이스(23)의 제 2 유전체층을 형성하는 단계와,
    상기 패터닝된 강유전성층(14) 상에 제 2 도전층을 마련하고 패터닝하여, 상기 캐패시터(23)의 제 2 전극(18) 및 상기 선택 디바이스(22)의 제 1 및 제 2 주 전극(19, 20)을 형성하는 단계를 포함하는
    디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 강유전성층(14)을 마련하는 단계는 강유전성 고분자층을 마련하는 단계 인
    디바이스 제조 방법.
  12. 제 10 항에 있어서,
    상기 강유전성층(14)을 패터닝하는 단계는 상기 강유전성층을 교차결합(crosslinking)하는 단계를 포함하는
    디바이스 제조 방법.
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