KR20060115802A - Method for fabricating bit-line in semiconductor device - Google Patents

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KR20060115802A
KR20060115802A KR1020050038111A KR20050038111A KR20060115802A KR 20060115802 A KR20060115802 A KR 20060115802A KR 1020050038111 A KR1020050038111 A KR 1020050038111A KR 20050038111 A KR20050038111 A KR 20050038111A KR 20060115802 A KR20060115802 A KR 20060115802A
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최백일
김우진
오훈정
윤효근
윤효섭
조한우
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주식회사 하이닉스반도체
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Abstract

A method for forming a bit line contact of a semiconductor device is provided to improve RC resistance of the bit line contact by performing wet-cleaning using a piranha cleaning solution. A bit line stack including a tungsten film(220) and a capping layer(230) is formed on a first insulating layer(210) of a substrate(200). A second insulating layer(250) is formed on the first insulating layer to cover the bit line stack. A bit line contact hole(251) is formed to expose the tungsten film by over-etching the second insulating layer and the capping layer. Wet-cleaning using piranha solution is then performed. H2SO4 and H2O2 diluted by the rate of 4:1 or 6:1 are used as the piranha solution.

Description

반도체소자의 비트라인 콘택 형성 방법{Method for fabricating bit-line in semiconductor device}Method for fabricating bit line contact of semiconductor device

도 1은 종래기술에 따른 반도체소자의 비트라인 콘택 형성방법을 설명하기 위해 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a method for forming a bit line contact of a semiconductor device according to the related art.

도 2와 도 3 및 도 6은 본 발명에 따른 비트라인 콘택 제조방법을 설명하기 위해 나타내 보인 단면도들이다.2, 3 and 6 are cross-sectional views illustrating a method of manufacturing a bit line contact according to the present invention.

도 4 및 도 5는 본 발명에 따른 비트라인 콘택 제조방법에서의 온도 및 희석비율조건에 따른 비트라인텅스텐막의 식각률 변화를 나타낸 표 및 그래프이다. 4 and 5 are tables and graphs showing the change in the etching rate of the bit line tungsten film according to the temperature and dilution ratio conditions in the bit line contact manufacturing method according to the present invention.

-도면의 주요부분에 대한 부호의 설명- Explanation of symbols on the main parts of the drawing

200 : 반도체 기판 210 : 제1 절연막200 semiconductor substrate 210 first insulating film

220 : 비트라인도전막 230 : 비트라인캡핑막220: bit line conductive film 230: bit line capping film

240 : 비트라인스페이서 250 : 제2 절연막240: bit liner 250: second insulating film

251 : 비트라인 콘택 홀 260 : 비트라인 콘택251: bit line contact hole 260: bit line contact

270 : 제1 레벨 금속배선막270: first level metallization film

본 발명은 반도체소자의 제조 방법에 관한 것으로써, 보다 상세하게는 비트라인 콘택의 RC저항을 개선하기 위한 반도체 소자의 비트라인 콘택 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a bit line contact of a semiconductor device for improving the RC resistance of the bit line contact.

일반적으로 반도체 메모리소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)소자의 제조 공정 중 비트라인(bitline) 또는 워드라인(word line)과 같은 연결선 또는 전하저장전극(capacitor) 및 금속배선(metal line) 형성 등 상부막과 하부막간의 전기적인 연결을 위해서는 소정의 콘택(contact)이 필요하다. 특히 비트라인 콘택의 경우 비트라인 텅스텐막과 금속 배선막을 전기적으로 연결하며, 이때 비트라인텅스텐막은 반도체 기판 내의 불순물 영역과 전기적으로 연결되도록 형성된 비트라인 콘택 플러그(contact plug)와 연결된다. 이와 같이 비트라인 콘택은 불순물 영역과 금속배선막을 일부 연결하는 전도선의 역할을 하기 때문에 전기가 잘 통하도록 단락없이 형성되어야 한다.In general, a semiconductor memory device, for example, a connection line such as a bit line or a word line or a charge storage electrode and a metal line during a manufacturing process of a dynamic random access memory (DRAM) device For electrical connection between the upper layer and the lower layer, such as formation, a predetermined contact is required. In particular, in the case of the bit line contact, the bit line tungsten film and the metal wiring film are electrically connected, and the bit line tungsten film is connected to the bit line contact plug formed to be electrically connected to the impurity region in the semiconductor substrate. As such, since the bit line contact serves as a conductive line that partially connects the impurity region and the metal wiring layer, the bit line contact should be formed without a short circuit so that electricity is well communicated.

도 1은 종래기술에 따른 반도체 소자의 비트라인 콘택 제조방법을 설명하기 위해 나타내 보인 단면도이다. 1 is a cross-sectional view illustrating a method for manufacturing a bit line contact of a semiconductor device according to the related art.

도 1을 참조하면, 반도체 기판(100) 위의 제1 절연막(110) 상부에 비트라인텅스텐막(120)을 형성한다. 도면에서 도시하지는 않았지만, 반도체 기판(100) 내부에는 소스(source)/드레인(drain) 불순물 영역(미도시)이 형성되어 있고, 비트라인텅스텐막(120)은 제1 도전막(110)을 관통하는 비트라인 콘택 플러그(미도시)에 의해 불순물영역과 전기적으로 연결된다. Referring to FIG. 1, a bit line tungsten film 120 is formed on the first insulating film 110 on the semiconductor substrate 100. Although not shown in the drawing, a source / drain impurity region (not shown) is formed in the semiconductor substrate 100, and the bit line tungsten film 120 penetrates the first conductive film 110. The bit line contact plug (not shown) is electrically connected to the impurity region.

다음에 비트라인텅스텐막(120) 위에 비트라인캡핑층(capping)(130)을 실리콘 나이트라이드(SiN)를 이용하여 형성한 후 패터닝하여 비트라인 텅스텐막과 비트라인캡핑층으로 이루어진 비트라인스택(120,130)을 형성한다. 다음에 비트라인스택(120,130)의 측면에 비트라인스페이서(140)를 형성한다. 비트라인스페이서(140)는, 질화막으로 형성할 수 있다. 다음에 제1 절연막(110) 위에 형성된 비트라인스택(120,130)을 덮도록 제2 절연막(120)을 형성한다. Next, a bit line capping layer 130 is formed on the bit line tungsten film 120 using silicon nitride (SiN) and then patterned to form a bit line stack made of a bit line tungsten film and a bit line capping layer ( 120 and 130 are formed. Next, the bit liner 140 is formed on the side surfaces of the bit line stacks 120 and 130. The bit liner 140 can be formed of a nitride film. Next, the second insulating film 120 is formed to cover the bit line stacks 120 and 130 formed on the first insulating film 110.

다음에 제2 절연막(150)의 일부를 건식식각(dry etch) 하여 비트라인컨택홀(151)을 형성한다. 비트라인컨택홀(151)은, 비트라인스택(120,130)인 비트라인캡핑층(130)을 완전히 관통하며, 비트라인텅스텐막(120)의 일부 표면이 소정두께로 제거되도록 과도식각(over etch)을 수행하여 형성한다. 이는 비트라인텅스텐막(120)의 계면에 산화막(oxide)이나 폴리머(polymer)등의 이물질이 남아있지 않도록 하기 위한 것이다.Next, a portion of the second insulating layer 150 is dry etched to form the bit line contact hole 151. The bit line contact hole 151 completely penetrates through the bit line capping layer 130, which is the bit line stack 120 and 130, and overetches a portion of the bit line tungsten film 120 to be removed to a predetermined thickness. To form. This is to prevent foreign substances such as an oxide or a polymer from remaining at the interface of the bit line tungsten film 120.

이어서, 비트라인 콘택 홀(151)이 완전히 매립되도록 전면에 텅스텐(W)막을 형성하고, 제2 절연막(150)의 상부가 노출되도록 텅스텐막에 대한 평탄화공정, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 수행하여 비트라인 콘택(160)을 형성한다. 다음에 제2 절연막(150) 및 비트라인 콘택(160)위에 제1 레벨의 금속배선막(170)을 알루미늄막(Al)을 이용하여 형성한다. Subsequently, a tungsten (W) film is formed on the entire surface of the bit line contact hole 151 so that the bit line contact hole 151 is completely filled, and a planarization process such as chemical mechanical polishing (CMP; Mechanical polishing) to form the bit line contact 160. Next, a first level metal wiring film 170 is formed on the second insulating film 150 and the bit line contact 160 using the aluminum film Al.

이와 같은 종래의 비트라인 콘택 제조방법에 있어서, 산화막이나 폴리머의 이물질이 남지 않도록 비트라인 텅스텐막(120)을 과도식각을 수행하는 과정 중 식각장비의 특성차이나 공정상의 식각마진 확보의 어려움 등으로 인하여 비트라인텅스텐막(120)의 상부 표면 일부가 충분히 제거되지 않는 경우가 발생할 수 있다. 이 경우에는, 충분히 제거되지 않은 비트라인텅스턴막(120)의 상부 표면을 제거하기 위해 식각타겟을 증가시킨 식각 공정을 추가적으로 수행하여야 한다. In such a conventional bit line contact manufacturing method, due to the difference in characteristics of the etching equipment during the process of performing the excessive etching of the bit line tungsten film 120 so as not to leave the foreign matter of the oxide film or polymer due to the difficulty of securing the etching margin in the process, etc. A part of the upper surface of the bit line tungsten film 120 may not be sufficiently removed. In this case, in order to remove the upper surface of the bit line tungsten film 120 that is not sufficiently removed, an etching process of increasing an etching target may be additionally performed.

그러나, 이 과정에서의 충분히 제거되지 않은 비트라인텅스텐막(120)의 표면은 추가적으로 식각되지만 제2 절연막(150)도 함께 제거되어, 비트라인 콘택(160)의 임계치수(CD; Critical Demension)를 필요이상으로 증가시키는 문제를 야기한다.However, the surface of the bit line tungsten film 120 that is not sufficiently removed in this process is additionally etched, but the second insulating film 150 is also removed, thereby reducing the critical dimension (CD) of the bit line contact 160. It causes problems to increase more than necessary.

본 발명이 이루고자 하는 기술적 과제는, 비트라인 콘택 홀 형성 후, 습식세정액을 이용하여 비트라인 콘택 홀을 세정함으로써 CD의 감소 없이 비트라인 콘택 홀을 형성하여 비트라인 콘택의 RC저항을 개선하기 위한 반도체 소자의 비트라인 콘택 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention provides a semiconductor for improving the RC resistance of a bit line contact by forming a bit line contact hole without reducing CD by cleaning the bit line contact hole using a wet cleaning solution after forming the bit line contact hole. The present invention provides a method for manufacturing a bit line contact of a device.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 비트라인 콘택 형성방법은, 반도체 기판 위의 제1 절연막 상에 비트라인텅스텐막과 비트라인캡핑막으로 이루어진 비트라인스택을 형성하는 단계; 상기 제1 절연막 위에 상기 비트라인스택을 덮는 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 비트라인캡핑막의 일부를 과도식각하여 상기 비트라인텅스텐막의 일부표면을 노출시키는 비트라인 콘택 홀을 형성하는 단계; 상기 비트라인 콘택 홀이 형성된 결과물에 황산용액과 과산화수소용액이 4:1 내지 6:1의 비율로 희석된 피라나 용액을 사용한 습식세정공정을 수행하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a bit line contact of a semiconductor device according to the present invention comprises: forming a bit line stack made of a bit line tungsten film and a bit line capping film on a first insulating film on a semiconductor substrate; Forming a second insulating film on the first insulating film to cover the bit line stack; Over-etching a portion of the second insulating film and the bit line capping film to form a bit line contact hole exposing a portion of the bit line tungsten film; And performing a wet cleaning process using a piranha solution in which a sulfuric acid solution and a hydrogen peroxide solution are diluted in a ratio of 4: 1 to 6: 1 to the resultant formed bit line contact hole.

상기 습식세정공정을 수행한 후에 상기 세정된 비트라인 콘택 홀 내에 도전막을 형성하여 비트라인 콘택을 형성하는 단계; 및 Forming a bit line contact by forming a conductive layer in the cleaned bit line contact hole after performing the wet cleaning process; And

상기 비트라인 콘택 위에 제1 레벨의 금속배선막을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a metal wiring layer of a first level on the bit line contact.

상기 제1 레벨의 금속배선막은, 알루미늄막으로 이루어질 수 있다.The metallization film of the first level may be formed of an aluminum film.

상기 비트라인캡핑막은, 실리콘나이트라이드막을 사용하여 형성할 수 있다.상기 피라나 용액은, 90℃의 온도를 갖도록 할 수 있다.The bit line capping film may be formed using a silicon nitride film. The pyranha solution may have a temperature of 90 ° C.

상기 비트라인텅스텐막의 일부표면은, 분당 20 내지 25Å의 두께로 제거되도록 할 수 있다.Part of the surface of the bit line tungsten film may be removed to a thickness of 20 to 25 microns per minute.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명학하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 2와 도 3 및 도 6은 본 발명의 실시예에 따른 반도체소자의 비트라인 콘택 형성방법을 설명하기 위해 나타내 보인 단면도들이다.2, 3, and 6 are cross-sectional views illustrating a method of forming a bit line contact of a semiconductor device according to an embodiment of the present invention.

먼저 도 2을 참조하면, 반도체 기판(200) 위의 제1 절연막(210) 상부에 비트라인도전막(220)을 형성한다. 비트라인도전막(220)은 텅스텐(W)으로 형성할 수 있다. 도면에서 도시하지는 않았지만, 반도체 기판(200) 내부에는 소스(source)/드레인(drain) 불순물 영역(미도시)이 형성되어 있고, 비트라인도전막(220)은 제1 도전막(210)을 관통하는 비트라인 콘택 플러그(미도시)에 의해 불순물 영역과 전기적으 로 연결된다.First, referring to FIG. 2, the bit line conductive layer 220 is formed on the first insulating layer 210 on the semiconductor substrate 200. The bit line conductive layer 220 may be formed of tungsten (W). Although not shown in the drawing, a source / drain impurity region (not shown) is formed in the semiconductor substrate 200, and the bit line conductive layer 220 penetrates the first conductive layer 210. The bit line contact plug (not shown) is electrically connected to the impurity region.

다음에 비트라인텅스텐막(220) 위에 비트라인캡핑층(230)을 형성한 다음에 패터닝하여 비트라인텅스텐막(220)가 비트라인캡핑층(230)으로 이루어진 비트라인스택(220,230)을 형성한다. 비트라인캡핑층(230)은 실리콘나이트라이드(SiN)로 형성할 수 있다. 다음에 비트라인스택(220,230)의 측면에 비트라인스페이서(240)를 형성한다. 다음에 제1 절연막(210) 위에 형성된 비트라인스택을 덮도록 제2 절연막(250)을 형성한다. Next, the bit line capping layer 230 is formed on the bit line tungsten film 220 and then patterned to form bit line stacks 220 and 230 formed of the bit line capping layer 230. . The bit line capping layer 230 may be formed of silicon nitride (SiN). Next, the bit liner 240 is formed on the side surfaces of the bit line stacks 220 and 230. Next, a second insulating film 250 is formed to cover the bit line stack formed on the first insulating film 210.

다음에 도 3을 참조하면, 제 2 절연막(250)의 일부를 건식식각(dry etch)하여 비트라인컨택홀(251)을 형성한다. 비트라인컨택홀(251)은, 비트라인캡핑층(230)을 완전히 관통하며, 비트라인텅스텐막(220)의 일부 표면이 소정두께로 제거되도록 과도식각(over etch)하여 수행한다. 이 경우 비트라인텅스텐막(220)의 일부 표면이 소정두께로 제거되지 않는 경우가 발생할 수 있다. 따라서 본 발명에서는 건식식각 후에 세정공정(cleaning)을 더 수행하여 건식식각 공정 시 제거되지 않은 비트라인텅스텐막(220)의 표면이 소정두께로 제거될 수 있도록 한다. Next, referring to FIG. 3, a portion of the second insulating layer 250 is dry etched to form a bit line contact hole 251. The bit line contact hole 251 passes through the bit line capping layer 230 and is overetched so that a part of the surface of the bit line tungsten film 220 is removed to a predetermined thickness. In this case, a part of the surface of the bit line tungsten film 220 may not be removed to a predetermined thickness. Therefore, in the present invention, the cleaning process is further performed after the dry etching, so that the surface of the bit line tungsten film 220 which is not removed during the dry etching process can be removed to a predetermined thickness.

상기 세정공정은, 습식세정공정(wet cleaning)으로 수행할 수 있다. 이 경우 세정액의 종류와 혼합비율 및 온도에 따라 제2 절연막(250)에 대한 불필요한 식각이 발생되지 않으면서 비트라인텅스텐막(220)이 제거되는 비율을 조절할 수 있다. 세정액으로는 황산용액(H2SO4)과 과산화수소용액(H2O2)이 각각 다른 비율로 혼합된 피라나(piranha) 용액을 사용할 수 있다. 이때 혼합비율은, 비트라인텅스텐막이 분당 20 내지 25Å의 속도로 제거되도록 한다. 이를 위하여 대략 90℃ 온도에서 세정공정을 수행하는 경우 황산용액과 과산화수소의 혼합비율은 4:1 내지 6:1이 되도록 한다.The cleaning process may be performed by wet cleaning. In this case, the rate at which the bit line tungsten film 220 is removed may be adjusted according to the type of the cleaning solution, the mixing ratio, and the temperature without causing unnecessary etching of the second insulating film 250. As the cleaning solution, a piranha solution in which sulfuric acid solution (H 2 SO 4 ) and hydrogen peroxide solution (H 2 O 2 ) are mixed in different ratios may be used. In this case, the mixing ratio allows the bit line tungsten film to be removed at a rate of 20 to 25 Pa / min. To this end, when the cleaning process is performed at a temperature of approximately 90 ℃ the mixing ratio of sulfuric acid solution and hydrogen peroxide is 4: 1 to 6: 1.

도 4 및 도 5는 본 발명에 따른 비트라인 콘택 제조방법에서의 온도 및 희석비율조건에 따른 비트라인텅스텐막의 식각률 변화를 나타낸 표 및 그래프이다. 4 and 5 are tables and graphs showing the change in the etching rate of the bit line tungsten film according to the temperature and dilution ratio conditions in the bit line contact manufacturing method according to the present invention.

도 4를 참조하면, 4:1의 비율로 희석된 황산용액과 과산화수소용액을 120℃의 온도를 갖게 하여 세정공정을 수행하였을 경우에는 비트라인도전막이 분당 232.2Å의 두께로 과다하게 제거되며, 반면에 10:1의 비율로 희석된 황산용액과 과산화수소용액을 90℃의 온도를 갖게 하여 세정공정을 수행하였을 경우에는 비트라인도전막이 분당 6.0Å의 두께로 너무 작게 제거되기 때문에 원하는 결과를 얻을 수 없다는 것을 알 수 있다. 반면 황산용액과 과산화수소용액이 4:1 내지 6:1로 희석된 과수농도의 피라나 용액을 90℃의 온도로 하여 세정공정을 수행하게 되면 분당 20 내지 25Å의 두께로 비트라인도전막(220)이 제거된다는 것을 알 수 있다. Referring to FIG. 4, when the sulfuric acid solution and the hydrogen peroxide solution diluted at a ratio of 4: 1 were performed at a temperature of 120 ° C., the bit line conductive film was excessively removed to a thickness of 232.2 kPa / min, whereas When the sulfuric acid solution and hydrogen peroxide solution diluted at the ratio of 10: 1 were washed at a temperature of 90 ° C, the desired result could not be obtained because the bit line conductive film was removed too small at a thickness of 6.0 kPa / min. It can be seen that. On the other hand, when the sulfuric acid solution and the hydrogen peroxide solution are washed at a temperature of 90 ° C. with a Pirana solution having a concentration of 4: 1 to 6: 1, the bit line conductive film 220 has a thickness of 20 to 25 kPa per minute. It can be seen that this is removed.

상기와 같은 결과를 종합하여 볼 때, 통상적으로 5분 동안의 세정공정을 수행한다고 가정할 경우, 5분 동안의 세정공정을 수행하는 동안 대략 100Å의 두께만큼 비트라인도전막(220)이 제거될 수 있는 조건을 사용하여 세정공정을 수행하는 것이 바람직하다. 즉 4:1 내지 6:1로 희석된 황산용액과 과산화수소용액을 90℃의 온도를 갖도록 하여 세정공정을 수행하게 되면 원하는 만큼의 비트라인도전막(200)을 제거할 수 있다. Based on the above results, assuming that the cleaning process is typically performed for 5 minutes, the bit line conductive film 220 may be removed by a thickness of approximately 100 μs during the cleaning process for 5 minutes. It is preferable to carry out the cleaning process using the conditions which can be used. That is, when the sulfuric acid solution and the hydrogen peroxide solution diluted to 4: 1 to 6: 1 have a temperature of 90 ° C., the washing process may be performed to remove as much bit line conductive film 200 as desired.

과수농도를 갖는 피라나 세정액은, 비트라인텅스텐막에 대한 높은 식각선택 비를 갖기 때문에 비트라인도전막만을 안전하게 제거할 수 있다. 이와 같이, 습식세정공정을 수행하여 비트라인도전막을 추가로 제거함으로써 산화막이나 폴리머(polymer)등의 이물질로 인해 비트라인컨택이 단락되는 것을 막을 수 있으며, 또한 비트라인 콘택 홀의 임계치수의 증가를 제어할 수 있다. The piranha cleaning liquid having an overwater concentration has a high etching selectivity with respect to the bit line tungsten film, so that only the bit line conductive film can be removed safely. As such, by performing a wet cleaning process to further remove the bit line conductive film, it is possible to prevent the bit line contact from shorting due to foreign matter such as an oxide film or a polymer and to control the increase in the critical dimension of the bit line contact hole. can do.

다음에 도 6을 참조하면, 습식세정공정이 수행된 비트라인 콘택 홀(251) 및 제2 절연막(250) 위에 텅스턴(W)을 증착한 다음, 제2 절연막(250)의 상부가 드러나도록 제2 절연막(250)에 대한 평탄화공정, 예컨대 화학적기계적연마공정(CMP; Chemical mechanical polising)을 수행하여 비트라인 콘택(260)을 형성한다. 다음에 비트라인 콘택(260) 및 제2 절연막(250) 위에 제1 레벨의 금속막(270)으로, 알루미늄막(Al)을 형성한다.Next, referring to FIG. 6, after depositing tungsten (W) on the bit line contact hole 251 and the second insulating layer 250 where the wet cleaning process is performed, the upper portion of the second insulating layer 250 is exposed. A bit line contact 260 is formed by performing a planarization process on the second insulating layer 250, for example, chemical mechanical polishing (CMP). Next, an aluminum film Al is formed on the bit line contact 260 and the second insulating film 250 by the metal film 270 of the first level.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 비트라인 콘택 형성방법에 따르면, 건식식각공정을 통하여 제거되지 않은 비트라인도전막의 일부 표면을 과수농도를 갖는 피라나 세정액을 사용하여 습식세정공정을 추가로 수행함에 따라 산화막이나 폴리머등의 이물질로 인하여 비트라인 콘택이 단락되는 것을 막을 수 있으며, 또한 비트라인 콘택 홀의 임계치수를 디자인룰에 따라 제어하는 것이 가능하기 때문에 비트라인컨택의 RC저항을 개선할 수 있어서 안정적인 소자를 형성할 수 있다.As described above, according to the method for forming a bit line contact of a semiconductor device according to the present invention, a wet cleaning process is performed by using a piranha cleaning solution having a excess water concentration on a part of the surface of the bit line conductive film that is not removed through a dry etching process. In addition, the bit line contact can be prevented from being short-circuited by foreign matter such as an oxide film or polymer, and the critical resistance of the bit line contact hole can be controlled according to design rules, thereby improving the RC resistance of the bit line contact. It is possible to form a stable element.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 가본개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리보호 범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the inventive concept defined in the following claims are also provided. It belongs to the scope of protection of rights.

Claims (6)

반도체 기판 위의 제1 절연막 상에 비트라인텅스텐막과 비트라인캡핑막으로 이루어진 비트라인스택을 형성하는 단계;Forming a bit line stack made of a bit line tungsten film and a bit line capping film on the first insulating film on the semiconductor substrate; 상기 제1 절연막 위에 상기 비트라인스택을 덮는 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film to cover the bit line stack; 상기 제2 절연막 및 비트라인캡핑막의 일부를 과도식각하여 상기 비트라인텅스텐막의 일부표면을 노출시키는 비트라인 콘택 홀을 형성하는 단계; 및Over-etching a portion of the second insulating film and the bit line capping film to form a bit line contact hole exposing a portion of the bit line tungsten film; And 상기 비트라인 콘택 홀이 형성된 결과물에 황산용액과 과산화수소용액이 4:1 내지 6:1의 비율로 희석된 피라나 용액을 사용한 습식세정공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성 방법.And performing a wet cleaning process using a piranha solution in which a sulfuric acid solution and a hydrogen peroxide solution are diluted in a ratio of 4: 1 to 6: 1 to the resultant formed bit line contact hole. Line contact formation method. 제1항에 있어서,The method of claim 1, 상기 습식세정공정을 수행한 후에 상기 세정된 비트라인 콘택 홀 내에 도전막을 형성하여 비트라인 콘택을 형성하는 단계; 및 Forming a bit line contact by forming a conductive layer in the cleaned bit line contact hole after performing the wet cleaning process; And 상기 비트라인 콘택 위에 제1 레벨의 금속배선막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 금속배선 형성 방법.And forming a metal wiring layer of a first level on the bit line contact. 제1항에 있어서,The method of claim 1, 상기 제1 레벨의 금속배선막은, 알루미늄막으로 이루어지는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성 방법.And the metal wiring film of the first level is made of an aluminum film. 제1항에 있어서,The method of claim 1, 상기 비트라인캡핑막은, 실리콘나이트라이드막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성 방법.The bit line capping layer is formed using a silicon nitride film. 제1항에 있어서,The method of claim 1, 상기 피라나 용액은, 90℃의 온도를 갖도록 하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성 방법. The method of forming a bit line contact of a semiconductor device, characterized in that the piranha solution has a temperature of 90 ° C. 제1항에 있어서,The method of claim 1, 상기 비트라인텅스텐막의 일부표면은, 분당 20 내지 25Å의 두께로 제거되도록 하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성 방법. And a part of the surface of the bit line tungsten film is removed to a thickness of 20 to 25 microseconds per minute.
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KR100857008B1 (en) * 2006-12-27 2008-09-04 동부일렉트로닉스 주식회사 Method for Forming of Metal Wiring in Semiconductor Divice

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