KR100318455B1 - Method for fabricating capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로, 반도체소자의 커패시터 형성방법에 있어서, 커패시터의 스토리지노드 콘택 플러그가 형성된 기판을 준비하는 제1단계; 상기 기판 전면에 제1절연막을 형성하고 상기 제1절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 제2단계; 상기 제2단계가 완료된 기판 표면 단차를 따라 스토리지노드용 폴리실리콘막을 형성하는 제3단계; 상기 제3단계가 완료된 기판 전면에 갭-필용 제2절연막을 형성하는 제4단계; 및 상기 제1절연막이 드러날때까지 상기 제2절연막과 상기 폴리실리콘막을 화학적기계적연마하여 상기 폴리실리콘막으로 이루어진 스토리지노드를 형성하는 제5단계를 포함하여 이루어져, 폴리실리콘 잔유물이 남는 문제 및 커패시터의 스토리지노드 상단부에서 누설전류가 발생할 문제점을 해결할 수 있다.The present invention relates to a method of forming a capacitor of a semiconductor device, the method of forming a capacitor of a semiconductor device, the method comprising: preparing a substrate on which a storage node contact plug of a capacitor is formed; Forming a first insulating layer on the entire surface of the substrate and selectively etching the first insulating layer to expose the plug; A third step of forming a polysilicon film for a storage node along a step surface step of the substrate on which the second step is completed; A fourth step of forming a second insulating film for gap-fill on the entire surface of the substrate on which the third step is completed; And a fifth step of forming a storage node made of the polysilicon film by chemical mechanical polishing of the second insulating film and the polysilicon film until the first insulating film is exposed. It can solve the problem of leakage current in the upper part of the storage node.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 커패시터(capacitor) 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor.
반도체소자 특히, 다이나믹램(Dynamic RAM)과 같은 메모리소자는 현재 다른 메모리소자보다 집적도(density)가 가장 높은 소자이다. 그러나 집적도가 높을수록 디자인룰(design rule)이 극히 미세하여 보다 고도한 공정기술을 요구함은 주지의 사실이다. 상기 다이나믹램의 셀(cell)은 하나의 트랜지스터와 하나의 커패시터로 그 기본 구성이 이루어진다. 여기서 커패시터는 정보를 저장하는 수단으로서, 주어진 면적하에서 보다 높은 용량을 갖는 것이 필요로 된다. 아울러서 정보 저장을 신뢰성있게 수행해야 하며, 예컨대 누설전류와 같은 현상을 최대한 억제 가능하도록 그 구조 및 제조방법이 개발되고 있다.Semiconductor devices, in particular, memory devices such as dynamic RAM, are currently the highest in density (density) than other memory devices. However, it is well known that the higher the degree of integration, the more minute the design rule is, which requires more advanced process technology. The cell of the dynamic ram is basically composed of one transistor and one capacitor. The capacitor here is a means of storing information, which needs to have a higher capacity under a given area. In addition, it is necessary to reliably perform information storage, and a structure and a manufacturing method thereof have been developed so that the phenomenon such as leakage current can be suppressed as much as possible.
이와 관련하여 도1은 종래기술에 의한 커패시터 형성방법을 통해 구현된 단면구조를 나타내고 있다.In this regard, Figure 1 shows a cross-sectional structure implemented through a capacitor forming method according to the prior art.
그 제조공정은 다음과 같다. 먼저 반도체기판(1)상에 폴리실리콘막(2a)과 금속실리사이드막(2b)이 적층된 폴리사이드 게이트(gate)전극(2)을 형성시키고, 폴리실리콘 간의 절연을 위한 층간절연막(4)을 증착한다. 그 후, 층간절연막(4)을 화학적기계적연마(CMP : Chemical Mechanical Planarization)에 의해 평탄화를 시킨 다음, 마스크(mask) 및 식각(etching) 공정을 통하여 상기 층간절연막(4)을 선택적으로 식각하므로써 비트라인(bit line) 콘택홀(contact hole) 및 커패시터의 스토리지노드(storage node)용 콘택홀을 동시에 형성한다. 이어서, 상기 콘택홀들이 충분히 매립될 정도의 두께로 폴리실리콘막을 증착하고 금속실리사이드막을 그 위에 증착한 다음, 마스크 및 식각 공정으로 금속실리사이드막 및 폴리실리콘막을 식각하여 비트라인 패턴(8, 10)과 스토리지노드 콘택 플러그용 폴리실리콘막(6) 패턴을 형성한다. 비트라인 패턴은 폴리실리콘막(8)과 금속실리사이드막(10)이 적층된 구조를 갖고 있다. 이어서, 다시 층간절연막(12)을 증착하고 평탄화시킨 다음, 캐패시터가 형성될 부위의 상기 층간절연막(12)을 식각하므로써, 스토리지노드 콘택 플러그용 폴리실리콘막(6)을 노출시킨다. 그리고, 기판 표면의 단차를 따라 스토리지노드용 폴리실리콘막(14)을 증착한다. 이에 의해 스토리지노드 콘택 플러그용 폴리실리콘막(6)과 스토리지노드용 폴리실리콘막(14)이 서로 콘택된다. 이러한 스토리지노드 콘택 공정은 잘 알려진 자기정렬콘택(SAC : self align contact) 공정으로 이루어지질 수 있다. 계속해서, 커패시터가 형성될 부위를 완전히 채우도록 갭-필(gap-fill)용 산화막(16)을 증착한다.(여기서 산화막(16)은 저온증착이 가능하고 습식식각율이 높으면서 층 덮힘성이 좋은 오존테오스계(O3-TEOS) PSG를 주로 사용한다.) 그리고 나서 전면 건식 식각에 의해 산화막(16)을 식각하고 다시 전면 건식 식각에 의해 커패시터 하부전극으로만 사용될 폴리실리콘부분(14)을 남기고 나머지 폴리실리콘을 모두 제거한다.The manufacturing process is as follows. First, a polyside gate electrode 2 in which a polysilicon film 2a and a metal silicide film 2b are stacked is formed on a semiconductor substrate 1, and an interlayer insulating film 4 for insulation between polysilicon is formed. Deposit. Thereafter, the interlayer insulating film 4 is planarized by chemical mechanical planarization (CMP), and then the bit is obtained by selectively etching the interlayer insulating film 4 through a mask and etching process. A bit line contact hole and a contact hole for a storage node of a capacitor are simultaneously formed. Subsequently, the polysilicon film is deposited to a thickness sufficient to fill the contact holes, and the metal silicide film is deposited thereon, and the metal silicide film and the polysilicon film are etched by a mask and etching process to form the bit line patterns 8 and 10. A polysilicon film 6 pattern for a storage node contact plug is formed. The bit line pattern has a structure in which the polysilicon film 8 and the metal silicide film 10 are stacked. Subsequently, the interlayer insulating film 12 is again deposited and planarized, and the polysilicon film 6 for the storage node contact plug is exposed by etching the interlayer insulating film 12 at the portion where the capacitor is to be formed. Then, the polysilicon film 14 for the storage node is deposited along the step of the substrate surface. As a result, the polysilicon film 6 for the storage node contact plug and the polysilicon film 14 for the storage node are contacted with each other. The storage node contact process may be performed by a well known self align contact (SAC) process. Subsequently, a gap-fill oxide film 16 is deposited so as to completely fill the site where the capacitor is to be formed. Here, the oxide film 16 is capable of low temperature deposition, high wet etching rate, and high layer coverage. A good ozone-based (O 3 -TEOS) PSG is mainly used.) Then, the oxide layer 16 is etched by dry etching on the front side and the polysilicon portion 14 to be used only as a capacitor lower electrode by dry etching on the front side is used. Remove all remaining polysilicon.
그러나 이러한 공정을 진행할시에, 만일 갭-필용 산화막(16)을 완전히 제거하기 위해 과도한 식각을 할 경우 셀(cell) 영역의 산화막이 과도하게 식각되고, PSG사용에 따른 보이드(void)(18)가 있는 경우 갭-필용 산화막의 역할을 제대로 할 수 없게 된다. 즉, 커패시터가 형성될 영역의 갭-필용 산화막(16)이 과도하게 식각될 경우 후속 공정인 폴리실리콘 식각시 원하지 않는 측면의 폴리실리콘이 식각되어 커패시터 높이가 낮아지게 되고 결국 커패시터값이 감소하게 된다. 또한 폴리실리콘 식각시 전극 상단 부분의 엣지(edge) 부분이 뾰족하게 되어 커패시터가 완성된 후에도 그 끝 부분에서 누설전류(leakage current)가 발생되어 커패시터로서의 성능을 제대로 발휘하지 못하는 문제점이 발생된다.However, in this process, if excessive etching is performed to completely remove the gap-fill oxide layer 16, the oxide layer in the cell region is excessively etched, and voids 18 due to PSG use are observed. If present, the gap-fill oxide film cannot function properly. That is, when the gap-fill oxide layer 16 in the region where the capacitor is to be formed is excessively etched, polysilicon of an undesired side is etched during polysilicon etching, which is a subsequent process, thereby lowering the height of the capacitor and eventually reducing the capacitor value. . In addition, the edge portion of the upper part of the electrode during the polysilicon etching is sharp (leakage current) occurs at the end of the capacitor even after the completion of the capacitor is a problem that does not perform properly as a capacitor.
또한 이와 같이 커패시터 형성을 위한 폴리실리콘 증착 시 폴리실리콘 상부 또는 필름(film) 내부에 이물질이나 파티클(particle)이 존재할 경우 에치백(etch back) 이후에도 폴리실리콘 잔유물(residue)이 존재하여 이후 공정에서 배선간의 쇼트(short)를 유발할 수 있다는 단점이 있고, 결과적으로 반도체소자의 수율 및 생산성을 저하시키는 결과를 초래하게 된다.In addition, when foreign material or particles are present on the polysilicon or inside the film during polysilicon deposition for forming a capacitor, polysilicon residues exist even after the etch back, so that wiring in a subsequent process is performed. There is a disadvantage in that a short liver may be caused, resulting in a decrease in yield and productivity of the semiconductor device.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 커패시터의 안정성을 향상시켜 반도체소자의 수율 및 생산성을 향상시키는 커패시터 형성방법을 제공함을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a capacitor formation method for improving the yield and productivity of a semiconductor device by improving the stability of the capacitor to solve the above problems.
또한 본 발명의 다른 목적은 누설전류의 발생 가능성을 없애도록 하면서, 공정 수를 단축한 반도체소자의 커패시터 형성방법을 제공함에 있다.In addition, another object of the present invention is to provide a method for forming a capacitor of a semiconductor device shortened the number of steps, while eliminating the possibility of generating a leakage current.
도1은 종래기술에 의한 커패시터 형성방법을 통해 구현된 단면 구조도.1 is a cross-sectional structural diagram implemented through a capacitor forming method according to the prior art.
도2는 본 발명에 의한 커패시터 형성방법을 통해 구현된 단면 구조도.Figure 2 is a cross-sectional structural diagram implemented through the method of forming a capacitor according to the present invention.
* 도면의 주요 부호에 대한 설명* Description of the main symbols in the drawing
6: 비트라인 콘택플러그용 폴리실리콘6: Polysilicon for Bitline Contact Plug
8, 10: 비트라인 패턴8, 10: bit line pattern
12: 층간절연막12: interlayer insulating film
14: 커패시터 스토리지노드용 폴리실리콘막14: Polysilicon Film for Capacitor Storage Node
16: 갭-필(gap-fill)용 절연막16: insulating film for gap-fill
18: 보이드(void)18: void
상기 목적을 달성하기 위한 본 발명에 의한 반도체소자의 커패시터 형성방법은, 반도체소자의 커패시터 제조방법에 있어서, 커패시터의 스토리지노드 콘택 플러그가 형성된 기판을 준비하는 제1단계; 상기 기판 전면에 제1절연막을 형성하고 상기 제1절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 제2단계; 상기 제2단계가 완료된 기판 표면 단차를 따라 스토리지노드용 폴리실리콘막을 형성하는 제3단계; 상기 제3단계가 완료된 기판 전면에 갭-필용 제2절연막을 형성하는 제4단계; 및 상기 제1절연막이 드러날때까지 상기 제2절연막과 상기 폴리실리콘막을 화학적기계적연마하여 상기 폴리실리콘막으로 이루어진 스토리지노드를 형성하는 제 5 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method comprising: preparing a substrate on which a storage node contact plug of a capacitor is formed; Forming a first insulating layer on the entire surface of the substrate and selectively etching the first insulating layer to expose the plug; A third step of forming a polysilicon film for a storage node along a step surface step of the substrate on which the second step is completed; A fourth step of forming a second insulating film for gap-fill on the entire surface of the substrate on which the third step is completed; And a fifth step of forming a storage node made of the polysilicon film by chemical mechanical polishing of the second insulating film and the polysilicon film until the first insulating film is exposed.
상기 제조공정을 통한 본 발명에 의한 커패시터 형성방법은 종래의 문제점을 해결하기 위해, 셀 부위의 커패시터 형성용 산화막 증착 후 셀에 커패시터가 형성될 영역을 만든 다음 폴리실리콘 및 갭-필용 산화막을 증착한 후, 에치백(Etch Back)없이 화학기계연마(CMP)에 의해 셀 부위의 커패시터 형성용 산화막까지 한꺼번에 연마함으로써 종래에 에치백 공정시 발생할 수 있는 폴리실리콘 잔유물이 남는 문제 및 커패시터 전극 상단부에서 누설전류가 발생할 문제점이 없는 커패시터를 실현하게 되며, 이는 상세히 후술될 것이다.In order to solve the conventional problem, the capacitor forming method according to the present invention through the manufacturing process, after depositing the oxide film for forming the capacitor of the cell site, and then forming a region in which the capacitor will be formed in the cell and then depositing the polysilicon and gap-fill oxide film After the polishing, the chemical film polishing (CMP) to the oxide film for the capacitor formation at the cell site at the same time without etching back, leaving the polysilicon residue that can occur in the conventional etch back process and leakage current at the upper end of the capacitor electrode Will realize a capacitor with no problem, which will be described later in detail.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In the drawings, the same reference numerals are used for the same components as in the prior art.
도2는 본 발명에 의한 커패시터 형성방법을 통해 구현된 단면구조도이다. 도시된 구성을 참조하면, 본 발명에 의한 커패시터 형성방법은, 먼저, 반도체기판(1) 상에 게이트(2)와 소스/드레인 접합(도면에 도시되지 않음) 등을 형성하므로써 통상의 모스트랜지스터를 형성한다. 이어서, 층간절연막(4)을 증착하고 평탄화한 다음, 상기 층간절연막(4)을 선택적으로 식각하여 상기 모스트랜지스터의 소스/드레인을 노출시킨다. 이어서, 비트라인용전도막으로서 폴리실리콘막과 금속실리사이드막을 증착하고 식각하여 비트라인 패턴(8,10) 및 커패시터의 스토리지노드용 플러그인 폴리실리콘(6)을 형성한다. 이어서, 상기 공정이 완료된 기판 전면에 다시 층간절연막(12)을 증착하고 평탄화한 다음, 커패시터가 형성될 부위의 상기 층간절연막(12)을 선택적으로 식각하여 커패시터의 스토리지노드용 플러그인 폴리실리콘(6)을 노출시킨다. 그리고 기판 표면의 단차를 따라 스토리지노드용 폴리실리콘막(14)을 증착한다. 이에 의해 스토리지노드 콘택 플러그용 폴리실리콘(6)과 스토리지노드용 폴리실리콘막(14)이 서로 콘택된다. 이러한 스토리지노드 콘택 공정은 잘 알려진 자기정렬콘택(SAC : self align contact) 공정으로 이루어지질 수 있음은 물론 당연하다. 계속해서, 커패시터가 형성될 부위를 완전히 채우도록 갭-필(gap-fill)용 산화막(16)을 증착한다. 여기서 산화막(16)은 저온증착이 가능하고 습식식각율이 높으면서 층 덮힘성이 좋은 오존테오스계(O3-TEOS) PSG를 주로 사용한다. 계속해서, 본 발명에서는, 상기 갭-필용 산화막(16)과 커패시터 스토리지노드용 폴리실리콘막(14) 및 층간절연막(12)의 일부두께를 화학적기계적연마에 의해 한꺼번에 연마한다.2 is a cross-sectional structural diagram implemented through the method of forming a capacitor according to the present invention. Referring to the configuration shown, the capacitor forming method according to the present invention, first, by forming a gate (2) and a source / drain junction (not shown), etc. on the semiconductor substrate 1, a conventional morph transistor Form. Subsequently, the interlayer insulating film 4 is deposited and planarized, and then the interlayer insulating film 4 is selectively etched to expose the source / drain of the MOS transistor. Subsequently, as the bit line conductive film, a polysilicon film and a metal silicide film are deposited and etched to form the bit line patterns 8 and 10 and the plug-in polysilicon 6 for the storage node of the capacitor. Subsequently, the interlayer dielectric layer 12 is deposited and planarized on the entire surface of the substrate on which the process is completed, and then the interlayer dielectric layer 12 at the portion where the capacitor is to be formed is selectively etched to thereby plug-in polysilicon 6 for the storage node of the capacitor. Expose The polysilicon film 14 for the storage node is deposited along the step of the substrate surface. As a result, the polysilicon 6 for the storage node contact plug and the polysilicon film 14 for the storage node are contacted with each other. Such a storage node contact process can be made of well-known self-aligned contact (SAC) process, of course. Subsequently, a gap-fill oxide film 16 is deposited to completely fill the site where the capacitor is to be formed. Here, the oxide layer 16 mainly uses an ozone-based (O 3 -TEOS) PSG capable of low temperature deposition, high wet etching rate, and good layer covering property. Subsequently, in the present invention, partial thicknesses of the gap-fill oxide film 16, the polysilicon film 14 for the capacitor storage node, and the interlayer insulating film 12 are polished at once by chemical mechanical polishing.
본 발명의 실시예에서, 바람직한 구체적인 방법 및 다양한 변형은 다음과 같다. 상기 갭-필용 산화막(16)은 2 - 10 wt% 범위의 PSG 산화막, 2 - 10 wt% 범위의 BSG 산화막, 및 5 - 10 wt% 범위의 열처리 하지 않은 BPSG 산화막을 사용할 수 있다. 상기 갭-필(gap-fill)용 산화막(12)과 커패시터 스토리지노드용 폴리실리콘(14) 및 층간절연막(12)을 화학적기계적연마(CMP)에 의해 한 번에 연마할 시 층간절연막(1)의 제거량을 5000 Å 이내로 하는 것이 바람직하다. 그리고 상기 갭-필용 산화막(16)과 폴리실리콘막(14) 및 층간절연막(12)을 화학적기계적연마에 의해 한 번에 연마할 시 스택 패드(stack pad), 소프트 패드(soft pad) 및 하드 패드(hard pad)중 어느것을 사용하는 것도 가능하다. 그리고 상기 화학적기계적연마에 의해 연마할 시 슬러리(slurry) 입자의 성분은 SiO2, Al2O3 및 CeO2인 것을 사용 가능하며, 이때 슬러리 내의 SiO2, Al2O3 및 CeO2성분은 5 - 25 wt%가 포함되어 있는 것이 바람직하다.In embodiments of the present invention, the preferred specific methods and various modifications are as follows. The gap-fill oxide film 16 may use a PSG oxide film in a range of 2-10 wt%, a BSG oxide film in a range of 2-10 wt%, and a BPSG oxide film in an unheat-treated range of 5-10 wt%. The interlayer insulating film 1 when the gap-fill oxide film 12, the capacitor storage node polysilicon 14, and the interlayer insulating film 12 are polished at once by chemical mechanical polishing (CMP) It is preferable that the removal amount of is within 5000 kPa. And stack pads, soft pads, and hard pads when the gap-fill oxide film 16, the polysilicon film 14, and the interlayer insulating film 12 are polished at once by chemical mechanical polishing. It is also possible to use any of the hard pads. And when the polishing by the chemical mechanical polishing components of the slurry (slurry) particles are SiO2, Al2O3 And CeO2Can be used, wherein SiO in the slurry2, Al2O3 And CeO2It is preferable that the component contains 5-25 wt%.
또한, 상기 화학적기계적연마시 1차 연마 후 폴리실리콘막(14)을 2차 연마하는 방법을 사용할 수 도 있는바, 여기서 1차 연마 시 슬러리 내 입자인 SiO2, Al2O3 및 CeO2성분을 5 - 25 wt% 포함하도록 구성하고, 2차 연마 시 사용할 슬러리는 산화막 보다 폴리실리콘의 단위 시간당 제거량이 2배 이상인 슬러리를 사용함이 적절하다. 이때 2차 연마시 층간절연막(12)의 제거량은 1000 Å 이내로 함이 바람직하다.In addition, a method of secondary polishing the polysilicon film 14 after the primary polishing during chemical mechanical polishing may be used, wherein SiO, which is a particle in the slurry during the primary polishing, is used.2, Al2O3 And CeO2It is appropriate to use a slurry composed of 5 to 25 wt% of the component, and the slurry to be used for secondary polishing is a slurry having a removal amount of polysilicon per unit time of 2 times or more than the oxide film. At this time, the removal amount of the interlayer insulating film 12 during secondary polishing is preferably within 1000 kPa.
이와 같은 본 발명에 의한 반도체소자의 커패시터 형성방법의 특징은, 제조공정중에서 층간절연막을 증착하고 셀에 커패시터가 형성될 영역을 만든 다음 폴리실리콘과 갭-필용 산화막을 증착한 후 에치백에 의해 산화막을 제거할 때, 주변회로 영역에 남아 있던 폴리실리콘의 잔유물이나 결함(particle)원인을 제거하고 후속 공정인 금속 콘택을 형성할 때 공정이 어려워지는 것을 방지하며, 또한 커패시터의 스토리지노드(Storage node)의 폴리실리콘이 뾰족해져 누설전류(leakage current)가 발생할 수 있는 문제점을 해결하고자, 화학적기계적연마 방법으로 셀 부위의 층간절연막, 폴리실리콘막 및 갭-필용 산화막을 한꺼번에 연마하여 커패시터를 형성하는 방법이다. 즉, 화학적기계적연마 공정으로 하면 스토리지노드 폴리실리콘 상단부가 평탄해져 누설전류가 발생할 수 있는 문제점을 해결하여 커패시터의 안정성이 증가할 뿐만 아니라, 주변회로 영역에 잔존할 수 있는 폴리실리콘을 완전히 제거할 수 있어 폴리실리콘 잔존에 의한 결함을 최소화 할 수 있고. 이후의 콘택 형성 공정이 용이하게 된다.Such a capacitor forming method of a semiconductor device according to the present invention is characterized in that, during the manufacturing process, the interlayer insulating film is deposited, the region where the capacitor is to be formed in the cell is formed, and then the polysilicon and the gap-fill oxide film are deposited. In order to remove the residues or particles of polysilicon remaining in the peripheral circuit area and to prevent the process from becoming difficult when forming a metal contact, which is a subsequent process, the storage node of the capacitor In order to solve the problem that the leakage of the current (leakage current) can be caused by the polysilicon of the point, a method of forming a capacitor by polishing the interlayer insulating film, the polysilicon film and the gap-fill oxide film at the same time by chemical mechanical polishing method. . In other words, the chemical mechanical polishing process flattens the upper end of the storage node polysilicon and solves the problem of leakage current, thereby increasing the stability of the capacitor and completely eliminating polysilicon remaining in the peripheral circuit area. There can be minimized defects caused by polysilicon remaining. The subsequent contact formation process is facilitated.
그리고 에치백에 의해 과도 식각될 문제가 없으므로 층간절연막의 두께를 감소시킬 수 있으며, 갭-필용 산화막 증착시 발생할 수 있는 보이드(void)(18)가 있어도 에치백 공정 없이 진행 되므로 스토리지노드인 폴리실리콘이 식각될 염려가 없으며 무엇보다도 갭-필용 산화막의 에치백 공정과 스토리지노드 폴리실리콘 제거 공정을 화학적기계적연마의 한 공정으로 캐패시터를 형성함으로써 공정 수(process step)를 단축시켜 비용이 절감되어 생산성을 향상시킬 수 있다.In addition, since there is no problem of over-etching by etch back, the thickness of the interlayer insulating film can be reduced, and even though there is a void 18 that can occur during the deposition of a gap-fill oxide, the process proceeds without an etch back process. There is no fear of etching, and most of all, the etchback process of the gap-fill oxide and the storage node polysilicon removal process form a capacitor as a process of chemical mechanical polishing, thereby reducing the process step and reducing productivity. Can be improved.
또한 화학기계연마 공정으로 할 경우 기존의 산화막 제거용 슬러리(slurry)를 그대로 사용할 수 있으므로 공정 수의 단축뿐만 아니라 기존 설비를 그대로 사용할 수 있어 따로 소모재를 구입할 필요가 없다.In addition, the chemical mechanical polishing process can use the existing oxide film removal slurry (slurry) as it is, not only shortening the process number, but also can use the existing equipment as it is, there is no need to purchase consumables separately.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.Although the foregoing has been described with respect to embodiments of the present invention, those skilled in the art will understand that various implementations are possible within the scope of the technical idea of the present invention.
상술한 바와 같이 본 발명은, 커패시터 형성시 화학적기계적연마 방법을 사용하여 기존의 습식 식각에 의한 방법으로 하였을 경우 발생하던 폴리실리콘 결함을 없앨 수 있어 안정한 커패시터 용량을 확보할 수 있으며, 또한 공정 수의 단축으로 생산비를 절감하는 효과가 있다. 또한 화학적기계적연마 공정에 의해 스토리지노드 폴리실리콘 상단부가 평탄해져 누설전류가 발생할 수 있는 문제점을 방지한다.As described above, the present invention can eliminate the polysilicon defects generated by the conventional wet etching method using the chemical mechanical polishing method when forming the capacitor, thereby securing a stable capacitor capacity and the number of processes. The shortening has the effect of reducing production costs. In addition, the upper end of the storage node polysilicon is flattened by a chemical mechanical polishing process, thereby preventing a problem that leakage current may occur.
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1998
- 1998-10-13 KR KR1019980042790A patent/KR100318455B1/en not_active IP Right Cessation
Patent Citations (2)
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| JPH1065119A (en) * | 1996-08-20 | 1998-03-06 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
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