KR20060113659A - 위성 방송 시스템용의 간략화된 스크램블링 방식 - Google Patents

위성 방송 시스템용의 간략화된 스크램블링 방식 Download PDF

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KR20060113659A
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Abstract

프레임 헤더(404), 프레임 보디(402), 및 파일롯 심볼들(408)을 포함하여, 공통 기준 위상으로 위성 방송 시스템의 모든 신호들을 통일하는 간략화된 스크램블링 방식이 제공되었다. 이는 전체적 시스템 성능에 영향을 끼치지 않고 수신기 전단 설계의 단순화와 융통성 증대를 가져 온다. 프레임 헤더들과 파일롯 심볼들을 갖는 많은 현행의 통신 시스템들에서, 프레임 헤더들 및 파일롯 심볼들의 위상들은 프레임 보디로부터의 변조된 데이터의 임의의 콘스털레이션 포인트들과 정렬되도록 설계되지 않았다. 본 스크램블링 방식은 프레임 헤더들/파일롯 심볼들과 변조된 데이터 간의 불규칙적 위상 변화들에 기인하여 생길 수 있는 영향들을 고려하였다.
스크램블링, 프레임 헤더, 파일롯 심볼, 콘스털레이션, 위상 변화

Description

위성 방송 시스템용의 간략화된 스크램블링 방식{SIMPLIFIED SCRAMBLING SCHEME FOR SATELLITE BROADCASTING SYSTEMS}
[관련 출원에 대한 참조]
본 출원은, 어니스트 시. 첸, 데니스 라이, 텅-솅 린, 윌리엄 시. 린드세이, 샤미크 마이트라, 조셉 산토루, 및 구앙카이 츄에 의해 발명되고, 제목이 '위성 방송 시스템용의 간략화된 스크램블링 방식'이며, 대리인 문서 번호 PD-203069이고, 2003년 8월 29일 출원된 미국 특허 가출원 번호 60/498,824호에 기초해 우선권의 혜택을 주장한다. 상기 가출원은 참조함으로써 여기에 통합된다.
본 발명은 일반적으로 송신되는 정보를 스크램블링(scrambling)하기 위한 방법 및 시스템에 관한 것인데, 더 특정하게는 공통 기준 위상으로 모든 신호들을 통일하는 간략화된 스크램블링 방식에 관한 것이다.
본 발명의 양수인이 제공하는, DIRECTV®와 같은, 디지털 직접 방송 시스템(Digital Direct Broadcast System)은 지금까지 매우 성공적이었다. 그러나, 이 시스템이 진화함에 따라, 계속 증가하는 오디오, 비디오 및 데이터 서비스 세트를 운반할 수 있는 추가 대역폭에 대한 요구도 점증하고 있다.
위성 TV 분야에서, 추가의 처리 능력이 제공되어 위성 TV 가 제공하는 비디 오 및 데이터 서비스에 대한 점증하는 요구들을 적절히 수용해주기를 바라는 요구가 꾸준히 제기되었다. 차세대 위성 TV 시스템을 개발하는데 있어서, 앞서 언급한 목표를 이루기 위해 LDPC(low-density parity check) 코드, 터보 코드 등과 같은 보다 효율적인 순방향 오류 정정(FEC)이 연구되고 있다. 이런 매우 효율적인 FEC 코드들을 사용하기 위해서, 프레임 헤더가 변조된 데이터에 미리 삽입되어 코드 프레임들의 경계부들이 디코더에 의해서 쉽게 식별될 수 있도록 보장해 준다. 또한, 이런 코드들이 종종 매우 낮은 반송파 대 잡음비(CNR)를 갖는 채널들 상에서 및 저잡음 블록(LNB)과 그 외의 위상 잡음 하에서 운영되기 때문에, 파일롯 심볼(pilot symbol)들이 주기적으로 삽입되어 반송파 동기화의 성능을 향상시킨다.
헤더 및 파일롯 심볼들은, 타이밍 획득 및 프레임 동기화뿐만이 아니라 (주파수 및 위상을 포함하는) 반송파 획득 및 추적(carrier acquisition and track)의 품질을 보장하는 데에 있어서 차세대 위성 TV 방송 시스템의 핵심적인 요소이다. 헤더/파일롯 심볼들을 갖는 시스템의 복조 성능을 향상시킬 필요가 있다. 본 발명은 이 필요를 충족시킨다.
[발명의 요약]
이상 설명한 요구들에 대처하기 위해서, 본 발명은 데이터 송신 시스템에서 심볼들을 스크램블링하는 방법 및 장치를 개시하고 있는데, 이 방법 및 장치는 시스템에 의한 프레임 송신 전에 프레임의 모든 요소들(프레임 헤더, 프레임 보디, 및 하나 또는 그 이상의 파일롯 심볼들)을 스크램블링하여 모든 요소들이 공통 기준 위상을 갖도록 하는 것을 포함한다. 본 발명은 전체적 시스템 성능에 영향을 끼치지 않으면서 수신기 전단 설계의 단순화와 융통성 증대를 가져 온다. 프레임 헤더/파일롯 심볼들을 갖는 많은 현행의 통신 시스템들에서, 헤더/파일롯 심볼들의 위상들은 임의의 콘스털레이션 포인트(constellation point)들과 정렬되도록 설계되지 않는다. 본 방식은 신호 설계 관점에서 볼 때 새로운 것이다. 본 방식은 헤더/파일롯 심볼들과 변조된 데이터 간의 불규칙적 위상 변화들에 기인하여 생길 수 있는 영향들을 고려하고 있다.
그 전체에 걸쳐서 유사 참조 번호들이 대응하는 부분들을 표시하고 있는 도면들에 대해 이하 언급한다.
도1은 본 발명의 양호한 실시예에 따른 예시적 직접 방송 위성 시스템을 도해한 도면.
도2는 본 발명의 양호한 실시예에 따른 예시적 신호 송신 시스템을 추가로 도해한 블록도.
도3은 본 발명의 양호한 실시예에 따른 예시적 신호 수신 시스템을 추가로 도해한 블록도.
도4는 물리 계층(PL) 프레임의 포맷을 도해한 개략도.
도5는 본 발명의 양호한 실시예에 따른 복소수 스크램블링 시퀀스 발생 회로를 표시하는 블록도.
도6은 본 발명의 양호한 실시예에 따라 {±45°,±135°} 회전된 스크램블링된 신호들의 콘스털레이션도.
도7은 본 발명의 양호한 실시예에 따라 {0°,±90°,180°} 회전된 스크램블링된 신호들의 콘스털레이션도.
도8은 본 발명의 양호한 실시예에 따라 수행된 로직을 도해하는 흐름도.
본 발명의 양호한 실시예에 대한 이하의 설명에서, 본 명세서의 부분을 이루고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 보여주는 첨부 도면들을 참조할 것이다. 본 발명의 범위를 벗어나지 않고서 그 외의 실시예들이 활용될 수 있고 구조적 변경들이 이뤄질 수 있음을 알아야 한다.
개관
본 발명은 직접 방송 위성 시스템과 같은 데이터 송신 시스템에서 공통 기준 위상으로, 프레임 헤더, 프레임 보디, 및 파일롯 심볼들을 포함하는 모든 신호들을 통일하는 간략화된 스크램블링 방식을 기술한다. 이는 전체적 시스템 성능에 영향을 끼치지 않으면서 수신기 전단 설계의 단순화와 융통성 증대를 가져 온다.
프레임 헤더들과 파일롯 심볼들을 갖는 많은 기존의 통신 시스템들에서, 프레임 헤더들 및 파일롯 심볼들의 위상들은 변조된 데이터(즉, 프레임 보디)에 대한 임의의 콘스털레이션 포인트들과 정렬되도록 설계되지 않았다. 본 발명의 방식은 신호 설계 관점에서 볼 때 신규한 것이다. 본 방식은 프레임 헤더들/파일롯 심볼들과 변조된 데이터 간의 불규칙적 위상 변화들에 기인하여 생길 수 있는 영향들을 고려하고 있다.
본 발명은 DVB-S2(Digital Video Broadcasting - Satellite Version 2) 표준 그룹에 의해 제안된 것과 비교해 이하의 이점들을 가져 온다:
·프레임 헤더/파일롯 심볼들과 변조된 데이터 간의 불필요한 위상 점프들을 제거함: 변조된 데이터의 스펙트럼 속성이 보존됨.
·적은 신호 처리를 요구함: I/Q (동위상 및 직교 위상) 성분 스와핑(swapping) 및 부호 변화들만이 필요하고 리스케일링(re-scaling)은 요구되지 않는다.
·수신기의 구현 복잡도를 감소시킴: 프레임 헤더들/파일롯 심볼들이 변조된 데이터로서 취급될 수 있다; 즉, 어떤 특별 취급도 프레임 헤더들/파일롯 심볼들에 대해 요구되지 않는다.
·획득/추적 알고리즘들에 대하여 많은 선택 사항을 허용해 줌: 평균화 연산(averaging) 또는 N 승(Nth power)의 비선형 연산에 기초한 획득/추적 알고리즘들에 대해 어떤 성능 열화도 겪지 않음.
직접 방송 위성 시스템
도1은 본 발명의 양호한 실시예에 따른 예시적 직접 방송 위성 시스템(direct broadcast satellite system)(100)을 도해한 도면이다. 시스템(100)은 서비스 제공자에 의해 운영되고 링크(106)를 통해 업링크 센터(102)와 통신하고 링크(110)를 통해 수신국들(108)과 통신하는 제어 센터(102)를 포함한다. 제어 센터(102)는 방송 자료(broadcast material)들을 업링크 센터(104)로 제공하고, 수신국들(108)과 협력하여 암호화 및 암호 해독용의 키 관리 등을 포함하여 여러 서비스들을 제공한다.
업링크 센터(104)는 제어 센터(102)로부터 방송 자료들을 수신하고, 안테나(112) 및 송신기(114)를 사용하여 업링크(116)를 통해서 방송 자료들을 하나 또는 그 이상의 위성(118)에게 송신하는데, 이 위성의 각각은 하나 또는 그 이상의 위성 중계기(120)를 포함할 수 있다. 위성들(118)은 방송 자료들을 수신하고 처리하며, 위성 중계기들(120)을 사용하여 방송 자료들(108)을 다운 링크(122)를 통해서 수신국들(108)에게 재송신한다. 수신국들(108)은 안테나(124)를 통해서 위성들(118)로부터 방송 자료들을 수신하고, 수신기(126)를 사용하여 방송 자료들을 복호하고 암호 해독한다.
신호 송신
도2는 본 발명의 양호한 실시예에 따른 예시적 신호 송신 시스템을 추가로 도해한 블록도이다. 제어 센터(102)는 각각이 비디오 및/또는 오디오 소스를 비디오 기초 스트림(VES) 및/또는 오디오 기초 스트림(AES)(202)이 되도록 부호화하는 복수의 비디오 및/또는 오디오 인코더(200)를 포함한다. 귀결되는 비디오 및/또는 오디오 기초 스트림들(202)은 (204)에서 통계학적 다중화된다. 다중화된 데이터 스트림은 (206)에서 순 방향 오류 정정(FEC) 코드를 사용하여 부호화된다. FEC 부호화 후에, 다수의 송신기(114) 기능들이 실행된다. 부호화된 데이터 스트림은 (208)에서, 희망 콘스털레이션, 즉 BPSK, QPSK, 8PSK, 16APSK, 또는 32 APSK 가 되도록 매핑되고 물리 계층(PL) 프레임화(framing)가 (210)에서 수행되는데, 여기서 PL 프레임화는 프레임 헤더의 추가, 파일롯 심볼들의 선택적 삽입, 및 프레임 보디의 스크램블링 또는 무작위화를 포함한다. PL 프레임들의 데이터 스트림은 (212)에서 변조되고 업링크 주파수로 변환되고, 이후 하나 또는 그 이상의 위성(118)에 있는 하나 또는 그 이상의 위성 중계기(120)에 안테나(112)를 통해서 업링크된다.
신호 수신
도3은 본 발명의 일 실시예에 따른 예시적 신호 수신 시스템을 추가로 도해한 블록도이다. 수신국들(108)에서, PL 프레임들의 데이터 스트림은 안테나(124) 및 수신기(126)를 통해서 위성들(118)에 있는 위성 중계기들(120)부터 다운링크된다. 수신기(126)에서, 신호 스트림은 주파수 다운 변환되고 이 데이터 스트림은 (300)에서 복조된다. 복조 후에, 디스크램블링(de-scrambling)과, 프레임 헤더 및 선택적 파일롯 심볼들로의 동기화 및 이것의 제거를 포함하는, PL 디프레이밍(de-framing)이 (302)에서 데이터 스트림에 대해 수행되어, 프레임 보디가 복원된다. 데이터 스트림은 (304)에서 디매핑(de-map)되어 FEC 부호화된 데이터 스트림을 복원한다. FEC 부호화된 데이터 스트림은 (306)에서 복호된다. 귀결되는 데이터 스트림은 (308)에서 통계학적 역다중화(statistically demultiplex)되어 비디오 및/또는 오디오 기초 스트림들(310)이 복원된다. 비디오 및/또는 오디오 기초 스트림들(310)은 각각 비디오 및/또는 오디오 디코더들(312)에 의해 복호되어 신호 수신이 완결된다.
물리 계층 프레임
도4는 물리 계층(PL) 프레임(400)의 포맷을 도해한 개략도이다. 각각의 PL 프레임(400)은 이하의 것으로 구성된다:
·선택된 FEC 방식에 따라 사용자 비트들을 부호화함으로써 발생된, 64,800 비트들(장 FEC 프레임) 또는 16,200 비트들(단 FEC 프레임)의 페이로드(payload)로 구성된 PL 보디(402); 및
·동기화 시퀀스, 변조 및 FEC 레이트 유형, 프레임 길이, 및 파일롯 심볼들의 존재/비존재를 포함하는 PL 헤더(404).
PL 보디(402)는 S 슬롯들(406)로 구성되는데, 여기서 각각의 슬롯은 90 심볼들로 구성된다. 슬롯들(406)의 수 S는 변조 방식에 좌우되어 가변하는데, 여기서 BPSK에 대해서는 S=720, QPSK에 대해서는 S=360, 8PSK에 대해서는 S=240, 16APSK에 대해서는 S=180, 32APSK에 대해서는 S=90이다. 파일롯 심볼들(408)은 동기화를 유지하기 위해서 매 16 슬롯마다 삽입될 수 있는데, 여기서 파일롯 심볼들(408)은 36 심볼들을 포함한다.
PL 헤더(404)는 고정 π/2 BPSK 변조된 90 심볼들로 구성된다. PL 헤더(404)의 처음의 26 심볼들은 프레임의 개시부(SOF)의 검출을 허용한다. 다음 차례의 64 심볼들은, 연판정 상관 부호화(soft-decision correlation coding)에 적합하고 앞서 리스팅된 시그널링 정보를 포함하는 물리 계층 시그널링 코드(PLSCODE)를 포함한다.
원래의 DVB-S2 신호 위상 구조에서, 각각의 PL 헤더(404)는 π/2 BPSK (0°, 180°,±90°)를 사용하여 변조된다. 각각의 PL 보디(402)는, (CI+jCQ) 로 나타내어지는, 복소수 스크램블링 (무작위화) 시퀀스(412)로 PL 보디(402)의 (I+jQ) 샘플들을 승산함으로써 (410)에서 복소수 스크램블링 연산을 수행하여 에너지 분포에 대해서 무작위화된다.
원래의 DVB- S2 복소수 스크램블링 연산
원래의 DVB-S2 신호 위상 구조에서, PL 보디(402)에 대해서 수행되는 복소수 스크램블링 연산은 이하의 것을 포함한다:
Figure 112006014055814-PCT00001
여기서,
Ik, Qk는 원래의 심볼들을 나타내고,
IS,k, QS ,k 는 스크램블링된 심볼들을 나타내고,
II,k, CQ ,k 는 값 ±1을 갖는 복소수 스크램블링 시퀀스(412)를 나타낸다.
복소수 스크램블링 시퀀스(412)는,
Figure 112006014055814-PCT00002
Figure 112006014055814-PCT00003
로부터 도출되는데, 여기서 dI ,k 및 dQ ,k 는 도5에 도시되고 이하에서 더 자세히 설명되는 복소수 스크램블링 시퀀스 발생 회로(500)에 의해 발생되는 복소수 제곱 시퀀스(412)의 k 번째 성분의 실수(I) 및 허수(Q) 성분이다.
복소수 스크램블링 연산(410)은 이하의 표에 따라
Figure 112006014055814-PCT00004
인자를 제외한 단순 덧셈들 및 뺄셈들을 포함한다는 것을 주의하라.
Figure 112006014055814-PCT00005
상기 규칙을 적용한 후에, 귀결되는 신호 위상 구조는 이하와 같다.
·π/2 BPSK (0°,180°,±90°)로 변조된 PL 헤더(404),
·±45°, 또는 ±135°의 회전으로 스크램블링된 변조된 데이터(즉, PL 보디 402):
­BPSK가 대각선 축들(±45°, 및 ±135°)까지 회전됨
­QPSK가 I 및 Q 회전축들(±0°,±90°,±180°)까지 회전됨
­16 APSK 및 32 APSK가 I 및 Q 축들 상의 노드 농도(node concentration)에 따라 회전됨
­8PSK 콘스털레이션이 불변임.
몇몇 변조들에 관한 원래의 신호 콘스털레이션들이 도6에 도시되었는데, 이는 이하에 더 자세히 설명된다. 상부 및 하부 로우들은 각각 상기 규칙에 의한 스크램블링 전후의 콘스털레이션들을 나타낸다. 점들은 콘스털레이션 노드들을 나타내고, 화살표들은 파일롯 심볼 위상들을 나타낸다. PL 헤더(404)는 스크램블링에 의해 영향받지 않는다. PL 헤더(404) 및 파일롯 심볼들(408)의 위상들이 변조된 데이터, 즉 PL 보디(402)에 대한 신호 콘스털레이션들의 위상들과 항상 정렬되지는 않는다는 것을 알 수 있다. 특정하게는, 파일롯 심볼들(408)의 위상은 스크램블링 전에 0°이나, 스크램블링 후에는 QPSK, 8PSK, 16APSK 콘스털레이션들에 대해 오정렬된다. 따라서, PL 헤더(404)/파일롯 심볼들(408) 및 PL 보디(402) 간의 위상 점프들이 콘스털레이션들에서 쉽게 관측될 수 있다.
반면에, 본 발명은 향상된 복소수 스크램블링 연산 수단에 의해 공통 기준 위상으로 모든 신호들을 통일한다.
향상된 복소수 스크램블링 연산
본 발명은 PL 헤더(402) 및 파일롯 심볼들(408)의 위상들이 변조된 대로의 PL 보디(402)의 콘스털레이션들의 몇몇 포인트들과 정렬되도록 하기 위한 것이다. 이는 PL 보디(402) 및 파일롯 심볼들(408)에 대해 이하의 향상된 복소수 스크램블링 연산(410)을 실행함으로써 성취될 수 있다:
Figure 112006014055814-PCT00006
.
여기서, Ik, Qk 는 원래의 심볼들을 나타내고,
IS,k 및 QS ,k 는 스크램블링된 심볼들을 나타내고,
nk 는 nk = 2dI ,k + dQ ,k 와 같은 스크램블링 위상 승산자를 나타내고, dI ,k 및 dQ,k는 회로(500)에 의해 발생되는 복소수 스크램블링 시퀀스(412)의 k번째 성분의 실수(I) 및 허수(Q) 성분들이다.
본 발명의 복소수 스크램블링 연산(410)에서, I/Q 성분 스와핑 및 부호 변화만이 실행되는데, 이는 이하의 표에서 설명된다.
Figure 112006014055814-PCT00007
리스케일링이 요구되지 않는다는 점을 주의하라.
본 발명에 따르면, 변조들에 대한 귀결 신호 위상들은 예를 들어 이하와 같이 요약된다:
·BPSK 페이로드 심볼 위상들 = {45°,-135°}
­스크램블링된 심볼 위상들 = {±45°,±135°}
·8PSK 페이로드 심볼 위상들 = {0°,±90°,180°,±45°,±135°}
­스크램블링된 심볼 위상들 = {0°,±90°,180°±45°,±135°}
(동일 세트)
·PL 헤더(402) 심볼 위상들 = {45°,-135°}(BPSK와 동일)
­π/2 변조된 데이터 위상들 = {±45°,±135°}
·파일롯 심볼(408) 위상들 = {45°}
­스크램블링된 심볼 위상들 = {±45°,±135°}
·모든 신호들이, 복소수 스크램블링 연산(410)이 실행되기 전뿐만 아니라 후에도, BPSK, QPSK, 8PSK, 16APSK, 또는 32 APSK 변조들에 대해 45°의 공통 위상을 갖는다.
본 발명으로부터의 여러 변조들의 콘스털레이션들이 도7에 도시되었는데, 이는 이하에서 더 자세히 설명된다. 본 발명에서, PL 헤더(404)와 파일롯 심볼들(408), 및 변조된 데이터, 즉 PL 보디(402) 간에 불필요한 위상 점프가 전혀 없다는 것을 주의하라.
복소수 스크램블링 시퀀스 발생 회로
도5는 본 발명의 양호한 실시예에서 사용되는 복소수 스크램블링 시퀀스 발생 회로(500)를 표시하는 블록도이다. 일반적으로, 복소수 스크램블링 시퀀스 발생 회로(500)의 기능들은 송신기(114)의 프레임화 블록(210)과 수신기(126)의 디프레이밍 블록(302)에서 수행된다.
회로(500) 내에서, 1 비트 지연들('D'로 라벨링됨)의 두개의 시퀀스가 제공된다: X 지연들(502)의 제1 시퀀스(좌측에서 우측으로 X(17)에서 X(0)까지로 라벨링됨) 및 Y 지연들(504)의 제2 시퀀스(좌측에서 우측으로 Y(17)로부터 Y(0)으로 라벨링됨).
비트들 및 조건들의 초기 스트링이 제1 및 제2 지연인 (502) 및 (504)의 시퀀스 내로 로드되는데, 여기서 비트들 및 조건들의 초기 스트링은,
Figure 112006014055814-PCT00008
을 포함한다.
이후에, PL 보디(402)는 지연 X(0)에서 복소수 스크램블링 시퀀스 발생 회로(500) 내로 비트 단위로 로드되는데, 여기서 각각의 지연의 비트들은 각각의 클록마다 다음 차례의 인접 지연 내로 로드되어,
Figure 112006014055814-PCT00009
이 된다.
또한, 많은 그외의 연산들이 지연들의 여러 출력을 사용하여 실행된다. 예를 들어, 배타적 논리합(XOR) 회로(506)는,
Figure 112006014055814-PCT00010
의 출력값을 발생한다.
이 출력값은 이후 (508)에서 사용되어 이하의 식에 따라 회로(500)용의 출력값을 발생한다.
Figure 112006014055814-PCT00011
XOR(510)은
Figure 112006014055814-PCT00012
의 출력값을 발생한다.
XOR(512)은 X(17)에 대한 입력으로 사용되는 이하의 출력값을 발생한다.
Figure 112006014055814-PCT00013
XOR(514)은 Y(17)의 값을 설정하는데에 사용되는 이하의 출력값을 발생한다.
Figure 112006014055814-PCT00014
XOR(516)은 이하의 출력값을 발생한다.
Figure 112006014055814-PCT00015
XOR(518)은 이하의 출력값을 발생한다.
Figure 112006014055814-PCT00016
이 출력값은 이후 (520)에서 사용되어 회로(500)용의 이하의 출력값을 발생한다.
Figure 112006014055814-PCT00017
DVB- S2 스크램블링을 사용한 스크램블링된 신호들의 콘스털레이션들
도6은 현존하는 DVB-S2 스크램블링 방식을 사용한 신호들의 콘스털레이션들을 보여준다. 상위의 콘스털레이션들(600)은 각각의 다른 변조에 대한 스크램블링 전의 신호들을 표시하고, 하위의 콘스털레이션들(602)은 PL 헤더(404) 뿐만이 아니라 각각의 다른 변조에 대한 스크램블링 후의 신호들을 표시한다. 화살표(604)는 파일롯 심볼들(408)의 회전들을 식별한다.
향상된 스크램블링을 사용한 스크램블링된 신호들의 콘스털레이션들
도7은 본 발명의 향상된 스크램블링 방식을 이용한 신호들의 콘스털레이션들을 보여준다. 상위 콘스털레이션들(700)은 각각의 다른 변조에 대한 스크램블링 전의 신호들을 표시하고, 하위 콘스털레이션들(702)은 PL 헤더(404) 뿐만이 아니라 각각의 다른 변조에 대한 스크램블링 후의 신호들을 표시한다. 화살표(704)는 파일롯 심볼들(408)의 회전들을 식별한다.
양호한 실시예의 로직
도8은 본 발명의 양호한 실시예에서 수행되는 로직을 도해한 흐름도이다. 특정하게는, 이 로직은 실수 심볼들 Ik 및 허수 심볼들 Qk 을 갖는 신호로부터 실수 심볼들 IS,k 및 허수 심볼들 QS ,k 을 갖는 스크램블링된 신호를 발생시키는 방법을 포함한다.
블록(800)은 복소수 스크램블링 시퀀스 (dI ,k)의 k번째 성분의 실수부를 발생하는 단계를 나타낸다.
블록(804)은,
Figure 112006014055814-PCT00018
와 같은 스크램블링된 위상 승산자 nk를 발생시키는 단계를 나타낸다.
블록(806)은 스크램블링된 신호
Figure 112006014055814-PCT00019
를 발생시키는 단계를 나타낸다.
성능
본 발명은 반송파 및 위상 획득 면에서뿐만이 아니라 반송파 및 위상 추적 면에서 볼 때 원래의 DVB-S2 방식으로 얻을 수 있는 성능 이상을 제공한다. 사실상, 본 발명은, PL 헤더(404)와 PL 보디(402) 간의, 파일롯 심볼들(408)과 PL 보디(402) 간의, 및 다른 변조들로부터의 노드들 즉 다른 PL 보디들(402) 간의, 불필요한 π/4 및 π/8 위상 점프들을 제거한다는 점에서, 원래의 DVB-S2 방식에 비해 뚜렷한 우위를 제공한다. 이런 위상 점프들은 이들이 N 승의 처리 성능 등에 영향을 줄 수 있기 때문에 성능 면에서 볼 때 바람직하지 않을 수 있다. 또한, 본 발명은 I/Q 성분 스와핑 및 부호 변화만이 필요하고 리스케일링은 요구되지 않기 때문에 더 작은 처리로도 된다. 마지막으로, 본 발명은 설계 및 구현 복잡도와 관련 테스트 작업을 감소시키므로 DVB-S2 명세 규격을 단순화하고, 송신기와 수신기 양자 모두에 대한 비용을 절감한다.
결론
본 발명의 양호한 실시예의 지금까지의 설명은 예시 및 기술을 위한 목적으로 제시된 것이다. 이 설명은 모든 가능한 실시예들을 모조리 제시한 것도 아니고, 본 발명을 개시된 형태에만 정확히 제한하고자 하는 것도 아니다. 많은 변형들 및 이형들이 상기 교시를 볼 때 이뤄질 수 있다.
본 발명의 범위는 여기의 상세한 설명이 아니라 이하 첨부된 청구범위에 의해 규정되도록 의도하였다. 앞서의 명세서, 예들 및 데이터는 본 발명의 장치 및 방법의 제조 및 사용에 대한 완전한 기술을 제공한다. 본 발명의 많은 실시예들이 본 발명의 범위를 벗어나지 않고서 이뤄질 수 있으므로, 본 발명은 이후 첨부되는 청구범위에 의해서만 규정되는 것이다.

Claims (11)

  1. 실수 심볼들 Ik 및 허수 심볼들 Qk 을 갖는 신호로부터 실수 심볼들 IS,k 및 허수 심볼들 QS , k 를 갖는 스크램블링된 신호를 발생하는 방법으로서,
    복소수 스크램블링 시퀀스(dI ,k) 의 k번째 성분의 실수부를 발생하는 단계와,
    복소수 스크램블링 시퀀스(dQ ,k) 의 k번째 성분의 허수부를 발생하는 단계와,
    Figure 112006014055814-PCT00020
    에 따라서 스크램블링 위상 승산자(scrambling phase multiplier) nk 를 발생하는 단계와,
    상기 스크램블링된 신호
    Figure 112006014055814-PCT00021
    을 발생하는 단계
    를 포함하는 방법.
  2. 데이터 송신 시스템에서 심볼들을 스크램블링하는 방법으로서,
    프레임의 모든 성분들이 공통 기준 위상(common reference phase)을 갖도록, 상기 시스템에 의한 상기 프레임의 송신 전에 상기 프레임의 모든 성분들을 스크램블링하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서, 상기 프레임의 성분들은 프레임 헤더 또는 프레임 보디를 포함하는 방법.
  4. 제2항에 있어서, 상기 프레임의 성분들은 하나 또는 그 이상의 파일롯 심볼들을 더 포함하는 방법.
  5. 제2항에 있어서, 상기 스크램블링 단계는
    Figure 112006014055814-PCT00022
    에 따라 복소수 스크램블링 연산을 수행하는 단계 -여기서, Ik, Qk는 원래의 심볼들을 나타내고, IS,k, QS ,k 는 스크램블링된 심볼들을 나타내고, nk 는
    Figure 112006014055814-PCT00023
    와 같은 스크램블링 위상 승산자를 나타내고, dI ,k 및 dQ ,k는 복소수 스크램블링 시퀀스의 k번째 성분의 실수(I) 및 허수(Q) 성분임-
    를 포함하는 방법.
  6. 제5항에 있어서, 상기 복소수 스크램블링 연산은,
    Figure 112006014055814-PCT00024
    에 따른 단순 성분 스와핑(swapping) 및 부호 변화를 포함하는 방법.
  7. 데이터 송신 시스템에서 심볼들을 스크램블링하는 장치로서,
    프레임의 모든 성분들이 공통 기준 위상을 갖도록, 상기 시스템에 의한 상기프레임의 송신 전에 상기 프레임의 모든 성분들을 스크램블링하는 수단
    을 포함하는 장치.
  8. 제7항에 있어서, 상기 프레임의 성분들은 프레임 헤더 또는 프레임 보디를 포함하는 장치.
  9. 제7항에 있어서, 상기 프레임의 성분들은 하나 또는 그 이상의 파일롯 심볼들을 포함하는 장치.
  10. 제7항에 있어서, 상기 스크램블링하는 수단은
    Figure 112006014055814-PCT00025
    에 따라 복소수 스크램블링 연산을 수행하는 수단 -여기서, Ik, Qk는 원래의 심볼들을 나타내고, IS,k, QS ,k 는 스크램블링된 심볼들을 나타내고, nk 는
    Figure 112006014055814-PCT00026
    와 같은 스크램블링 위상 승산자를 나타내고, dI ,k 및 dQ ,k는 복소수 스크램블링 시퀀스의 k번째 성분의 실수(I) 및 허수(Q) 성분임-
    을 포함하는 장치.
  11. 제10항에 있어서, 상기 복소수 스크램블링 연산은,
    Figure 112006014055814-PCT00027
    에 따른 단순 덧셈들 및 뺄셈들을 포함하는 장치.
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