KR20060112685A - Group iii nitride semiconductor multilayer structure - Google Patents
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Abstract
Description
(관련출원의 상호참조)(Cross-reference of related applications)
본 출원은 35 U.S.C. 111(b) 조항 하에 2004년 2월 3일 출원한 미국 가출원 제60/541,071호의 제출일 이익을 35 U.S.C. 119(e)(1)에 따라 주장하는 35 U.S.C. 111(a) 하에 출원한 출원서이다.This application claims 35 U.S.C. The date of submission of U.S. Provisional Application No. 60 / 541,071, filed February 3, 2004, under Section 111 (b), shall be 35 U.S.C. 35 U.S.C. as claimed under 119 (e) (1). Application filed under 111 (a).
본 발명은, 예컨대 발광 다이오드(LEDs), 레이저 다이오드(LDs), 및 전자 디바이스 제조에 사용되는 III족 질화물 반도체 다층구조물에 관한 것이다. 더욱 구체적으로, 본 발명은 완만한 가공조건하의 공정을 통해 제조되고 특정 표면조도를 가지며, III족 질화물 반도체 성장용 기판이 조합되어 있는 III족 질화물 반도체 다층구조물에 관한 것이다.FIELD OF THE INVENTION The present invention relates to Group III nitride semiconductor multilayer structures for use in manufacturing light emitting diodes (LEDs), laser diodes (LDs), and electronic devices, for example. More specifically, the present invention relates to a group III nitride semiconductor multilayer structure that is manufactured through a process under mild processing conditions, has a specific surface roughness, and is combined with a group III nitride semiconductor growth substrate.
III족 질화물 반도체는 가시광선 내지 자외선에 상당하는 밴드갭 에너지를 나타내는 직접 전이형 밴드구조를 가져서, 고효율의 발광을 가능하게 한다. 그러므로, III족 질화물 반도체는 LED 및 LD 제품에 사용되어 왔다. 한편, 알루미늄질화 갈륨(AlGaN) 및 질화 갈륨(GaN) 사이의 헤테로 접합계면에서는, III족 질화물 반도체의 특징적인 특성인 압전효과에 의해 2차원 전자층이 생성된다. 그러므로, 전자 디바이스에 사용되는 경우에도, III족 질화물 반도체는 종래의 III-V족 화합물 반도체에 의해서는 발현되지 않은 특징이 나타나는 포텐셜을 갖는다. The group III nitride semiconductor has a direct transition type band structure exhibiting bandgap energy corresponding to visible light or ultraviolet light, thereby enabling high efficiency light emission. Therefore, group III nitride semiconductors have been used in LED and LD products. On the other hand, at the heterojunction interface between gallium nitride (AlGaN) and gallium nitride (GaN), a two-dimensional electron layer is generated by the piezoelectric effect, which is a characteristic characteristic of the group III nitride semiconductor. Therefore, even when used in an electronic device, the group III nitride semiconductor has the potential of exhibiting characteristics not expressed by the conventional group III-V compound semiconductor.
그러나, III족 질화물 반도체 단결정은 그 단결정이 성장하는 온도에서의 질소의 해리압이 2,000atm 정도로 높기 때문에 성장이 곤란하다. 그러므로, 비질화물(질화물 제외) III-V족 화합물 반도체의 경우와는 달리, III족 질화물 반도체의 에피택셜 성장에 III족 질화물 반도체 단결정 기판을 사용하는 것은 현상황에서는 곤란하였다. 따라서, III족 질화물 반도체의 에피택셜 성장에는 III족 질화물 반도체 단결정외의 재료, 예컨대 사파이어(Al2O3) 단결정 또는 실리콘 카바이드(SiC) 단결정 등으로 이루어진 기판을 사용한다.However, group III nitride semiconductor single crystals are difficult to grow because the dissociation pressure of nitrogen at the temperature at which the single crystals grow is about 2,000 atm. Therefore, unlike the case of the non-nitride (except nitride) group III-V compound semiconductor, it is difficult in the present situation to use a group III nitride semiconductor single crystal substrate for epitaxial growth of the group III nitride semiconductor. Therefore, for the epitaxial growth of the group III nitride semiconductor, a substrate made of a material other than the group III nitride semiconductor single crystal, for example, a sapphire (Al 2 O 3 ) single crystal or a silicon carbide (SiC) single crystal or the like is used.
그러나, 이러한 이종 재료의 기판과 이 기판 상에 에피택셜 성장되는 III족 질화물 반도체 결정 사이에는 큰 격자 부정합이 존재한다. 예컨대, 사파이어(Al2O3)와 질화 갈륨(GaN) 사이에는 격자 부정합이 16% 존재하는 반면, SiC와 질화 갈륨 사이에는 6%의 격자 부정합이 존재한다. 일반적으로, 기판과 그 위에 성장되는 결정 사이에 이러한 큰 격자 부정합이 존재하는 경우, 기판 상에 결정을 직접 에피택셜 성장시키는 것은 곤란하고, 또한 이렇게 하여 성장된 결정은 우수한 결정성을 나타내지 않는다. 상술한 점에서, 유기금속 화학기상 증착법(MOCVD)에 의해 사파이어 단결정 기판 또는 SiC 단결정 기판 상에 III족 질화물 반도체 결정을 에피택셜 성장시킨 경우, 일본특허 제3026087호 또는 일본특허공개 평4-297023호에 기재되어 있는 방법으로서, 질화 알루미늄(AlN) 또는 AlGaN으로 이루어진 저온 버퍼층을 기 판 상에 위치시키고, 이 버퍼층 상에 III족 질화물 반도체 결정을 고온에서 에피택셜 성장시키는 방법을 일반적으로 행하여 왔다.However, there is a large lattice mismatch between the substrate of such dissimilar material and the group III nitride semiconductor crystal epitaxially grown on the substrate. For example, there is a 16% lattice mismatch between sapphire (Al 2 O 3 ) and gallium nitride (GaN), while a 6% lattice mismatch exists between SiC and gallium nitride. In general, when such large lattice mismatch exists between a substrate and crystals grown thereon, it is difficult to epitaxially grow crystals directly on the substrate, and the crystals thus grown do not exhibit good crystallinity. In view of the above, in the case of epitaxially growing Group III nitride semiconductor crystals on a sapphire single crystal substrate or a SiC single crystal substrate by organometallic chemical vapor deposition (MOCVD), Japanese Patent No. 3026087 or Japanese Patent Application Laid-Open No. 4-297023. As a method described in the above, a method of placing a low temperature buffer layer made of aluminum nitride (AlN) or AlGaN on a substrate and epitaxially growing a group III nitride semiconductor crystal on the buffer layer at a high temperature has been generally performed.
저온 버퍼층을 사용하는 상술한 성장법 이외에, 가열된 기판 상에 III족 원소원소에 대한 질소의 비율이 1,000 이하가 되도록 III족 원소원 및 질소원을 공급하거나, 또는 상기 기판 상에 III족 원소원만(질소/III족 원소 비가 0인 경우)을 공급하여, III족 질화물 반도체를 형성한 후; 이어서 III족 원소원 및 질소원을 사용하여 III족 질화물 반도체 단결정을 에피택셜 성장시키는 방법(예컨대, 일본특허공개 2003-243302호에 개시된 방법)이 제안되어 있다. In addition to the above-described growth method using a low temperature buffer layer, a group III element source and a nitrogen source are supplied on a heated substrate so that the ratio of nitrogen to group III element elements is 1,000 or less, or only a group III element source on the substrate. (When the nitrogen / group III element ratio is 0) to form a group III nitride semiconductor; Then, a method (e.g., a method disclosed in Japanese Patent Laid-Open No. 2003-243302) has been proposed for epitaxially growing a group III nitride semiconductor single crystal using a group III element source and a nitrogen source.
한편, 평활한 표면을 가지며 결정성이 우수한 III족 질화물 반도체를 형성하기 위해서는 표면조도가 매우 낮은 기판이 요구된다. 예컨대, 일본특허공개 2002-255694호에는 표면조도(Rms)가 0.1nm 이하이고 표면조도(Ra)가 0.06nm 이하인 기판 상에 상술한 버퍼층을 형성한 후, III족 질화물 반도체 단결정을 성장시키는 기술이 개시되어 있다. 그러나, 경도가 높은 사파이어 또는 실리콘 카바이드를 III족 질화물 반도체를 성장시키기 위한 기판으로서 사용하는 경우, 기판의 표면조도를 극히 낮추기 위해서 어려운 공정이 요구되어, 제조비용이 증가하게 된다.On the other hand, a substrate having a very low surface roughness is required to form a group III nitride semiconductor having a smooth surface and excellent crystallinity. For example, Japanese Patent Laid-Open No. 2002-255694 discloses a technique for forming a group III nitride semiconductor single crystal after forming the above-mentioned buffer layer on a substrate having a surface roughness (Rms) of 0.1 nm or less and a surface roughness (Ra) of 0.06 nm or less. Is disclosed. However, when sapphire or silicon carbide with high hardness is used as a substrate for growing a group III nitride semiconductor, a difficult process is required to extremely lower the surface roughness of the substrate, resulting in an increase in manufacturing cost.
일본특허공개 2002-093726호에는 전위밀도가 저감되고 결정성이 우수한 III족 질화물 반도체를 형성하는 기술로서, 마스크가 형성되어 있는 기판을 에칭함으로써, 기판의 표면에 주기적으로 배열된 홈을 형성하고, 이 기판 상에 III족 질화물 반도체 단결정을 성장시키는 기술이 개시되어 있다. 그러나, 상기 기판 상에 마스크를 형성하는 데에는 번잡한 공정이 필요하여, 제조비용이 증가한다.Japanese Laid-Open Patent Publication No. 2002-093726 is a technique for forming a group III nitride semiconductor having a low dislocation density and excellent crystallinity, by etching a substrate on which a mask is formed to form grooves periodically arranged on the surface of the substrate, A technique for growing a group III nitride semiconductor single crystal on this substrate is disclosed. However, forming a mask on the substrate requires a complicated process, which increases the manufacturing cost.
본 발명의 목적은 평활한 표면을 가지며 결정성이 우수하고, 용이하게 가공될 수 있는 저가의 기판을 사용하는 III족 질화물 반도체 다층구조물을 제공하는 것이다. 또 다른 목적은 상기 다층구조물을 포함하는 III족 질화물 반도체 발광소자를 제공하는 것이다.It is an object of the present invention to provide a group III nitride semiconductor multilayer structure using a low cost substrate which has a smooth surface and is excellent in crystallinity and which can be easily processed. Still another object is to provide a group III nitride semiconductor light emitting device including the multilayer structure.
III족 질화물 반도체 이외의 재료로 이루어진 기판 상에 III족 질화물 반도체 단결정을 에피택셜 성장시키는 상술한 경우, 예컨대 일본특허 3026087호, 또는 일본특허공개 평4-297023호 또는 2003-243302호에 기재된 바와 같이, 일반적으로 기판의 표면 상에 버퍼층을 형성하고, 이어서 이 버퍼층 상에 III족 질화물 반도체 단결정을 에피택셜 성장시킨다. In the above-described case of epitaxially growing a group III nitride semiconductor single crystal on a substrate made of a material other than a group III nitride semiconductor, as described in, for example, Japanese Patent No. 3026087 or Japanese Patent Application Laid-Open No. 4-297023 or 2003-243302. In general, a buffer layer is formed on the surface of the substrate, and then a group III nitride semiconductor single crystal is epitaxially grown on the buffer layer.
본 발명자는 상술한 바와 같이, III족 질화물 반도체 단결정을 버퍼층을 통해 기판 상에 에피택셜 성장시키는 경우, III족 질화물 반도체 단결정을 기판 상에 직접 성장시키는 경우에 비해서 그 단결정의 성장이 수평방향으로 진행되기 쉽고; 또한 그 표면에 특정한 평균 깊이의 홈이 있는 기판을 사용하면, 제조비용을 저감시킬 수 있으며, 표면이 평활한 III족 질화물 반도체 단결정층을 형성할 수 있는 것을 발견하였다. 본 발명은 이들 발견에 기초하여 달성된 것이다.As described above, when the epitaxial growth of the group III nitride semiconductor single crystal is performed on the substrate through the buffer layer, the present inventors grow the single crystal in the horizontal direction as compared with the case where the group III nitride semiconductor single crystal is grown directly on the substrate. Easy to be; In addition, it has been found that the use of a substrate having a groove having a specific average depth on the surface can reduce the manufacturing cost and form a group III nitride semiconductor single crystal layer having a smooth surface. The present invention has been accomplished based on these findings.
따라서, 본 발명은 다음을 제공한다.Accordingly, the present invention provides the following.
(1) 기판; 상기 기판 상에 형성되며 원주형상 또는 섬형상 결정구조를 갖는 AlxGa1-xN(0≤x≤1) 버퍼층; 및 상기 버퍼층에 형성되는 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정층을 포함하는 III족 질화물 반도체 다층구조물에 있어서, 상기 기판은 그 표면에 비주기적으로 분포된 평균 깊이 0.01~5㎛의 홈을 갖는 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(1) a substrate; An Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer formed on the substrate and having a columnar or island crystal structure; In the group III nitride semiconductor multilayer structure comprising an Al x In y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) single crystal layer formed in the buffer layer, The substrate has a group III nitride semiconductor multi-layer structure, characterized in that having a groove having an average depth of 0.01 ~ 5㎛ distributed aperiodic on the surface.
(2) (1)에 있어서, 상기 홈의 평균 깊이가 0.1~1㎛인 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(2) The group III nitride semiconductor multilayer structure according to (1), wherein the average depth of the grooves is 0.1 to 1 µm.
(3) (1) 또는 (2)에 있어서, 상기 기판은 사파이어 단결정 또는 SiC 단결정으로 이루어진 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(3) The group III nitride semiconductor multilayer structure according to (1) or (2), wherein the substrate is made of sapphire single crystal or SiC single crystal.
(4) (1) 내지 (3) 중 어느 하나에 있어서, 상기 버퍼층은 원주형상 결정립을 함유하는 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(4) The group III nitride semiconductor multilayer structure according to any one of (1) to (3), wherein the buffer layer contains columnar crystal grains.
(5) (1) 내지 (4) 중 어느 하나에 있어서, 상기 버퍼층의 두께는 1~100nm인 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(5) The group III nitride semiconductor multilayer structure according to any one of (1) to (4), wherein the buffer layer has a thickness of 1 to 100 nm.
(6) (1) 내지 (5) 중 어느 하나에 있어서, 상기 버퍼층은 III족 원소에 대한 질소의 비가 1,000 이하가 되도록 III족 원소원 및 질소원을 연속적으로 공급하거나, 또는 III족 원소원만(질소/III족 원소 비가 0인 경우)을 공급하여 형성한 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(6) The buffer layer according to any one of (1) to (5), wherein the buffer layer continuously supplies a group III element source and a nitrogen source so that the ratio of nitrogen to the group III element is 1,000 or less, or only a group III element source ( Group III nitride semiconductor multilayer structure, characterized in that formed by supplying (if the nitrogen / group III element ratio is 0).
(7) (1) 내지 (6) 중 어느 하나에 있어서, 상기 단결정층의 두께는 1~20㎛인 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(7) The group III nitride semiconductor multilayer structure according to any one of (1) to (6), wherein the single crystal layer has a thickness of 1 to 20 µm.
(8) (1) 내지 (7) 중 어느 하나에 있어서, 상기 단결정층은 질소/III족 원소 비가 1,600~3,200이 되도록 III족 원소원 및 질소원을 공급하여 형성한 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(8) The Group III nitride semiconductor according to any one of (1) to (7), wherein the single crystal layer is formed by supplying a Group III element source and a nitrogen source such that the nitrogen / Group III element ratio is 1,600 to 3,200. Multilayer structure.
(9) (1) 내지 (8) 중 어느 하나에 있어서, 상기 단결정층은 기판의 온도가 1,000~1,300℃ 범위내에 들도록 조정하면서 형성한 것을 특징으로 하는 III족 질화물 반도체 다층구조물.(9) The group III nitride semiconductor multilayer structure according to any one of (1) to (8), wherein the single crystal layer is formed while adjusting the temperature of the substrate to fall within a range of 1,000 to 1,300 ° C.
(10) (9)에 있어서, 상기 기판의 온도는 1,050~1,200℃ 범위내에 들도록 조정되는 것을 특징으로 하는 III족 질화물 반도체.(10) The group III nitride semiconductor according to (9), wherein the temperature of the substrate is adjusted to fall within a range of 1,050 to 1,200 ° C.
(11) (1) 내지 (10) 중 어느 하나에 기재된 III족 질화물 반도체 다층구조물; 상기 반도체 다층구조물의 단결정층 상에 형성된 n형 층, 발광층 및 p형 층으로 이루어진 III족 질화물 반도체층; 및 소정위치에 형성되어 있는 음극 및 양극을 포함하는 것을 특징으로 하는 III족 질화물 반도체 발광소자.(11) Group III nitride semiconductor multilayer structure according to any one of (1) to (10); A group III nitride semiconductor layer comprising an n-type layer, a light emitting layer, and a p-type layer formed on the single crystal layer of the semiconductor multilayer structure; And a cathode and an anode formed at a predetermined position.
(12) (11)에 있어서, 상기 III족 질화물 반도체층을 구성하는 n형 층, 발광층 및 p형 층이 상기 단결정층 상에 이 순서로 순차형성되어 있고; 상기 음극은 n형 층 상에 형성되어 있고, 상기 양극은 p형 층 상에 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광소자.(12) The method according to (11), wherein the n-type layer, the light emitting layer, and the p-type layer constituting the group III nitride semiconductor layer are sequentially formed on the single crystal layer in this order; And the cathode is formed on the n-type layer, and the anode is formed on the p-type layer.
(13) 그 표면에 비주기적으로 분포된 평균 깊이 0.01~5㎛의 홈을 가지는 것을 특징으로 하는 III족 질화물 반도체 형성용 기판.(13) A group III nitride semiconductor forming substrate, having a groove having an average depth of 0.01 to 5 탆 distributed non-periodically on its surface.
(14) (13)에 있어서, 상기 홈의 평균 깊이는 0.1~1㎛인 것을 특징으로 하는 III족 질화물 반도체 형성용 기판.(14) The group III nitride semiconductor forming substrate according to (13), wherein the average depth of the grooves is 0.1 to 1 µm.
(15) (13) 또는 (14)에 있어서, 사파이어 단결정 또는 SiC 단결정으로 이루어진 것을 특징으로 하는 III족 질화물 반도체 형성용 기판.(15) The group III nitride semiconductor forming substrate according to (13) or (14), which is made of a sapphire single crystal or a SiC single crystal.
(16) 그 표면에 비주기적으로 분포된 평균 깊이 0.01~5㎛의 홈을 가진 가열된 기판 상에 III족 원소에 대한 질소의 비가 1,000 이하가 되도록 III족 원소원 및 질소원을 공급하거나, 또는 상기 기판 상에 III족 원소원만(질소/III족 원소 비가 0인 경우)을 공급하여 AlxGa1-xN(0≤x≤1) 버퍼층을 형성하는 공정; 및 이어서 III족 원소원 및 질소원을 사용하여 상기 버퍼층 상에 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정층을 기상성장시키는 공정을 포함하는 것을 특징으로 하는 III족 질화물 반도체 다층구조물의 제조방법.(16) a group III element source and a nitrogen source are supplied on a heated substrate having a groove having an average depth of 0.01 to 5 탆 distributed on its surface such that the ratio of nitrogen to the group III element is 1,000 or less, or Supplying only the group III element source (when the nitrogen / group III element ratio is 0) on the substrate to form an Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer; And vapor-growing a single crystal layer of Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) on the buffer layer using a group III element source and a nitrogen source. A method for producing a group III nitride semiconductor multilayer structure, comprising the step of:
(17) 그 표면에 비주기적으로 분포된 평균 깊이 0.01~5㎛의 홈을 가진 기판 상에 그 기판의 온도를 400~600℃로 유지하면서 III족 원소원 및 질소원을 공급하여 AlxGa1-xN(0≤x≤1)층을 형성하고, 이어서 상기 III족 원소원의 공급을 중단한 후 900~1,000℃에서 열처리하는 버퍼층 형성 공정; 및 이어서 III족 원소원 및 질소원을 사용하여 상기 버퍼층 상에 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정층을 기상성장시키는 공정을 포함하는 것을 특징으로 하는 III족 질화물 반도체 다층구조물의 제조방법.(17) Al x Ga 1- by supplying a group III element source and a nitrogen source while maintaining the temperature of the substrate at 400 to 600 ° C. on a substrate having a groove having an average depth of 0.01 to 5 μm distributed non-periodically on the surface thereof. a buffer layer forming step of forming an x N (0 ≦ x ≦ 1) layer, followed by stopping supply of the Group III element source and heat treatment at 900 to 1,000 ° C .; And vapor-growing a single crystal layer of Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) on the buffer layer using a group III element source and a nitrogen source. A method for producing a group III nitride semiconductor multilayer structure, comprising the step of:
본 발명에 의하면, 기판 상에 원주형상 또는 섬형상 결정구조를 갖는 AlxGa1-xN(0≤x≤1)층을 형성하고, 이 AlxGa1-xN층 상에 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정층을 에피택셜 성장시키는 경우, 상기 기판이 그 표면에 비주기적으로 분포된 평균 깊이 0.01~5㎛의 홈을 갖더라도 평활한 표면을 가지며 결정성이 우수한 III족 질화물 반도체를 얻을 수 있다.According to the present invention, to form a cylindrical shape or an island-like Al x Ga 1-x N ( 0≤x≤1) layer having a crystalline structure on the substrate, the x Ga 1-x N layer Al in the Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) When epitaxially growing a single crystal layer, the average depth of the substrate is aperiodicly distributed on its surface 0.01 A group III nitride semiconductor having a smooth surface and excellent crystallinity can be obtained even with a groove of ˜5 μm.
즉, 본 발명에 의하면, 잉곳으로부터 절단한 기판의 표면을 평활화시키지 않고 또는 간단한 기판의 표면 평활화에 의해, 또는 마스크를 사용하여 에칭하여 기판 상에 주기적으로 배열된 홈을 형성하지 않고도, 평활한 표면을 가지며 결정성이 우수한 III족 질화물 반도체를 얻을 수 있다. 그러므로, 기판 가공공정을 현저하게 간략화할 수 있어 제조비용을 저감시킬 수 있다.That is, according to the present invention, a smooth surface without smoothing the surface of the substrate cut from the ingot, or by simply smoothing the surface of the substrate, or by etching using a mask to form periodically arranged grooves on the substrate A group III nitride semiconductor having high crystallinity can be obtained. Therefore, the substrate processing process can be significantly simplified, and the manufacturing cost can be reduced.
도 1은 실시예 1에서 제조한 III족 질화물 반도체 다층구조물의 다면을 나타내는 SEM 현미경 사진(배율: 2,000배)이다.FIG. 1 is an SEM micrograph (magnification: 2,000 times) showing the multi-sided structure of a group III nitride semiconductor multilayer structure prepared in Example 1. FIG.
도 2는 도 1에 나타낸 현미경 사진의 모식도이다.It is a schematic diagram of the microscope picture shown in FIG.
도 3은 실시예 1에서 제조한 III족 질화물 반도체 다층구조물의 단면을 나타내는 TEM 현미경 사진(배율: 2,000,000배)이다.3 is a TEM micrograph (magnification: 2,000,000 times) showing a cross section of a group III nitride semiconductor multilayer structure prepared in Example 1. FIG.
도 4는 도 3에 나타낸 현미경 사진의 모식도이다.It is a schematic diagram of the microscope picture shown in FIG.
도 5는 실시예 4에서 제조한 III족 질화물 반도체 다층구조물의 단면을 나타내는 TEM 현미경 사진(배율: 500,000배)이다.FIG. 5 is a TEM micrograph (magnification: 500,000 times) showing a cross section of a group III nitride semiconductor multilayer structure prepared in Example 4. FIG.
도 6은 도 5에 나타낸 현미경 사진의 모식도이다.It is a schematic diagram of the microscope picture shown in FIG.
본 발명의 III족 질화물 반도체 다층구조물의 기판 재료에 대해서는 특별히 한정하지 않으며, 상기 기판은 임의의 공지된 재료로 이루어져도 좋다. 공지된 재료의 예로는 사파이어 단결정(Al2O3; A면, C면, M면 또는 R면), 스피넬 단결 정(MgAl2O4), ZnO 단결정, LiAlO2 단결정, LiGaO2 단결정 및 MgO 단결정 등의 산화물 단결정; Si 단결정; SiC 단결정; GaAs 단결정; 및 ZrB2 단결정 등의 붕소화물 단결정이 열거된다. 이들 재료 중에서 사파이어 단결정 또는 SiC 단결정이 바람직하다. 기판의 결정배향에 대해서는 특별히 한정하지 않는다. 기판은 단지 기판이어도 좋고, 또는 오프앵글을 가진 기판이어도 좋다.The substrate material of the group III nitride semiconductor multilayer structure of the present invention is not particularly limited, and the substrate may be made of any known material. Examples of known materials include sapphire single crystals (Al 2 O 3 ; A surface, C surface, M surface or R surface), spinel single crystal (MgAl 2 O 4 ), ZnO single crystal, LiAlO 2 single crystal, LiGaO 2 single crystal and MgO single crystal Oxide single crystals such as; Si single crystal; SiC single crystal; GaAs single crystal; And boride single crystals such as
기판은 단결정 잉곳으로부터 두께가 250~1,000㎛이 되도록 절단한 것이다. 기판이 잉곳으로부터 절단한 것인 경우, 그 기판의 표면에 비주기적으로 분포된 홈(스크래치)이 형성된다. 본 발명에 있어서, 기판의 표면에 존재하는 비주기적으로 분포된 홈의 평균 깊이는 바람직하게는 0.01~5㎛이다. 상기 홈의 평균 깊이가 5㎛을 초과하는 경우에는, 얻어진 반도체 다층구조물의 표면 평활성이 열화되어 바람직하지 않다. 반면, 홈의 평균 깊이가 0.01㎛ 이하로 저감되면, 기판의 가공이 더욱 요구되어 제조비용이 증가하게 된다. 홈의 평균 깊이는 0.1~1㎛가 더욱 바람직하고, 0.2~0.5㎛가 특히 바람직하다.The substrate is cut from a single crystal ingot so as to have a thickness of 250 to 1,000 µm. When the substrate is cut from the ingot, grooves (scratches) distributed aperiodically are formed on the surface of the substrate. In this invention, the average depth of the aperiodic distribution groove | channel which exists in the surface of a board | substrate becomes like this. Preferably it is 0.01-5 micrometers. When the average depth of the grooves exceeds 5 mu m, the surface smoothness of the obtained semiconductor multilayer structure is deteriorated, which is not preferable. On the other hand, if the average depth of the grooves is reduced to 0.01 μm or less, further processing of the substrate is required, thereby increasing the manufacturing cost. As for the average depth of a groove | channel, 0.1-1 micrometer is further more preferable, 0.2-0.5 micrometer is especially preferable.
여기서 사용된 "비주기적으로 분포된"이란 홈이 동일 방향으로 배향되지 않은 경우, 또는 홈이 동일한 방향으로는 배향되어 있지만 홈간 간격이 서로 균등하지 않은 경우를 나타낸다. 도 1은 실시예 1에서 제조한 III족 질화물 반도체 다층구조물의 단면을 나타내는 SEM 현미경 사진(배율: 2,000배)이고, 도 2는 도 1에 나타낸 현미경 사진의 모식도이다. 도 2에 나타내었듯이, 6개의 홈이 A, B, C, D, E 및 F 위치에 형성되어 있고, 이들 홈간 간격은 서로 동일하지 않다.As used herein, "aperiodically distributed" refers to a case where the grooves are not oriented in the same direction, or when the grooves are oriented in the same direction but the spacing between the grooves is not equal to each other. 1 is a SEM micrograph (magnification: 2,000 times) showing a cross section of a group III nitride semiconductor multilayer structure prepared in Example 1, and FIG. 2 is a schematic diagram of the micrograph shown in FIG. As shown in Fig. 2, six grooves are formed at positions A, B, C, D, E and F, and the intervals between these grooves are not equal to each other.
여기서 사용된 "홈"이란 기판의 표면층에 있어서의 오목한 부분을 나타낸다. 각각의 홈의 저부는 기판 단면의 SEM 현미경 사진에 나타낸 기판의 표면층의 최고부(도 2의 a)와 최저부(도 2의 b) 사이의 중간면(도 2의 c)의 수준 보다 낮은 수준에 존재한다. 여기서 사용된 "홈의 평균 깊이"란 상기 중간면의 깊이(도 2의 h)를 나타낸다.As used herein, "groove" refers to a recess in the surface layer of the substrate. The bottom of each groove is lower than the level of the intermediate surface (c in FIG. 2) between the top (a in FIG. 2) and the bottom (b in FIG. 2) of the surface layer of the substrate, as shown in the SEM micrograph of the cross section of the substrate. Exists in As used herein, “average depth of groove” refers to the depth of the intermediate plane (h in FIG. 2).
기판 표면의 홈의 깊이가 상기 범위 내에 있으면, 홈의 폭 및 인접한 홈간 간격은 얻어지는 반도체의 표면 평활성에 크게 영향을 미치지 않는다. 일반적으로, 기판 표면의 홈의 폭은 0.1~10㎛이고, 인접한 홈간 간격은 5~20㎛이다.If the depth of the groove on the substrate surface is within the above range, the width of the groove and the space between adjacent grooves do not greatly affect the surface smoothness of the semiconductor obtained. In general, the width of the grooves on the substrate surface is 0.1-10 탆, and the spacing between adjacent grooves is 5-20 탆.
잉곳으로부터 기판을 절단하는 방법에 대해서 특별히 한정하지 않으며, 전착 와이어 톱을 사용하는 배치식 슬라이스법 또는 인터널 블래이드를 사용하는 순차식 절단법 등의 임의의 공지된 방법을 사용될 수 있다. 이들 방법 중에서, 전착 와이어 톱을 사용하는 배치식 슬라이스법이 단일 절단공정에서 잉곳으로부터 다수 매수의 기판을 절단할 수 있는 방법이므로 바람직하다.The method for cutting the substrate from the ingot is not particularly limited, and any known method such as a batch slicing method using an electrodeposition wire saw or a sequential cutting method using an internal blade may be used. Among these methods, the batch-type slice method using an electrodeposition wire saw is preferable because it is a method capable of cutting a large number of substrates from an ingot in a single cutting step.
필요에 따라(예컨대, 홈의 평균 깊이가 5㎛ 이상인 경우), 잉곳으로부터 절단한 기판을 그라인딩 휠(예컨대, 다이아몬드 그라인딩 휠)을 사용하여 연마 등의 처리를 행하여 균일한 두께를 얻을 수 있다.As needed (for example, when the average depth of a groove | channel is 5 micrometers or more), the board | substrate cut | disconnected from an ingot can be processed by grinding | polishing etc. using a grinding wheel (for example, a diamond grinding wheel), and can obtain a uniform thickness.
잉곳으로부터 절단한 기판의 표면 상에 또는 균일 두께를 갖도록 처리한 기판의 표면 상에는 가공 변질층이 존재한다. 상기 가공 변질층은 나중의 버퍼층과 단결정층 형성에 악영향을 미칠 가능성이 높기 때문에 기판으로부터 가공 변질층을 제거하는 것이 바람직하다.The processing altered layer exists on the surface of the board | substrate cut | disconnected from the ingot or on the surface of the board | substrate processed so that it may have uniform thickness. It is preferable to remove the process deterioration layer from the substrate because the process deterioration layer is highly likely to adversely affect the formation of later buffer layers and single crystal layers.
가공 변질층을 제거하는 기술에 대해서는 특별히 한정하지 않고, 가공 변질층을 800~1,000℃에서의 열산화법, O2 플라즈마를 사용한 희생 산화법 등, 할로겐 가스 플라즈마에 의한 에칭법, 기판온도 1,500~1,800℃에서의 표면승화법, 또는 예컨대, 열인산 또는 용융 KOH에 의한 에칭법 등의 통상 사용되는 기술에 의해 제거될 수 있다. The technique for removing the modified layer is not particularly limited, and the etching of the modified layer is performed by halogen gas plasma, such as thermal oxidation at 800 to 1,000 ° C, sacrificial oxidation using O 2 plasma, and substrate temperature 1,500 to 1,800 ° C. It can be removed by a commonly used technique such as surface sublimation method in, or etching method by, for example, thermal phosphoric acid or molten KOH.
AlxGa1-xN(0≤x≤1)(즉, N, Al 및/또는 Ga를 함유하는 화합물)으로 표시되는 화합물로 이루어진 버퍼층의 조성물은 상기 버퍼층 상에 성장시킬 III족 질화물 반도체 단결정의 형태에 따라서 적당히 결정될 수 있다. 상기 버퍼층은 AlN 단독(즉, Ga를 함유하지 않는 화합물) 또는 GaN 단독(즉, Al을 함유하지 않는 화합물)으로 이루어져도 좋다.The composition of the buffer layer made of a compound represented by Al x Ga 1-x N (0≤x≤1) (that is, a compound containing N, Al and / or Ga) is a group III nitride semiconductor single crystal to be grown on the buffer layer. It may be appropriately determined depending on the form of. The buffer layer may be made of AlN alone (that is, a compound that does not contain Ga) or GaN alone (that is, a compound that does not contain Al).
버퍼층은 당업자에게 알려진 특정 방법에 의해 형성된다. 한 방법에 있어서는, 가열된 기판 상에 III족 원소에 대한 질소의 비가 1,000 이하가 되도록 III족 원소원 및 질소원을 공급하거나, 또는 상기 기판 상에 III족 원소원만(질소/III족 원소 비가 0인 경우) 공급하여, AlxGa1-xN(0≤x≤1) 버퍼층을 형성한다. 이 방법의 상세한 내용은, 예컨대 일본특허공개 2003-243302호에 개시되어 있다. AlxGa1-xN(0≤x≤1)층이 질소원의 공급없이 형성되는 이유는, 반응로의 내벽 또는 천장 및 서셉터(susceptor) 상에 부착되어 있는 생성물이 분해되어, 질소가 기판에 공급되기 때문이다. 여기서 사용된 "질소/III족 원소 비"란 기판에 공급되는 III족 원소원에 대한 질소원의 몰비를 나타낸다.The buffer layer is formed by certain methods known to those skilled in the art. In one method, a group III element source and a nitrogen source are supplied on a heated substrate such that the ratio of nitrogen to group III elements is 1,000 or less, or only a group III element source (nitrogen / group III element ratio is 0 on the substrate). In this case, the Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer is formed. Details of this method are disclosed, for example, in Japanese Patent Laid-Open No. 2003-243302. The reason why the Al x Ga 1-x N (0≤x≤1) layer is formed without supply of a nitrogen source is that the product adhering on the inner wall or ceiling of the reactor and the susceptor is decomposed, so that nitrogen is Because it is supplied to. As used herein, the "nitrogen / group III element ratio" refers to the molar ratio of the nitrogen source to the group III element source supplied to the substrate.
다른 방법에 있어서는, 그 온도가 비교적 낮은 수준(즉, 약 400~600℃)으로 조정된 기판에 III족 원소원 및 질소원을 공급하고, 이어서 III족 원소원의 공급을 중단한 후, 상기 층을 900~1,000℃에서 열처리("결정화"라고 함)하여, AlxGa1-xN(0≤x≤1)층을 형성한다. 이 방법(즉, 저온 버퍼층 형성방법)의 상세한 내용은, 예컨대 일본특허 제3026087호 또는 일본특허공개 평4-297023호에 개시되어 있다.In another method, a group III element source and a nitrogen source are supplied to a substrate whose temperature is adjusted to a relatively low level (ie, about 400 to 600 ° C.), and then the supply of the group III element source is stopped, and then the layer is Heat treatment (called "crystallization") at 900 to 1,000 ℃ to form an Al x Ga 1-x N (0≤x≤1) layer. Details of this method (ie, low temperature buffer layer forming method) are disclosed in, for example, Japanese Patent No. 3026087 or Japanese Patent Laid-Open No. 4-297023.
AlxGa1-xN(0≤x≤1)으로 이루어진 버퍼층이 섬형상 또는 원주형상 결정구조를 가지면, 버퍼층 상에 형성되는 III족 질화물 반도체 단결정의 수평방향 성장이 더욱 촉진되어 바람직하다.If the buffer layer made of Al x Ga 1-x N (0 ≦ x ≦ 1) has an island or columnar crystal structure, the horizontal growth of the group III nitride semiconductor single crystal formed on the buffer layer is further promoted, which is preferable.
여기서 사용된 "섬형상 결정구조"란 각각의 입자의 폭이 약 1~500nm이고 높이가 약 5~100nm인 응집된 섬형상 결정립으로 이루어진 결정구조를 나타낸다. 섬형상 결정구조는 섬형상 결정립이 소밀하게 분포되어 있지 않아서 기판표면이 결정립 사이로 노출되는 구조이어도 좋다. 도 3은 실시예 1의 III족 질화물 반도체 다층구조물의 단면의 TEM 현미경 사진(배율: 2,000,000배)이고, 도 4는 도 3에 나타낸 현미경 사진의 모식도이다. 도 4에 있어서, 부호 1, 2 및 3은 섬형상 결정립을 나타낸다.As used herein, “island crystal structure” refers to a crystal structure consisting of aggregated island crystal grains having a width of each particle of about 1 to 500 nm and a height of about 5 to 100 nm. The island crystal structure may be a structure in which island crystal grains are not closely distributed and the substrate surface is exposed between the crystal grains. FIG. 3 is a TEM micrograph (magnification: 2,000,000 times) of the cross section of the group III nitride semiconductor multilayer structure of Example 1, and FIG. 4 is a schematic diagram of the micrograph shown in FIG. In FIG. 4, the code |
여기서 사용된 "원주형상 결정구조"란 각각의 입자의 폭이 약 0.1~100nm이고 높이가 약 10~500nm인 응집된 원주형상 결정립으로 이루어진 결정구조를 나타낸다. 도 5는 실시예 4의 III족 질화물 반도체 다층구조물의 단면의 TEM 현미경 사진(배율: 500,000배)이고, 도 6은 도 5에 나타낸 현미경 사진의 모식도이다. 도 6에 있 어서, 부호 11, 12 및 13은 원주형상 결정립을 나타낸다.As used herein, the " cylindrical crystal structure " refers to a crystal structure consisting of aggregated columnar crystal grains having a width of each particle of about 0.1 to 100 nm and a height of about 10 to 500 nm. FIG. 5 is a TEM micrograph (magnification: 500,000 times) of a cross section of the group III nitride semiconductor multilayer structure of Example 4, and FIG. 6 is a schematic diagram of the micrograph shown in FIG. In Fig. 6,
버퍼층의 두께는 1nm 이상이 바람직하다. 버퍼층의 두께가 1nm 미만인 경우, 표면이 평활한 반도체 다층구조물이 제조될 수 없다. 버퍼층의 두께는 5nm 이상이 더욱 바람직하고, 10nm 이상이 가장 바람직하다. 버퍼층이 원주형상 결정구조를 갖는 경우에는, 그 두께가 20nm 이상인 것이 특히 바람직하다. 버퍼층의 두께의 최대치는 특별히 한정하지 않는다. 그러나, 버퍼층의 두께가 20nm 이상으로 증가된 경우에도, 층두께는 버퍼층 상에 질화물 반도체 단결정을 에피택셜 성장시키는 것에 크게 영향을 미치지 않는다. 또한, 버퍼층의 두께가 필요 이상의 수준으로 증가될 경우, 그 성장에 장시간이 걸리므로 바람직하지 않다. 버퍼층의 두께는 바람직하게는 100nm 이하로 조정된다. 버퍼층이 섬형상 또는 원주형상 결정구조를 갖는 경우, 버퍼층과 그 위에 성장시킨 단결정층 사이의 계면에는 일반적으로 요철이 존재하지만, 버퍼층의 가장 두꺼운 부분의 두께를 버퍼층의 두께로 한다.The thickness of the buffer layer is preferably 1 nm or more. When the thickness of the buffer layer is less than 1 nm, a semiconductor multilayer structure having a smooth surface cannot be produced. The thickness of the buffer layer is more preferably 5 nm or more, and most preferably 10 nm or more. In the case where the buffer layer has a columnar crystal structure, the thickness is particularly preferably 20 nm or more. The maximum value of the thickness of the buffer layer is not particularly limited. However, even when the thickness of the buffer layer is increased to 20 nm or more, the layer thickness does not significantly affect epitaxial growth of the nitride semiconductor single crystal on the buffer layer. In addition, when the thickness of the buffer layer is increased to a level higher than necessary, its growth takes a long time, which is not preferable. The thickness of the buffer layer is preferably adjusted to 100 nm or less. When the buffer layer has an island or columnar crystal structure, irregularities generally exist at the interface between the buffer layer and the single crystal layer grown thereon, but the thickness of the thickest portion of the buffer layer is taken as the thickness of the buffer layer.
버퍼층을 형성하는데 사용되는 III족 원소원은, 예컨대 트리메틸알루미늄(TMA), 트리에틸알루미늄(TEA), tert-부틸아루미늄, 트리메틸갈륨(TMG), 트리에틸갈륨(TEG), tert-부틸갈륨 또는 그 혼합물이어도 좋다. 사용되는 질소원은 암모니아, 히드라진, 알킬아민 또는 그 혼합물이어도 좋다. 사용되는 캐리어 가스는 수소, 질소 또는 그 혼합물이어도 좋다.Group III element sources used to form the buffer layer are, for example, trimethylaluminum (TMA), triethylaluminum (TEA), tert-butylaluminium, trimethylgallium (TMG), triethylgallium (TEG), tert-butylgallium or The mixture may be sufficient. The nitrogen source used may be ammonia, hydrazine, alkylamines or mixtures thereof. The carrier gas used may be hydrogen, nitrogen or a mixture thereof.
버퍼층 상에 형성되는 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정층의 조성은 얻어진 반도체 소자의 목적한 용도에 따라서 선당히 선택될 수 있다. 단 결정층의 수평방향 성장의 관점에서, 언도프 AlxInyGa1-x-yN 또는 상대적으로 소량의 Si 또는 Ge으로 도프된 n형 AlxInyGa1-x-yN가 바람직하다. 또는, p형 Mg 도프 AlxInyGa1-x-yN이 반도체 소자의 목적한 용도에 따라 선택된다.The composition of the Al x In y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) single crystal layer formed on the buffer layer is determined depending on the intended use of the obtained semiconductor device. Can be selected as appropriate. In view of the horizontal growth of the single crystal layer, undoped Al x In y Ga 1-xy N or n-type Al x In y Ga 1-xy N doped with a relatively small amount of Si or Ge is preferable. Alternatively, p-type Mg-doped Al x In y Ga 1-xy N is selected according to the intended use of the semiconductor device.
기판표면에 존재하는 요철을 평평하게 하여 표면이 평활한 반도체 다층구조물을 얻기 위해서는, 단결정층은 소정 두께를 가져야만 한다. 단결정층의 두께는 바람직하게는 1㎛ 이상이고, 더욱 바람직하게는 2㎛ 이상이고, 특히 바람직하게는 3㎛ 이상이다. 단결정층의 두께의 최대치는 특별히 한정하지 않는다. 그러나, 단결정층 두께가 필요 이상의 수준으로 증가하면 제조비용의 상승만을 초래하므로, 소자 특성을 고려하여 두께를 결정해야만 한다. 본 발명에 있어서, 단결정층의 두께가 20㎛인 경우, 얻어진 반도체 다층구조물은 만족스러운 평활성을 나타낸다. 단결정층의 두께는 바람직하게는 10㎛ 이하이다.In order to flatten the unevenness existing on the substrate surface to obtain a semiconductor multilayer structure having a smooth surface, the single crystal layer must have a predetermined thickness. The thickness of the single crystal layer is preferably 1 µm or more, more preferably 2 µm or more, and particularly preferably 3 µm or more. The maximum value of the thickness of the single crystal layer is not particularly limited. However, if the thickness of the single crystal layer is increased to a level higher than necessary, only a rise in manufacturing cost is required, and the thickness must be determined in consideration of device characteristics. In the present invention, when the thickness of the single crystal layer is 20 µm, the obtained semiconductor multilayer structure exhibits satisfactory smoothness. The thickness of the single crystal layer is preferably 10 μm or less.
AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 단결정의 성장방법 및 조건에 대해서는 각종의 공지된 방법 및 조건이 있다. AlxInyGa1-x-yN 단결정을 성장시키는 것이면, 어느 성장방법 및 조건을 사용해도 좋다.Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) There are various known methods and conditions for the growth method and conditions of single crystal. As long as Al x In y Ga 1-xy N single crystal is grown, any growth method and conditions may be used.
단결정층의 수평방향으로의 성장 촉진의 관점에서, 기판의 온도는 바람직하게는 어느 정도 높은 수준(구체적으로 1,000~1,300℃), 더욱 바람직하게는 1,050~1,200℃으로 조정된다. 상기와 동일한 관점에서, 원료 가스 중의 III족 원소에 대한 질소의 비는 바람직하게는 높은 수준(구체적으로 1,600~3,200℃)으로 조정 된다.From the viewpoint of promoting the growth of the single crystal layer in the horizontal direction, the temperature of the substrate is preferably adjusted to a somewhat high level (specifically, 1,000 to 1,300 ° C), more preferably 1,050 to 1,200 ° C. From the same viewpoint as above, the ratio of nitrogen to group III elements in the source gas is preferably adjusted to a high level (specifically 1,600 to 3,200 ° C).
단결정층을 형성하는데 사용되는 Al, Ga 및 N원은 버퍼층을 형성하는데 사용되는 것들과 동일하여도 좋다. 단결정층의 조성이 In을 함유하는 경우, In원으로서 트리메틸인듐(TMI), 트리에틸인듐(TEI), tert-부틸인듐, 시클로펜타디에닐인듐 또는 유사한 재료를 사용할 수 있다.The Al, Ga and N sources used to form the single crystal layer may be the same as those used to form the buffer layer. When the composition of the single crystal layer contains In, trimethylindium (TMI), triethylindium (TEI), tert-butylindium, cyclopentadienylindium or similar materials can be used as the In source.
본 발명의 III족 질화물 반도체 다층구조물 상에 조성 및 구조가 다른 III족 질화물 반도체 단결정층을 형성하면, 타겟 반도체 소자를 제조할 수 있다. 예컨대, 발광소자를 제조하는 경우, III족 질화물 반도체 단결정으로 이루어진 n형 층, 발광층 및 p형 층을 본 발명의 III족 질화물 반도체 다층구조물 상에 이 순서로 순차적으로 형성하고, 통상의 방법을 사용하여 상기 n형 층 및 p형 층에 음극 및 양극을 각각 형성한다.If a group III nitride semiconductor single crystal layer having a different composition and structure is formed on the group III nitride semiconductor multilayer structure of the present invention, a target semiconductor device can be manufactured. For example, when manufacturing a light emitting device, an n-type layer, a light emitting layer, and a p-type layer made of a group III nitride semiconductor single crystal are sequentially formed on the group III nitride semiconductor multilayer structure of the present invention in this order, using a conventional method. To form a cathode and an anode in the n-type layer and the p-type layer, respectively.
기판이 SiC 단결정으로 이루어진 경우, SiC 단결정은 도전성을 나타내기 때문에 상기 기판 상에 음극을 형성할 수 있다. 이 경우, AlxGa1-xN(0≤x≤1) 단결정층을 소량의 n형 도펀트(예컨대, Si 또는 Ge)로 도프하는 것이 바람직하다.When the substrate is made of SiC single crystal, since the SiC single crystal exhibits conductivity, a cathode can be formed on the substrate. In this case, it is preferable to dope the Al x Ga 1-x N (0 ≦ x ≦ 1) single crystal layer with a small amount of n-type dopant (for example, Si or Ge).
한편, 기판이 p형 SiC 단결정으로 이루어진 경우, AlxGa1-xN(0≤x≤1) 단결정층을 Mg로 도포하여 그 층이 p형 도전성을 나타나게 한다. 이 경우, 단결정 층 상에 p형 층, 발광층 및 n형 층을 이 순서로 순차 형성하고, 상기 기판 및 n형 층 상에 음극 및 양극을 각각 형성하여 발광소자를 제조한다.On the other hand, when the substrate is made of a p-type SiC single crystal, an Al x Ga 1-x N (0≤x≤1) single crystal layer is applied with Mg to show the p-type conductivity. In this case, a p-type layer, a light emitting layer, and an n-type layer are sequentially formed on the single crystal layer in this order, and a cathode and an anode are formed on the substrate and the n-type layer, respectively, to manufacture a light emitting device.
실시예Example
(실시예 1)(Example 1)
n-SiC 잉곳으로부터 두께 450㎛의 평판형 SiC 단결정 기판을 #400 전착 와이어 톱을 사용하여 배치식 슬라이스로 하여 절단하였다. 슬라이스 시, 기판의 절단면에 비주기적으로 분포된 홈(스크래치)(밀도: 수~10개/0.1mm)이 형성되었다. 가장 깊은 홈의 깊이는 약 1㎛으로; 즉 홈의 평균 깊이는 약 0.5㎛이었다.A 450-micrometer-thick flat SiC single crystal substrate was cut from an n-SiC ingot as a batch slice using a # 400 electrodeposition wire saw. At the time of slicing, grooves (scratches) (density: several to ten pieces / 0.1 mm) distributed aperiodically to the cut surface of the substrate were formed. The depth of the deepest groove is about 1 μm; That is, the average depth of the grooves was about 0.5 mu m.
상기 기판을 아세톤으로 세척한 후, 기판을 드라이 에칭장치를 사용하여 표면 에칭처리를 행하여, 기판으로부터 가공 변질층을 제거하였다. 구체적으로, RF 파워: 1kW, 바이어스 파워: 300W의 조건 하에서 염소함유 가스를 사용하여 5분간 기판을 에칭처리하였다. 평균 에칭깊이는 2㎛로 조정하였다. 비주기적으로 분포된 홈이 에칭처리 후에도 기판 상에 잔존하는지를 관찰하였지만, 홈의 깊이는 저감되어 있었다. 구체적으로, 가장 깊은 홈의 깊이는 0.8㎛으로; 즉, 홈의 평균 깊이는 약 0.4㎛이 되었다.After the substrate was washed with acetone, the substrate was subjected to a surface etching treatment using a dry etching apparatus to remove the altered layer from the substrate. Specifically, the substrate was etched for 5 minutes using a chlorine-containing gas under RF power: 1 kW and bias power: 300 W. Average etching depth was adjusted to 2 micrometers. It was observed whether the grooves distributed aperiodically remain on the substrate even after the etching treatment, but the depth of the grooves was reduced. Specifically, the depth of the deepest groove is 0.8 mu m; That is, the average depth of the grooves was about 0.4 mu m.
이어서, 상기 염소함유 가스를 사용한 에칭처리를 행한 실리콘카바이드 기판을 에칭장치에서 산소를 사용하여 산화처리해서 기판 표면으로부터 에칭 잔사를 제거하여 기판 표면 상에 산화막을 형성하였다. 이 산화막 형성은 버퍼층의 에피택셜 성장 직전에 불소화수소산으로 기판을 처리할 때까지 기판표면을 청결하게 유지할 목적에서 행해진다.Subsequently, the silicon carbide substrate subjected to the etching treatment using the chlorine-containing gas was oxidized using oxygen in an etching apparatus to remove the etching residue from the substrate surface to form an oxide film on the substrate surface. This oxide film formation is performed for the purpose of keeping the substrate surface clean until the substrate is treated with hydrofluoric acid immediately before epitaxial growth of the buffer layer.
다음으로, 상기 처리된 기판 상에 버퍼층 및 단결정층을 성장시키는 과정에 대해서 설명한다. 상기 과정에 의해 본 발명의 III족 질화물 반도체 다층구조물을 제조한다.Next, a process of growing a buffer layer and a single crystal layer on the treated substrate will be described. By the above process, the Group III nitride semiconductor multilayer structure of the present invention is prepared.
상기 형성된 산화막을 보유한 기판을 희석 불소화수소산(HF:H2O=1:1)으로 세척하고 건조한 후, 이어서 얻어진 기판을 에피택셜 성장장치에 도입하였다. 상기 기판을 SiC피복 흑연 지그 상에 위치시키고, 상기 성장장치에서 수소기류하 기판의 온도를 1,100℃로 승온(기판온도는 흑연지그에 삽입된 열전대로 측정함)시켜, 기판표면에 잔존하는 산화막(자연 산화막)을 제거하였다.The substrate having the formed oxide film was washed with dilute hydrofluoric acid (HF: H 2 O = 1: 1) and dried, and then the obtained substrate was introduced into an epitaxial growth apparatus. The substrate is placed on a SiC-coated graphite jig, and the growth apparatus raises the temperature of the substrate under hydrogen flow to 1,100 ° C. (substrate temperature is measured by a thermocouple inserted into the graphite jig), and an oxide film remaining on the surface of the substrate ( Natural oxide)).
산화막의 제거 후, 기판온도를 600℃까지 저하시키고, TMG(III족 원소원)에 수소가스를 버블링시킴으로써 얻어지는 TMG-동반 수소가스(20sccm) 및 NH3(질소원(4slm)을 상기 성장장치에 10분간 공급하였다. 그 후, III족 원소원의 공급을 중단하고, 기판온도를 900℃까지 승온시킨 다음, 5분간 열처리하여, GaN 버퍼층을 형성하였다. 여기서 사용된 "sccm"이란 ㎤/min을 나타내고, "slm"이란 ℓ/min을 나타내며, 여기서 각각의 체적은 표준상태의 체적으로 환산한 것이다.After removal of the oxide film, the substrate temperature was lowered to 600 ° C., and TMG- accompanied hydrogen gas (20 sccm) and NH 3 (nitrogen source (4 slm) obtained by bubbling hydrogen gas in TMG (Group III element source) were added to the growth apparatus. Then, the supply of the group III element source was stopped, the substrate temperature was raised to 900 ° C., and then heat-treated for 5 minutes to form a GaN buffer layer, wherein “sccm” used herein was cm 3 / min. "Slm" represents l / min, where each volume is converted to a standard state volume.
이어서, 기판온도를 1,100℃로 상승시키고, TMG(III족 원소원)에 수소가스를 버블링시킴으로써 얻어지는 TMG-동반 수소가스(20sccm) 및 NH3(질소원)(4slm)을 성장장치에 공급하여, GaN 단결정층(두께: 4㎛)을 성장시켜 본 발명의 III족 질화물 반도체 다층구조물을 얻었다. 질소/III족 원소비는 1,600이었다. GaN 단결정층은 표면조도(Ra)가 20nm으로; 즉, 표면이 매우 평활한 것을 알 수 있었다.Subsequently, the substrate temperature was raised to 1,100 ° C., and TMG-combined hydrogen gas (20 sccm) and NH 3 (nitrogen source) (4 slm) obtained by bubbling hydrogen gas in TMG (Group III element source) were supplied to the growth apparatus. The GaN single crystal layer (thickness: 4 mu m) was grown to obtain a group III nitride semiconductor multilayer structure of the present invention. The nitrogen / group III element ratio was 1,600. GaN single crystal layer has a surface roughness (Ra) of 20 nm; In other words, it was found that the surface was very smooth.
도 1은 본 실시예에서 제조한 III족 질화물 반도체 다층구조의 단면을 나타내는 SEM 현미경 사진(배율: 2,000배)이고, 도 2는 상기 현미경 사진의 모식도이다. 이들 도면으로부터 알 수 있듯이, SiC 기판은 그 표면에 비주기적으로 분포된 홈을 가지며, 상기 홈의 평균깊이는 0.4㎛이다. 도 3은 상기 III족 질화물 반도체 다층구조물의 단면의 TEM 현미경 사진(배율: 2,000,000배)이고, 도 4는 상기 현미경 사진의 모식도이다. 이들 도면으로부터 알 수 있듯이, 버퍼층은 섬형상 결정구조를 가지며, 두께는 10nm이다.1 is an SEM micrograph (magnification: 2,000 times) showing a cross section of a group III nitride semiconductor multilayer structure prepared in this example, and FIG. 2 is a schematic diagram of the micrograph. As can be seen from these figures, the SiC substrate has grooves distributed aperiodically on its surface, and the average depth of the grooves is 0.4 mu m. 3 is a TEM micrograph (magnification: 2,000,000 times) of the cross section of the group III nitride semiconductor multilayer structure, and FIG. 4 is a schematic diagram of the micrograph. As can be seen from these figures, the buffer layer has an island crystal structure, and the thickness is 10 nm.
(실시예 2)(Example 2)
GaN 단결정층의 성장온도를 1,000℃로 조정한 이외에는, 실시예 1의 과정을 반복하여 III족 질화물 반도체 다층구조물을 제조하였다. 이렇게 하여 제조한 반도체 다층구조물은 그 다층구조의 표면에 소량의 피트가 잔존하지만 만족스러운 평활성을 나타내었으며, 다층구조의 표면조도(Ra)는 실시예 1의 반도체 다층구조의 경우에 비하여 높은 100nm이었다.Except for adjusting the growth temperature of the GaN single crystal layer to 1,000 ℃, the process of Example 1 was repeated to produce a group III nitride semiconductor multilayer structure. The semiconductor multilayer structure thus prepared showed satisfactory smoothness with a small amount of pit remaining on the surface of the multilayer structure, and the surface roughness Ra of the multilayer structure was 100 nm higher than that of the semiconductor multilayer structure of Example 1. .
(실시예 3)(Example 3)
실시예 1의 III족 질화물 반도체 다층구조물을 사용함으로써, 파장 460nm의 광을 발광하는 GaN형 발광소자를 본 분야에 공지된 방법으로 제조하였다.By using the group III nitride semiconductor multilayer structure of Example 1, a GaN type light emitting device emitting light having a wavelength of 460 nm was manufactured by a method known in the art.
구체적으로, 실시예 1의 GaN 단결정층을 성장시킨 후, 실리콘 도프 GaN층(캐리어 농도: 1×1019㎤)으로 이루어진 n형 층을 도펀트로서 SiH4를 사용하여 적층하였다. 그 후, 기판온도를 750℃로 강온시키고, 각각 In0.16Ga0.84N층(두께: 3nm) 및GaN층(두께: 7nm)을 포함하는 층유닛 5개로 이루어진 MQW 발광층을 적층하였다. 이어서, 기판온도를 재차 상승시키고, 마그네슘 도프 GaN층으로 이루어진 p형 층(두께: 100nm)을 적층하였다.Specifically, after growing the GaN single crystal layer of Example 1, an n-type layer made of a silicon dope GaN layer (carrier concentration: 1 x 10 19 cm 3) was laminated using SiH 4 as a dopant. Subsequently, the substrate temperature was lowered to 750 ° C., and an MQW light emitting layer consisting of five layer units each including an In 0.16 Ga 0.84 N layer (thickness: 3 nm) and a GaN layer (thickness: 7 nm) was laminated. Subsequently, the substrate temperature was raised again, and a p-type layer (thickness: 100 nm) made of a magnesium dope GaN layer was laminated.
이어서, 상기 p형 층의 일부와 발광층의 일부를 통상의 포토리소그래피 및 드라이 에칭기술로 제거하여, 실리콘 도프 n형 층을 외부에 노출시켰다. 그 후, 이렇게 하여 노출된 n형 층 상에 Ti/Al 음극을 형성하고, 상기 p형 층의 나머지 부분에 NiO/Au 투광성 전극 및 Au 패드전극을 포함하는 양극을 형성하여, 발광소자를 제조하였다.A portion of the p-type layer and a portion of the light emitting layer were then removed by conventional photolithography and dry etching techniques to expose the silicon dope n-type layer to the outside. Thereafter, a Ti / Al cathode was formed on the exposed n-type layer, and an anode including a NiO / Au light transmitting electrode and an Au pad electrode was formed on the remaining portion of the p-type layer, thereby manufacturing a light emitting device. .
이렇게 하여 제조한 발광소자를 성능평가하였더니, 상기 소자는 우수한 성능을 나타내었다. 구체적으로, 상기 소자는 전류 20mA에서의 발광출력이 4mW이고, 순방향 전압이 3.2V이었다.When the light emitting device manufactured in this way was evaluated for performance, the device showed excellent performance. Specifically, the device had a light emission output of 4 mW and a forward voltage of 3.2 V at a current of 20 mA.
(실시예 4)(Example 4)
실시예 1과 동일한 방법으로 잉곳으로부터 절단한 평판형 기판을 #400 다이아몬드 그라인딩 휠을 사용하여 기판두께가 350㎛이 될 때까지 균일한 두께를 얻도록 처리하여, 기판의 표면조도를 개선하였다. 상기 기판의 표면에 비주기적으로 분포된 홈(스크래치)이 형성되었다. 가장 깊은 홈의 깊이는 약 0.6㎛; 즉 홈의 평균 깊이는 약 0.3㎛이었다. 즉, 홈깊이는 상기 처리전 보다 더 작아져서 균일한 두께가 얻어졌다.In the same manner as in Example 1, the plate-like substrate cut from the ingot was treated with a # 400 diamond grinding wheel to obtain a uniform thickness until the substrate thickness was 350 μm, thereby improving the surface roughness of the substrate. An aperiodic distribution of grooves (scratches) was formed on the surface of the substrate. The depth of the deepest groove is about 0.6 μm; That is, the average depth of the grooves was about 0.3 mu m. That is, the groove depth was smaller than before the treatment, and a uniform thickness was obtained.
이렇게 처리한 기판을 열인산(240℃)을 사용하여 10분간 에칭처리하여, 기판으로부터 가공 변질층을 제거하였다. 이 에칭처리를 통하여, 기판표면 상의 홈의 깊이를 저감시켰다. 구체적으로, 가장 깊은 홈의 깊이는 약 0.4㎛가 되었고; 즉 폼의 평균깊이는 0.2㎛로 되었다. 에칭을 행한 기판을 수세한 후, 열산화로에서 상기 기판표면에 산화막을 형성하였다. The substrate thus treated was etched using thermal phosphoric acid (240 ° C.) for 10 minutes to remove the altered layer from the substrate. Through this etching process, the depth of the groove on the substrate surface was reduced. Specifically, the depth of the deepest groove was about 0.4 μm; That is, the average depth of the foam was 0.2 µm. After washing the substrate subjected to etching, an oxide film was formed on the surface of the substrate in a thermal oxidation furnace.
일본특허공개 2003-243302호에 개시된 방법을 사용하여 버퍼층을 형성하였다. 구체적으로, 기판표면 상의 산화막(자연 산화막)의 제거까지는 실시예 1의 과정을 반복하였다. 기판온도를 1,100℃로 유지하면서, 암모니아 공급밸브를 개방하여, 로에 암모니아 공급을 개시하였다. 이어서, TMG 및 TMA 공급밸브를 동시에 개방하여, TMG 증기 및 TMA 증기를 함유하는 수소가스를 반응로에 공급하여, 기판 상에 AlGaN 버퍼층을 형성하였다. TMG 및 TMA의 공급량을 TMA에 대한 TMG의 몰비가 2:1이 되도록 조정하였고, 암모니아의 공급량은 III족 원소에 대한 질소의 비가 85가 되도록 조정하였다.A buffer layer was formed using the method disclosed in Japanese Patent Laid-Open No. 2003-243302. Specifically, the procedure of Example 1 was repeated until the removal of the oxide film (natural oxide film) on the substrate surface. While maintaining the substrate temperature at 1,100 ° C, the ammonia supply valve was opened to start supplying ammonia to the furnace. Subsequently, the TMG and TMA supply valves were simultaneously opened, and hydrogen gas containing TMG vapor and TMA vapor was supplied to the reactor to form an AlGaN buffer layer on the substrate. The feed amount of TMG and TMA was adjusted so that the molar ratio of TMG to TMA was 2: 1, and the feed amount of ammonia was adjusted so that the ratio of nitrogen to group III elements was 85.
상기 버퍼층 형성을 6분간 행한 후, TMC 및 TMA 공급밸브를 동시에 폐쇄하여, TMG 증기 및 TMA 증기를 함유하는 수소가스의 반응로로의 공급을 중단하였다. 이어서, 암모니아의 공급도 중단하고, 아닐링을 3분간 행하였다. 3분간의 아닐링 후, 암모니아 가스 공급밸브를 개방하여, 암모니아 가스의 로로의 공급을 재개하였다. 이어서, 아닐링을 암모니아 기류 하에서 4분간 행하였다.After the buffer layer was formed for 6 minutes, the TMC and the TMA supply valves were closed at the same time to stop the supply of the TMG vapor and the hydrogen gas containing the TMA vapor to the reactor. Subsequently, the supply of ammonia was also stopped and annealing was performed for 3 minutes. After annealing for 3 minutes, the ammonia gas supply valve was opened, and supply of ammonia gas to the furnace was resumed. Next, annealing was performed for 4 minutes under an ammonia stream.
이어서, GaN 단결정층(두께: 4㎛)을 형성하여, 본 발명의 III족 질화물 반도체 다층구조물을 제조하였다. 기판온도를 1,100℃로 조정하면서, III족 원소에 대한 질소의 비가 3,200이 되도록 암모니아(8slm) 및 TMG증기 함유 수소 캐리어가스(20sccm)를 공급하여 GaN 단결정층을 성장시켰다. 또한, SiH4를 로에 공급하고, 상기 층을 실리콘으로 도프하였다. SiH4의 공급량은, 그 Si 함유량이 증가할 수록 결정층의 수직방향 성장속도가 증가하기 때문에, 단결정층의 Si 함유량이 상대적으 로 낮은 수준(구체적으로 1×1018㎤)이 되도록 조정하였다.Subsequently, a GaN single crystal layer (thickness: 4 mu m) was formed to manufacture a group III nitride semiconductor multilayer structure of the present invention. The GaN single crystal layer was grown by supplying ammonia (8 slm) and TMG vapor-containing hydrogen carrier gas (20 sccm) so that the ratio of nitrogen to group III elements was 3,200 while adjusting the substrate temperature to 1,100 ° C. SiH 4 was also fed to the furnace and the layer was doped with silicon. The amount of SiH 4 supplied was adjusted so that the vertical growth rate of the crystal layer increased as the Si content increased, so that the Si content of the single crystal layer became a relatively low level (specifically 1 × 10 18 cm 3).
이렇게 하여 제조한 반도체 다층구조물의 GaN 단결정층의 표면조도(Ra)는 20nm 으로, 즉 표면이 매우 평활한 것을 알 수 있었다. 도 5는 본 실시예의 III족 질화물 반도체 다층구조물 단면의 TEM 현미경 사진(배율: 500,000배)이고, 도 6은 상기 현미경 사진의 모식도이다. 이들 도면으로부터 알 수 있듯이, 버퍼층은 원주형상 결정구조를 가지며, 두께는 50nm이다.The surface roughness Ra of the GaN single crystal layer of the semiconductor multilayer structure thus produced was found to be 20 nm, that is, the surface was very smooth. 5 is a TEM micrograph (magnification: 500,000 times) of the cross section of the group III nitride semiconductor multilayer structure of this embodiment, and FIG. 6 is a schematic diagram of the micrograph. As can be seen from these figures, the buffer layer has a columnar crystal structure and has a thickness of 50 nm.
(실시예 5)(Example 5)
실시예 3과 동일한 방법으로, 실시예 4의 III족 질화물 반도체 다층구조물을 사용하여 발광소자를 제조하였다. 그러나, 이 경우에는, 도전성을 나타내는 SiC 기판의 이면 상에 니켈을 증착시켜 음극을 형성하였다.In the same manner as in Example 3, a light emitting device was manufactured using the group III nitride semiconductor multilayer structure of Example 4. However, in this case, nickel was deposited on the back surface of the SiC substrate showing conductivity to form a cathode.
이렇게 하여 형성한 발광소자를 성능평가하였더니, 소자는 우수한 성능을 나타내었다. 구체적으로, 상기 소자는 전류 20mA에서의 발광출력이 4mW이고, 순방향 전압이 3.5V이었다.When the light emitting device thus formed was evaluated for performance, the device showed excellent performance. Specifically, the device had a light emission output of 4 mW and a forward voltage of 3.5 V at a current of 20 mA.
본 발명의 III족 질화물 반도체 다층구조물을, 예컨대 발광 다이오드(LED), 레이저 다이오드(LD) 또는 전자 디바이스에 사용하는 경우, 이러한 소자의 제조공정이 간략화되어, 제조비용이 저감된다. 그러므로, III족 질화물 반도체 다층구조물은 산업상 가치가 매우 높다.When the group III nitride semiconductor multilayer structure of the present invention is used in, for example, a light emitting diode (LED), a laser diode (LD), or an electronic device, the manufacturing process of such a device is simplified, and the manufacturing cost is reduced. Therefore, the group III nitride semiconductor multilayer structure has a high industrial value.
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