JP4185215B2 - SiC wafer, SiC semiconductor device, and method of manufacturing SiC wafer - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体電子部品に適したＳｉＣウエハ、これを備えたＳｉＣ半導体デバイス、およびＳｉＣウエハの製造方法に関するものである。
【０００２】
【従来の技術】
近年、炭化珪素（ＳｉＣ）あるいは窒化ガリウム（ＧａＮ）等の軽元素で構成される化合物半導体の研究が盛んである。かかる化合物半導体は、軽元素で構成されているため結合エネルギーが強く、その結果、エネルギーの禁制帯幅（バンドギャップ）、絶縁破壊電界、熱伝導度が大きいことが特徴である。そして、このワイドバンドギャップの特徴を活かして、高効率・高耐圧パワーデバイス、高周波パワーデバイス、高温動作デバイス、あるいは青色から紫外発光デバイス用の材料として注目を集めている。しかしながら、結合エネルギーが強いため、これらの化合物は、大気圧では高温にしても融解せず、シリコン（Ｓｉ）など他の半導体で用いられる融液の再結晶化によるバルク結晶の育成が困難である。
【０００３】
例えばＳｉＣを半導体材料として使用するためには、ある程度の大きさを有する高品質な単結晶を得る必要がある。このため従来は、アチソン法と呼ばれる化学反応を利用する方法、レーリー法と呼ばれる昇華再結晶法を利用する方法によりＳｉＣ単結晶の小片を得ていた。最近は、これらの方法によって作製された炭化珪素の単結晶を基板として用い、この上に昇華再結晶化させる改良レーリー法によってＳｉＣインゴットを育成し、このＳｉＣインゴットをスライス、鏡面研磨したＳｉＣ基板が製造されるようになった。そして、その基板上に気相エピタキシャル成長法または液相エピタキシャル成長法によって目的規模のＳｉＣ単結晶を成長させることにより、不純物密度と膜厚を制御した活性層が形成され、これを用いてｐｎ接合ダイオード、ショットキーダイオードや各種のトランジスタなどのＳｉＣ半導体デバイスが作製されていた。
【０００４】
しかしながら、上記方法の内、アチソン法は珪石とコークスの混合物を電気炉で熱し、自然発生的な核形成によって結晶を析出させるので、不純物が多く、得られる結晶の形および結晶面の制御が困難である。また、レーリー法では自然核発生的な核形成によって結晶が成長するので、結晶の形および結晶面の制御が困難である。改良レーリー法では例えば特公昭第５９−４８７９２号公報記載の発明では、単一の結晶多形で成る大型のＳｉＣインゴットが得られている。しかし、かかるインゴットには、マイクロパイプという大型の欠陥（＜０００１＞軸方向に貫通する小孔)が通常１〜５０ｃｍ^-2程度の密度で含まれている。また、ｃ軸方向にバーガースベクトルを持つらせん転位が１０³〜１０⁴ｃｍ^-2程度存在する。
【０００５】
通常は、ＳｉＣ｛０００１｝面、あるいはこの面から３〜８度のオフ角度を設けた基板がエピタキシャル成長に使われる。この時、基板に存在するマイクロパイプ欠陥やらせん転位の大半がＳｉＣエピタキシャル成長層に貫通すること、およびエピタキシャル成長層を用いて作製したＳｉＣデバイスがマイクロパイプ欠陥を含むとデバイス特性が著しく悪化することが知られている。したがって、マイクロパイプ欠陥は大容量（大電流、高耐圧）ＳｉＣ半導体デバイスを高い歩留まりで製造するときの最大の障壁となっている。また、通常用いられるＳｉＣ｛０００１｝面、あるいはこの面から数度のオフ角度を有するＳｉＣ基板を用いてＳｉＣのホモエピタキシャル成長を行うと、結晶表面における原子ステップの集合合体（ステップバンチング）現象が起こり易い。このステップバンチングの度合いが大きくなるとＳｉＣエピタキシャル成長層の表面粗さが増大し、金属−酸化膜−半導体（ＭＯＳ）界面の平坦性が悪化するので、ＭＯＳ型電界効果トランジスタ(ＭＯＳＦＥＴ)の反転層チャネル移動度が低下する。また、ｐｎ接合、ショットキー障壁界面の平坦性が悪化して接合界面における電界集中が発生し、耐圧の低下、漏れ電流の増大などの問題を引き起こす。
【０００６】
ＳｉＣには多数の結晶多形が存在するが、この中で４Ｈ型ポリタイプ（４Ｈ-ＳｉＣ）が高い移動度を有し、ドナーやアクセプタのイオン化エネルギーも小さいことから、ＳｉＣ半導体デバイス作製に最適なＳｉＣポリタイプであると考えられている。しかしながら、４Ｈ−ＳｉＣ｛０００１｝面、あるいはこの面から３〜８度のオフ角度を設けた基板上のエピタキシャル成長層を用いてＭＯＳＦＥＴを作製すると、チャネル移動度が１〜１０ｃｍ²／Ｖｓ程度と非常に小さく、高性能トランジスタを実現できない。
【０００７】
これらの問題を解決するために、特許公報第２８０４８６０号ではＳｉＣの（０００１）面以外の面、例えば（１−１００）面等を持った種結晶を用いて改良レーリー法による成長を行うことで、マイクロパイプ数の少ないＳｉＣインゴットを得ている。しかしながら、ＳｉＣ（１−１００）面上にエピタキシャル成長を行うと、成長時に積層欠陥が発生しやすく、半導体デバイス作製に十分な高品質ＳｉＣ単結晶を得るのが困難である。
【０００８】
また、近年、ＳｉＣ（１−１００）基板の他に、６Ｈ型ポリタイプのＳｉＣ（１１−２０）基板を用いてＳｉＣウエハを作製する研究もなされている。そして、かかる６Ｈ型ポリタイプのＳｉＣ（１１−２０）基板を用いれば、＜０００１＞軸方向に伸びるマイクロパイプやらせん転位は基板上のエピタキシャル層に到達しないため、当該エピタキシャル層内のマイクロパイプ欠陥を低減することができる。
【０００９】
【発明が解決しようとする課題】
しかし、上記６Ｈ型ポリタイプのＳｉＣ（１１−２０）基板を用いたＳｉＣウエハには、次のような問題があった。すなわち、従来のＳｉＣ（１１−２０）基板上にＳｉＣエピタキシャル層を成長させると、ＳｉＣエピタキシャル成長とＳｉＣ基板との界面に格子不整合による歪みが発生してしまう。そして、この歪みはエピタキシャル成長層の結晶性に悪影響を与え、高品質のＳｉＣエピタキシャル成長層を作製することが困難になる。
【００１０】
また、６Ｈ型ポリタイプの６Ｈ−ＳｉＣ（１１−２０）基板を用いてデバイスを作製すると、電子移動度の異方性が問題となる。詳しくは、６Ｈ−ＳｉＣ結晶中では＜０００１＞軸方向の電子移動度が＜１−１００＞、＜１１−２０＞方向の移動度の２０〜３０％程度と小さいために、６Ｈ-ＳｉＣ（１１−２０）面上の成長層では、面内の電気伝導に３〜５倍の異方性が生じてしまう。
【００１１】
本発明は、かかる事情に鑑みてなされたものでり、半導体デバイスとして使用した場合に電子移動度の異方性が小さく、かつ、ＳｉＣ基板とＳｉＣエピタキシャル成長層との格子不整合による歪みを緩和できるＳｉＣウエハ、これを備えた半導体デバイス、およびＳｉＣウエハの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明のＳｉＣウエハは、面方位がほぼ（１１−２０）であり、４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプのＳｉＣ基板と、ＳｉＣ基板上に形成されたＳｉＣからなるバッファ層と、を備えることを特徴とする。
【００１３】
本発明に係るＳｉＣウエハによれば、面方位がほぼ（１１−２０）のＳｉＣ基板を用いるため、本発明のＳｉＣウエハ上にＳｉＣの活性層をエピタキシャル成長させても、ＳｉＣ基板の＜０００１＞軸方向に伸びるマイクロパイプやらせん転位は活性層には到達しない。また、６Ｈ型ポリタイプのＳｉＣ基板と比較して電子移動度の異方性が小さい４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプの基板を用いるため、ＳｉＣウエハ上に成長させた活性層における電子移動度の異方性が低減される。さらに、ＳｉＣ基板上にＳｉＣからなるバッファ層が形成されているため、本発明のＳｉＣウエハ上にＳｉＣ活性層を成長させた場合に、ＳｉＣ基板とＳｉＣ活性層との格子不整合による歪みが当該ＳｉＣ活性層に発生する事態を防止することができる。
【００１４】
また、バッファ層は、厚さが０．３μｍ以上１５μｍ以下であることが好ましい。本発明者らの鋭意研究により、本発明のバッファ層上にＳｉＣ活性層を成長させ、さらに当該バッファ層の厚さを０．３μｍ以上にした場合に、格子不整合に基づく歪みを効果的に低減でき、ＳｉＣ活性層の結晶性を良好にすることが見出された。また、バッファ層を１５μｍ以下にすれば、成長時間およびコストの低減を図ることができる。
【００１５】
さらに、バッファ層は、窒素、リン、アルミニウム、またはボロンのうちの少なくとも１つを不純物として含み、バッファ層における不純物の密度は、２×１０¹⁵ｃｍ^-3以上３×１０¹⁹ｃｍ^-3以下であることが好ましい。バッファ層に含まれる不純物密度をこのような範囲にするのは、不純物密度が２×１０¹⁵ｃｍ^-3未満のときは格子不整合に基づく歪み緩和の効果が薄れ、３×１０¹⁹ｃｍ^-3よりも大きいときは、高濃度ドーピングによりバッファ層自体の結晶性が劣化するためである。
【００１６】
また、バッファ層における上記不純物の密度は、ＳｉＣ基板中の不純物の密度よりも低いことが好ましい。バッファ層の不純物密度をこのようにすることで、ＳｉＣウエハ上にＳｉＣ活性層を形成した場合に、ＳｉＣウエハ、バッファ層、ＳｉＣ活性層の順に不純物密度を徐々に少なくすることができる。
【００１７】
また、本発明のＳｉＣウエハは、バッファ層上に、ＳｉＣからなる活性層をさらに備えることを特徴とする。さらに、この場合に、バッファ層における不純物の密度をＳｉＣ基板との界面からＳｉＣ活性層との界面に向けて減少させることが好ましい。
【００１８】
本発明のＳｉＣ半導体デバイスは、上述のＳｉＣウエハを備えることを特徴とする。上述のようにＳｉＣウエハは、電子移動度の異方性が小さく且つＳｉＣ基板とＳｉＣ活性層との格子不整合による歪みが殆ど発生しないため、かかる半導体デバイスは高品質なものとなる。
【００１９】
本発明のＳｉＣ半導体デバイスは、表面にＳｉＣ活性層と金属層とによるショットキー障壁や、エピタキシャル成長またはイオン注入によって形成されたｐｎ接合を有してもよい。さらに、熱酸化または化学気相堆積法で形成された酸化膜をゲート絶縁膜として有したり、熱酸化または化学気相堆積法で形成された酸化膜を表面保護膜の一部として有してもよい。
【００２０】
本発明のＳｉＣウエハの製造方法は、面方位がほぼ（１１−２０）であると共に４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプのＳｉＣ基板上に、ＳｉＣからなるバッファ層を成長させることを特徴とする。また、バッファ層上に、ＳｉＣからなる活性層をさらに成長させてもよい。
【００２１】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係るＳｉＣウエハ、ＳｉＣ半導体デバイス、およびＳｉＣウエハの製造方法の好適な実施形態について詳細に説明する。尚、同一要素には同一符号を用いるものとし、重複する説明は省略する。また、実施形態および実施例の説明で結晶の格子方向および格子面を使用する場合があるが、ここで、格子方向及び格子面の記号の説明をしておく。個別方位は［］、集合方位は＜＞、個別面は（）、集合面は｛｝でそれぞれ示すことにする。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、明細書作成の都合上、数字の前に負号を付けることにする。
【００２２】
図１は、本実施形態のＳｉＣウエハ１の側面図である。ＳｉＣウエハ１は、４Ｈ型ポリタイプ（“Ｈ”は六方晶系、“４”は原子積層が４層で一周期となる結晶構造を意味する）の４Ｈ−ＳｉＣ（１１−２０）基板２と、当該ＳｉＣ（１１−２０）基板２上に形成されたＳｉＣからなるバッファ層４と、当該バッファ層４上に形成されたデバイス作製用のＳｉＣからなる活性層６と、から構成されている。なお、４Ｈ−ＳｉＣ（１１−２０）基板２の面方位は、（１１−２０）から多少傾けてたものとしてもよい。また、各層２〜６は、全てｎ型である。
【００２３】
次に、本実施形態のＳｉＣウエハ１の製造方法を説明する。４Ｈ−ＳｉＣ（１１−２０）基板２は、例えば４Ｈ−ＳｉＣ（０００−１）面上に改良レーリー法によって成長したインゴットを成長方向に平行にスライスし、鏡面研磨することによって作製する。このとき、４Ｈ−ＳｉＣ（１１−２０）基板２の厚さは、約１５０μｍ〜約４００μｍの範囲にすることが好ましい。また、実効ドナー密度は、約５×１０¹⁷ｃｍ^-3〜約５×１０¹⁹ｃｍ^-3の範囲にすることが好ましい。
【００２４】
次いで、４Ｈ−ＳｉＣ（１１−２０）基板２を鏡面仕上げして、その後、膜厚や不純物ドーピングの制御性、成長層の表面平坦性に優れた化学気相堆積(ＣＶＤ)法によりバッファ層４および活性層６をエピタキシャル成長させる。具体的には、まず、４Ｈ−ＳｉＣ（１１−２０）基板２を有機溶媒、王水、フッ酸などで洗浄した後、脱イオン水でリンスしてＳｉＣ膜で被覆されたグラファイト製サセプタに設置し、ＣＶＤ成長装置にセットする。ＣＶＤ成長には水素（Ｈ₂）をキャリヤガスとする常圧の横形ＣＶＤ装置を用い、サセプタの加熱は高周波誘導加熱により行う。４Ｈ−ＳｉＣ（１１−２０）基板２を反応炉内に設置した後、ガス置換と高真空排気を数回繰り返し、Ｈ₂キャリヤガスを導入してＣＶＤ成長プログラムに入る。
【００２５】
まず、約１３００℃でＨＣｌ／Ｈ₂ガスによる気相エッチングを行った後、４Ｈ−ＳｉＣ（１１−２０）基板２を約１５００℃に昇温し、原料ガス(シラン：ＳｉＨ₄、プロパン：Ｃ₃Ｈ₈など)を導入してバッファ層４および活性層６の成長を開始する。ＣＶＤ成長では、実効ドナー密度約１０¹⁶ｃｍ^-3〜約１０¹⁹ｃｍ^-3のｎ型ＳｉＣバッファ層４を約０．３μｍ〜約１５μｍ成長した後、実効ドナー密度約１０¹⁴ｃｍ^-3〜約１０¹⁶ｃｍ^-3のｎ型活性層６を約５μｍ〜約 ８０μｍ成長させる。なお、成長中に窒素ガスを添加することで、ｎ型伝導性制御を行う。
【００２６】
また、バッファ層４の厚さは、特に、０．３μｍ以上１５μｍ以下にするとよい。さらに、バッファ層４に含ませる不純物は、窒素、リン、アルミニウム、またはボロンのうちの何れかであることが好ましい。また、バッファ層４における不純物密度は、４Ｈ−ＳｉＣ（１１−２０）基板２との界面から活性層６との界面に向けて徐々に減少することが好ましい。
【００２７】
続いて、図２を参照して、本実施形態のＳｉＣウエハ１の効果を説明する。通常、ＳｉＣ基板にはマイクロパイプやらせん転位が存在するが、図２に示すように、マイクロパイプなどはＳｉＣ基板の＜０００１＞軸方向に伸びる。しかし、本実施形態のＳｉＣウエハ１では面方位が（１１−２０）のＳｉＣ基板を用いているため、マイクロパイプ（一点鎖線で示す）８やらせん転位（破線で示す）１０は活性層６に殆ど到達しない。このため、活性層６は欠陥が少なく平坦性の優れたものとなる。
【００２８】
また、本実施形態では、６Ｈ型ポリタイプのＳｉＣ基板等と比較して電子移動度の異方性が小さい４Ｈ型ポリタイプの基板を用いるため、ＳｉＣウエハ１上に成長させた活性層６における電子移動度の異方性が低減される。また、異種ポリタイプの混入も完全に防止される。さらに、ＳｉＣ基板２上にＳｉＣからなるバッファ層４が形成されているため、ＳｉＣ基板２とＳｉＣ活性層６との格子不整合による歪みが活性層６に発生する事態を防止することができる。
【００２９】
また、本発明者らの鋭意研究により、バッファ層４の厚さを０．３μｍ以上にすることで格子不整合に基づく歪みを効果的に低減でき、活性層６の結晶性を良好にすることが見出された。一方、バッファ層４を１５μｍ以下にすれば、成長時間およびコストの低減を図ることができる。
【００３０】
さらに、バッファ層４に含ませる不純物の密度は、２×１０¹⁵ｃｍ^-3以上３×１０¹⁹ｃｍ^-3以下にすることが好ましい。バッファ層４に含まれる不純物密度をこのような範囲にするのは、不純物密度が２×１０¹⁵ｃｍ^-3未満のときは格子不整合に基づく歪み緩和の効果が薄れ、３×１０¹⁹ｃｍ^-3よりも大きいときは、高濃度ドーピングによりバッファ層４自体の結晶性が劣化するためである。
【００３１】
なお、本実施形態では、４Ｈ型ポリタイプのＳｉＣ基板を用いたが、この他、１５Ｒ型ポリタイプ（“Ｒ”は菱面体系、“１５”は原子積層が１５層で一周期となる結晶構造を意味する）の１５Ｒ−ＳｉＣ（１１−２０）基板を用いても、ＳｉＣウエハ上に成長させた活性層は、マイクロパイプやらせん転位が存在せず、非常に平坦性に優れたものとなる。
【００３２】
また、本実施形態のＳｉＣウエハ１を用いて、種々のＳｉＣ半導体デバイスを製造することができる。たとえば、かかるＳｉＣ半導体デバイスは、表面に金属／ＳｉＣのショットキー障壁や、エピタキシャル成長またはイオン注入によって形成されたｐｎ接合を有するように構成することができる。さらに、熱酸化または化学気相堆積法で形成された酸化膜をゲート絶縁膜として有したり、熱酸化または化学気相堆積法で形成された酸化膜を表面保護膜の一部として有するように構成してもよい。
【００３３】
上述のように、ＳｉＣウエハ１は電子移動度の異方性が小さく且つＳｉＣ基板２とＳｉＣ活性層６との格子不整合による歪みが殆ど発生しないため、このような半導体デバイスは高品質なものとなる。より詳しくは、特に活性層６の表面平坦性が優れているので、エピタキシャル成長によって形成したｐｎ接合やエピタキシャル成長表面に形成したショットキー障壁界面での電界集中が大幅に低減され、デバイスの高耐圧化が容易となる。さらに、ＳｉＣ（１１−２０）はＳｉＣ｛０００１｝面より単位面積あたりの原子結合ボンド数が少ないので、酸化膜/ＳｉＣのＭＯＳ界面における界面準位が低減されて高品質なＭＯＳ界面を作製でき、高性能ＭＯＳ型トランジスタを実現できる。
【００３４】
【実施例】
以下、上記実施形態の実施例を説明する。但し、本発明は、実施例に限定されるものではない。
【００３５】
［実施例１］
図１を参照して、実施例１を説明する。本実施例では、ＳｉＣ基板からＳｉＣ活性層へのマイクロパイプやらせん転位の貫通、および活性層６の表面の平坦性を調べるために、n型４Ｈ−ＳｉＣ（１１−２０）基板２上に化学気相堆積(ＣＶＤ)法によりn型の活性層６を成長した。比較のために、４Ｈ−ＳｉＣ（１−１００）、および（０００１）８度オフ（＜１１−２０＞方向）を面方向とする基板にも同時に活性層を成長させて評価した。４Ｈ−ＳｉＣ（１１−２０）、（１−１００）基板は、４Ｈ−ＳｉＣ（０００−１）面上に改良レーリー法によって成長したインゴットを成長方向に平行にスライスし、鏡面研磨することによって作製した。基板は全てn型で、ショットキー障壁の容量−電圧特性から求めた実効ドナー密度は１×１０¹⁸ｃｍ^-3〜２×１０¹⁸ｃｍ^-3で、厚さは約３８０μｍであった。
【００３６】
これらの基板を溶融水酸化カリウム（ＫＯＨ）で５００℃、１０分の条件でエッチングした結果、いずれもマイクロパイプ密度１２ｃｍ^-2〜２８ｃｍ^-2、らせん転位密度５×１０³ｃｍ^-2〜２×１０⁴ｃｍ^-2程度の欠陥が存在することが分かった。ただし、（１１−２０）、（１−１００）面については、基板端部に約８０度の斜め研磨を行なって（０００１）面から約１０度傾いた面を出し、この面をエッチング後に観察して欠陥密度を見積もった。
【００３７】
次に、ＫＯＨエッチングを行った基板を再研磨し、鏡面仕上げをしてＣＶＤ成長を行った。これらの基板を有機溶媒、王水、フッ酸で洗浄した後、脱イオン水でリンスしてＳｉＣ膜で被覆されたグラファイト製サセプタに設置し、ＣＶＤ成長装置にセットした。そして、ガス置換と高真空排気を数回繰り返した後、Ｈ₂キャリヤガスを導入してＣＶＤ成長プログラムに入った。
【００３８】
まず、１３００℃でＨＣｌ／Ｈ₂ガスによる気相エッチングを行った後、１５００℃に昇温し、原料ガス(シラン：ＳｉＨ₄、プロパン：Ｃ₃Ｈ₈など)を導入して成長を開始した。ＣＶＤ成長では、実効ドナー密度３×１０¹⁷ｃｍ^-3〜４×１０¹⁷ｃｍ^-3のn型ＳｉＣバッファ層を４．６μｍ成長させた後、実効ドナー密度１×１０¹⁶ｃｍ^-3〜２×１０¹⁶ｃｍ^-3のｎ型活性層を１２μｍ成長させた。このときの主な成長条件は下記の通りである。なお、一般に、（０００１）面と（１１−２０）面では不純物の取り込み効率が違うので、基板の面方位によってドーピングガス流量を調整するのが好ましい。

【００３９】
エピタキシャル成長させた活性層６の表面を微分干渉光学顕微鏡で観察したところ、４Ｈ（１１−２０）および（０００１）８度オフ基板上では鏡面が得られたが、４Ｈ（１−１００）基板上では部分的に＜１１−２０＞方向に走る筋状の凹凸や溝が観測された。この４Ｈ（１−１００）面上の筋状の欠陥は、６Ｈ（１−１００）面上の成長層でも観察され、成長前の基板表面処理法の最適化や過飽和度の低い成長条件(例えば低い原料ガス流量)でＣＶＤ成長を行うと、この筋状欠陥の発生がやや低減されるが、完全に無くすことはできなかった。また、１５ｍｍ×２０ｍｍの大きさの基板上の活性層表面を観察して表面欠陥(転位などの構造欠陥とは必ずしも一致しない)の密度を見積もったところ、４Ｈ（１１−２０）基板では４×１０²ｃｍ^-2、（１−１００）基板では８×１０³ｃｍ^-2、（０００１）８度オフ基板では２×１０³ｃｍ^-2であり、４Ｈ（１１−２０）基板上の活性層が最も優れていた。
【００４０】
図３は、原子間力顕微鏡（ＡＦＭ）観察を行い、その表面形状プロファイルを測定した結果を示すグラフである。（１−１００）基板上に形成した活性層の表面は、前述の深い溝（深さ約１００〜３００ｎｍ）が無い領域を選んでも、図３（ｂ）に示されているように凹凸が激しくなっている。また、図３（ｃ）より、（０００１）８度オフ基板上に形成した活性層の表面には、原子ステップの集合合体(ステップバンチング)に起因する階段状の凹凸が存在することが分かった。これに対して、４Ｈ（１１−２０）基板上に形成した活性層では、図３（ａ）に示されているように、溝、ヒロック、ステップ等が全く観測されず、非常に平坦性のよい表面が得られた。また、２μｍ×２μｍの範囲をＡＦＭ観察したときの表面粗さの二乗平均（Ｒｍｓ）は（１１−２０）基板上に形成した活性層で０．１８ｎｍ、（１−１００）基板上で６．４ｎｍ、（０００１）８度オフ基板上で０．２４ｎｍとなり、（１１−２０）基板上に成長させた活性層が最も優れていた。
【００４１】
次に、成長した試料を溶融ＫＯＨでエッチングして、活性層６中の構造欠陥を調べた。（０００１）８度オフ基板上の活性層では、マイクロパイプ密度が１８ｃｍ^-2、らせん転位密度８×１０³ｃｍ^-2となり、成長前の基板の値とほぼ同じであり、エッチングにより生じたピットの位置も成長前とよく一致していた。（１−１００）基板上の活性層をエッチングすると、多角形のピットが多数（１×１０⁵ｃｍ^-2）見られた他に、活性層の表面に現れた筋状の欠陥がさらに深くなった。この筋状の溝は必ず＜１１−２０＞方向に伸びていることから、積層欠陥に起因すると考えられる。この溶融ＫＯＨによって深くエッチングされた溝の数は、成長前の（１−１００）基板では３〜８ｃｍ^-1であったのに対し、成長後には３０〜２００ｃｍ^-1と増大していた。したがって、（１−１００）基板上に活性層を成長させる場合は、ＣＶＤ成長によって新たに積層欠陥が発生するものと考えられる。
【００４２】
これに対して、（１１−２０）基板上に成長した活性層を溶融ＫＯＨでエッチングすると、転位を反映する三角形状ピットの密度が２×１０³ｃｍ^-2程度、積層欠陥密度は５ｃｍ^-1以下と小さかった。また、この試料を斜め研磨した面をエッチングして見積もったマイクロパイプ密度は１ｃｍ^-2未満、らせん転位密度も１００ｃｍ^-2未満であることが分かった。すなわち、４Ｈ−ＳｉＣ（１１−２０）基板を用いることによって、基板からのマイクロパイプ、らせん転位の貫通を大幅に抑制し、積層欠陥も極めて少ない高品質ＳｉＣエピタキシャル結晶の作製が可能となる。これは、上述のように、マイクロパイプやらせん転位が主としてＳｉＣ結晶の＜０００１＞方向に伸びる（図２参照）ため、この方位と平行な結晶面である（１１−２０）面を用いれば、ＳｉＣ基板中に存在するマイクロパイプなどがこの上の活性層に引き継がれないためである。なお、１５Ｒ−ＳｉＣ（１１−２０）基板上の活性層をエピタキシャル成長させた場合も、当該活性層は非常に平坦性に優れたものとなり、マイクロパイプやらせん転位の貫通はほとんど無かった。
【００４３】
［実施例２］
本実施例では、バッファ層が活性層に及ぼす影響を調べるために、n型４Ｈ−ＳｉＣ（１１−２０）基板上に様々な厚さのn型４Ｈ-ＳｉＣバッファ層を形成した後、活性層となる高純度厚膜エピタキシャル成長層を形成してその結晶性を評価した。用いたＳｉＣ基板２は、改良レーリー法によって４Ｈ−ＳｉＣ（１１−２０）種結晶上に成長させた４Ｈ-ＳｉＣインゴットをスライスして作製したn型４Ｈ−ＳｉＣ（１１−２０）で、ショットキー障壁の容量−電圧特性から求めた実効ドナー密度は３×１０¹⁸ｃｍ^-3〜４×１０¹⁸ｃｍ^-3で、厚さは約３４０μｍであった。
【００４４】
このＳｉＣ基板２上にドナー密度４×１０¹⁷ｃｍ^-3〜５×１０¹⁷ｃｍ^-3のn型４Ｈ-ＳｉＣバッファ層を形成した後、高純度n型４Ｈ-ＳｉＣ層(ドナー密度４×１０¹⁵ｃｍ^-3)を約２４μｍ成長させた。なお、成長中に窒素ガスを添加することでn型伝導性制御を行った。そして、バッファ層の厚さを０．１μｍから２２μｍの範囲で変化させたＳｉＣウエハ、および比較のためにバッファ層を設けずに基板上に直接高純度ＳｉＣ活性層を成長したＳｉＣウエハを作製した。ＣＶＤ成長には実施例１と同じＣＶＤ装置を用いた。まず、１４００℃でＨＣｌ／Ｈ₂ガスによる気相エッチングを行った後、１５６０℃に昇温し、原料ガスを導入して成長を開始した。このときの成長条件は下記の通りである。

【００４５】
図４は、様々な厚さのバッファ層を持つＳｉＣウエハの活性層６のＸ線回折のロッキングカーブ測定から求めた回折ピークの半値幅(FWHM)のバッファ層膜厚依存性を示すグラフである。Ｘ線回折には、Ｇｅ単結晶（４００）回折を利用した５結晶Ｘ線回折を用い、ＳｉＣ（１１−２０）回折ピーク（2θ=60.05度）の半値幅で試料の結晶性を評価した。なお、成長前の４Ｈ−ＳｉＣ（１１−２０）基板を測定して得られた回折ピークの半値幅は３２〜３８arcsec(平均３５arcsec)であった。
【００４６】
バッファ層を用いずに基板上に直接高純度n型ＳｉＣ層（２４μｍ）を成長したＳｉＣウエハの活性層６では、Ｘ線ロッキングカーブの半値幅が５２arcsecとなり、ＳｉＣ基板２より悪化した（図４中、四角印で示す）。この問題は、n型バッファ層を導入することにより改善できた。すなわち、バッファ層厚さが０．１μｍの場合は、まだ基板より若干悪い半値幅（４３arcsec）が得られたが、バッファ層の厚さが０．３μｍ以上の場合は、基板より小さい半値幅が得られ、エピタキシャル成長によって結晶性が改善されていることが分かった。特に、バッファ層の厚さが１．２μｍ程度以上では、半値幅が２１arcsecでほぼ一定になった。溶融ＫＯＨエッチングによって（１１−２０）面上の転位密度を評価すると、基板で６×１０⁴ｃｍ^-2、バッファ層なしで成長した活性層では２×１０⁵ｃｍ^-2、２μｍ以上のバッファ層を設けた活性層では３×１０³ｃｍ^-2〜６×１０³ｃｍ^-2となり、やはりバッファ層の効果が明らかに見られた。
【００４７】
このように、バッファ層が高品質ＳｉＣエピタキシャル成長層の作製に有効である理由は、高濃度に不純物ドーピングされたＳｉＣ基板と低濃度ドーピングされた高純度ＳｉＣ活性層の間に存在する格子不整合に起因する歪みがバッファ層によって緩和されるためであると考えられる。一般に、１０¹⁸ｃｍ^-3程度以上の不純物を含むＳｉＣ結晶では、その不純物の種類によってＳｉＣ結晶の格子定数が増大、あるいは減少し、しかもこの格子定数増減の割合は、（１１−２０）面上の方が｛０００１｝面上の場合より大きい。したがって、４Ｈ−ＳｉＣ（１１−２０）基板上にエピタキシャル成長を行う場合には、基板とその上に形成するデバイス作製用活性層の不純物密度の中間の値となる不純物密度を有するＳｉＣバッファ層を設けて格子不整合に起因する格子歪みを緩和することが効果的である。
【００４８】
通常、縦形のパワーデバイスを作製する際には、基板の抵抗を小さくするために不純物(ドナーあるいはアクセプタ)を高濃度にドーピングした基板が用いられるので、この基板の不純物密度より低く、かつ活性層の不純物密度より高いドーピングを行ったＳｉＣバッファ層を設けるのがよい。なお、上記の実施例では窒素（Ｎ）ドープn型ＳｉＣを用いたが、リン（Ｐ）ドープn型ＳｉＣ、アルミ（Ａｌ）、およびホウ素（Ｂ）ドープｐ型ＳｉＣを用いて実験を行ったところ、バッファ層の同様な効果が見られた。また、１５Ｒ−ＳｉＣ（１１−２０）基板を用いても、同様の効果を得ることができた。
【００４９】
［実施例３］
本実施例では、バッファ層４の膜厚を一定（３μｍ）にして、バッファ層４内の不純物密度を変化させてその効果を調べた。基板には、１０ｍｍ×１５ｍｍの大きさのｎ型１５Ｒ−ＳｉＣ（１１−２０）基板を使用し、実効ドナー密度は５×１０¹⁸ｃｍ^-3、厚さは３５０μｍとした。そして、このＳｉＣ基板上に、図５（ａ）〜（ｃ）に示す窒素ドナー密度分布を持つ厚さ３μｍのバッファ層４を形成した後、ドナー密度５×１０¹⁴ｃｍ^-3、厚さ３２μｍの高純度n型１５Ｒ-ＳｉＣ活性層６をエピタキシャル成長させた。また、比較のために、図５（ｄ）のように、バッファ層４なしのＳｉＣウエハ（以下、「試料（ｄ）」と称する）も作製した。図５（ａ）に示すＳｉＣウエハ（試料（ａ））では、バッファ層内のドナー密度が５×１０¹⁷ｃｍ^-3で一定であるのに対し、図５（ｂ）に示すＳｉＣウエハ（試料（ｂ））では階段的に、図５（ｃ）に示すＳｉＣウエハ（試料（ｃ））では傾斜的にドナー密度を変化させた。主な成長条件は下記の通りである。

【００５０】
図６は、これらの試料（ａ）〜（ｄ）について、実施例２と同様にＸ線回折のロッキングカーブを測定した結果を示す。バッファ層なしの試料(d)では、活性層と基板との格子不整合の影響で活性層のモザイク度が増大し、ロッキングカーブの半値幅が８６arcsecと基板（４３arcsec）より大きくなっている。これに対し、ドーピング密度一定のバッファ層を有する試料（ａ）では、半値幅が３５arcsecとなり、基板より結晶性が改善されている。さらに、バッファ層内部でドナー密度を徐々に減少させた試料（ｂ）、（ｃ）では半値幅が２８〜３１arcsecとなり、試料（ａ）より若干よい結果が得られた。このように、ＳｉＣ基板２から活性層６にかけて不純物密度を徐々に減少させたバッファ層４を設けることが最も有効であることが明らかになった。なお、バッファ層４内部の不純物密度分布として階段状に減少させる場合と連続的に(直線的に)変化させる場合では、特に大きな差異は認められなかった。
【００５１】
［実施例４］
本実施例では、４Ｈ−ＳｉＣ（１１−２０）基板および（０００１）８度オフ基板を使用したＳｉＣウエハを用いて、図７に示す高耐圧ダイオードを作製した。ＳｉＣ基板２は、４Ｈ-ＳｉＣ（０００−１）種結晶上に改良レーリー法によって成長したインゴットを成長方向に平行にスライスし、鏡面研磨することによって作製した。基板は共にｎ型で、ショットキー障壁の容量−電圧特性から求めた実効ドナー密度は６×１０¹⁸ｃｍ^-3、厚さは約３４０μｍとした。そして、このＳｉＣ基板２上に、ＣＶＤ法によって窒素ドープn型４Ｈ-ＳｉＣ層をエピタキシャル成長させた。
【００５２】
実施例３の試料（ｂ）と同様に、３×１０¹⁸ｃｍ^-3から１×１０¹⁶ｃｍ^-3までドナー密度を階段的に変化させながら各層につき約０．３μｍずつ、合計約1１．５μｍのバッファ層４を形成した後、活性層６となる高純度n型４Ｈ-ＳｉＣ層を成長させた。活性層のドナー密度は６×１０¹⁵ｃｍ^-3、膜厚は１６μｍである。なお、比較のためにバッファ層なしの試料も作製した。また、４Ｈ-ＳｉＣ（０００１）８度オフ基板上にも、同様にバッファ層および活性層を成長させてＳｉＣウエハを作製した。主な成長条件は下記の通りである。

【００５３】
さらに、このようにして作製した各ＳｉＣウエハに、ショットキー電極１２およびオーム性電極１４を形成した。ショットキー電極１２は活性層６の上面に形成し、オーム性電極１４はＳｉＣ基板２の下面に形成した。また、ショットキー電極１２にはチタン(Ti: 180nm)、裏面のオーム性電極１４には１０００℃で２０分間の熱処理を施したニッケル(Ni: 200nm)を用いた。さらに、ショットキー電極１２は円形で、直径１００μｍから３ｍｍの範囲で変化させた。
【００５４】
そして、ショットキー電極１２端部での電界集中を緩和するために、ホウ素（Ｂ）イオンを注入して高抵抗p型領域(ガードリング)１６を形成し、ショットキーダイオードを完成させた。ホウ素イオンの注入は１２０ｋｅＶ、８０ｋｅＶ、５０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は３×１０¹³ｃｍ^-2とした。また、ガードリングを形成するp型領域１６の幅は１００μｍ、このp型領域１６とショットキー電極１２の重なり部の幅は１０μｍである。また、イオン注入は室温で行い、注入イオン活性化のための熱処理(アニール)はアルゴンガス雰囲気中１５５０℃、３０分の条件で行った。なお、これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いた。
【００５５】
図８は、作製したショットキーダイオードの典型的な電流密度−電圧特性を示すグラフである。これは４Ｈ−ＳｉＣ（１１−２０）基板上にバッファ層を設けて成長したＳｉＣウエハで作製したダイオードで、電極直径は５００μｍである。逆方向特性では耐圧２１００Ｖを達成し、しかも−１０００Ｖ印加時のリーク電流も６×１０^-6Ａ／ｃｍ²と小さい。順方向特性ではオン電圧(電流密度１００Ａ／ｃｍ²時の電圧降下)が１．２Ｖ、オン抵抗が４×１０^-3Ωｃｍ²という非常に優れた特性が得られた。電極面積が３００μｍ以下の小さいダイオードでは４Ｈ-ＳｉＣ（０００１）８度オフ基板上でも同様のダイオード特性が得られたが、電極面積の大きいダイオードでは両者の間に大きな差が見られた。
【００５６】
図９は、４Ｈ−ＳｉＣ（１１−２０）基板(バッファ層あり、なしの２種類)および４Ｈ-ＳｉＣ（０００１）８度オフ基板の計３種類のＳｉＣ基板上に活性層を成長させたＳｉＣウエハを用いて作製したショットキーダイオードの耐圧(平均値)の電極面積依存性を示すグラフである。各電極面積について、少なくとも１２ケのダイオードを測定して耐圧の平均値を求めた。４Ｈ-ＳｉＣ（０００１）８度オフ基板上の成長層を用いて作製したショットキーダイオードでは、電極面積が５×１０^-3ｃｍ²〜１×１０^-2ｃｍ²を越えると急激に耐圧が低下する。４Ｈ−ＳｉＣ（１１−２０）基板の場合でも、バッファ層を設けない場合は電極面積が１×１０^-2ｃｍ²程度より大きいダイオードは耐圧が低下する。
【００５７】
これに対して、４Ｈ−ＳｉＣ（１１−２０）基板上にバッファ層を設けて作製したエピタキシャル成長層を用いた場合には、５×１０^-2ｃｍ²程度の電極面積でも高い耐圧を維持しており、０．０７ｃｍ²の場合でも４０％以上の歩留まりで１５００Ｖ以上の耐圧が得られた。また、耐圧だけでなく、−１０００Ｖ印加時のリーク電流密度の平均値を電極直径５００μｍのダイオードで比較すると、４Ｈ-ＳｉＣ（０００１）８度オフ基板上に作製したダイオードでは８×１０^-5Ａ／ｃｍ²、バッファ層のない（１１−２０）面上のダイオードで６×１０^-5Ａ／ｃｍ²であるのに対して、バッファ層を設けた（１１−２０）面上のダイオードでは１×１０^-5Ａ／ｃｍ²と最も小さかった。
【００５８】
これは、４Ｈ−ＳｉＣ（１１−２０）面を用いることによってＳｉＣ基板から活性層へのマイクロパイプやらせん転位の貫通が抑制され、しかもバッファ層の採用によって高品質ＳｉＣ結晶が得られたからであると考えられる。また、４Ｈ−ＳｉＣ（１１−２０）面を用いることによって成長表面の平坦性がよくなり、ショットキー電極／ＳｉＣ界面での電界集中が低減されるという効果もある。なお、この実施例ではショットキーダイオードの作製例を述べたが、エピタキシャル成長あるいはイオン注入で形成されたｐｎ接合ダイオードやサイリスタの場合でも、４Ｈ−ＳｉＣ（１１−２０）基板、あるいは１５Ｒ−ＳｉＣ（１１−２０）基板を用いることが有効である。
【００５９】
［実施例５］
本実施例では、（１１−２０）基板および（０００１）オフ基板により形成したＳｉＣウエハを用いて、図１０に示すnチャネル反転型ＭＯＳＦＥＴ２０を作製した。用いたＳｉＣ基板２は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した (1)６Ｈ−ＳｉＣ（０００１）３．５度オフ基板、 (2)６Ｈ−ＳｉＣ（１１−２０）基板、 (3)４Ｈ−ＳｉＣ（０００１）８度オフ基板、 (4)４Ｈ−ＳｉＣ（１１−２０）基板、 (5)１５Ｒ−ＳｉＣ（０００１）３．５度オフ基板、および(6)１５Ｒ−ＳｉＣ（１１−２０）基板である。
【００６０】
ＳｉＣ基板２は全てｐ型で、ショットキー障壁の容量−電圧特性から求めた実効アクセプタ密度は２×１０¹⁸ｃｍ^-3〜５×１０¹⁸ｃｍ^-3、厚さは３２０μｍ〜３４０μｍである。そして、各ＳｉＣ基板２上に、ＣＶＤ法によってホウ素ドープp型ＳｉＣ層をエピタキシャル成長した。まず、実施例３の試料（ｂ）と同様に、８×１０¹⁷ｃｍ^-3から１×１０¹⁶ｃｍ^-3までアクセプタ密度を階段的に変化させながら各層につき約０．４μｍずつ、合計約１．６μｍのバッファ層４を形成した後、活性層６となる高純度ｐ型ＳｉＣ層を成長した。活性層６のアクセプタ密度は５×１０¹⁵ｃｍ^-3、膜厚は５μｍである。主な成長条件は下記の通りである。

【００６１】
このようにして作製したＳｉＣウエハに、さらに、ソース、ドレイン領域形成のために、窒素（Ｎ）イオンを注入して低抵抗n型領域２２，２４を形成した。Ｎイオン注入は１４０ｋｅＶ、８０ｋｅＶ、５０ｋｅＶ、２５ｋｅＶの４段階で行い、総ドーズ量は８×１０¹⁴ｃｍ^-2とした。イオン注入は室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中１４５０℃、３０分の条件で行った。次に、ドライ酸化によりＳｉＣウエハ１上に絶縁層２６を形成した。酸化条件は、ＳｉＣ（０００１）オフ基板を用いる場合は１１５０℃、３時間で、ＳｉＣ（１１−２０）試料の場合は１１５０℃、１時間であり、絶縁層２６の厚さは３５〜４６ｎｍである。
【００６２】
次に、n型領域２２，２４上に、それぞれソース電極２８、ドレイン電極３０を形成した。ソース電極２８およびドレイン電極３０にはアルミ/チタン(Al: 250nm、Ti: 30nm)を用い、８００℃で６０分間の熱処理を施した。さらに、絶縁層２６上に、Ａｌ製のゲート電極３２（厚さ２００ｎｍ）を形成し、その後、フォーミングガス（Ｈ₂／Ｎ₂）中で４５０℃、１０分間の熱処理を行った。なお、これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いた。
【００６３】
また、ＭＯＳＦＥＴ２０のチャネル長は３０μｍ、チャネル幅は２００μｍとした。さらに、ＳｉＣ（１１−２０）面上にＭＯＳＦＥＴを作製する場合には、面方位を考慮して、ドレイン電流が＜０００１＞方向または＜１−１００＞方向に流れるようにした。
【００６４】
図１１は、作製したＭＯＳＦＥＴの典型的なドレイン特性を示すグラフである。これは４Ｈ−ＳｉＣ（１１−２０）基板上に成長した活性層を用い、チャネルが＜０００１＞軸に平行になっているＭＯＳＦＥＴの特性である。線形領域と飽和領域が明確に観測され、しかもゼロゲートバイアス時にオフとなるノーマリオフ型のＭＯＳＦＥＴとして良好な動作をしている。他の試料を用いたＭＯＳＦＥＴでも、全てＦＥＴ動作は確認されたが、チャネル移動度やしきい値電圧に違いが見られた。
【００６５】
図１２は、それぞれのＭＯＳＦＥＴについて線形領域から求めた実効チャネル移動度の平均値を示す。各試料について少なくとも６個以上のＭＯＳＦＥＴを評価してチャネル移動度を測定し、その平均を求めた。また、ＳｉＣ（１１−２０）基板上に作製したＭＯＳＦＥＴについては、＜０００１＞に平行方向のチャネル移動度(μ//)と＜１−１００＞方向（＜０００１＞軸に垂直な方向）のチャネル移動度(μ⊥)とを求め、その比も示した。
【００６６】
図１２から分かるように、６Ｈ-ＳｉＣ、４Ｈ-ＳｉＣ、１５Ｒ-ＳｉＣともにμ⊥で比較すると、（０００１）オフ基板上に作製したＭＯＳＦＥＴより（１１−２０）面上に作製したＭＯＳＦＥＴの方が高いチャネル移動度が得られている。この理由として、（１１−２０）基板上の活性層６ではステップバンチングに起因する表面粗さが低減され、極めて平坦なＭＯＳ界面が得られており、表面粗さによる散乱が低減されていることが考えられる。さらに、（０００１）基板と（１１−２０）基板を比較すると、単位面積あたりのＳｉＣ結合ボンド数が（１１−２０）面の方が少ないので、酸化膜を作製した時にＭＯＳ界面に形成される界面準位密度が（１１−２０）面の方が少ないことが挙げられる。
【００６７】
次に、ポリタイプ毎に特性を比較すると、６Ｈ−ＳｉＣ（１１−２０）基板上のＭＯＳＦＥＴではμ⊥が７４ｃｍ²／Ｖｓと比較的高いものの、μ//は２２ｃｍ²／Ｖｓと小さい。これは、６Ｈ-ＳｉＣバルク中の電子移動度の異方性と同様の傾向であるので、有効質量や散乱因子の異方性が影響しているものと思われる。いずれにせよ、このように面内で３倍以上の電気伝導の異方性を示すデバイスは望ましくない。４Ｈ-ＳｉＣの場合には、（０００１）８度オフ基板上のＭＯＳＦＥＴではチャネル移動度が８．４ｃｍ²／Ｖｓと非常に小さいが、（１１−２０）基板上ではμ⊥＝４６ｃｍ²／Ｖｓ、μ//＝５５ｃｍ²／Ｖｓとなり、比較的良好な値で異方性も小さい。一方、１５Ｒ−ＳｉＣ（１１−２０）基板上のＭＯＳＦＥＴでは、μ⊥＝７６ｃｍ²／Ｖｓ、μ//＝６４ｃｍ²／Ｖｓであり、４Ｈ-ＳｉＣより高いチャネル移動度が得られた。以上の結果から、４Ｈ−ＳｉＣ（１１−２０）、あるいは１５Ｒ−ＳｉＣ（１１−２０）基板上に作製したMOＭＯＳＦＥＴではチャネル移動度が高く、かつ異方性が小さいので、高性能ＭＯＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)、ＭＯＳゲートサイリスタ等を作製するのに有効である。
【００６８】
なお、ここでは熱酸化によってゲート電極用の絶縁層２６を形成したが、ＣＶＤ法によってＳｉＯ₂膜を堆積させる場合でも４Ｈ-ＳｉＣあるいは１５Ｒ−ＳｉＣ（１１−２０）を用いるのが効果的である。また、ここではＭＯＳ界面の特性を調べるために反転型ＭＯＳＦＥＴを作製したが、４Ｈ-ＳｉＣあるいは１５Ｒ−ＳｉＣ（１１−２０）を用いると良好な酸化膜/ＳｉＣ界面特性が得られるので、他のデバイス作製にも適用できる。例えば、ＳｉＣ半導体デバイスに酸化膜を第一層とする表面保護膜を熱酸化または化学気相堆積法で形成する場合には、非常に安定で、界面におけるキャリヤ生成速度の低い界面特性が得られる。
【００６９】
【発明の効果】
以上説明したように、本発明に係るＳｉＣウエハによれば、面方位がほぼ（１１−２０）のＳｉＣ基板を用いるため、ウエハ上にＳｉＣの活性層をエピタキシャル成長させても、ＳｉＣ基板の＜０００１＞軸方向に伸びるマイクロパイプやらせん転位は活性層には到達しない。また、６Ｈ型ポリタイプのＳｉＣ基板と比較して電子移動度の異方性が小さい４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプの基板を用いるため、ＳｉＣウエハ上に成長させた活性層における電子移動度の異方性が低減される。さらに、ＳｉＣ基板上にＳｉＣからなるバッファ層が形成されているため、ウエハ上にＳｉＣ活性層を成長させた場合に、ＳｉＣ基板とＳｉＣ活性層との格子不整合による歪みが当該ＳｉＣ活性層に発生する事態を防止することができる。
【図面の簡単な説明】
【図１】本発明のＳｉＣウエハを示す図である。
【図２】ＳｉＣ基板中のマイクロパイプおよびらせん転位を示す図である。
【図３】異なるＳｉＣ基板上に成長させたＳｉＣ活性層の表面状態を示す図である。
【図４】バッファ層の膜厚とＸ線ロッキングカーブのＦＷＨＭの関係を示すグラフである。
【図５】不純物密度が異なるバッファ層を備えたＳｉＣウエハを示す図である。
【図６】１５Ｒ−ＳｉＣ（１１−２０）基板上に形成したＳｉＣ活性層のＸ線ロッキングカーブを示すグラフである。
【図７】本発明のＳｉＣショットキーダイオードを示す図である。
【図８】４Ｈ−ＳｉＣ（１１−２０）基板上に成長させたＳｉＣ活性層を用いて作製したショットキーダイオードの電流−電圧特性を示す図である。
【図９】４Ｈ−ＳｉＣショットキーダイオードの電極面積と耐圧との関係を示すグラフである。
【図１０】本発明のＭＯＳＦＥＴを示す図である。
【図１１】４Ｈ−ＳｉＣ（１１−２０）基板上に成長させたＳｉＣ活性層を用いて作製したＭＯＳＦＥＴの電流−電圧特性を示す図である。
【図１２】複数のＳｉＣ基板を用いて作製したＭＯＳＦＥＴのチャネル移動度を示す表である。
【符号の説明】
１…ＳｉＣウエハ、２…ＳｉＣ基板、４…バッファ層、６…活性層、８…マイクロパイプ、１０…らせん転位、１２…ショットキー電極、１４…オーム性電極、２６…絶縁層、２８…ソース電極、３０…ドレイン電極、３２…ゲート電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a SiC wafer suitable for a semiconductor electronic component, a SiC semiconductor device provided with the SiC wafer, and a method for manufacturing a SiC wafer.
[0002]
[Prior art]
In recent years, research on compound semiconductors composed of light elements such as silicon carbide (SiC) or gallium nitride (GaN) has been actively conducted. Since such compound semiconductors are composed of light elements, the bond energy is strong, and as a result, the forbidden band width (band gap), dielectric breakdown electric field, and thermal conductivity are large. Taking advantage of the characteristics of this wide band gap, it is attracting attention as a material for high efficiency and high voltage power devices, high frequency power devices, high temperature operation devices, or blue to ultraviolet light emitting devices. However, due to the strong binding energy, these compounds do not melt even at high temperatures at atmospheric pressure, and it is difficult to grow bulk crystals by recrystallization of melts used in other semiconductors such as silicon (Si). .
[0003]
For example, in order to use SiC as a semiconductor material, it is necessary to obtain a high-quality single crystal having a certain size. For this reason, SiC single crystal pieces have been conventionally obtained by a method utilizing a chemical reaction called the Atchison method and a method utilizing a sublimation recrystallization method called the Rayleigh method. Recently, a SiC ingot is grown by an improved Rayleigh method in which a single crystal of silicon carbide produced by these methods is used as a substrate, and sublimation recrystallization is performed thereon, and this SiC ingot is sliced and mirror polished. It came to be manufactured. Then, an active layer with a controlled impurity density and film thickness is formed by growing a SiC single crystal of a target scale on the substrate by vapor phase epitaxy or liquid phase epitaxy, and using this, a pn junction diode, SiC semiconductor devices such as Schottky diodes and various transistors have been manufactured.
[0004]
However, among the above methods, the Atchison method heats a mixture of silica and coke in an electric furnace and precipitates crystals by spontaneous nucleation, so there are many impurities and it is difficult to control the shape and crystal plane of the crystals obtained. It is. In the Rayleigh method, the crystal grows by spontaneous nucleation, so it is difficult to control the crystal shape and crystal plane. In the modified Rayleigh method, for example, in the invention described in Japanese Patent Publication No. 59-48792, a large SiC ingot composed of a single crystal polymorph is obtained. However, such an ingot usually has a large defect called a micropipe (a small hole penetrating in the <0001> axial direction) of 1 to 50 cm. ^-2 Contained at a density of about. In addition, there are 10 screw dislocations with Burgers vector in the c-axis direction. ^Three -10 ^Four cm ^-2 Exists to a certain extent.
[0005]
Usually, a SiC {0001} plane or a substrate provided with an off angle of 3 to 8 degrees from this plane is used for epitaxial growth. At this time, it is known that most of the micropipe defects and screw dislocations existing in the substrate penetrate the SiC epitaxial growth layer, and that the device characteristics are significantly deteriorated if the SiC device manufactured using the epitaxial growth layer contains micropipe defects. It has been. Therefore, micropipe defects are the greatest barrier when manufacturing large capacity (high current, high breakdown voltage) SiC semiconductor devices with high yield. In addition, when SiC homoepitaxial growth is performed using a commonly used SiC {0001} plane or a SiC substrate having an off angle of several degrees from this plane, atomic step aggregation (step bunching) occurs on the crystal surface. easy. As the degree of step bunching increases, the surface roughness of the SiC epitaxial growth layer increases and the flatness of the metal-oxide-semiconductor (MOS) interface deteriorates. Therefore, the channel movement of the inversion layer of the MOS field effect transistor (MOSFET) The degree decreases. In addition, the flatness of the pn junction and the Schottky barrier interface deteriorates, and electric field concentration occurs at the junction interface, causing problems such as a decrease in breakdown voltage and an increase in leakage current.
[0006]
Many crystal polymorphs exist in SiC. Among them, 4H polytype (4H-SiC) has high mobility and low ionization energy of donors and acceptors, making it ideal for SiC semiconductor device fabrication. SiC polytype is considered. However, when a MOSFET is fabricated using the 4H-SiC {0001} plane or an epitaxial growth layer on the substrate having an off angle of 3 to 8 degrees from this plane, the channel mobility is 1 to 10 cm. ² / Vs is very small, and a high-performance transistor cannot be realized.
[0007]
In order to solve these problems, in Japanese Patent Publication No. 2804860, growth is performed by an improved Rayleigh method using a seed crystal having a surface other than the (0001) plane of SiC, for example, a (1-100) plane. The SiC ingot with a small number of micropipes has been obtained. However, when epitaxial growth is performed on the SiC (1-100) plane, stacking faults are likely to occur during growth, and it is difficult to obtain a high-quality SiC single crystal sufficient for semiconductor device fabrication.
[0008]
In recent years, studies have been made on producing SiC wafers using 6H type polytype SiC (11-20) substrates in addition to SiC (1-100) substrates. If such a 6H polytype SiC (11-20) substrate is used, micropipes and screw dislocations extending in the <0001> axial direction do not reach the epitaxial layer on the substrate. Can be reduced.
[0009]
[Problems to be solved by the invention]
However, the SiC wafer using the 6H polytype SiC (11-20) substrate has the following problems. That is, when a SiC epitaxial layer is grown on a conventional SiC (11-20) substrate, distortion due to lattice mismatch occurs at the interface between the SiC epitaxial growth and the SiC substrate. This strain adversely affects the crystallinity of the epitaxial growth layer, making it difficult to produce a high-quality SiC epitaxial growth layer.
[0010]
Further, when a device is manufactured using a 6H-type polytype 6H—SiC (11-20) substrate, anisotropy of electron mobility becomes a problem. Specifically, in the 6H—SiC crystal, the electron mobility in the <0001> axis direction is as small as about 20 to 30% of the mobility in the <1-100> and <11-20> directions, and thus 6H—SiC (11 -20) In the growth layer on the plane, anisotropy of 3 to 5 times occurs in the in-plane electrical conduction.
[0011]
The present invention has been made in view of such circumstances, and when used as a semiconductor device, the anisotropy of electron mobility is small, and distortion due to lattice mismatch between the SiC substrate and the SiC epitaxial growth layer can be reduced. An object is to provide a SiC wafer, a semiconductor device including the same, and a method of manufacturing the SiC wafer.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the SiC wafer of the present invention has a plane orientation of (11-20) and is composed of a 4H type polytype or 15R type polytype SiC substrate and SiC formed on the SiC substrate. And a buffer layer.
[0013]
The SiC wafer according to the present invention uses a SiC substrate having a surface orientation of approximately (11-20). Therefore, even if an SiC active layer is epitaxially grown on the SiC wafer of the present invention, the <0001> axis of the SiC substrate Micropipes and screw dislocations extending in the direction do not reach the active layer. In addition, since a 4H-type or 15R-type polytype substrate having a lower anisotropy of electron mobility than a 6H-type polytype SiC substrate is used, the electron mobility in the active layer grown on the SiC wafer is used. Anisotropy is reduced. Furthermore, since the buffer layer made of SiC is formed on the SiC substrate, when the SiC active layer is grown on the SiC wafer of the present invention, distortion due to lattice mismatch between the SiC substrate and the SiC active layer is affected. A situation that occurs in the SiC active layer can be prevented.
[0014]
The buffer layer preferably has a thickness of 0.3 μm or more and 15 μm or less. As a result of diligent research by the present inventors, when an SiC active layer is grown on the buffer layer of the present invention and the thickness of the buffer layer is 0.3 μm or more, distortion based on lattice mismatch is effectively reduced. It has been found that the crystallinity of the SiC active layer can be improved. If the buffer layer is 15 μm or less, the growth time and cost can be reduced.
[0015]
Further, the buffer layer includes at least one of nitrogen, phosphorus, aluminum, or boron as an impurity, and the density of the impurity in the buffer layer is 2 × 10 ¹⁵ cm ^-3 3 × 10 or more ¹⁹ cm ^-3 The following is preferable. The impurity density in the buffer layer is set to such a range because the impurity density is 2 × 10 10. ¹⁵ cm ^-3 Is less than 3 × 10, the effect of strain relaxation based on lattice mismatch becomes less. ¹⁹ cm ^-3 This is because the crystallinity of the buffer layer itself deteriorates due to high concentration doping.
[0016]
Moreover, it is preferable that the density of the said impurity in a buffer layer is lower than the density of the impurity in a SiC substrate. By setting the impurity density of the buffer layer in this way, when the SiC active layer is formed on the SiC wafer, the impurity density can be gradually reduced in the order of the SiC wafer, the buffer layer, and the SiC active layer.
[0017]
The SiC wafer of the present invention is further characterized by further comprising an active layer made of SiC on the buffer layer. Further, in this case, it is preferable to reduce the impurity density in the buffer layer from the interface with the SiC substrate toward the interface with the SiC active layer.
[0018]
The SiC semiconductor device of the present invention includes the above-described SiC wafer. As described above, since the SiC wafer has a small anisotropy of electron mobility and hardly causes distortion due to lattice mismatch between the SiC substrate and the SiC active layer, such a semiconductor device is of high quality.
[0019]
The SiC semiconductor device of the present invention may have a Schottky barrier formed of an SiC active layer and a metal layer on the surface, or a pn junction formed by epitaxial growth or ion implantation. Furthermore, it has an oxide film formed by thermal oxidation or chemical vapor deposition as a gate insulating film, or has an oxide film formed by thermal oxidation or chemical vapor deposition as part of the surface protection film. Also good.
[0020]
The SiC wafer manufacturing method of the present invention is characterized in that a buffer layer made of SiC is grown on a SiC substrate of a 4H type polytype or a 15R type polytype having a plane orientation of approximately (11-20). . Further, an active layer made of SiC may be further grown on the buffer layer.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of a SiC wafer, a SiC semiconductor device, and a method for producing a SiC wafer according to the present invention will be described in detail with reference to the accompanying drawings. In addition, the same code | symbol shall be used for the same element and the overlapping description is abbreviate | omitted. In the description of the embodiments and examples, the lattice direction and the lattice plane of the crystal may be used, but here, the lattice direction and the symbols of the lattice plane will be described. The individual orientation is indicated by [], the collective orientation is indicated by <>, the individual plane is indicated by (), and the collective plane is indicated by {}. In addition, as for the negative index, “−” (bar) is attached to the number in terms of crystallography, but a negative sign is attached before the number for the convenience of preparing the specification.
[0022]
FIG. 1 is a side view of the SiC wafer 1 of the present embodiment. The SiC wafer 1 includes a 4H-SiC (11-20) substrate 2 of a 4H type polytype (“H” means a hexagonal system, “4” means a crystal structure in which four atomic layers are stacked and one period). A buffer layer 4 made of SiC formed on the SiC (11-20) substrate 2 and an active layer 6 made of SiC for device fabrication formed on the buffer layer 4. The plane orientation of the 4H—SiC (11-20) substrate 2 may be slightly inclined from (11-20). Further, each of the layers 2 to 6 is all n-type.
[0023]
Next, the manufacturing method of the SiC wafer 1 of this embodiment is demonstrated. The 4H—SiC (11-20) substrate 2 is produced, for example, by slicing an ingot grown on the 4H—SiC (000-1) plane by a modified Rayleigh method in parallel to the growth direction and mirror polishing. At this time, the thickness of the 4H—SiC (11-20) substrate 2 is preferably in the range of about 150 μm to about 400 μm. The effective donor density is about 5 × 10 ¹⁷ cm ^-3 ~ About 5 × 10 ¹⁹ cm ^-3 It is preferable to be in the range.
[0024]
Next, the 4H—SiC (11-20) substrate 2 is mirror finished, and then the buffer layer 4 is formed by a chemical vapor deposition (CVD) method excellent in film thickness, impurity doping controllability, and growth layer surface flatness. Then, the active layer 6 is epitaxially grown. Specifically, after the 4H—SiC (11-20) substrate 2 is washed with an organic solvent, aqua regia, hydrofluoric acid, etc., it is rinsed with deionized water and installed on a graphite susceptor covered with a SiC film. And set in a CVD growth apparatus. Hydrogen (H for CVD growth) ₂ ) Is used as a carrier gas at normal pressure, and the susceptor is heated by high frequency induction heating. After the 4H—SiC (11-20) substrate 2 is placed in the reactor, the gas replacement and the high vacuum evacuation are repeated several times. ₂ Carrier gas is introduced to enter the CVD growth program.
[0025]
First, HCl / H at about 1300 ° C. ₂ After performing gas phase etching with gas, the temperature of the 4H—SiC (11-20) substrate 2 is raised to about 1500 ° C., and the source gas (silane: SiH _Four Propane: C _Three H ₈ Etc.) and the growth of the buffer layer 4 and the active layer 6 is started. For CVD growth, an effective donor density of about 10 ¹⁶ cm ^-3 ~ About 10 ¹⁹ cm ^-3 After growing the n-type SiC buffer layer 4 of about 0.3 μm to about 15 μm, the effective donor density is about 10 ¹⁴ cm ^-3 ~ About 10 ¹⁶ cm ^-3 The n-type active layer 6 is grown from about 5 μm to about 80 μm. Note that n-type conductivity control is performed by adding nitrogen gas during growth.
[0026]
Further, the thickness of the buffer layer 4 is particularly preferably 0.3 μm or more and 15 μm or less. Furthermore, the impurity contained in the buffer layer 4 is preferably any of nitrogen, phosphorus, aluminum, and boron. The impurity density in the buffer layer 4 is preferably gradually decreased from the interface with the 4H—SiC (11-20) substrate 2 toward the interface with the active layer 6.
[0027]
Next, the effect of the SiC wafer 1 of the present embodiment will be described with reference to FIG. Usually, micropipe and screw dislocation exist in the SiC substrate, but the micropipe and the like extend in the <0001> axial direction of the SiC substrate as shown in FIG. However, since the SiC wafer 1 of the present embodiment uses a SiC substrate having a surface orientation of (11-20), the micropipe (indicated by a one-dot chain line) 8 and the screw dislocation (indicated by a broken line) 10 are formed in the active layer 6. Hardly reach. For this reason, the active layer 6 has few defects and excellent flatness.
[0028]
In the present embodiment, since a 4H type polytype substrate having a lower anisotropy of electron mobility than a 6H type polytype SiC substrate or the like is used, the active layer 6 grown on the SiC wafer 1 is used. The anisotropy of electron mobility is reduced. Also, mixing of different polytypes is completely prevented. Furthermore, since the buffer layer 4 made of SiC is formed on the SiC substrate 2, it is possible to prevent the active layer 6 from being distorted due to lattice mismatch between the SiC substrate 2 and the SiC active layer 6.
[0029]
In addition, as a result of diligent research by the present inventors, by setting the thickness of the buffer layer 4 to 0.3 μm or more, distortion based on lattice mismatch can be effectively reduced, and the crystallinity of the active layer 6 is improved. Was found. On the other hand, if the buffer layer 4 is 15 μm or less, growth time and cost can be reduced.
[0030]
Furthermore, the density of impurities contained in the buffer layer 4 is 2 × 10. ¹⁵ cm ^-3 3 × 10 or more ¹⁹ cm ^-3 The following is preferable. The impurity density contained in the buffer layer 4 is set in this range because the impurity density is 2 × 10 6. ¹⁵ cm ^-3 Is less than 3 × 10, the effect of strain relaxation based on lattice mismatch becomes less. ¹⁹ cm ^-3 This is because the crystallinity of the buffer layer 4 itself deteriorates due to high concentration doping.
[0031]
In this embodiment, a 4H type polytype SiC substrate is used, but in addition to this, a 15R type polytype (“R” is a rhombohedral system, “15” is a crystal having 15 atomic layers and one cycle). Even if a 15R-SiC (11-20) substrate (which means a structure) is used, the active layer grown on the SiC wafer does not have micropipes or screw dislocations and has excellent flatness. Become.
[0032]
Moreover, various SiC semiconductor devices can be manufactured using the SiC wafer 1 of the present embodiment. For example, such a SiC semiconductor device can be configured to have a metal / SiC Schottky barrier or a pn junction formed by epitaxial growth or ion implantation on the surface. Further, an oxide film formed by thermal oxidation or chemical vapor deposition is used as a gate insulating film, or an oxide film formed by thermal oxidation or chemical vapor deposition is used as part of the surface protection film. It may be configured.
[0033]
As described above, since the SiC wafer 1 has a small anisotropy of electron mobility and hardly generates distortion due to lattice mismatch between the SiC substrate 2 and the SiC active layer 6, such a semiconductor device has a high quality. It becomes. More specifically, since the surface flatness of the active layer 6 is particularly excellent, electric field concentration at the pn junction formed by epitaxial growth or the Schottky barrier interface formed on the epitaxial growth surface is greatly reduced, and the breakdown voltage of the device is increased. It becomes easy. Furthermore, since SiC (11-20) has fewer atomic bond bonds per unit area than SiC {0001}, the interface state at the oxide / SiC MOS interface is reduced and a high-quality MOS interface can be fabricated. A high-performance MOS transistor can be realized.
[0034]
【Example】
Examples of the above embodiment will be described below. However, the present invention is not limited to the examples.
[0035]
[Example 1]
Example 1 will be described with reference to FIG. In this example, in order to investigate the micropipe and screw dislocation penetration from the SiC substrate to the SiC active layer and the flatness of the surface of the active layer 6, a chemical was formed on the n-type 4H—SiC (11-20) substrate 2. An n-type active layer 6 was grown by vapor deposition (CVD). For comparison, an active layer was simultaneously grown on a substrate whose surface direction was 4H—SiC (1-100) and (0001) 8 degrees off (<11-20> direction) and evaluated. 4H-SiC (11-20) and (1-100) substrates are produced by slicing an ingot grown on the 4H-SiC (000-1) plane by a modified Rayleigh method in parallel to the growth direction and mirror polishing. did. The substrates are all n-type, and the effective donor density obtained from the capacitance-voltage characteristics of the Schottky barrier is 1 × 10 ¹⁸ cm ^-3 ~ 2x10 ¹⁸ cm ^-3 The thickness was about 380 μm.
[0036]
As a result of etching these substrates with molten potassium hydroxide (KOH) at 500 ° C. for 10 minutes, the micropipe density was 12 cm. ^-2 ~ 28cm ^-2 , Screw dislocation density 5 × 10 ^Three cm ^-2 ~ 2x10 ^Four cm ^-2 It was found that there were some defects. However, with respect to the (11-20) and (1-100) planes, a slant polishing of about 80 degrees is performed on the edge of the substrate to obtain a plane inclined by about 10 degrees from the (0001) plane, and this plane is observed after etching. The defect density was estimated.
[0037]
Next, the substrate subjected to KOH etching was re-polished and mirror-finished to perform CVD growth. These substrates were washed with an organic solvent, aqua regia, and hydrofluoric acid, then rinsed with deionized water, placed on a graphite susceptor covered with a SiC film, and set in a CVD growth apparatus. And after repeating gas substitution and high vacuum exhaust several times, H ₂ Carrier gas was introduced to enter the CVD growth program.
[0038]
First, HCl / H at 1300 ° C ₂ After performing vapor phase etching with gas, the temperature is raised to 1500 ° C., and the source gas (silane: SiH _Four Propane: C _Three H ₈ Etc.) and started growing. For CVD growth, the effective donor density is 3 × 10. ¹⁷ cm ^-3 ~ 4x10 ¹⁷ cm ^-3 After growing an n-type SiC buffer layer of 4.6 μm, an effective donor density of 1 × 10 ¹⁶ cm ^-3 ~ 2x10 ¹⁶ cm ^-3 The n-type active layer was grown to 12 μm. The main growth conditions at this time are as follows. In general, since the impurity incorporation efficiency differs between the (0001) plane and the (11-20) plane, it is preferable to adjust the doping gas flow rate according to the plane orientation of the substrate.

[0039]
When the surface of the epitaxially grown active layer 6 was observed with a differential interference optical microscope, a mirror surface was obtained on the 4H (11-20) and (0001) 8 degrees off substrates, but on the 4H (1-100) substrate. Particulate irregularities and grooves running partially in the <11-20> direction were observed. This streak defect on the 4H (1-100) plane is also observed in the growth layer on the 6H (1-100) plane, and optimization of the substrate surface treatment method before growth and growth conditions with low supersaturation (for example, When CVD growth is performed at a low raw material gas flow rate, the generation of the streak defects is somewhat reduced, but cannot be completely eliminated. Further, when the surface of the active layer on the 15 mm × 20 mm substrate was observed to estimate the density of surface defects (not necessarily coincident with structural defects such as dislocations), the density of 4H (11-20) substrate was 4 ×. 10 ² cm ^-2 , (1-100) substrate 8 × 10 ^Three cm ^-2 , (0001) 8 degrees off substrate 2 × 10 ^Three cm ^-2 The active layer on the 4H (11-20) substrate was the most excellent.
[0040]
FIG. 3 is a graph showing the result of measuring the surface shape profile by performing atomic force microscope (AFM) observation. The surface of the active layer formed on the (1-100) substrate has severe irregularities as shown in FIG. 3B, even if the region without the deep groove (depth of about 100 to 300 nm) is selected. It has become. Further, from FIG. 3C, it was found that the surface of the active layer formed on the (0001) 8 degrees off substrate has stepped irregularities due to atomic step aggregation (step bunching). . In contrast, in the active layer formed on the 4H (11-20) substrate, no grooves, hillocks, steps, etc. are observed as shown in FIG. A good surface was obtained. In addition, the root mean square (Rms) of the surface roughness when AFM observation is performed in the range of 2 μm × 2 μm is 0.18 nm for the active layer formed on the (11-20) substrate, and 6.2 on the (1-100) substrate. The active layer grown on the (11-20) substrate was the most excellent, with 4 nm, 0.24 nm on the (0001) 8 degree off substrate.
[0041]
Next, the grown sample was etched with molten KOH, and structural defects in the active layer 6 were examined. In the active layer on the (0001) 8 degree off substrate, the micropipe density is 18 cm. ^-2 , Screw dislocation density 8 × 10 ^Three cm ^-2 Thus, it was almost the same as the value of the substrate before the growth, and the positions of the pits generated by the etching were in good agreement with those before the growth. When the active layer on the (1-100) substrate is etched, a large number of polygonal pits (1 × 10 6 ^Five cm ^-2 In addition to the above, streak defects appearing on the surface of the active layer became deeper. Since these streak-like grooves always extend in the <11-20> direction, it is considered to be caused by stacking faults. The number of grooves deeply etched by the molten KOH is 3-8 cm in the (1-100) substrate before growth. ^-1 It was 30-200cm after growth ^-1 It was increasing. Therefore, when an active layer is grown on a (1-100) substrate, it is considered that a stacking fault is newly generated by CVD growth.
[0042]
On the other hand, when the active layer grown on the (11-20) substrate is etched with molten KOH, the density of triangular pits reflecting dislocations is 2 × 10. ^Three cm ^-2 Degree, stacking fault density is 5cm ^-1 It was as small as below. In addition, the micropipe density estimated by etching the obliquely polished surface of this sample is 1 cm. ^-2 Less than, screw dislocation density is also 100cm ^-2 Was found to be less than. That is, by using a 4H—SiC (11-20) substrate, it is possible to significantly suppress the penetration of micropipes and screw dislocations from the substrate and to produce a high-quality SiC epitaxial crystal with extremely few stacking faults. This is because, as described above, since micropipes and screw dislocations mainly extend in the <0001> direction of the SiC crystal (see FIG. 2), if the (11-20) plane that is parallel to this orientation is used, This is because micropipes and the like existing in the SiC substrate are not carried over to the active layer above. Even when the active layer on the 15R-SiC (11-20) substrate was epitaxially grown, the active layer had excellent flatness, and there was almost no penetration of micropipes or screw dislocations.
[0043]
[Example 2]
In this example, in order to investigate the influence of the buffer layer on the active layer, after forming the n-type 4H—SiC buffer layer of various thicknesses on the n-type 4H—SiC (11-20) substrate, the active layer A high-purity thick film epitaxially grown layer was formed and its crystallinity was evaluated. The SiC substrate 2 used was n-type 4H—SiC (11-20) produced by slicing a 4H—SiC ingot grown on a 4H—SiC (11-20) seed crystal by a modified Rayleigh method. The effective donor density determined from the capacitance-voltage characteristics of the barrier is 3 × 10 ¹⁸ cm ^-3 ~ 4x10 ¹⁸ cm ^-3 The thickness was about 340 μm.
[0044]
On this SiC substrate 2, the donor density is 4 × 10. ¹⁷ cm ^-3 ~ 5x10 ¹⁷ cm ^-3 After forming an n-type 4H—SiC buffer layer, a high-purity n-type 4H—SiC layer (donor density 4 × 10 ¹⁵ cm ^-3 ) Was grown about 24 μm. Note that n-type conductivity control was performed by adding nitrogen gas during growth. Then, an SiC wafer in which the thickness of the buffer layer was changed in the range of 0.1 μm to 22 μm, and an SiC wafer in which a high-purity SiC active layer was directly grown on the substrate without providing the buffer layer for comparison were prepared. . The same CVD apparatus as in Example 1 was used for CVD growth. First, HCl / H at 1400 ° C ₂ After performing vapor phase etching with gas, the temperature was raised to 1560 ° C., and a raw material gas was introduced to start growth. The growth conditions at this time are as follows.

[0045]
FIG. 4 is a graph showing the buffer layer thickness dependence of the half-value width (FWHM) of the diffraction peak obtained from the X-ray diffraction rocking curve measurement of the active layer 6 of the SiC wafer having buffer layers of various thicknesses. . For X-ray diffraction, 5-crystal X-ray diffraction using Ge single crystal (400) diffraction was used, and the crystallinity of the sample was evaluated with the half width of the SiC (11-20) diffraction peak (2θ = 60.05 degrees). Note that the half width of the diffraction peak obtained by measuring the 4H—SiC (11-20) substrate before growth was 32 to 38 arcsec (average 35 arcsec).
[0046]
In the active layer 6 of the SiC wafer in which the high-purity n-type SiC layer (24 μm) was directly grown on the substrate without using the buffer layer, the half width of the X-ray rocking curve was 52 arcsec, which was worse than that of the SiC substrate 2 (FIG. 4). Middle, indicated by square marks). This problem could be improved by introducing an n-type buffer layer. That is, when the buffer layer thickness is 0.1 μm, a half-value width (43 arcsec) still slightly worse than that of the substrate is obtained, but when the buffer layer thickness is 0.3 μm or more, the half-value width smaller than the substrate is obtained. It was found that the crystallinity was improved by epitaxial growth. In particular, when the thickness of the buffer layer is about 1.2 μm or more, the full width at half maximum is almost constant at 21 arcsec. When the dislocation density on the (11-20) plane is evaluated by molten KOH etching, 6 × 10 ^Four cm ^-2 2 × 10 for active layer grown without buffer layer ^Five cm ^-2 In the active layer provided with a buffer layer of 2 μm or more, 3 × 10 ^Three cm ^-2 ~ 6 × 10 ^Three cm ^-2 After all, the effect of the buffer layer was clearly seen.
[0047]
Thus, the reason why the buffer layer is effective for the production of a high-quality SiC epitaxial growth layer is that the lattice mismatch exists between the SiC substrate doped with a high impurity concentration and the high-concentration SiC active layer doped with a low concentration. This is presumably because the resulting distortion is alleviated by the buffer layer. Generally 10 ¹⁸ cm ^-3 In a SiC crystal containing impurities of a degree or more, the lattice constant of the SiC crystal increases or decreases depending on the type of the impurity, and the rate of increase / decrease of the lattice constant is the {0001} plane on the (11-20) plane. Greater than above. Therefore, when epitaxial growth is performed on a 4H—SiC (11-20) substrate, a SiC buffer layer having an impurity density that is an intermediate value between the impurity densities of the substrate and the active layer for device fabrication formed thereon is provided. Therefore, it is effective to relieve lattice distortion caused by lattice mismatch.
[0048]
Normally, when manufacturing a vertical power device, a substrate doped with impurities (donor or acceptor) at a high concentration is used in order to reduce the resistance of the substrate. Therefore, the active layer is lower than the impurity density of this substrate. It is preferable to provide a SiC buffer layer doped with a higher impurity density. In the above examples, nitrogen (N) -doped n-type SiC was used, but experiments were performed using phosphorus (P) -doped n-type SiC, aluminum (Al), and boron (B) -doped p-type SiC. However, the same effect of the buffer layer was observed. Moreover, the same effect was able to be acquired even if it used the 15R-SiC (11-20) board | substrate.
[0049]
[Example 3]
In this example, the effect was examined by changing the impurity density in the buffer layer 4 while keeping the thickness of the buffer layer 4 constant (3 μm). As the substrate, an n-type 15R—SiC (11-20) substrate having a size of 10 mm × 15 mm is used, and an effective donor density is 5 × 10. ¹⁸ cm ^-3 The thickness was 350 μm. Then, after forming a 3 μm thick buffer layer 4 having a nitrogen donor density distribution shown in FIGS. 5A to 5C on this SiC substrate, a donor density of 5 × 10 ¹⁴ cm ^-3 A high-purity n-type 15R—SiC active layer 6 having a thickness of 32 μm was epitaxially grown. For comparison, an SiC wafer without the buffer layer 4 (hereinafter referred to as “sample (d)”) was also produced as shown in FIG. In the SiC wafer (sample (a)) shown in FIG. 5A, the donor density in the buffer layer is 5 × 10 5. ¹⁷ cm ^-3 In contrast, the donor density is increased stepwise in the SiC wafer (sample (b)) shown in FIG. 5 (b) and in a gradient in the SiC wafer (sample (c)) shown in FIG. 5 (c). Changed. The main growth conditions are as follows.

[0050]
FIG. 6 shows the results of measuring rocking curves of X-ray diffraction for these samples (a) to (d) in the same manner as in Example 2. In the sample (d) without the buffer layer, the mosaicity of the active layer is increased due to the lattice mismatch between the active layer and the substrate, and the half-value width of the rocking curve is 86 arcsec, which is larger than the substrate (43 arcsec). On the other hand, in the sample (a) having a buffer layer with a constant doping density, the half width is 35 arcsec, and the crystallinity is improved from that of the substrate. Further, in samples (b) and (c) in which the donor density was gradually decreased inside the buffer layer, the half-value width was 28 to 31 arcsec, and a slightly better result was obtained than in sample (a). Thus, it has become clear that it is most effective to provide the buffer layer 4 in which the impurity density is gradually reduced from the SiC substrate 2 to the active layer 6. It should be noted that no significant difference was observed when the impurity density distribution inside the buffer layer 4 was decreased stepwise and continuously (linearly).
[0051]
[Example 4]
In this example, a high breakdown voltage diode shown in FIG. 7 was manufactured using a SiC wafer using a 4H—SiC (11-20) substrate and a (0001) 8 ° off-substrate. The SiC substrate 2 was produced by slicing an ingot grown on a 4H—SiC (000-1) seed crystal by a modified Rayleigh method in parallel to the growth direction and mirror polishing. Both substrates are n-type, and the effective donor density obtained from the capacitance-voltage characteristics of the Schottky barrier is 6 × 10. ¹⁸ cm ^-3 The thickness was about 340 μm. Then, a nitrogen-doped n-type 4H—SiC layer was epitaxially grown on the SiC substrate 2 by the CVD method.
[0052]
Similar to sample (b) of Example 3, 3 × 10 ¹⁸ cm ^-3 To 1 × 10 ¹⁶ cm ^-3 The buffer layer 4 having a total thickness of about 11.5 μm was formed while changing the donor density stepwise until a total of about 11.5 μm was formed, and then a high-purity n-type 4H—SiC layer serving as the active layer 6 was grown. The donor density of the active layer is 6 × 10 ¹⁵ cm ^-3 The film thickness is 16 μm. A sample without a buffer layer was also prepared for comparison. Similarly, a buffer layer and an active layer were grown on a 4H—SiC (0001) 8 ° off-substrate to produce a SiC wafer. The main growth conditions are as follows.

[0053]
Further, the Schottky electrode 12 and the ohmic electrode 14 were formed on each SiC wafer thus produced. The Schottky electrode 12 was formed on the upper surface of the active layer 6, and the ohmic electrode 14 was formed on the lower surface of the SiC substrate 2. Further, titanium (Ti: 180 nm) was used for the Schottky electrode 12, and nickel (Ni: 200 nm) subjected to heat treatment at 1000 ° C. for 20 minutes was used for the ohmic electrode 14 on the back surface. Further, the Schottky electrode 12 was circular and was changed in the range of 100 μm to 3 mm in diameter.
[0054]
Then, in order to alleviate electric field concentration at the end of the Schottky electrode 12, boron (B) ions were implanted to form a high resistance p-type region (guard ring) 16 to complete the Schottky diode. Boron ions are implanted in four stages of 120 keV, 80 keV, 50 keV, and 30 keV, and the total dose is 3 × 10. ¹³ cm ^-2 It was. The width of the p-type region 16 forming the guard ring is 100 μm, and the width of the overlapping portion of the p-type region 16 and the Schottky electrode 12 is 10 μm. Further, ion implantation was performed at room temperature, and heat treatment (annealing) for activating the implanted ions was performed in an argon gas atmosphere at 1550 ° C. for 30 minutes. Photolithographic techniques were used for patterning these selective ion implantation masks and electrode metals.
[0055]
FIG. 8 is a graph showing typical current density-voltage characteristics of the manufactured Schottky diode. This is a diode made of a SiC wafer grown by providing a buffer layer on a 4H—SiC (11-20) substrate, and has an electrode diameter of 500 μm. In reverse characteristics, a withstand voltage of 2100 V is achieved, and the leakage current when applying -1000 V is 6 × 10 ^-6 A / cm ² And small. In forward characteristics, the on-voltage (current density 100 A / cm ² Voltage drop) is 1.2V, ON resistance is 4 × 10 ^-3 Ωcm ² A very excellent characteristic was obtained. The same diode characteristics were obtained even on a 4H—SiC (0001) 8 ° off-substrate with a small diode with an electrode area of 300 μm or less, but a large difference was observed between the diodes with a large electrode area.
[0056]
FIG. 9 shows SiC with active layers grown on a total of three types of SiC substrates: a 4H—SiC (11-20) substrate (with and without a buffer layer) and a 4H—SiC (0001) 8 ° off substrate. It is a graph which shows the electrode area dependence of the proof pressure (average value) of the Schottky diode produced using the wafer. For each electrode area, at least 12 diodes were measured to determine the average withstand voltage. In the Schottky diode manufactured using the growth layer on the 4H—SiC (0001) 8 ° off substrate, the electrode area is 5 × 10 5. ^-3 cm ² ~ 1x10 ^-2 cm ² If it exceeds, the pressure resistance will drop rapidly. Even in the case of a 4H—SiC (11-20) substrate, the electrode area is 1 × 10 when the buffer layer is not provided. ^-2 cm ² Larger diodes have a lower breakdown voltage.
[0057]
On the other hand, when an epitaxial growth layer produced by providing a buffer layer on a 4H—SiC (11-20) substrate is used, 5 × 10 5 is used. ^-2 cm ² Even with an electrode area of about a high pressure resistance, 0.07 cm ² Even in this case, a breakdown voltage of 1500 V or more was obtained with a yield of 40% or more. Further, when comparing the average value of the leakage current density when applying −1000 V in addition to the withstand voltage with a diode having an electrode diameter of 500 μm, a diode fabricated on a 4H—SiC (0001) 8 degree off substrate has an 8 × 10 8. ^-Five A / cm ² 6 × 10 with a diode on the (11-20) plane without the buffer layer ^-Five A / cm ² In contrast, the diode on the (11-20) plane provided with the buffer layer is 1 × 10 ^-Five A / cm ² And was the smallest.
[0058]
This is because the use of the 4H—SiC (11-20) plane suppresses the penetration of micropipes and screw dislocations from the SiC substrate to the active layer, and the use of the buffer layer yields a high-quality SiC crystal. it is conceivable that. Further, the use of the 4H—SiC (11-20) plane improves the flatness of the growth surface, and has the effect of reducing the electric field concentration at the Schottky electrode / SiC interface. In this embodiment, an example of manufacturing a Schottky diode has been described. However, even in the case of a pn junction diode or thyristor formed by epitaxial growth or ion implantation, a 4H-SiC (11-20) substrate or 15R-SiC (11 -20) It is effective to use a substrate.
[0059]
[Example 5]
In this example, an n-channel inversion MOSFET 20 shown in FIG. 10 was produced using a SiC wafer formed of a (11-20) substrate and a (0001) off substrate. The SiC substrate 2 used was prepared by slicing an ingot grown by the modified Rayleigh method and mirror polishing (1) 6H-SiC (0001) 3.5 degree off substrate, (2) 6H-SiC (11- 20) substrate, (3) 4H-SiC (0001) 8 degree off substrate, (4) 4H-SiC (11-20) substrate, (5) 15R-SiC (0001) 3.5 degree off substrate, and (6 ) 15R-SiC (11-20) substrate.
[0060]
The SiC substrate 2 is all p-type, and the effective acceptor density obtained from the capacitance-voltage characteristics of the Schottky barrier is 2 × 10 ¹⁸ cm ^-3 ~ 5x10 ¹⁸ cm ^-3 The thickness is 320 μm to 340 μm. Then, a boron-doped p-type SiC layer was epitaxially grown on each SiC substrate 2 by the CVD method. First, similarly to the sample (b) of Example 3, 8 × 10 ¹⁷ cm ^-3 To 1 × 10 ¹⁶ cm ^-3 The buffer layer 4 having a total thickness of about 1.6 μm was formed while changing the acceptor density stepwise until about 0.4 μm for each layer, and then a high-purity p-type SiC layer serving as the active layer 6 was grown. The acceptor density of the active layer 6 is 5 × 10 ¹⁵ cm ^-3 The film thickness is 5 μm. The main growth conditions are as follows.

[0061]
The low resistance n-type regions 22 and 24 were formed by implanting nitrogen (N) ions into the SiC wafer thus fabricated in order to form source and drain regions. N ion implantation is performed in four stages of 140 keV, 80 keV, 50 keV, and 25 keV, and the total dose is 8 × 10. ¹⁴ cm ^-2 It was. The ion implantation was performed at room temperature, and the heat treatment for activating the implanted ions was performed in an argon gas atmosphere at 1450 ° C. for 30 minutes. Next, the insulating layer 26 was formed on the SiC wafer 1 by dry oxidation. The oxidation conditions are 1150 ° C. for 3 hours when using a SiC (0001) off substrate, 1150 ° C. for 1 hour for a SiC (11-20) sample, and the thickness of the insulating layer 26 is 35 to 46 nm. is there.
[0062]
Next, the source electrode 28 and the drain electrode 30 were formed on the n-type regions 22 and 24, respectively. Aluminum / titanium (Al: 250 nm, Ti: 30 nm) was used for the source electrode 28 and the drain electrode 30 and heat treatment was performed at 800 ° C. for 60 minutes. Further, an Al gate electrode 32 (thickness 200 nm) is formed on the insulating layer 26, and then a forming gas (H ₂ / N ₂ ) At 450 ° C. for 10 minutes. Photolithographic techniques were used for patterning these selective ion implantation masks and electrode metals.
[0063]
The channel length of the MOSFET 20 is 30 μm and the channel width is 200 μm. Furthermore, in the case of fabricating a MOSFET on the SiC (11-20) plane, the drain current flows in the <0001> direction or the <1-100> direction in consideration of the plane orientation.
[0064]
FIG. 11 is a graph showing typical drain characteristics of the fabricated MOSFET. This is a characteristic of a MOSFET in which an active layer grown on a 4H—SiC (11-20) substrate is used and the channel is parallel to the <0001> axis. A linear region and a saturation region are clearly observed, and the MOSFET operates normally as a normally-off type MOSFET that is turned off at the time of zero gate bias. Even with MOSFETs using other samples, all FET operations were confirmed, but there were differences in channel mobility and threshold voltage.
[0065]
FIG. 12 shows an average value of effective channel mobility obtained from the linear region for each MOSFET. At least 6 MOSFETs or more were evaluated for each sample, channel mobility was measured, and the average was obtained. For MOSFETs fabricated on a SiC (11-20) substrate, the channel mobility (μ //) parallel to <0001> and the <1-100> direction (direction perpendicular to the <0001> axis) The channel mobility (μ⊥) was obtained and the ratio was also shown.
[0066]
As can be seen from FIG. 12, when 6H—SiC, 4H—SiC, and 15R—SiC are compared in μ⊥, the MOSFET fabricated on the (11-20) plane is better than the MOSFET fabricated on the (0001) off-substrate. High channel mobility is obtained. The reason for this is that the (11-20) active layer 6 on the substrate has reduced surface roughness due to step bunching, an extremely flat MOS interface is obtained, and scattering due to surface roughness is reduced. Can be considered. Further, when the (0001) substrate and the (11-20) substrate are compared, the number of SiC bond bonds per unit area is smaller on the (11-20) plane, so that it is formed at the MOS interface when the oxide film is formed. It can be mentioned that the interface state density is smaller in the (11-20) plane.
[0067]
Next, when the characteristics are compared for each polytype, the μ⊥ is 74 cm in the MOSFET on the 6H—SiC (11-20) substrate. ² / Vs is relatively high, but μ // is 22cm ² As small as / Vs. This is the same tendency as the anisotropy of the electron mobility in the 6H—SiC bulk, so it is considered that the effective mass and the anisotropy of the scattering factor have an influence. In any case, such a device that exhibits an electrical conductivity anisotropy of 3 times or more in the plane is not desirable. In the case of 4H—SiC, the channel mobility is 8.4 cm in the MOSFET on the (0001) 8 ° off-substrate. ² / Vs is very small, but on the (11-20) substrate, μ⊥ = 46 cm ² / Vs, μ // = 55cm ² / Vs, a relatively good value and a small anisotropy. On the other hand, in the MOSFET on the 15R-SiC (11-20) substrate, μ⊥ = 76 cm. ² / Vs, μ // = 64cm ² / Vs, which was higher than 4H—SiC. From the above results, since the MOMOSFET manufactured on the 4H-SiC (11-20) or 15R-SiC (11-20) substrate has high channel mobility and low anisotropy, a high performance MOSFET, IGBT ( Insulated Gate Bipolar Transistor) and MOS gate thyristors are effective.
[0068]
Here, the insulating layer 26 for the gate electrode is formed by thermal oxidation, but SiO 2 is formed by the CVD method. ₂ Even when a film is deposited, it is effective to use 4H—SiC or 15R—SiC (11-20). In this example, an inversion type MOSFET was fabricated in order to investigate the characteristics of the MOS interface. However, when 4H—SiC or 15R—SiC (11-20) is used, good oxide film / SiC interface characteristics can be obtained. It can also be applied to device fabrication. For example, when a surface protective film having an oxide film as a first layer is formed on a SiC semiconductor device by thermal oxidation or chemical vapor deposition, it is very stable and interface characteristics with a low carrier generation rate at the interface can be obtained. .
[0069]
【The invention's effect】
As described above, according to the SiC wafer according to the present invention, since the SiC substrate having a plane orientation of (11-20) is used, even if the SiC active layer is epitaxially grown on the wafer, the SiC substrate <0001. > Micropipes and screw dislocations extending in the axial direction do not reach the active layer. In addition, since a 4H-type or 15R-type polytype substrate having a lower anisotropy of electron mobility than a 6H-type polytype SiC substrate is used, the electron mobility in the active layer grown on the SiC wafer is used. Anisotropy is reduced. Furthermore, since the buffer layer made of SiC is formed on the SiC substrate, when the SiC active layer is grown on the wafer, distortion due to lattice mismatch between the SiC substrate and the SiC active layer is caused in the SiC active layer. The situation that occurs can be prevented.
[Brief description of the drawings]
FIG. 1 is a view showing a SiC wafer of the present invention.
FIG. 2 is a diagram showing micropipes and screw dislocations in a SiC substrate.
FIG. 3 is a diagram showing a surface state of an SiC active layer grown on a different SiC substrate.
FIG. 4 is a graph showing the relationship between the buffer layer thickness and the X-ray rocking curve FWHM.
FIG. 5 is a view showing a SiC wafer including buffer layers having different impurity densities.
FIG. 6 is a graph showing an X-ray rocking curve of an SiC active layer formed on a 15R-SiC (11-20) substrate.
FIG. 7 is a diagram showing a SiC Schottky diode of the present invention.
FIG. 8 is a diagram showing current-voltage characteristics of a Schottky diode fabricated using a SiC active layer grown on a 4H—SiC (11-20) substrate.
FIG. 9 is a graph showing the relationship between the electrode area and the breakdown voltage of a 4H—SiC Schottky diode.
FIG. 10 is a diagram showing a MOSFET of the present invention.
FIG. 11 is a diagram showing current-voltage characteristics of a MOSFET fabricated using a SiC active layer grown on a 4H—SiC (11-20) substrate.
FIG. 12 is a table showing channel mobility of MOSFETs fabricated using a plurality of SiC substrates.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... SiC wafer, 2 ... SiC substrate, 4 ... Buffer layer, 6 ... Active layer, 8 ... Micropipe, 10 ... Spiral dislocation, 12 ... Schottky electrode, 14 ... Ohmic electrode, 26 ... Insulating layer, 28 ... Source Electrode, 30 ... drain electrode, 32 ... gate electrode.

Claims (7)

面方位が（１１−２０）であり、４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプのＳｉＣ基板と、
前記ＳｉＣ基板上に形成されたＳｉＣからなるバッファ層と、
前記バッファ層上に設けられた、ＳｉＣからなる活性層と、
を備え、
前記バッファ層の厚さが０．３μｍ以上１５μｍ以下であり、
前記バッファ層は、窒素、リン、アルミニウム、またはボロンのうちの少なくとも１つを不純物として含み、
前記バッファ層における前記不純物の密度は、２×１０ ^１５ ｃｍ ^−３ 以上３×１０ ^１９ ｃｍ ^−３ 以下であり、
前記バッファ層における前記不純物の密度は、前記ＳｉＣ基板中の不純物の密度よりも低く、
前記バッファ層における前記不純物の密度は、前記ＳｉＣ基板との界面から前記ＳｉＣからなる活性層との界面に向けて減少している、
ＳｉＣウエハ。 The plane orientation is (11-20) , 4H type polytype or 15R type polytype SiC substrate,
A buffer layer made of SiC formed on the SiC substrate;
An active layer made of SiC provided on the buffer layer;
Equipped with a,
The buffer layer has a thickness of 0.3 μm or more and 15 μm or less;
The buffer layer includes at least one of nitrogen, phosphorus, aluminum, or boron as an impurity,
The density of the impurities in the buffer layer is 2 × 10 ¹⁵ cm ⁻³ or more and 3 × 10 ¹⁹ cm ⁻³ or less,
The density of the impurity in the buffer layer is lower than the density of the impurity in the SiC substrate,
The density of the impurities in the buffer layer decreases from the interface with the SiC substrate toward the interface with the active layer made of SiC.
SiC wafer. 請求項１記載のＳｉＣウエハを備えたＳｉＣ半導体デバイス。A SiC semiconductor device comprising the SiC wafer according to claim 1 . 前記ＳｉＣからなる活性層の表面に金属層が設けられ、前記活性層と前記金属層によってショットキー障壁が形成されていることを特徴とする請求項２記載のＳｉＣ半導体デバイス。The SiC semiconductor device according to claim 2 , wherein a metal layer is provided on a surface of the active layer made of SiC, and a Schottky barrier is formed by the active layer and the metal layer. エピタキシャル成長またはイオン注入によって形成されたｐｎ接合を有することを特徴とする請求項２記載のＳｉＣ半導体デバイス。 3. The SiC semiconductor device according to claim 2, which has a pn junction formed by epitaxial growth or ion implantation. 熱酸化または化学気相堆積法で形成された酸化膜をゲート絶縁膜として有することを特徴とする請求項２記載のＳｉＣ半導体デバイス。 3. The SiC semiconductor device according to claim 2, comprising an oxide film formed by thermal oxidation or chemical vapor deposition as a gate insulating film. 熱酸化または化学気相堆積法で形成された酸化膜を表面保護膜の一部として有することを特徴とする請求項２記載のＳｉＣ半導体デバイス。 3. The SiC semiconductor device according to claim 2, comprising an oxide film formed by thermal oxidation or chemical vapor deposition as part of the surface protective film. 面方位が（１１−２０）であると共に４Ｈ型ポリタイプまたは１５Ｒ型ポリタイプのＳｉＣ基板上に、ＳｉＣからなるバッファ層を成長させること、
前記バッファ層上に、ＳｉＣからなる活性層をさらに成長させること、
を含み、
前記バッファ層の厚さが０．３μｍ以上１５μｍ以下であり、
前記バッファ層は、窒素、リン、アルミニウム、またはボロンのうちの少なくとも１つを不純物として含み、
前記バッファ層における前記不純物の密度は、２×１０ ^１５ ｃｍ ^−３ 以上３×１０ ^１９ ｃｍ ^−３ 以下であり、
前記バッファ層における前記不純物の密度は、前記ＳｉＣ基板中の不純物の密度よりも低く、
前記バッファ層における前記不純物の密度が、前記ＳｉＣ基板との界面から前記ＳｉＣからなる活性層との界面に向けて減少している、
ＳｉＣウエハの製造方法。The 4H polytype or 15R polytype SiC substrate with a plane orientation (11-20), Rukoto grown a buffer layer composed of SiC,
Further growing an active layer made of SiC on the buffer layer;
Including
The buffer layer has a thickness of 0.3 μm or more and 15 μm or less;
The buffer layer includes at least one of nitrogen, phosphorus, aluminum, or boron as an impurity,
The density of the impurities in the buffer layer is 2 × 10 ¹⁵ cm ⁻³ or more and 3 × 10 ¹⁹ cm ⁻³ or less,
The density of the impurity in the buffer layer is lower than the density of the impurity in the SiC substrate,
The density of the impurities in the buffer layer decreases from the interface with the SiC substrate toward the interface with the active layer made of SiC;
A method for manufacturing a SiC wafer.

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