KR20060112329A - Inversion control circuit - Google Patents

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Abstract

An inversion control circuit is provided to perform line inversion alternated according to a frame even if the number of scan lines in one screen frame is even and to secure a correct number of inversion signal pulses in one frame even if horizontal and vertical synchronization signals are mismatched. An inversion control circuit includes a horizontal synchronization frequency divider(120) for receiving a horizontal synchronization signal(hsync) for displaying an image and outputting a frequency divided signal(h_hsync); a vertical synchronization frequency divider(140) for receiving a horizontal synchronization signal(vsync) for displaying an image and outputting a frequency divided signal(h_vsync); and an XOR operator(160) for receiving the output signals of the horizontal synchronization frequency divider and the vertical synchronization frequency divider and outputting an inversion control signal.

Description

인버젼 제어 회로{INVERSION CONTROL CIRCUIT}Inversion Control Circuits {INVERSION CONTROL CIRCUIT}

도 1은 종래기술에 의한 라인 인버젼 제어 회로를 도시한 회로도,1 is a circuit diagram showing a line inversion control circuit according to the prior art;

도 2는 도 1의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,FIG. 2 is a timing diagram illustrating an inversion control signal generated by the line inversion control circuit of FIG. 1. FIG.

도 3은 본 발명 제1 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,3 is a circuit diagram showing a line inversion control circuit according to a first embodiment of the present invention;

도 4는 도 3의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,4 is a timing diagram illustrating an inversion control signal generated by the line inversion control circuit of FIG. 3;

도 5는 본 발명 제2 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,5 is a circuit diagram showing a line inversion control circuit according to a second embodiment of the present invention;

도 6은 도 5의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,6 is a timing diagram illustrating an inversion control signal generated by the line inversion control circuit of FIG. 5;

도 7은 본 발명 제3 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,7 is a circuit diagram showing a line inversion control circuit according to a third embodiment of the present invention;

도 8은 도 7의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도.FIG. 8 is a timing diagram illustrating an inversion control signal generated by the line inversion control circuit of FIG. 7. FIG.

본 발명은 라인 인버젼 기능을 가진 DDI(Display Driver IC) 내부의 인버젼 제어회로에 관한 것으로 특히, LCD 패널을 구동하기 위한 소스 드라이버 칩 내부에 구현되는 인버젼 제어회로에 관한 것이다.The present invention relates to an inversion control circuit inside a display driver IC (DDI) having a line inversion function, and more particularly, to an inversion control circuit implemented inside a source driver chip for driving an LCD panel.

액정 디스플레이 패널의 경우 양단에 전압을 가하여 그 절대값에 대응하는 색조를 표시하게 되는데, 액정 물질의 피로를 줄이기 위해 패널 양단에 가하는 전압의 극성을 교번하는 것이 바람직하다. 이를 위해 각 스캔라인 별로 디스플레이 패널에 가하는 전압의 극성을 교번하는 라인 인버젼 방식의 DDI 소자가 실시되고 있으며, 이러한 DDI 소자 내에서는 각 스캔라인에 대하여 패널 인가 전압의 극성을 표시하는 라인 인버젼 제어 신호를 생성한다. 상기 라인 인버젼 제어 신호가 하이일 때는 패널에 +극성의 전압을 인가하고, 상기 라인 인버젼 제어신호가 로우일 때는 패널에 -극성의 전압을 인가하는 방식으로 라인 인버젼이 수행된다.In the case of the liquid crystal display panel, a voltage is applied to both ends to display a color tone corresponding to the absolute value. In order to reduce fatigue of the liquid crystal material, it is preferable to alternate polarities of voltages applied to both ends of the panel. To this end, a line inversion type DDI device that alternates the polarity of the voltage applied to the display panel for each scan line is implemented. In such a DDI device, a line inversion control that displays the polarity of the panel applied voltage for each scan line is implemented. Generate a signal. When the line inversion control signal is high, a positive voltage is applied to the panel. When the line inversion control signal is low, a line inversion is performed by applying a negative voltage to the panel.

도시한 바와 같이 라인 인버젼 제어 신호의 주파수는 수평동기신호 주파수의 1/2이 된다. 따라서, 도 1에 도시한 바와 같은 단순히 수평동기 신호(hsync)에 대한 2 분주기(frequency divider)로서 라인 인버젼 제어 신호에 대한 생성 회로를 구현할 수 있다. 그런데, 한 화면(frame)에 대한 투사를 하는 동안 발생되는 수평동기신호의 개수가 짝수일 때, 상기와 같은 단순한 라인 인버젼 제어 회로를 사용하는 경우에는, 도 2에 도시한 바와 같이 짝수번째 스캔라인은 항상 + 극성 전 압이 인가되고, 홀수번째 스캔라인은 항상 - 극성 전압이 인가되는 식의 문제점이 발생한다. As shown, the frequency of the line inversion control signal is 1/2 of the horizontal synchronization signal frequency. Accordingly, the generation circuit for the line inversion control signal can be implemented as a two frequency divider for the horizontal synchronization signal hsync as shown in FIG. However, when the simple line inversion control circuit as described above is used when the number of horizontal synchronization signals generated during projection on one frame is even, as shown in FIG. The problem is that the line is always applied with a positive polarity voltage and the odd scan line is always with a negative polarity voltage.

따라서, 한 프레임의 스캔라인의 개수가 짝수일 때는, 프레임 자체의 짝수번째/홀수번째 여부를 판단하여, 짝수번째 프레임인 경우 상기 도 1의 분주기가 생성한 라인 인버젼 제어 신호를 그대로 사용하고, 홀수번째 프레임인 경우 상기 라인 인버젼 제어 신호를 반전하여 사용하는 방식이 필요하다. Therefore, when the number of scan lines in one frame is even, it is determined whether the frame itself is even or odd, and in the case of an even frame, the line inversion control signal generated by the divider of FIG. 1 is used as it is. In the odd-numbered frame, a method of inverting and using the line inversion control signal is required.

그런데, 상기와 같은 방식을 실제 회로로 구현하면 회로의 구조가 복잡해지며, 복잡해진 구조에 따라 타이밍 미스매치의 확률도 높아지는 문제점이 발생한다.However, when the above-described method is implemented as an actual circuit, the circuit structure becomes complicated, and the probability of timing mismatch increases according to the complicated structure.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 한 화면 프레임의 스캔라인 개수가 짝수인 경우에도 정확한 라인 인버젼을 수행할 수 있는 인버젼 제어회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide an inversion control circuit capable of performing accurate line inversion even when the number of scan lines in one screen frame is even.

또한, 본 발명은 보다 간단한 구조를 가진 인버젼 제어회로를 제공하는데 다른 목적이 있다.Another object of the present invention is to provide an inversion control circuit having a simpler structure.

또한, 본 발명은 수평동기 신호 및 수직동기 신호에 약간의 미스매치가 존재하더라도 정상적인 라인 인버젼 동작을 보장할 수 있는 인버젼 제어회로를 제공하는데 또 다른 목적이 있다.In addition, another object of the present invention is to provide an inversion control circuit capable of guaranteeing normal line inversion operation even if there is a slight mismatch in the horizontal synchronization signal and the vertical synchronization signal.

상기 목적을 달성하기 위한 본 발명의 인버젼 제어회로는, 영상 표시를 위한 수평동기 신호(hsync)를 입력받아 2 분주된(frequency divided) 신호를 출력하 기 위한 수평동기 분주기(frequency divider); 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 신호를 출력하기 위한 수직동기 분주기; 및 상기 수평동기 분주기의 출력 신호 및 상기 수직동기 분주기의 출력 신호을 입력받아 XOR 연산값을 출력하기 위한 XOR 연산기를 포함하는 것을 특징으로 한다.An inversion control circuit of the present invention for achieving the above object comprises a horizontal synchronous divider (frequency divider) for receiving a horizontal sync signal (hsync) for displaying an image and outputs a frequency divided signal; A vertical synchronization divider for receiving a vertical synchronization signal (vsync) for displaying an image and outputting two divided signals; And an XOR operator for receiving the output signal of the horizontal synchronous divider and the output signal of the vertical synchronous divider and outputting an XOR operation value.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

(실시예 1)(Example 1)

도 3에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수평동기 신호(hsync)를 입력받아 2 분주된 신호(h_hsync)를 출력하기 위한 수평동기 분주기(120); 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 신호(h_vsync)를 출력하기 위한 수직동기 분주기(140); 및 상기 수평동기 분주기(120)의 출력 신호 및 상기 수직동기 분주기(140)의 출력 신호을 입력받아 XOR 연 산하여 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기(160)를 포함한다.As shown in FIG. 3, the inversion control circuit according to the present embodiment includes a horizontal synchronous divider 120 for receiving a horizontal synchronous signal hsync for displaying an image and outputting a two-divided signal h_hsync; A vertical synchronization divider 140 for receiving a vertical synchronization signal vsync for displaying an image and outputting two divided signals h_vsync; And an XOR operator 160 for receiving the output signal of the horizontal synchronous divider 120 and the output signal of the vertical synchronous divider 140 to perform an XOR operation to output a line inversion control signal.

본 실시예에서는 2 분주기로서 출력신호가 반전되어 입력신호로 피드백 되는 D플립플롭을 사용할 수 있다. 이에 따라, 도시한 수평동기 분주기(120)는 수평동기 신호(hsync)를 클럭으로서 입력받아 수평동기 2 분주 신호(h_hsync)를 출력하는 D플립플롭(DF12); 및 상기 D플립플롭(DF12)의 출력단 신호를 반전하여 상기 D플립플롭(DF12)의 입력단으로 인가하는 반전기(IN12)를 포함한다. 마찬가지로, 수직동기 분주기(140)는 수직동기 신호(vsync)를 클럭으로서 입력받아 수직동기 2 분주 신호(h_vsync)를 출력하는 D플립플롭(DF11); 및 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기(IN11)를 포함한다. In the present exemplary embodiment, a D flip-flop in which the output signal is inverted and fed back to the input signal may be used as the divider. Accordingly, the illustrated horizontal sync divider 120 includes a D flip-flop DF12 that receives the horizontal sync signal hsync as a clock and outputs a horizontal sync 2 divider signal h_hsync; And an inverter IN12 that inverts an output terminal signal of the D flip-flop DF12 and applies it to an input terminal of the D flip-flop DF12. Similarly, the vertical synchronous divider 140 may include a D flip-flop DF11 that receives the vertical synchronous signal vsync as a clock and outputs a vertical synchronous two-division signal h_vsync; And an inverter IN11 for inverting the output terminal signal of the D flip flop and applying it to the input terminal of the D flip flop.

XOR 연산기(160)는 2개의 반전기와 3개의 낸드게이트로 구현할 수 있다. 이에 따라, 도시한 XOR 연산기(160)는 수평동기 2 분주 신호(h_hsync) 및 수직동기 2 분주 신호의 반전 신호를 입력받는 제1 낸드게이트(NAN11); 수평동기 2 분주 신호(h_hsync)의 반전 신호 및 수직동기 2 분주 신호(h_vsync)를 입력받는 제2 낸드게이트(NAN12); 상기 제1 낸드게이트 (NAN11)의 출력 신호 및 상기 제2 낸드게이트 (NAN12)의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하는 제3 낸드게이트(NAN13); 상기 수직동기 2 분주 신호(h_vsync)를 반전하기 위한 제1 반전기(IN11); 및 상기 수평동기 2 분주 신호(h_hsync)를 반전하기 위한 제2 반전기(IN12)를 포함한다. 여기서 2개의 반전기(IN11, IN12)는 XOR 연산기(160)의 구성요소 및 수평동기/수직동기 분주기(120, 240)의 구성요소의 역할을 겸하고 있음을 알 수 있다.The XOR operator 160 may be implemented with two inverters and three NAND gates. Accordingly, the illustrated XOR operator 160 includes: a first NAND gate NAN11 that receives an inverted signal of a horizontal synchronous 2 divided signal h_hsync and a vertical synchronous 2 divided signal; A second NAND gate NAN12 configured to receive an inverted signal of the horizontal sync 2 divided signal h_hsync and a vertical sync 2 divided signal h_vsync; A third NAND gate NAN13 configured to receive an output signal of the first NAND gate NAN11 and an output signal of the second NAND gate NAN12 and output a line inversion control signal; A first inverter IN11 for inverting the vertical synchronization two divided signal h_vsync; And a second inverter IN12 for inverting the horizontal synchronizing two divided signal h_hsync. Here, it can be seen that the two inverters IN11 and IN12 serve as components of the XOR operator 160 and components of the horizontal synchronous / vertical synchronous dividers 120 and 240.

도 4는 본 실시예에 의한 인버젼 제어 회로에 입력되는 수평동기 신호(hsync) 및 수직동기 신호(vsync)와, 상기 인버젼 제어 회로에서 생성되는 수평동기 2 분주 신호(h_hsync), 수직동기 2 분주 신호(h_vsync) 및 라인 인버젼 제어 신호(rev)의 파형을 도시하고 있다.4 is a horizontal synchronous signal (hsync) and a vertical synchronous signal (vsync) input to the inversion control circuit according to the present embodiment, a horizontal synchronous two-division signal (h_hsync), vertical synchronous 2 generated by the inversion control circuit. The waveforms of the divided signal h_vsync and the line inversion control signal rev are shown.

상기 도면은 하나의 프레임에 짝수개의 스캔라인이 존재하는 경우에도(도면에서는 14개로 단순화함), 본 실시예에 따라 라인 인버젼이 수행됨을 보여주기 위한 것이다. 도시한 바와 같이, 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 로우 상태가 되어 발진한다. 한편, 짝수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 하이이며, 홀수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 로우이다. 따라서, 각 스캔라인은 짝수번째 프레임에서 투사 전압 인가 극성과, 홀수번째 프레임에서 투사 전압 인가 극성이 서로 달라지게 되어, 정확한 라인 인버젼이 수행된다.The figure is intended to show that even when there are even scan lines in one frame (simplified to 14 in the drawing), line inversion is performed according to the present embodiment. As shown, the line inversion control signal oscillates in a high state in accordance with the horizontal synchronous signal hsync first inputted in the section where the vertical synchronous two-division signal h_vsync is high, and the vertical synchronous two-division signal ( In the section in which h_vsync) is low, the oscillation becomes low in accordance with the horizontal synchronization signal hsync first input. Meanwhile, the vertical sync 2 division signal h_vsync is high while the even frame is projected, and the vertical sync 2 division signal h_vsync is low while the odd frame is projected. Therefore, each scan line is different from the projection voltage application polarity in the even-numbered frame and the projection voltage application polarity in the odd-numbered frame, so that accurate line inversion is performed.

그런데, 본 실시예의 경우 수직동기 신호(vsync)와 수평동기 신호(hsync)의 불일치의 정도에 따라, 수직동기 신호가 인에이블된 직후, 해당 프레임에 대한 라인 스캔이 시작되기 직전의 짧은 기간 동안 라인 인버젼 제어 신호 상에 단펄스(SPS: 개시점 기생 단펄스)가 발생된다. 또한, 수직동기 신호의 인에이블에 따른 해당 프레임의 투사 구간의 완료시점에도 다른 기생 단펄스(SPE: 종료점 기생 단펄 스)가 발생된다. 상기 단펄스가 존재하는 시점에서는 라인 스캔이 수행되지 않으므로, 디스플레이 동작에는 영향을 주지 않지만, 이와 같은 불필요한 기생 펄스의 존재는 제어 회로의 타이밍 조절에 예상치 못한 영향을 끼칠 수 있는 우려가 된다. 특히, 개시점 기생 단펄스(SPS)의 경우 라인 인버젼 극성을 바꿀 수 있는 위험이 있는 바, 하기의 제2 실시예에서는 상기 개시점 기생 단펄스(SPS)를 제거할 수 있는 라인 인버젼 제어 회로를 제안한다.However, in the present embodiment, depending on the degree of inconsistency between the vertical sync signal vsync and the horizontal sync signal hsync, the line is short for a short period immediately after the vertical sync signal is enabled and immediately before the line scan for the frame is started. A short pulse (SPS: starting point parasitic short pulse) is generated on the inversion control signal. In addition, another parasitic short pulse (SPE: end point parasitic short pulse) is also generated when the projection section of the frame is completed according to the enable of the vertical synchronization signal. Since the line scan is not performed when the short pulse is present, the display operation is not affected, but the presence of such unnecessary parasitic pulses may have an unexpected effect on timing adjustment of the control circuit. In particular, there is a risk that the line inversion polarity may be changed in the case of the starting point parasitic short pulse (SPS). In the second embodiment, the line inversion control capable of removing the starting point parasitic short pulse (SPS) may be eliminated. Suggest a circuit.

(실시예 2)(Example 2)

도 5에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 수직동기 2 분주 신호(h_vsync)를 출력하기 위한 수직동기 분주기(240); 상기 수직동기 2 분주 신호가 하이상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기(220); 상기 수직동기 2 분주 신호(h_vsync)가 로우상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기(230); 상기 제1 수평동기 분주기(220)의 출력 신호 및 상기 제2 수평동기 분주기(230)의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트(NAN20); 및 상기 낸드게이트(NAN20)의 출력 신호 및 상기 수직동기 분주기(240)의 출력 신호를 XOR 연산하여 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기(260)를 포함한다.As shown in FIG. 5, the inversion control circuit of the present embodiment receives a vertical synchronization signal vsync for displaying an image and outputs a vertical synchronization divider 240 for outputting two divided vertical synchronization signals h_vsync. ); A first horizontal synchronous divider 220 for receiving a horizontal synchronous signal (hsync) and outputting a two divided signal while the vertical synchronous two divided signal is in a high state; A second horizontal synchronous divider 230 for receiving a horizontal synchronous signal hsync and outputting a two divided signal while the vertical synchronous two divided signal h_vsync is in a low state; A NAND gate (NAN20) for receiving the output signal of the first horizontal synchronous divider 220 and the output signal of the second horizontal synchronous divider 230 and outputting a horizontal synchronous two divided signal; And an XOR operator 260 for outputting a line inversion control signal by performing an XOR operation on the output signal of the NAND gate NAN20 and the output signal of the vertical synchronization divider 240.

본 실시예에서는 2 분주기(frequency divider)로서 출력신호가 반전되어 입 력신호로 피드백 되는 D플립플롭을 사용할 수 있다. 이에 따라, 도시한 수직동기 분주기(240)는 수직동기 신호(vsync)를 클럭으로서 입력받아 수직동기 2 분주 신호(h_vsync)를 출력하는 D플립플롭(DF21); 및 상기 D플립플롭(DF21)의 출력단 신호를 반전하여 상기 D플립플롭(DF21)의 입력단으로 인가하는 반전기(IN21)를 포함한다.In the present embodiment, a D flip-flop in which the output signal is inverted and fed back to the input signal may be used as a frequency divider. Accordingly, the vertical synchronous divider 240 includes a D flip-flop DF21 that receives the vertical synchronous signal vsync as a clock and outputs a vertical synchronous two-division signal h_vsync; And an inverter IN21 for inverting an output terminal signal of the D flip-flop DF21 and applying it to an input terminal of the D flip-flop DF21.

마찬가지로, 제1 수평동기 분주기(220)는 수평동기 신호(hsync)를 클럭으로서 입력받아 제1 수평동기 2 분주 신호(P1)를 출력하는 제1 D플립플롭(DF22); 및 상기 제1 D플립플롭(DF22)의 출력단 신호를 반전하여 상기 제1 D플립플롭(DF22)의 입력단으로 인가하는 제1 반전기(IN22)를 포함하며, 제2 수평동기 분주기(230)는 수평동기 신호(hsync)를 클럭으로서 입력받아 제2 수평동기 2 분주 신호를 출력하는 제2 D플립플롭(DF23); 및 상기 제2 D플립플롭(DF23)의 출력단 신호를 반전하여 상기 제2 D플립플롭(DF23)의 입력단으로 인가하는 제2 반전기(IN23)를 포함한다. 상기 제1 D플립플롭(DF22)으로는 수직동기 2 분주 신호(h_vsync)가 리셋 신호로서 입력되며, 상기 제2 D플립플롭(DF23)으로는 수직동기 2 분주 신호(h_vsync)의 반전 신호가 리셋 신호로서 입력된다.Similarly, the first horizontal sync divider 220 may include a first D flip-flop DF22 that receives the horizontal sync signal hsync as a clock and outputs a first horizontal sync 2 divided signal P1; And a first inverter IN22 for inverting the output terminal signal of the first D flip-flop DF22 and applying it to the input terminal of the first D flip-flop DF22, and the second horizontal synchronous divider 230 A second D flip-flop DF23 which receives a horizontal sync signal hsync as a clock and outputs a second horizontal sync 2 divided signal; And a second inverter IN23 for inverting an output terminal signal of the second D flip-flop DF23 and applying it to an input terminal of the second D flip-flop DF23. The vertical sync 2 divided signal h_vsync is input to the first D flip-flop DF22 as a reset signal, and the inverted signal of the vertical sync 2 divided signal h_vsync is reset to the second D flip-flop DF23. It is input as a signal.

상기 제1 수평동기 분주기(220)의 출력 신호는 수직동기 2 분주 신호(h_vsync)가 로우인 구간에서는 리셋되어 로우값을 유지하고, 하이인 구간에서는 수평동기 신호를 2 분주한 신호(P1)를 출력하며, 상기 제2 수평동기 분주기(230)의 출력 신호는 수직동기 2 분주 신호(h_vsync)가 하이인 구간에서는 리셋되어 로우값을 유지하고, 로우인 구간에서는 수평동기 신호를 2 분주한 신호(P2)를 출력한다. 도시한 낸드게이트(NAN20)는 상기 제1/제2 수평동기 분주기 출력 신호의 반전 신호를 입력받아 낸드 연산을 수행하므로, 그 출력값(P12)은, 수직동기 2 분주 신호(h_vsync)의 트랜지션 직후 입력되는 수평동기신호에 따라 하이로 천이되는 일종의 초기화 값을 가지게 된다.The output signal of the first horizontal synchronous divider 220 is reset in the period in which the vertical synchronous divider signal h_vsync is low to maintain a low value, and the signal P1 in which the horizontal synchronous signal is divided in two in the high period. The output signal of the second horizontal synchronous divider 230 is reset in a period in which the vertical synchronous divider signal h_vsync is high to maintain a low value, and divides the horizontal synchronous signal in two divisions in a low period. Output the signal P2. Since the illustrated NAND gate NAN20 receives an inverted signal of the first / second horizontal synchronous divider output signal and performs a NAND operation, the output value P12 is immediately after the transition of the vertical synchronous 2 divided signal h_vsync. It has a kind of initialization value that transitions high according to the horizontal synchronization signal input.

XOR 연산기(260)는 2개의 반전기(IN20, IN21)와 3개의 낸드게이트(NAN21 ~ 23)로 구현할 수 있다. 이에 따라, 도시한 XOR 연산기(260)는 상기 낸드게이트(NAN20)의 출력 신호(P12) 및 수직동기 2 분주 신호(h_vsync)의 반전 신호를 입력받는 제1 낸드게이트(NAN21); 상기 낸드게이트(NAN20)의 출력 신호(P12)의 반전 신호 및 수직동기 2 분주 신호(h_vsync)를 입력받는 제2 낸드게이트(NAN22); 상기 제1 낸드게이트(NAN21)의 출력 신호 및 상기 제2 낸드게이트(NAN22)의 출력 신호를 입력받아 라인 인버젼 제어 신호(rev)를 출력하는 제3 낸드게이트(NAN23); 상기 상기 낸드게이트(NAN20)의 출력 신호(P12)를 반전하기 위한 제1 반전기(IN20); 및 상기 수직동기 2 분주 신호(h_vsync)를 반전하기 위한 제2 반전기(IN21)를 포함한다. 도면에서 알 수 있는 바와 같이 상기 제2 반전기(IN21)는 수직동기 분주기(240)의 구성요소으로서 기능도 수행한다.The XOR operator 260 may be implemented with two inverters IN20 and IN21 and three NAND gates NAN21 to 23. Accordingly, the illustrated XOR operator 260 may include a first NAND gate NAN21 that receives an inverted signal of the output signal P12 of the NAND gate NAN20 and the vertical synchronization 2 divided signal h_vsync; A second NAND gate NAN22 that receives an inverted signal of the output signal P12 of the NAND gate NAN20 and a vertical synchronization 2 divided signal h_vsync; A third NAND gate NAN23 that receives an output signal of the first NAND gate NAN21 and an output signal of the second NAND gate NAN22 and outputs a line inversion control signal rev; A first inverter IN20 for inverting the output signal P12 of the NAND gate NAN20; And a second inverter IN21 for inverting the vertical synchronization two divided signal h_vsync. As can be seen in the figure, the second inverter IN21 also functions as a component of the vertical synchronization divider 240.

도 6는 본 실시예에 의한 인버젼 제어회로에 입력되는 수평동기신호 및 수직동기신호와, 상기 인버젼 제어회로에서 생성되는 수평동기 2 분주 신호, 수직동기 2 분주 신호(h_vsync) 및 라인 인버젼 제어신호 등의 파형을 도시하고 있다.6 is a horizontal synchronous signal and a vertical synchronous signal input to an inversion control circuit according to the present embodiment, a horizontal synchronous two-division signal, a vertical synchronous two-division signal h_vsync and a line inversion generated by the inversion control circuit. Waveforms such as control signals are shown.

상기 도면은 하나의 프레임에 짝수개의 스캔라인이 존재하는 경우에도(도면에서는 4개로 단순화함), 본 실시예에 따라 라인 인버젼이 수행됨을 보여주기 위한 것이다. 도시한 바와 같이, P1 신호는 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이의 초기 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는 로우 상태가 된다. 반면, P2 신호는 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이의 초기 상태가 되어 발진하고, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는 로우 상태가 된다.The figure is intended to show that even when there are even scan lines in one frame (simplified to four in the figure), line inversion is performed according to the present embodiment. As shown, the P1 signal oscillates to the initial state of high in accordance with the horizontal synchronization signal hsync input for the first time in the section in which the vertical synchronization 2 division signal h_vsync is high, and the vertical synchronization 2 division signal h_vsync. In a section in which the state is low, the state is low. On the other hand, the P2 signal is oscillated in the initial state of high in accordance with the horizontal synchronization signal hsync input for the first time in the period in which the vertical synchronization 2 division signal h_vsync is low, and the vertical synchronization 2 division signal h_vsync is high. In the state section, the state goes low.

상기 P1 신호와 P2 신호를 앤드 연산한 결과값인 P12 신호는, 수평동기 신호를 2 분주한 신호와 거의 동일하며, 다만, 수직동기 2 분주 신호(h_vsync)의 천이 시점후 최초의 수평동기신호가 입력될 때까지 로우값을 가지게 되는 것에 차이가 있다.The P12 signal, which is the result of the AND operation of the P1 signal and the P2 signal, is almost the same as the signal obtained by dividing the horizontal synchronous signal by two, except that the first horizontal synchronous signal after the transition point of the vertical synchronous two-division signal h_vsync The difference is that it will have a low value until it is entered.

상기 P12 노드 신호와 수직동기 2 분주 신호(h_vsync)의 XOR 연산 결과값인 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 로우 상태가 되어 발진한다. 한편, 짝수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 하이이며, 홀수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 로우이다. 따라서, 각 스캔라인은 짝수번째 프레임에서 투사 전압 인가 극성과, 홀수번째 프레임에서 투사 전압 인가 극성이 서로 달라지게 되어, 정확한 라인 인버젼이 수행된다.The line inversion control signal, which is the result of the XOR operation of the P12 node signal and the vertical synchronization 2 division signal h_vsync, is the first horizontal synchronization signal hsync that is input in the period where the vertical synchronization 2 division signal h_vsync is high. The oscillation is started in a high state in accordance with the state, and in a section in which the vertical synchronization 2 divided signal h_vsync is in a low state, the oscillation becomes low in accordance with the horizontal synchronization signal hsync that is input first. Meanwhile, the vertical sync 2 division signal h_vsync is high while the even frame is projected, and the vertical sync 2 division signal h_vsync is low while the odd frame is projected. Therefore, each scan line is different from the projection voltage application polarity in the even-numbered frame and the projection voltage application polarity in the odd-numbered frame, so that accurate line inversion is performed.

또한, 본 실시예의 인버젼 제어 신호가 생성하는 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)의 천이 시점후 최초의 수평동기 2 분주 신호(h_hsync)가 입력될 때까지는 라인 인버젼 제어 신호에 트랜지션이 없다는 점이 상기 제1 실시예의 경우와 구별된다. 즉, 도 4에 나타난 개시점 기생 단펄스(SPS)가 도 6에서는 제거되었음을 알 수 있다. 따라서, 수평동기 2 분주 신호(h_hsync)가 발생되지 않는 구간에서의 라인 인버젼 제어 신호의 트랜지션으로 인한, 제어 회로의 타이밍 조절에 예상치 못한 영향을 끼칠 수 있는 우려가 제거된다.In addition, the line inversion control signal generated by the inversion control signal of the present embodiment is the line inversion control until the first horizontal synchronous two-division signal h_hsync is input after the transition point of the vertical synchronous two-division signal h_vsync. The absence of a transition in the signal is distinguished from the case of the first embodiment. That is, it can be seen that the starting point parasitic short pulse (SPS) shown in FIG. 4 has been removed in FIG. 6. Therefore, the possibility of unexpectedly affecting the timing adjustment of the control circuit due to the transition of the line inversion control signal in the section where the horizontal synchronizing two divided signal h_hsync is not generated is eliminated.

(( 실시예Example 3) 3)

도 6에 도시한 상기 제2 실시예의 인버젼 제어 회로가 생성하는 인버젼 제어 신호에는 여전히 종료점 기생 단펄스(SPE)가 존재한다. 인버젼의 극성에 심각한 영향을 줄 수 있는 개시점 기생 단펄스(SPS)와는 달리 종료점 기생 단펄스(SPE)는 그 자체로는 인버젼에 심각한 영향을 끼칠 가능성은 낮다. 그러나, 인버젼 제어 회로와 관련한 수직동기신호, 수평동기신호, 수직동기 2 분주 신호, 수평동기 2 분주 신호, 인버젼 제어 신호가 외부 요인에 의해 부정합이 발생할 수 있고, 이 경우 상기 종료점 기생 단펄스(SPE)가 라인 인버젼 제어에 예상치 못한 악영향을 끼칠 수 있다. 본 실시예에서는 종료점 기생 단펄스(SPE)도 방지하는 라인 인버젼 회로를 제안한다.There is still an end point parasitic short pulse (SPE) in the inversion control signal generated by the inversion control circuit of the second embodiment shown in FIG. Unlike start point parasitic short pulses (SPSs), which can seriously affect the inversion polarity, end point parasitic short pulses (SPEs) by themselves are unlikely to seriously affect inversion. However, the vertical synchronization signal, the horizontal synchronization signal, the vertical synchronization 2 division signal, the horizontal synchronization 2 division signal, and the inversion control signal associated with the inversion control circuit may be mismatched due to external factors. (SPE) can have unexpected adverse effects on line inversion control. This embodiment proposes a line inversion circuit that also prevents endpoint parasitic short pulses (SPEs).

도 7에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 수직동기 2 분주 신호(h_vsync)를 출력하기 위한 수직동기 분주기(340); 상기 수직동기 2 분주 신호(h_vsync)의 트 랜지션을, 해당 트랜지션 시점후 최초의 수평동기 신호(hsync)의 인에이블 시점으로 늦춘 신호인 수직동기 2 분주 조정 신호(h_vsync_syn)를 출력하기 위한 2 분주 신호 조정기(DF34); 상기 수직동기 2 분주 조정 신호(h_vsync_syn)가 하이 상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호(P1)를 출력하기 위한 제1 수평동기 분주기(320); 상기 수직동기 2 분주 조정 신호(h_vsync_syn)가 로우상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호(P2)를 출력하기 위한 제2 수평동기 분주기(330); 상기 제1 수평동기 분주기(320)의 출력 신호(P1) 및 상기 제2 수평동기 분주기(330)의 출력 신호(P2)를 입력받아 수평동기 2 분주 신호(P12)를 출력하기 위한 낸드게이트(NAN30); 및 상기 낸드게이트(NAN30)의 출력 신호(P12) 및 상기 2 분주 신호 조정기(DF34)의 출력 신호(h_vsync_syn)를 입력받아 라인 인버젼 제어 신호(rev)를 출력하기 위한 XOR 연산기(360)를 포함한다.As shown in FIG. 7, the inversion control circuit of the present embodiment receives a vertical synchronization signal vsync for displaying an image and outputs a vertical synchronization divider 340 for outputting two divided vertical synchronization signals h_vsync. ); 2 division for outputting the vertical synchronization 2 division adjustment signal (h_vsync_syn), which is a signal that delays the transition of the vertical synchronization 2 division signal (h_vsync) to the enable time of the first horizontal synchronization signal (hsync) after the transition time. Signal conditioner DF34; A first horizontal synchronous divider 320 for receiving a horizontal synchronous signal hsync and outputting a two-divided signal P1 while the vertical synchronous two-division adjustment signal h_vsync_syn is high; A second horizontal synchronous divider 330 for receiving a horizontal synchronous signal hsync and outputting a two-divided signal P2 while the vertical synchronous two-division adjustment signal h_vsync_syn is low; NAND gate for receiving the output signal P1 of the first horizontal synchronous divider 320 and the output signal P2 of the second horizontal synchronous divider 330 and outputting the horizontal synchronous two-division signal P12 (NAN30); And an XOR operator 360 for receiving the output signal P12 of the NAND gate NAN30 and the output signal h_vsync_syn of the two-division signal regulator DF34 and outputting a line inversion control signal rev. do.

상기 제2 실시예와 비교할 때, 상기 2 분주 신호 조정기(DF34)가 추가된 점이 상이점인데, 상기 추가된 구성에 따라 상기 제1 수평동기 분주기(320) 및 제2 수평동기 분주기(330)가 동작을 개시하는 기준 시점이, 해당 프레임에 대한 수직동기 신호(vsync)의 인에이블 시점후 최초로 입력되는 수평동기 신호(hsync)의 인에이블 시점으로 늦춰주는 효과와, 발생한 종료점 기생 단펄스(SPE)의 하이 구간을 다음 프레임의 최초 인버젼 신호(rev)의 하이 인에이블 시점까지 연장시켜, 종료점 기생 단펄스(SPE)를 제거한 것과 같은 효과를 가져온다. 이에 따라, 본 실시예의 라인 인버젼 회로가 생성하는 인버젼 제어 신호(rev)에는 종료점 기생 단펄스(SPE) 및 개시점 기생 단펄스(SPS)가 존재하지 않게 되어, 한 프레임 구간에 발생하는 인 버젼 신호(rev) 펄스의 개수를 정확하게 유지함으로써, 예상치 못한 오동작의 가능성을 제거한다.Compared with the second embodiment, the point where the two-division signal adjuster DF34 is added is a different point, and the first horizontal synchronous divider 320 and the second horizontal synchronous divider 330 according to the added configuration. The reference time point at which the operation starts is delayed to the enable time point of the first horizontal sync signal hsync input after the enable time of the vertical sync signal vsync for the frame, and the generated end point parasitic short pulse (SPE). ) Extends the high section to the high enable point of the first inversion signal rev of the next frame, resulting in the same effect as removing the end point parasitic short pulse (SPE). As a result, the end point parasitic short pulse SPE and the start point parasitic short pulse SPS do not exist in the inversion control signal rev generated by the line inversion circuit of the present embodiment. By accurately maintaining the number of version signal rev pulses, the possibility of unexpected malfunctions is eliminated.

상기 종료점 기생 단펄스(SPE)를 제거하기 위한 2 분주 신호 조정기의 구성을 제외하고 본 실시예의 구성 및 작용은 상기 제2 실시예와 유사하므로 설명을 생략한다.Except for the configuration of the two-division signal regulator for removing the end point parasitic short pulse (SPE), the configuration and operation of the present embodiment are similar to those of the second embodiment, and thus description thereof is omitted.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto, and the technical spirit of the present invention and the claims to be described below by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of equivalents.

본 발명에 따른 라인 인버젼 회로를 실시함에 의해, 간단한 구조로 정확한 라인 인버젼을 수행할 수 있는 효과가 있다. 특히, 한 화면 프레임의 스캔라인 개수가 짝수인 경우에도 프레임에 따라 교번되는 라인 인버젼을 수행할 수 있는 효과가 있다.By implementing the line inversion circuit according to the present invention, there is an effect that can perform accurate line inversion with a simple structure. In particular, even when the number of scan lines in one screen frame is an even number, the line inversion alternated according to the frame may be performed.

또한, 수평동기 신호 및 수직동기 신호에 미스매치가 존재하더라도, 한 프레임에 정확한 개수의 인버젼 신호 펄스를 보장할 수 있는 효과도 있다.In addition, even if there is a mismatch in the horizontal synchronizing signal and the vertical synchronizing signal, there is an effect of ensuring the correct number of inversion signal pulses in one frame.

Claims (9)

영상 표시를 위한 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 수평동기 분주기; A horizontal synchronous divider for receiving a horizontal synchronous signal for displaying an image and outputting two divided signals; 영상 표시를 위한 수직동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 수직동기 분주기; 및 A vertical synchronous divider for receiving a vertical synchronous signal for displaying an image and outputting a divided signal; And 상기 수평동기 분주기의 출력 신호 및 상기 수직동기 분주기의 출력 신호를 입력받아 인버젼 제어 신호를 출력하기 위한 XOR 연산기를 포함하는 And an XOR operator for receiving the output signal of the horizontal synchronous divider and the output signal of the vertical synchronous divider and outputting an inversion control signal. 인버젼 제어 회로.Inversion control circuit. 제1항에 있어서, 상기 수평동기 분주기는,According to claim 1, wherein the horizontal synchronous divider, 수평동기 신호를 클럭으로서 입력받아 수평동기 2 분주 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a horizontal synchronous signal as a clock and outputs a horizontal synchronous two-division signal; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기An inverter for inverting the output signal of the D flip-flop and applying it to the input terminal of the D flip-flop 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 제1항에 있어서, 상기 수직동기 분주기는, According to claim 1, wherein the vertical synchronous divider, 수직동기 신호를 클럭으로서 입력받아 수직동기 2 분주 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a vertical synchronization signal as a clock and outputs a vertical synchronization two divided signal; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기An inverter for inverting the output signal of the D flip-flop and applying it to the input terminal of the D flip-flop 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 영상 표시를 위한 수직동기 신호를 입력받아 2 분주된 수직동기 2 분주 신호를 출력하기 위한 수직동기 분주기; A vertical synchronous divider for receiving a vertical synchronous signal for displaying an image and outputting two divided synchronous divided signals; 상기 수직동기 2 분주 신호가 하이 상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기; A first horizontal synchronous divider for receiving a horizontal synchronous signal and outputting a two divided signal while the vertical synchronous two divided signal is in a high state; 상기 수직동기 2 분주 신호가 로우상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기; A second horizontal synchronous divider for receiving a horizontal synchronous signal and outputting a two divided signal while the vertical synchronous two divided signal is in a low state; 상기 제1 수평동기 분주기의 출력 신호 및 상기 제2 수평동기 분주기의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트; 및 A NAND gate configured to receive an output signal of the first horizontal synchronous divider and an output signal of the second horizontal synchronous divider and output a horizontal synchronous two divider signal; And 상기 낸드게이트의 출력 신호 및 상기 수평동기 분주기의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기XOR operator for receiving the output signal of the NAND gate and the output signal of the horizontal synchronization divider to output a line inversion control signal 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 제4항에 있어서, 상기 수직동기 분주기는, The method of claim 4, wherein the vertical synchronous divider, 수직동기 신호를 클럭으로서 입력받아 수직동기 2 분주 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a vertical synchronization signal as a clock and outputs a vertical synchronization two divided signal; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기An inverter for inverting the output signal of the D flip-flop and applying it to the input terminal of the D flip-flop 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 제4항에 있어서, 상기 제1 수평동기 분주기 및 제2 수평동기 분주기는,The method of claim 4, wherein the first horizontal synchronous divider and the second horizontal synchronous divider, 수평동기 신호를 클럭으로서 입력받아 2 분주한 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a horizontal synchronization signal as a clock and outputs a signal divided by two; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기An inverter for inverting the output signal of the D flip-flop and applying it to the input terminal of the D flip-flop 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 영상 표시를 위한 수직동기 신호를 입력받아 2 분주된 수직동기 2 분주 신호를 출력하기 위한 수직동기 분주기; A vertical synchronous divider for receiving a vertical synchronous signal for displaying an image and outputting two divided synchronous divided signals; 상기 수직동기 2 분주 신호의 트랜지션을, 해당 트랜지션 시점후 최초의 수평동기 신호의 인에이블 시점으로 늦춘 신호인 수직동기 2 분주 조정 신호를 출력 하기 위한 2 분주 신호 조정기;A two-division signal adjuster for outputting a vertical synchronous two-division adjustment signal which is a signal which delays the transition of the vertical synchronous two-division signal to the enable time of the first horizontal synchronous signal after the corresponding transition time point; 상기 수직동기 2 분주 조정 신호가 하이 상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기; A first horizontal synchronous divider for receiving a horizontal synchronous signal and outputting a two divided signal while the vertical synchronous dividing adjustment signal is high; 상기 수직동기 2 분주 조정 신호가 로우상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기; A second horizontal synchronous divider for receiving a horizontal synchronous signal and outputting two divided signals while the vertical synchronous two-division adjustment signal is low; 상기 제1 수평동기 분주기의 출력 신호 및 상기 제2 수평동기 분주기의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트; 및 A NAND gate configured to receive an output signal of the first horizontal synchronous divider and an output signal of the second horizontal synchronous divider and output a horizontal synchronous two divider signal; And 상기 낸드게이트의 출력 신호 및 상기 수평동기 분주기의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기XOR operator for receiving the output signal of the NAND gate and the output signal of the horizontal synchronization divider to output a line inversion control signal 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a. 제7항에 있어서, 상기 수직동기 분주기는, The method of claim 7, wherein the vertical synchronous divider, 수직동기 신호를 클럭으로서 입력받아 수직동기 2 분주 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a vertical synchronization signal as a clock and outputs a vertical synchronization two divided signal; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기를 포함하며,An inverter for inverting an output terminal signal of the D flip flop and applying it to an input terminal of the D flip flop, 상기 2 분주 신호 조정기는,The two divided signal regulator, 상기 수직동기 2 분주 신호를 입력단으로 입력받으며, 수평동기 신호를 클럭으로서 입력받아 2 분주 조정 신호를 출력하는 D플립플롭을 포함하는And a D flip-flop that receives the vertical synchronous two-division signal as an input and receives a horizontal synchronous signal as a clock and outputs a two-division adjustment signal. 인버젼 제어 회로.Inversion control circuit. 제7항에 있어서, 상기 제1 수평동기 분주기 및 제2 수평동기 분주기는,The method of claim 7, wherein the first horizontal synchronous divider and the second horizontal synchronous divider, 수평동기 신호를 클럭으로서 입력받아 2 분주한 신호를 출력하는 D플립플롭; 및 A D flip-flop that receives a horizontal synchronization signal as a clock and outputs a signal divided by two; And 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기An inverter for inverting the output signal of the D flip-flop and applying it to the input terminal of the D flip-flop 를 포함하는 인버젼 제어 회로.Inversion control circuit comprising a.
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