KR20060106165A - 저저항 금속라인을 갖는 플래시 메모리와 그 제조방법 - Google Patents

저저항 금속라인을 갖는 플래시 메모리와 그 제조방법 Download PDF

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KR20060106165A
KR20060106165A KR1020050028622A KR20050028622A KR20060106165A KR 20060106165 A KR20060106165 A KR 20060106165A KR 1020050028622 A KR1020050028622 A KR 1020050028622A KR 20050028622 A KR20050028622 A KR 20050028622A KR 20060106165 A KR20060106165 A KR 20060106165A
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Abstract

여기에는 이중게이트를 가지는 플래시 메모리에서 저저항 금속라인을 형성하는 방법이 개시된다. 스트링선택게이트, 제어게이트 및 그라운드선택게이트상에 저저항 금속라인을 형성함으로써 고집적 플래시 메모리에서 워드라인의 저항을 낮출 수 있으며, 또한 이러한 저저항 금속라인과 공통소스라인을 동시에 형성함으로써 저저항 금속라인을 형성할때 발생하는 공정상의 여러 문제점들을 해결할 수 있다.
플래시 메모리, 셀게이트 구조물, 저저항 금속라인, 공통소스라인

Description

저저항 금속라인을 갖는 플래시 메모리와 그 제조방법{FLASH MEMORY HAVING METAL LINE OF LOW RESISTANCE AND METHOD OF FABRICATING THE SAME}
도 1은 종래기술을 설명하기 위한 비트라인 방향의 단면도
도 2는 본 발명의 평면도
도 3a내지 도 3d는 본 발명의 일 실시예에 따른 저저항 금속라인의 형성방법을 설명하기 위한 단면도
도 4는 본 발명의 일 실시예에 따른 저저항 금속라인의 형성방법의 변형예를 설명하기 위한 단면도
도 5는 본 발명의 일 실시예에 따른 저저항 금속라인의 형성방법의 변형예를 설명하기 위한 단면도
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 저저항 금속라인의 형성방법을 설명하기 위한 단면도
도 7은 본 발명의 실시예에 따른 저저항 금속라인의 형성 후 비트라인 방향의 단면도
♧도면의 주요부분에 대한 부호의 설명♧
10, 100 : 기판 120 : 소자분리막
14,140 : 터널산화막 16, 160 : 부유게이트
18, 180 : 게이트층간 유전체막 20, 200 : 제어게이트
210 : 셀게이트 구조물 22, 220 : 스트링선택게이트
24, 240 : 그라운드선택게이트 25 : 실리사이드
260 : 완충산화막 280 : 질화막
300 : 층간절연막 320a, 320b : 포토레지스트
340g : 제1개구홈 360g, 370g : 제2개구홈
340 : 금속라인 패턴 360, 370 : 공통소스라인 패턴
380h : 금속라인 콘택트 홀 380 : 금속라인 콘택트 플러그
400h : 공통소스라인 콘택트 홀 400 : 공통소스라인 콘택트 플러그
42, 420 : 비트라인 콘택트 플러그
ML : 금속라인 CGL : 제어게이트라인
WL : 워드라인 BL : 비트라인
SSL : 스트링선택라인 GSL : 그라운드선택라인
CSL : 공통소스라인
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 저저항 금속라인을 갖는 플래시 메모리와 그 제조방법에 관한 것이다.
플래시 메모리는 터널산화막위에 부유게이트와 제어게이트의 이중게이트를 가지고 있으며, 두 게이트 사이는 게이트층간 유전체막인 ONO(산화물/질화물/산화물)막이 존재하는 구조로 구성되어 있다. 플래시 메모리에서 메모리셀이 동작을 하도록 하기 위해서 제어게이트에 신호전압을 인가하게 되는데, 제어게이트의 저항에 의해서 신호전압 공급원으로부터 멀어질수록 전압이 약해지는 문제가 있다. 따라서. 이를 해결하기 위해 제어게이트위에 실리사이드가 적층된 구조를 사용하여 이 저항을 줄여왔다. 실리사이드 계열로 텅스텐 폴리사이드와 티타늄 폴리사이드 등이 있다.
도 1은 실리사이드 구조를 이용한 종래기술에 의하여 제조한 플래시 메모리의 비트라인 방향의 단면도이다. 기판(10)상에 소자분리용 마스크를 이용한 얕은 트렌치 분리(STI;Shallow trench isolation) 공정을 실시하여 소자분리막을 형성한다. 도 1은 활성영역상에서 비트라인 방향의 단면도이므로 소자분리막이 도면에 도시되지 않는다. 소자분리막사이의 활성영역에 형성된 터널산화막(14)상에 폴리실리콘을 침적하여 부유게이트(16)를 형성하고, 부유게이트(16)상에 게이트층간 유전체막(18)을 형성하고, 이 유전체막(18)상에 도핑된 폴리 실리콘(Doped poly silicon)을 사용하여 제어게이트(20)를 형성한다. 스트링선택게이트(22)와 그라운드선택게이트(24)도 종래 기술에 의한 통상적인 방법으로 형성한다.
그리고, 스트링선택게이트(22), 제어게이트(20) 및 그라운드선택게이트(24)상에 실리사이드(25)가 증착되어 폴리사이드를 형성하는데, 폴리사이드를 형성하는 방법으로는 열공정을 이용하는 방법, 화학기상증착(CVD)에 의한 방법, 물리기상증착(PVD)에 의한 방법 등이 있다. 이후 소정의 공정에 의해서 공통소스라인(CSL), 비트라인과 활성영역을 연결하는 비트라인 콘택트 플러그(42)와 비트라인(BL)이 형성된다.
그런데, 실리사이드는 고온에서 응집하는 등의 문제가 있을 뿐만아니라 고집적 플래시 메모리를 위해 패턴 사이즈를 줄이면서 70nm이하의 폭에서는 실리사이드의 저항도 급증하는 문제가 발생하면서 금속물질을 바로 게이트로 사용하려는 연구가 진행되었다. 그러나, 금속물질은 폴리 실리콘이나 실리사이드와 달리 게이트 식각후에 식각 손상(ETCHING DAMAGE)을 제거하기 위한 재생 산화(GATE POLY OXIDATION;이하 GPOX) 공정 등에서 쉽게 산화하거나 이상 성장에 의한 단락(Short)을 유발하기도 하며, 게이트 식각공정에서 발생하는 폴리머를 제거하기 위하여 수행하는 과산화수소(H2O2) 등에 의한 세정공정에도 취약하여 쉽게 제거되기도 하는 등 여러 가지 문제를 야기한다.
본 발명이 이루고자 하는 기술적 과제는 게이트상에 금속라인을 연결하여 저항이 낮은 워드라인을 포함하는 반도체 메모리 장치를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 산화 또는 이상성장없이 금속라인을 게이트에 연결하는 반도체 메모리 장치의 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 플래시 메모리의 제조방법은 반도체 기판상에 스트링선택게이트와 그라운드선택게이트, 그리 고 상기 두게이트사이에 부유게이트,유전체막 및 제어게이트의 적층구조로 되어있는 복수개의 셀게이트 구조물을 형성하는 단계; 상기 반도체 기판 결과물 전면에 식각정지막, 층간절연막을 차례로 형성하는 단계; 상기 스트링선택게이트, 상기 제어게이트, 상기 그라운드선택게이트상의 상기 층간절연막을 패터닝하여 상기 식각정지막을 노출시키는 제1개구홈을 형성하고, 상기 식각정지막을 패터닝하여 상기 게이트를 노출시키는 금속라인 콘택트 홀을 형성함과 동시에 상기 그라운드선택게이트 측면의 소스영역상에 상기 층간절연막, 상기 식각정지막을 패터닝하여 상기 반도체 기판을 노출시키는 제2개구홈을 형성하는 단계; 상기 제1개구홈, 상기 금속라인 콘택트 홀 그리고 상기 제2개구홈에 금속을 매립하여 금속라인과 공통소스라인을 동시에 형성하는 단계를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 플래시 메모리의 제조방법은 반도체 기판상에 스트링선택게이트와 그라운드선택게이트, 그리고 상기 두게이트사이에 부유게이트,유전체막 및 제어게이트의 적층구조로 되어있는 복수개의 셀게이트 구조물을 형성하는 단계; 상기 반도체 기판 결과물 전면에 식각정지막, 층간절연막을 차례로 형성하는 단계; 상기 스트링선택게이트, 상기 제어게이트, 상기 그라운드선택게이트상의 상기 층간절연막을 패터닝하여 상기 식각정지막을 노출시키는 제1개구홈을 형성하고, 상기 식각정지막을 패터닝하여 상기 게이트를 노출시키는 금속라인 콘택트 홀을 형성함과 동시에 상기 그라운드선택게이트 측면의 소스영역상에 상기 층간절연막의 일부를 식각하여 제2개구홈을 형성하고, 상기 제2개구홈과 상기 반도체 기판 사이의 상기 층간절연막 및 상기 식각정지 막을 패터닝하여 상기 반도체 기판을 노출시키는 공통소스라인 콘택트 홀을 형성하는 단계; 상기 제1개구홈, 상기 금속라인 콘택트 홀 ,상기 제2개구홈 그리고 상기 공통소스라인 콘택트 홀에 금속을 매립하여 금속라인과 공통소스라인을 동시에 형성하는 단계를 포함한다.
바람직하게는 상기 식각정지막은 완충산화막과 질화막의 적층구조가 되도록 형성하며, 상기 공통소스라인과 상기 금속라인을 동시에 형성한 후 평탄화 공정을 실시하는 것을 더 포함할 수 있다.
따라서, 본 발명은 공통소스라인과 게이트에 연결되는 금속라인을 동시에 형성함으로써 금속을 게이트로 사용할 때 문제가 되는 GPOX공정을 진행할 수 있으면서 동시에 워드라인의 저항을 낮출 수 있다. 즉, 금속을 게이트로 사용하는 경우, 금속 침적 후 식각할 때 금속과 폴리의 식각량의 차이로 인하여 나타나는 부유게이트와 제어게이트의 분포가 달라져 플래시 메모리의 안정성이 나빠질 수 있으나 본 발명에 의할 경우 이러한 문제점을 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예가 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위 하여 과장되어진 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 평면도이다.
도 2를 참조하면, 반도체기판상에 분리소자막(미도시)을 형성하여 분리소자막사이에 활성영역(ACT)을 헝성하고, 활성영역에 수직인 방향으로 스트링선택라인(SSL), 제어게이트라인(CGL), 그라운드선택라인(GSL)을 형성한다. 스트링선택라인,제어게이트라인 및 그라운드선택라인상에는 금속라인(ML)을 형성하는데, 이 금속라인(ML)은 금속라인 콘택트 플러그(380))에 의하여 각각의 게이트와 연결된다. 다만, 금속라인 콘택트 플러그(380)는 스트링선택라인, 제어게이트라인 및 그라운드선택라인과 금속라인을 연결하기 위한 하나의 수단이므로 도 2에 나타난 콘택트 플러그의 수와 모양에 한정해서는 안된다. 본 발명의 실시예에서는 그 하부에 부유게이트(미도시)를 두고있는 제어게이트 상부에 컨택트 플러그(380)를 형성하고, 컨택트 플러그(380)가 형성된 곳을 기준으로 하여 비트라인방향의 양측 제어게이트상과 워드라인방향의 양측 제어게이트상에는 콘택트 플러그(380)를 형성하지 않는 것으로 하고 있지만, 본 발명의 실시예와 달리 어떠한 모양으로도 콘택트가 가능하다. 그리고, 그라운드선택라인(GSL) 측면의 소스영역(미도시)상에 공통소스라인(CSL)을 형성하는데 그 상부면은 금속라인의 상부면과 높이가 같다. 또한, 금속라인 위로 비트라인(BL)이 활성영역과 동일 방향(워드라인과 수직인 방향)으로 형성되어 있으 며, 비트라인 콘택트 플러그(420))에 의하여 활성영역과 연결된다. 본 발명의 다른 실시예에 의하여 형성되는 공통소스라인 콘택트 플러그는 도시되어 있지 않다.
도 3a내지 도 3d는 본 발명의 실시예에 따른 저저항 금속라인의 형성방법을 설명하기 위한 단면도이다. Ⅰ-Ⅰ은 비트라인방향, Ⅱ-Ⅱ는 워드라인방향, Ⅲ-Ⅲ은 공통소스라인 방향을 의미한다.
도 3a를 참조하면 기판(100)상에 소자분리막(120)이 형성되고 소자분리막사이에 활성영역이 정의되고, 터널산화막(140), 부유게이트(160), 게이트층간 유전체막(180) 및 제어게이트(200)가 차례로 형성된다. 일반적으로 게이트 층간 유전체막은 ONO(산화물/질화물/산화물)막으로 형성한다. 즉, 활성영역상에 터널산화막(140)을 개재하여 부유게이트(160), 유전체막(180) 및 제어게이트(200)의 적층구조인 셀게이트 구조물(210)이 형성된다. 셀게이트 구조물(210)을 형성하는 단계는 종래 기술과 다르지 않다. 또한, 스트링선택게이트(220)와 그라운드선택게이트(240)의 형성도 잘 알려진 여러가지 방법으로 형성할 수 있다. 즉, 부유게이트, 게이트층간 유전체막과 제어게이트의 형성순서와 동일하게 형성한 후 게이트 양쪽끝에 버팅콘택트(Butting Contact)를 이용하여 양 게이트를 연결하여 형성할 수도 있고, 제어게이트 형성을 위한 도핑된 폴리 실리콘 침적시 스트링선택게이트와 그라운드선택게이트 부분의 유전체막을 식각하여 제거한 후 침적시킴으로써 형성할 수 있다. 이렇게 스트링선택게이트(220), 셀게이트 구조물(210) 및 그라운드선택게이트(240)를 형성한 후에는 식각 손상(ETHING DAMAGE)를 없애기 위한 열처리(THERMAL OXIDATION)공정 등으로 GPOX공정들을 행하고, 각각의 게이트 양측면의 활성영역상 에 불순물 주입(IMPLANTATION)공정들을 실시하여 소스영역과 드레인영역(미도시)을 형성한다. 이후, 상기 반도체 기판 결과물 전면에 완충산화막(260), 질화막(280) 및 층간절연막(300)을 차례로 침적한 후 층간절연막의 평탄화 공정(CMP)을 실시한다.
도 3b를 참조하면 상기 반도체 기판 결과물 전면에 포토레지스트(320a)를 침적한 후 사진공정을 이용하여 포토레지스트 패턴을 형성하고, 스트링선택게이트(220), 제어게이트(200) 및 그라운드선택게이트(240)상의 층간절연막(300)을 식각 중지막(STOPPER)인 질화막(280)까지 식각을 하여 제1개구홈(340g)을 형성한다. Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면도를 비교하면 Ⅱ-Ⅱ방향의 단면도에서는 제1개구홈 형성에 의하여 층간절연막(300)이 나타나지 않지만, Ⅲ-Ⅲ방향의 단면도에서는 층간절연막(300)과 포토레지스트(320a)가 그대로 나타난다.
도 3c를 참조하면 상기 식각공정후에 포토레지스트(320a)를 제거하고, 다시 포토레지스트(320b)를 침적한 후 사진공정을 이용하여 포토레지스트 패턴을 형성하고, 스트링선택게이트(220), 제어게이트(200) 및 그라운드선택게이트(240)상의 질화막(280) 및 완충산화막(260)의 일부를 각각의 게이트가 노출될때까지 식각공정을 이용하여 식각하여 금속라인 컨택트 홀(380h)을 형성함과 동시에 그라운드선택게이트(240) 측면의 소스영역(미도시)상에는 반도체기판(100)이 노출될때까지 식각공정을 이용하여 층간절연막(300), 질화막(280), 완충산화막(260)을 식각하여 제2개구홈(360g)을 형성한다. 다만, 금속라인 콘택트 홀(380h)은 도 2에서 도시된 바와 같이 액티브영역과 각 게이트가 만나는 모든 곳에 형성되는 것이 아니므로 도 3c의 스트링선택게이트상에는 형성되지 않는 것으로 도시되었다. Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면도를 비교하면 Ⅱ-Ⅱ방향의 단면도에서는 완충산화막(260)과 질화막(280)내에 금속라인 콘택트 홀(380h)이 형성되며, Ⅲ-Ⅲ방향의 단면도에서는 제2개구홈의 형성에 의해서 기판(100) 및 소자분리막(120)을 제외하고 층간절연막(300), 질화막(280) 및 완충산화막(260) 모두가 식각이 된다.
도 3d를 참조하면 상기 공정에 의하여 형성된 반도체 기판 결과물 전면에 금속을 침적한 후 평탄화 공정(CMP)을 실시하면 제1개구홈에는 금속라인 패턴(340)이 형성되고, 제2개구홈 자리에는 공통소스라인 패턴(360)이 형성되고, 금속라인 콘택트 홀에는 금속라인 콘택트 플러그(380)가 형성된다. 금속라인 패턴(340)은 금속라인 콘택트 플러그(380)에 의하여 스트링선택게이트(220), 제어게이트(200) 및 그라운드선택게이트(240)에 연결된다. 또한, 금속라인 패턴(340)의 상부면과 공통소스라인 패턴(360)의 상부면의 높이가 실질적으로 같다. Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면도를 비교하여도 그 높이가 실질적으로 같다. 여기서 높이란 라인 자체의 두께가 아니라 기판(100)으로부터 각각의 라인의 상부면까지의 길이를 의미한다.
도 4는 본 발명의 실시예에 따른 저저항 금속라인의 형성방법의 변형예를 설명하기 위한 단면도이다. 앞서 설명한 바와 마찬가지로 Ⅰ-Ⅰ은 비트라인방향, Ⅱ-Ⅱ는 워드라인방향, Ⅲ-Ⅲ은 공통소스라인 방향을 의미한다. 본 발명의 특징은 저저항 금속라인의 형성에 그 특징이 있기 때문에 상기 도 3a를 참조하여 설명한 부분은 이 실시예에서도 그대로 적용이 된다.
도 4를 참조하면 포토레지스트(320a)를 침적한 후 사진공정으로 공통소스라인 패턴과 동일하게 패터닝을 한 후 식각공정을 실시하여 제2개구홈(360g)을 먼저 형성한다. 따라서, Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면도를 비교하면 Ⅱ-Ⅱ방향의 단면도는 아무런 변화가 없으나 Ⅲ-Ⅲ방향의 단면도에서는 기판(100) 및 분리소자막(120)을 제외하고 층간절연막(300), 질화막(280) 및 완충산화막(260)이 모두 제거된다. 이후 공정은 도시되어 있지 않지만 다시 포토레지스트를 침적한 후 사진공정과 식각공정에 의해서 제1개구홈을 형성하고 또,다시 포토레지스트를 침적한 후 사진공정과 식각공정에 의해서 금속라인 콘택트 홀을 형성하면 도 3c에 도시한 것과 동일하며, 이후 공정도 상기 실시예에서 기재한 것과 동일하게 하면 도 3d 와 동일한 구조가 된다.
도 5는 본 발명의 실시예에 따른 저저항 금속라인의 형성방법의 변형예를 설명하기 위한 단면도이다. 앞서 설명한 바와 마찬가지로 Ⅰ-Ⅰ은 비트라인방향, Ⅱ-Ⅱ는 워드라인방향, Ⅲ-Ⅲ은 공통소스라인 방향을 의미한다. 본 발명의 특징은 저저항 금속라인의 형성에 그 특징이 있기 때문에 상기 도 3a에서 설명한 부분은 이 실시예에서도 그대로 적용이 된다.
도 5를 참조하면 포토레지스트(320a)를 침적한 후 스트링선택게이트(220),제어게이트(200), 그라운드선택게이트(240) 패턴과 동일하게 패터닝을 한 후 식각 중지막(STOPPER)인 질화막(280)까지 층간절연막(300)을 식각하여 제1개구홈(340g)을 형성함과 동시에 그라운드선택게이트(240)의 소스영역상에도 제1개구홈과 같은 높이의 개구홈(360g1)을 형성한다. 따라서, Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면 도를 비교하면 그 높이가 실질적으로 같다. 이 실시예에서는 제1개구홈(340g)과 같은 높이의 개구홈(360g1)을 형성하는 것으로 되어 있지만, 그 높이가 달라져도 무방하다. 이후 공정은 도시되어 있지는 않지만 다시 포토레지스트를 침적한 후 사진공정과 식각공정을 실시하면, 도 3c에 도시된 것과 동일하게 금속라인 콘택트 홀과 제2개구홈이 동시에 형성되며, 이후 공정도 상기 실시예에서 기재한 것과 동일하게 하면 도 3d와 동일한 구조가 된다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 저저항 금속라인의 형성방법을 설명하기 위한 단면도이다. 앞서 설명한 바와 마찬가지로 Ⅰ-Ⅰ은 비트라인방향, Ⅱ-Ⅱ는 워드라인방향, Ⅲ-Ⅲ은 공통소스라인 방향을 의미한다.
도 6a를 참조하면 포토레지스트(320a)를 침적한 후 사진공정과 식각공정을 이용하여 스트링선택게이트(220), 제어게이트(200), 그라운드선택게이트(240)상에 질화막(280)이 노출되도록 제1구개홈(340g)을 형성함과 동시에 그라운드선택게이트의 측면 소스영역상에도 층간절연막의 일부를 식각하여 제1구개홈과 높이가 같은 제2개구홈(370g)을 형성한다. 따라서, Ⅱ-Ⅱ방향의 단면도와 Ⅲ-Ⅲ방향의 단면도를 비교하면 상부면의 높이가 실질적으로 같다.
도 6b를 참조하면 상기 공정 후 포토레지스트를 제거하고 다시 포토레지스트(320b)를 침적한 후 사진공정과 식각공정을 이용하여 스트링선택게이트(220), 제어게이트(200), 그라운드선택게이트(240)가 노출되도록 각 게이트상의 질화막(280) 및 산화막(260)내에 금속라인 콘택트 홀(380h)을 형성한다. 다만, 금속라인 콘택트 홀(380h)은 도 2에서 도시된 바와 같이 액티브영역과 각 게이트가 만나는 모든 곳 에 형성되는 것이 아니므로 도 6b의 스트링선택게이트상에는 형성되지 않는 것으로 도시되었다. 이 실시예는 상기 실시예와 달리 공통소스라인이 그라운드선택게이트의 소스영역과 콘택트 플러그에 의하여 연결되기 때문에 Ⅲ-Ⅲ방향의 단면도를 보면 반도체기판상의 완충산화막(260), 질화막(280) 및 층간절연막(300)이 모두 제거되지 않고 남아 있음을 알 수 있다.
이후 공정에서 금속을 침적한 후 평탄화 공정(CMP)을 실시하면 도 6c와 같은 구조를 형성하게 된다. 즉, 공통소스라인 패턴(370)의 두께도 얇아져서 금속라인 패턴(340)의 두께와 같아지게 될뿐만아니라, 공통소스라인 콘택트 플러그(400)에 의하여 그라운드선택게이트(240) 측면의 소스영역(미도시)에 연결되어 상기 실시예들과 다른 구조가 된다.
이 실시예에서는 제1개구홈(340g)과 제2개구홈(370g)의 높이를 같게 하여 공통소스라인 패턴(370)과 금속라인 패턴(340)의 두께가 동일하게 나타나나 제1개구홈과 제2개구홈의 높이를 달리 할 수 있으므로 공통소스라인 패턴과 금속라인 패턴의 두께는 달라질 수 있다.
또한, 이 실시예는 상기 실시예와 마찬가지로 제1개구홈, 금속라인 콘택트 홀, 제2개구홈과 공통소스라인 콘택트 홀의 형성순서에 따라 여러 가지 변형예를 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 저저항 금속라인의 형성 후 비트라인 방향의 단면도이다.
도 7을 참조하면 도 1에서 도시된 종래기술과 달리 공통소스라인 패턴(360) 의 상부면과 각 게이트상의 금속라인 패턴(340)의 상부면이 같은 높이에서 평행하게 형성됨을 알 수 있다. 다만, 공통소스라인 패턴(360)은 본 발명의 다른 실시예에서는 그 모양이 달라질 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 공통소스라인과 저저항 금속라인을 동시에 형성함으로써 제조공정상의 여러 문제들을 극복할 수 있으며, 상기 금속라인에 의하여 워드라인의 저항이 낮아짐으로써 플래시 메모리의 고집적화가 가능하게 된다.

Claims (5)

  1. 반도체 기판상에 스트링선택게이트와 그라운드선택게이트, 그리고 상기 두게이트사이에 부유게이트,유전체막 및 제어게이트의 적층구조로 되어있는 복수개의 셀게이트 구조물을 형성하는 단계;
    상기 반도체 기판 결과물 전면에 식각정지막, 층간절연막을 차례로 형성하는 단계;
    상기 스트링선택게이트, 상기 제어게이트, 상기 그라운드선택게이트상의 상기 층간절연막을 패터닝하여 상기 식각정지막을 노출시키는 제1개구홈을 형성하고, 상기 식각정지막을 패터닝하여 상기 게이트를 노출시키는 금속라인 콘택트 홀을 형성함과 동시에 상기 그라운드선택게이트 측면의 소스영역상에 상기 층간절연막, 상기 식각정지막을 패터닝하여 상기 반도체 기판을 노출시키는 제2개구홈을 형성하는 단계;
    상기 제1개구홈, 상기 금속라인 콘택트 홀 그리고 상기 제2개구홈에 금속을 매립하여 금속라인과 공통소스라인을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  2. 반도체 기판상에 스트링선택게이트와 그라운드선택게이트, 그리고 상기 두게이트사이에 부유게이트,유전체막 및 제어게이트의 적층구조로 되어있는 복수개의 셀게이트 구조물을 형성하는 단계;
    상기 반도체 기판 결과물 전면에 식각정지막, 층간절연막을 차례로 형성하는 단계;
    상기 스트링선택게이트, 상기 제어게이트, 상기 그라운드선택게이트상의 상기 층간절연막을 패터닝하여 상기 식각정지막을 노출시키는 제1개구홈을 형성하고, 상기 식각정지막을 패터닝하여 상기 게이트를 노출시키는 금속라인 콘택트 홀을 형성함과 동시에 상기 그라운드선택게이트 측면의 소스영역상에 상기 층간절연막의 일부를 식각하여 제2개구홈을 형성하고, 상기 제2개구홈과 상기 반도체 기판 사이의 상기 층간절연막 및 상기 식각정지막을 패터닝하여 상기 반도체 기판을 노출시키는 공통소스라인 콘택트 홀을 형성하는 단계;
    상기 제1개구홈, 상기 금속라인 콘택트 홀 ,상기 제2개구홈 그리고 상기 공통소스라인 콘택트 홀에 금속을 매립하여 금속라인과 공통소스라인을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 금속을 텅스텐으로 하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 금속라인과 상기 공통소스라인을 동시에 형성한 후 평탄화 공정을 실시하는 것을 더 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  5. 제4항의 방법에 의하여 제조된 플래시 메모리.
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