KR20060104699A

KR20060104699A - Electron emission device and method of manufacturing the same

Info

Publication number: KR20060104699A
Application number: KR1020050027053A
Authority: KR
Inventors: 류경선
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-09

Abstract

본 발명은 구동 전극들간 기생 캐패시턴스를 줄이기 위하여 절연층 형상을 개선한 전자 방출 소자 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 전자 방출 소자는 서로 대향하여 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 캐소드 전극과, 절연층을 사이에 두고 캐소드 전극 위에 형성되는 게이트 전극과, 캐소드 전극과 게이트 전극과의 교차 영역에서 캐소드 전극 위에 형성되는 전자 방출부와, 제2 기판에 형성되는 형광층과, 형광층의 일면에 형성되는 적어도 하나의 애노드 전극을 포함한다. 여기서, 게이트 전극은 전자 방출부에 대응하는 개구부를 구비하고, 절연층은 전자 방출부에 대응하는 제1 개구부와 교차 영역에 대응하는 제2 개구부로 이루어진 개구부를 구비한다.The present invention relates to an electron emitting device having an improved insulating layer shape in order to reduce parasitic capacitance between driving electrodes, and a method of manufacturing the same, wherein the electron emitting device according to the present invention comprises: a first substrate and a second substrate disposed to face each other; A cathode electrode formed over the first substrate, a gate electrode formed over the cathode electrode with an insulating layer interposed therebetween, an electron emission portion formed over the cathode electrode at an intersection region of the cathode electrode and the gate electrode, and formed over the second substrate And a at least one anode electrode formed on one surface of the phosphor layer. Here, the gate electrode has an opening corresponding to the electron emitting portion, and the insulating layer has an opening made up of a first opening corresponding to the electron emitting portion and a second opening corresponding to the cross region.

전자방출부, 캐소드전극, 게이트전극, 절연층, 개구부, 캐패시턴스, 캐패시터 Electron emission part, cathode electrode, gate electrode, insulating layer, opening part, capacitance, capacitor

Description

전자 방출 소자 및 그 제조 방법 {ELECTRON EMISSION DEVICE AND METHOD OF MANUFACTURING THE SAME}ELECTRON EMISSION DEVICE AND METHOD OF MANUFACTURING THE SAME

도 1은 본 발명의 실시예에 따른 전자 방출 소자의 부분 단면도이다.1 is a partial cross-sectional view of an electron emitting device according to an embodiment of the present invention.

도 2는 도 1의 전자 방출 소자의 제1 기판을 나타낸 부분 평면도이다.FIG. 2 is a partial plan view illustrating a first substrate of the electron emission device of FIG. 1.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 전자 방출 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing an electron emission device according to an exemplary embodiment of the present invention.

본 발명은 전자 방출 소자에 관한 것으로, 보다 상세하게는 구동 전극들간 기생 캐패시턴스를 줄이기 위하여 절연층 형상을 개선한 전자 방출 소자 및 그 제조 방법에 관한 것이다.The present invention relates to an electron emitting device, and more particularly, to an electron emitting device having an improved insulating layer shape in order to reduce parasitic capacitance between driving electrodes and a method of manufacturing the same.

일반적으로, 전자 방출 소자는 전자원으로 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식이 있다.In general, electron emission devices include a method of using a hot cathode and a cold cathode as an electron source.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA, 이하 FEA라 칭함)형, 표면 전도 에미션(Surface Conduction Emission; SCE, 이하 SCE라 칭함)형, 금속-유전체-금속(Metal- Insulator-Metal; MIM, 이하 MIM이라 칭함)형 및 금속-유전체-반도체(Metal-Insulator-Semiconductor; MIS, 이하 MIS라 칭함)형 등이 알려져 있다.Here, the electron-emitting device using the cold cathode is a field emitter array (FEA) type, a surface conduction emission (SCE, hereinafter referred to as SCE) type, metal- Dielectric-metal (MIM, hereinafter referred to as MIM) type and metal-dielectric-semiconductor (MIS, hereinafter referred to as MIS) type are known.

이 가운데 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뽀죡한 팁 구조물이나, 카본 나노튜브와 흑연 및 다이아몬드상 카본과 같은 카본계 물질을 전자 방출부로 형성한 예가 개발되고 있다.Among these, the FEA type electron emitting device uses a principle that electrons are easily emitted by an electric field in vacuum when a material having a low work function or a large aspect ratio is used as the electron source. Molybdenum (Mo) Alternatively, an example has been developed in which a tip structure mainly made of silicon (Si) or the like is formed, or a carbon-based material such as carbon nanotubes, graphite, and diamond-like carbon is formed as an electron emission unit.

통상의 FEA형 전자 방출 소자는 진공 용기를 구성하는 두 기판 중 제1 기판 위에 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극을 구비하며, 제2 기판 위에 형광층과 더불어 제1 기판 측에서 방출된 전자들이 형광층을 향해 효율적으로 가속되도록 하는 애노드 전극을 구비하여 소정의 발광 또는 표시 작용을 하게 된다.A conventional FEA type electron emission device has a cathode electrode and a gate electrode as an electron emission portion and driving electrodes for controlling electron emission of the electron emission portion on the first of the two substrates constituting the vacuum container, and fluorescence on the second substrate. In addition to the layer, an anode electrode is provided to allow electrons emitted from the first substrate side to be efficiently accelerated toward the fluorescent layer to perform a predetermined light emission or display function.

상기 캐소드 전극과 게이트 전극은 절연층을 사이에 두고 서로 교차하는 방향을 따라 형성되고, 두 전극의 교차 영역마다 게이트 전극과 절연층에 개구부가 형성되며, 이 개구부 내측으로 캐소드 전극 위에 전자 방출부가 형성되는 것이 일반적이다.The cathode electrode and the gate electrode are formed along an intersecting direction with an insulating layer interposed therebetween, and openings are formed in the gate electrode and the insulating layer at each crossing region of the two electrodes, and an electron emission part is formed on the cathode electrode inside the opening. It is common to be.

캐소드 전극과 게이트 전극 중 어느 하나의 전극에는 주사 신호 전압이 인가되고, 다른 하나의 전극에는 데이터 신호 전압이 인가된다. 이로써 캐소드 전극과 게이트 전극간 전압 차가 임계치 이상인 화소들에서 전자 방출부 주위에 전계가 형성되어 이로부터 전자 방출이 이루어진다.The scan signal voltage is applied to one of the cathode electrode and the gate electrode, and the data signal voltage is applied to the other electrode. As a result, an electric field is formed around the electron emission part in the pixels in which the voltage difference between the cathode electrode and the gate electrode is greater than or equal to the threshold value, thereby generating electron emission.

그런데, FEA형 전자 방출 소자에서는 캐소드 전극과 게이트 전극 사이의 절연을 위해 이들 사이에 개재되는 절연층이 대략 12 정도의 유전율을 가지는 물질로 이루어지기 때문에, 캐소드 전극과 게이트 전극이 교차하는 부분에서 비교적 높은 캐패시턴스(capacitance)를 가지는 기생 캐패시터(parasitic capacitor)가 존재하게 된다.However, in the FEA type electron emission device, since the insulating layer interposed therebetween is made of a material having a dielectric constant of about 12 for insulation between the cathode electrode and the gate electrode, it is relatively at the portion where the cathode electrode and the gate electrode cross each other. There is a parasitic capacitor with a high capacitance.

이에 따라, 캐소드 전극과 게이트 전극에 각각의 구동 신호를 인가하여 전자 방출부의 전자 방출량을 제어하여 소정의 표시를 행하고자 할 때, 기생 캐패시터로 인해 구동 신호가 지연되는 등 신호 왜곡이 야기되어 양호한 표시를 이룰 수 없는 문제가 발생한다.Accordingly, when the driving signal is applied to the cathode electrode and the gate electrode to control the electron emission amount of the electron emitting portion to perform a predetermined display, parasitic capacitors may cause signal distortion such as delayed driving signal, resulting in good display. A problem arises that cannot be achieved.

따라서, 본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 구동 전극들 사이에 발생되는 기생 캐패시터의 캐패시턴스(capacitance)를 최소화하여 신호 왜곡을 방지함으로써 화면의 표시 품질을 개선할 수 있는 전자 방출 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the conventional problems as described above, to minimize the capacitance of the parasitic capacitor generated between the drive electrodes (electron) that can improve the display quality of the screen by preventing signal distortion It is an object of the present invention to provide an emitting device and a method of manufacturing the same.

상기의 목적을 달성하기 위하여 본 발명은,In order to achieve the above object, the present invention,

서로 대향하여 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 캐소드 전극과, 절연층을 사이에 두고 캐소드 전극 위에 형성되는 게이트 전극과, 캐소드 전극과 게이트 전극과의 교차 영역에서 캐소드 전극 위에 형성되는 전자 방출부와, 제2 기판에 형성되는 형광층과, 형광층의 일면에 형성되는 적어도 하나의 애노드 전극을 포함하며, 게이트 전극이 전자 방출부에 대응하는 개구부를 구비하고, 절연층이 전자 방출부에 대응하는 제1 개구부와 교차 영역에 대응하는 제2 개구부로 이루어진 개구부를 구비하는 전자 방출 소자를 제공한다.The first and second substrates disposed to face each other, a cathode electrode formed on the first substrate, a gate electrode formed on the cathode electrode with an insulating layer interposed therebetween, and a cathode in an intersection region of the cathode electrode and the gate electrode An electron emission portion formed on the electrode, a fluorescent layer formed on the second substrate, and at least one anode electrode formed on one surface of the fluorescent layer, wherein the gate electrode has an opening corresponding to the electron emission portion, and is insulated Provided is an electron emitting device, wherein the layer has an opening consisting of a first opening corresponding to the electron emitting portion and a second opening corresponding to the intersection area.

상기 제2 개구부는 제1 개구부 하부에 위치한다.The second opening is located below the first opening.

상기 제2 개구부는 교차 영역보다 큰 크기를 가지거나, 교차 영역과 동일한 크기를 가질 수 있다.The second opening may have a size larger than that of the crossing area or the same size as the crossing area.

또한, 상기의 목적의 달성하기 위하여 본 발명은,In addition, the present invention, in order to achieve the above object,

기판 위에 캐소드 전극을 형성하고, 캐소드 전극 위 소저의 위치에 희생 절연층 패턴을 형성하고, 기판 전면 상에 희생 절연층 패턴에 비해 느린 식각 속도를 가지는 절연층을 형성하고, 절연층 위에 게이트 전극 물질층을 형성하고, 게이트 전극 물질층을 패터닝하여 희생 절연층 패턴 위의 절연층을 일부 노출시키는 개구부를 형성하고, 개구부에 의해 노출된 절연층을 식각함과 동시에 희생 절연층 패턴을 완전히 제거하여 상기 절연층에 개구부를 형성하고, 개구부가 형성된 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계들을 포함하는 전자 방출 소자의 제조 방법을 제공한다.Forming a cathode electrode on the substrate, forming a sacrificial insulating layer pattern at the location of the cathode on the cathode, forming an insulating layer having a slow etching rate compared to the sacrificial insulating layer pattern on the front surface of the substrate, and forming a gate electrode material on the insulating layer Forming a layer, patterning the gate electrode material layer to form an opening that partially exposes the insulating layer over the sacrificial insulating layer pattern, etching the insulating layer exposed by the opening and completely removing the sacrificial insulating layer pattern Forming an opening in the insulating layer, and patterning the gate electrode material layer having the opening to form a gate electrode.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 전자 방출 소자의 부분 단면도이고, 도 2는 도 1에 도시한 제1 기판 구조물의 부분 평면도이다.1 is a partial cross-sectional view of an electron emitting device according to an exemplary embodiment of the present invention, and FIG. 2 is a partial plan view of the first substrate structure shown in FIG. 1.

도면을 참조하면, 전자 방출 소자는 소정의 간격을 두고 서로 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(30)을 포함한다. 제1 기판(10)과 제2 기판(30)은 가장자리가 하나로 접합되어 전자 방출 소자의 외관인 진공 용기를 구성한다. 제1 기판(10)에는 전자 방출을 위한 구조물(100)이 제공되고, 제2 기판(30)에는 전자에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 구조물(200)이 제공된다.Referring to the drawings, the electron emission device includes a first substrate 10 and a second substrate 30 which are arranged to be parallel to each other at predetermined intervals. The first substrate 10 and the second substrate 30 are bonded to one edge to form a vacuum container which is an appearance of an electron emission device. The first substrate 10 is provided with a structure 100 for emitting electrons, and the second substrate 30 is provided with a structure 200 that emits visible light by electrons and emits light or displays.

먼저, 제1 기판(10) 위에는 캐소드 전극(12)들이 소정의 패턴, 가령 스트라이프 형상을 취하면서 서로 이격되어 제1 기판(10)의 일 방향(도면의 y축 방향)을 따라 형성되고, 캐소드 전극(12)을 덮으면서 제1 기판(10) 전면에 절연층(16)이 형성된다.First, the cathode electrodes 12 are spaced apart from each other while having a predetermined pattern, for example, a stripe shape, on the first substrate 10 and are formed along one direction (y-axis direction in the drawing) of the first substrate 10. The insulating layer 16 is formed on the entire surface of the first substrate 10 while covering the electrode 12.

절연층(16) 위에는 게이트 전극(18)들이 소정의 패턴, 가령 스트라이프 형상을 취하면서 서로 이격되어 캐소드 전극(12)과 직교하는 방향(도면의 x축 방향)을 따라 형성된다.The gate electrodes 18 are formed on the insulating layer 16 in a predetermined pattern, for example, in a stripe shape, and are spaced apart from each other and are formed along a direction orthogonal to the cathode electrode 12 (x-axis direction in the drawing).

본 실시예에서 캐소드 전극(12)과 게이트 전극(18)의 교차 영역을 화소 영역으로 정의하면, 화소 영역의 캐소드 전극(12) 위에는 전자 방출부(20)가 형성된다. 전자 방출부(20)는 캐소드 전극(12)과의 접촉으로 이와 전기적으로 연결된다.In the present exemplary embodiment, when the intersection area of the cathode electrode 12 and the gate electrode 18 is defined as the pixel area, the electron emission part 20 is formed on the cathode electrode 12 of the pixel area. The electron emission unit 20 is electrically connected to the cathode electrode 12 in contact with the cathode electrode 12.

절연층(16)에는 전자 방출부(20)에 대응하는 제1 개구부(16a)와 캐소드 전극(12)과 게이트 전극(18)의 교차 영역에 대응하고 제1 개구부(16a)와 관통하면서 제1 개구부(16a) 하부에 위치하는 제2 개구부(16b)로 이루어져 단면 구조가 역 T 형상을 가지는 개구부가 구비된다. 그리고, 게이트 전극(18)에는 절연층(16)의 제1 개구부(16a)와 관통하면서 전자 방출부(20)에 대응하는 개구부(18a)가 구비된다.The insulating layer 16 has a first opening 16a corresponding to the electron emission section 20 and a first region 16 corresponding to the intersection region of the cathode electrode 12 and the gate electrode 18 and penetrating the first opening 16a. The opening part which consists of the 2nd opening part 16b located under the opening part 16a, and whose cross-sectional structure has an inverted T shape is provided. The gate electrode 18 is provided with an opening 18a corresponding to the electron emission section 20 while penetrating through the first opening 16a of the insulating layer 16.

이에 따라, 캐소드 전극(12)과 게이트 전극(18)은 제1 기판(10)의 두께 방향(도면의 z축 방향)을 따라 절연층(16)을 사이에 두고 서로 중첩되는 영역이 발생하지 않으며, 두 전극 사이에는 절연층(16)이 아닌 진공 영역이 존재하게 되므로, 캐소드 전극(12)과 게이트 전극(18) 사이에 발생되는 기생 캐패시턴스를 최소화할 수 있다.Accordingly, the region of the cathode electrode 12 and the gate electrode 18 overlapping each other with the insulating layer 16 interposed along the thickness direction (z-axis direction of the drawing) of the first substrate 10 does not occur. Since the vacuum region, not the insulating layer 16, exists between the two electrodes, parasitic capacitance generated between the cathode electrode 12 and the gate electrode 18 can be minimized.

여기서, 절연층(16)의 제2 개구부(16b)는 도면에서와 같이 캐소드 전극(12)과 게이트 전극(18)의 교차 영역보다 큰 크기를 가지는 것이 바람직하나, 교차 영역과 동일한 크기를 가질 수도 있다. 즉, 제2 개구부(16b)가 캐소드 전극(12)과 동일한 폭을 가지며 형성될 수 있다.Here, it is preferable that the second opening 16b of the insulating layer 16 has a size larger than that of the intersection of the cathode electrode 12 and the gate electrode 18 as shown in the drawing, but may have the same size as the intersection area. have. That is, the second opening 16b may be formed to have the same width as the cathode electrode 12.

또한, 도면에서는 화소 영역마다 1개의 전자 방출부(20)가 위치하고, 전자 방출부(20)의 형상과 절연층(16) 및 게이트 전극(18)의 개구부 형상이 평면상에서 사각인 경우를 도시하였으나, 전자 방출부(20)의 개수 및 형상과 절연층(16) 및 게이트 전극(18)의 개구부 형상은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.In addition, in the drawing, one electron emission part 20 is positioned in each pixel area, and the shape of the electron emission part 20 and the opening shape of the insulating layer 16 and the gate electrode 18 are rectangular in plan view. The number and shape of the electron emission units 20 and the shape of the openings of the insulating layer 16 and the gate electrode 18 are not limited to the illustrated example and can be variously modified.

전자 방출부(20)는 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다. 전자 방출부(20)로 사용 바람직한 물질로는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀, 및 실리콘 나노와이어 등이 있으며, 전자 방출부(20)의 제조법으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.The electron emission unit 20 is formed of materials that emit electrons when an electric field is applied, such as a carbon-based material or a nanometer-sized material. Preferred materials for use as the electron emission unit 20 include carbon nanotubes, graphite, graphite nanofibers, diamonds, diamond-like carbon, C ₆₀ , and silicon nanowires. Printing, direct growth, chemical vapor deposition or sputtering can be applied.

제1 기판(10)에 대향하는 제2 기판(30)의 일면에는 적색(Red; R), 녹색(Green; G), 청색(Blue; B) 형광체로 구성된 형광층(32)이 임의의 간격을 두고 형성되고, 형광층(32) 사이로 화면의 콘트라스트 향상 등을 위한 차광층으로서 흑색층(34)이 형성될 수 있다. 형광층(32)과 흑색층(34)을 덮으면서 제2 기판(30)의 전면으로 알루미늄(Al)과 같은 금속 재질로 이루어진 애노드 전극(36)이 형성된다.On one surface of the second substrate 30 opposite to the first substrate 10, the fluorescent layer 32 composed of red (R), green (G), and blue (B) phosphors is disposed at an arbitrary distance. The black layer 34 may be formed between the fluorescent layers 32 and as a light shielding layer for improving contrast of a screen. An anode electrode 36 made of a metal material such as aluminum (Al) is formed on the entire surface of the second substrate 30 while covering the fluorescent layer 32 and the black layer 34.

애노드 전극(36)은 외부로부터 전자빔 가속에 필요한 전압을 인가 받으며, 메탈백(metal back) 효과에 의해 화면의 휘도를 높이는 역할을 한다. 이러한 애노드 전극(36)은 금속재질 대신 ITO와 같은 투명재질로 형성될 수도 있는데, 이 경우에는 애노드 전극(36)이 제2 기판(30) 상에 먼저 형성되고 그 위로 형광층(34)과 흑색층(32)이 형성된다.The anode 36 receives a voltage required for accelerating the electron beam from the outside and increases the brightness of the screen by a metal back effect. The anode electrode 36 may be formed of a transparent material such as ITO instead of a metal material. In this case, the anode electrode 36 is first formed on the second substrate 30, and the fluorescent layer 34 and black are disposed thereon. Layer 32 is formed.

상술한 제1 기판(10)과 제2 기판(30)은 게이트 전극(18)과 애노드 전극(36)이 마주한 상태에서 임의의 간격을 두고 그 둘레에 도포되는 글래스 프릿에 의해 일체로 접합되며, 내부 공간부를 배기시켜 진공 상태로 유지함으로써 전자 방출 소자를 구성한다. 이 때, 제1 기판(10)과 제2 기판(30) 사이의 비발광 영역에는 이들 사이의 간격을 일정하게 유지하도록 다수의 스페이서(40)가 배치된다.The first substrate 10 and the second substrate 30 described above are integrally bonded by glass frits applied around the substrate at random intervals while the gate electrode 18 and the anode electrode 36 face each other. The electron-emitting device is constituted by evacuating the internal space and maintaining it in a vacuum state. In this case, a plurality of spacers 40 are disposed in the non-light emitting region between the first substrate 10 and the second substrate 30 so as to maintain a constant gap therebetween.

이와 같이 구성되는 전자 방출 소자는 외부로부터 캐소드 전극(12)과 게이트 전극(18) 및 애노드 전극(36)에 소정의 전압을 공급하여 구동하는데, 예컨대 캐소드 전극(12)과 게이트 전극(18) 중 어느 하나의 전극에는 주사 신호 전압이 인가되고, 다른 하나의 전극에는 데이터 신호 전압이 인가되며, 애노드 전극(36)에는 수백 내지 수천 볼트의 (+)전압이 인가된다.The electron emission device configured as described above is driven by supplying a predetermined voltage to the cathode electrode 12, the gate electrode 18, and the anode electrode 36 from the outside, for example, among the cathode electrode 12 and the gate electrode 18. A scan signal voltage is applied to one electrode, a data signal voltage is applied to the other electrode, and a positive voltage of hundreds to thousands of volts is applied to the anode electrode 36.

이에 따라, 캐소드 전극(12)과 게이트 전극(18)간 전압차가 임계치 이상인 화소들에서 전자 방출부(20) 주위에 전계가 형성되어 이로부터 전자가 방출되며, 방출된 전자들은 애노드 전극(36)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(34)에 충돌하여 이를 발광시킨다.Accordingly, in the pixels having a voltage difference between the cathode electrode 12 and the gate electrode 18 greater than or equal to a threshold, an electric field is formed around the electron emission part 20 to emit electrons therefrom, and the emitted electrons are emitted from the anode electrode 36. Led by the high voltage applied to the impingement to the fluorescent layer 34 of the corresponding pixel to emit light.

상기 구동 과정에서 본 실시예의 전자 방출 소자는 캐소드 전극(12)과 게이트 전극(18)의 교차 영역에서 일부분에만 절연층이 존재하고 나머지 부분에는 절연층(16)이 아닌 진공 영역이 존재하기 때문에, 캐소드 전극(12)과 게이트 전극(18) 사이에 발생하는 기생 캐패시터의 캐패시턴스를 감소시킬 수 있어 구동 신호의 왜곡을 억제할 수 있다.In the driving process of the present embodiment, since the insulating layer exists only at a portion of the intersection of the cathode electrode 12 and the gate electrode 18, and the vacuum region instead of the insulating layer 16 exists in the remaining portion, Capacitance of the parasitic capacitor generated between the cathode electrode 12 and the gate electrode 18 can be reduced, so that distortion of the driving signal can be suppressed.

다음으로, 도 3a 내지 도 3c를 참조하여 본 발명의 실시예에 따른 전자 방출 소자의 제조 방법을 설명한다.Next, a method of manufacturing an electron emission device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3C.

도 3a를 참조하면, 제1 기판(10) 위에 일 방향을 따라 스트라이프 형상으로 캐소드 전극(12)을 형성하고, 캐소드 전극(12)을 덮도록 제1 기판(10) 전면에 희생 절연층을 형성한다. 그 다음, 이후 형성될 게이트 전극(18; 도 1 및 도 2 참조)에 의해 한정되는 캐소드 전극(11)과 게이트 전극(18)의 교차 영역에 대응하도록 희생 절연층을 패터닝하여 희생 절연층 패턴(14)을 형성한다. 이 때, 희생 절연층 패턴(14)은 도면에서와 같이 캐소드 전극(11)과 게이트 전극(18)의 교차 영역보다 큰 크기로 형성하는 것이 바람직하나, 교차 영역과 동일한 크기로 형성할 수도 있다.Referring to FIG. 3A, the cathode electrode 12 is formed in a stripe shape along one direction on the first substrate 10, and a sacrificial insulating layer is formed on the entire surface of the first substrate 10 to cover the cathode electrode 12. do. Next, the sacrificial insulating layer pattern is patterned so as to correspond to the intersection region of the cathode electrode 11 and the gate electrode 18 defined by the gate electrode 18 (see FIGS. 1 and 2) to be formed later ( 14). In this case, the sacrificial insulating layer pattern 14 may be formed to have a size larger than that of the intersection of the cathode electrode 11 and the gate electrode 18 as shown in the drawing, but may be formed to be the same size as the intersection region.

도 3b를 참조하면, 희생 절연층 패턴(14)을 덮도록 제1 기판(10) 전면에 절연층(16)을 형성한다. 여기서, 절연층(16)은 동일한 절연층 식각액에 대하여 희생 절연층 패턴(14)보다 느린 식각 속도를 가지는 물질로 이루어진다. 그 다음, 절연층(16) 위에 크롬(Cr)과 같은 금속 재질로 이루어진 게이트 전극 물질층(18-1)을 형성한다.Referring to FIG. 3B, an insulating layer 16 is formed on the entire surface of the first substrate 10 to cover the sacrificial insulating layer pattern 14. Here, the insulating layer 16 is made of a material having a slower etching rate than the sacrificial insulating layer pattern 14 with respect to the same insulating layer etchant. Next, a gate electrode material layer 18-1 made of a metal material such as chromium (Cr) is formed on the insulating layer 16.

도 3c를 참조하면, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극 물질층(18-1)을 패터닝하여 희생 절연층 패턴(14) 위의 절연층(16)을 일부 노출시키는 개구부(18a)를 형성한다. 그 다음, 개구부(18a)에 의해 노출된 절연층(16)과 희생 절연층 패턴(14)을 절연층 식각액을 이용한 습식식각에 의해 동시에 식각한다. 그러면, 절연층(16)과 희생 절연층 패턴(14) 사이의 식각 속도 차이로 절연층(16)은 일부만 제거되고 희생 절연층 패턴(14)은 완전히 제거된다.Referring to FIG. 3C, the gate electrode material layer 18-1 is patterned by a photolithography process and an etching process to form an opening 18a partially exposing the insulating layer 16 on the sacrificial insulating layer pattern 14. do. Then, the insulating layer 16 and the sacrificial insulating layer pattern 14 exposed by the opening 18a are simultaneously etched by wet etching using the insulating layer etchant. Then, a part of the insulating layer 16 is removed and the sacrificial insulating layer pattern 14 is completely removed due to the difference in etching speed between the insulating layer 16 and the sacrificial insulating layer pattern 14.

이로써, 절연층(16)에 게이트 전극 물질층(18-1)의 개구부(18a)와 관통하는 제1 개구부(16a)와, 캐소드 전극(12)과 게이트 전극(18)의 교차 영역에 대응하고 제1 개구부(16a)와 관통하면서 제1 개구부(16a) 하부에 위치하는 제2 개구부(16b)로 이루어져 단면 형상이 역 T 형상을 가지는 개구부가 형성된다.As a result, the insulating layer 16 corresponds to the first opening 16a penetrating the opening 18a of the gate electrode material layer 18-1, and the intersection region of the cathode electrode 12 and the gate electrode 18. An opening having a reverse T shape in cross section is formed by the second opening 16b penetrating through the first opening 16a and positioned below the first opening 16a.

그 후, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극 물질층(18-1)을 패터닝하여 캐소드 전극(12)과 직교하는 방향을 따라 스트라이프 형상으로 배치되는 게이트 전극(18)을 형성한다. Thereafter, the gate electrode material layer 18-1 is patterned by a photolithography process and an etching process to form a gate electrode 18 arranged in a stripe shape along a direction orthogonal to the cathode electrode 12.

그 다음, 게이트 전극(18) 및 절연층(16)에 구비된 개구부(16a, 16b, 18a)를 통해 노출된 캐소드 전극(12) 위로 후막형 또는 박막형의 전자 방출부(20)를 형성한다.Next, a thick film or thin film-type electron emission part 20 is formed on the cathode electrode 12 exposed through the openings 16a, 16b, and 18a provided in the gate electrode 18 and the insulating layer 16.

먼저, 후막형 전자 방출부(20)는 분말 상의 전자 방출 물질에 비히클과 바인 더 등의 유기물을 혼합하여 인쇄에 의해 적합한 점도를 갖는 페이스트 상의 전자 방출 물질을 형성하고, 노출된 캐소드 전극(12) 위로 이 전자 방출 물질을 스크린 인쇄한 후 전조 및 소성하는 과정에 의해 형성할 수 있다.First, the thick film type electron emission unit 20 mixes an organic material such as a vehicle and a binder with a powdered electron emission material to form a paste-like electron emission material having a suitable viscosity by printing, and then exposes the exposed cathode electrode 12. This electron emitting material can be formed by screen printing and then rolling and firing.

다른 한편으로, 후막형 전자 방출부(20)는 ① 전술한 페이스트 상의 전자 방출 물질에 감광성 물질을 더욱 포함시키고, ② 제1 기판(10)의 전면 상에 이 전자 방출 물질을 스크린 인쇄한 후, ③ 제1 기판(10)의 후면에 노광 마스크(미도시)를 개재한 상태에서 제1 기판(10)의 후면을 통해 자외선을 조사하여 캐소드 전극(12) 위에 채워진 전자 방출 물질을 선택적으로 경화시키고, ④ 현상을 통해 경화되지 않은 전자 방출 물질을 제거한 다음, 건조 및 소성하는 과정에 의해 형성할 수 있다.On the other hand, the thick film type electron emission unit 20 may further include (1) further include a photosensitive material in the above-described electron-emitting material on the paste, and (2) screen-print this electron-emitting material on the entire surface of the first substrate 10, ③ The UV emitting material is irradiated through the rear surface of the first substrate 10 in a state where an exposure mask (not shown) is disposed on the rear surface of the first substrate 10 to selectively cure the electron-emitting material filled on the cathode electrode 12. , ④ can be formed by removing the uncured electron-emitting material through development, followed by drying and firing.

이 경우, 제1 기판(10)은 투명 기판으로 이루어지고, 캐소드 전극(12)은 ITO(Indium Tin Oxide)와 같은 투명 도전 물질로 이루어진다. In this case, the first substrate 10 is made of a transparent substrate, and the cathode electrode 12 is made of a transparent conductive material such as indium tin oxide (ITO).

그리고, 박막형 전자 방출부는 화학기상증착, 스퍼터링 또는 카본 나노튜브의 직접 성장법 등에 의해 형성할 수 있다.In addition, the thin film type electron emission unit may be formed by chemical vapor deposition, sputtering, or direct growth of carbon nanotubes.

한편, 상기에서는 전자 방출부가 전계가 가해지면 전자를 방출하는 물질들로 이루어진 FEA형에 대해 설명하였지만, 본 발명은 이러한 FEA형에만 한정되지 않고 다양하게 변형이 가능하다.Meanwhile, in the above, the electron emission unit has been described with respect to the FEA type made of materials that emit electrons when an electric field is applied. However, the present invention is not limited to the FEA type and can be variously modified.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범 위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Of course it belongs to the range of.

이와 같이 본 발명에 따른 전자 방출 소자는 구동 전극인 캐소드 전극과 게이트 전극의 교차 영역에서 이들 사이에 절연층이 일부분에만 존재하고 나머지 부분에는 진공 영역이 존재하므로 이들 사이에 발생하는 기생 캐패시터의 캐패시턴스를 최소화할 수 있다. 그 결과, 기생 캐패시터에 의한 구동 신호의 왜곡을 억제할 수 있으므로 화면의 표시 품질을 개선할 수 있다.As described above, in the electron emission device according to the present invention, an insulation layer exists only at a portion between the cathode electrode and the gate electrode, which are driving electrodes, and a vacuum region exists at the remaining portion, thereby reducing the capacitance of the parasitic capacitor generated therebetween. It can be minimized. As a result, distortion of the drive signal by the parasitic capacitor can be suppressed, so that the display quality of the screen can be improved.

Claims

서로 대향하여 배치되는 제1 기판 및 제2 기판과;A first substrate and a second substrate disposed to face each other;

상기 제1 기판 위에 형성되는 캐소드 전극과;A cathode electrode formed on the first substrate;

절연층을 사이에 두고 상기 캐소드 전극 위에 형성되는 게이트 전극과;A gate electrode formed on the cathode electrode with an insulating layer interposed therebetween;

상기 캐소드 전극과 상기 게이트 전극과의 교차 영역에서 상기 캐소드 전극 위에 형성되는 전자 방출부와;An electron emission portion formed on the cathode electrode at an intersection area between the cathode electrode and the gate electrode;

상기 제2 기판에 형성되는 형광층과;A fluorescent layer formed on the second substrate;

상기 형광층의 일면에 형성되는 적어도 하나의 애노드 전극을 포함하며,At least one anode electrode formed on one surface of the fluorescent layer,

상기 게이트 전극이 상기 전자 방출부에 대응하는 개구부를 구비하고,The gate electrode has an opening corresponding to the electron emission portion,

상기 절연층이 상기 전자 방출부에 대응하는 제1 개구부와 상기 교차 영역에 대응하는 제2 개구부로 이루어진 개구부를 구비하는 전자 방출 소자.And an opening formed by the insulating layer including a first opening corresponding to the electron emission part and a second opening corresponding to the intersection area.

제1항에 있어서, The method of claim 1,

상기 제2 개구부가 상기 제1 개구부 하부에 위치하는 전자 방출 소자.And the second opening is positioned below the first opening.

제1항 또는 제2항에 있어서, The method according to claim 1 or 2,

상기 제2 개구부가 상기 교차 영역보다 큰 크기를 가지는 전자 방출 소자.And the second opening has a size larger than the intersection area.

제1항 또는 제2항에 있어서, The method according to claim 1 or 2,

상기 제2 개구부가 상기 교차 영역과 동일한 크기를 가지는 전자 방출 소자.And the second opening has the same size as the intersection area.

제1항에 있어서, The method of claim 1,

상기 전자 방출부가 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀, 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어지는 전자 방출 소자.The electron emission device of the electron emission unit is made of any one or a combination of carbon nanotubes, graphite, graphite nanofibers, diamond, diamond-like carbon, C ₆₀ , silicon nanowires.

기판 위에 캐소드 전극을 형성하고;Forming a cathode electrode over the substrate;

상기 캐소드 전극 위 소저의 위치에 희생 절연층 패턴을 형성하고;Forming a sacrificial insulating layer pattern at a position of the source on the cathode;

상기 기판 전면 상에 상기 희생 절연층 패턴에 비해 느린 식각 속도를 가지는 절연층을 형성하고;Forming an insulating layer having an etch rate slower than that of the sacrificial insulating layer pattern on the entire surface of the substrate;

상기 절연층 위에 게이트 전극 물질층을 형성하고;Forming a gate electrode material layer over the insulating layer;

상기 게이트 전극 물질층을 패터닝하여 상기 희생 절연층 패턴 위의 상기 절연층을 일부 노출시키는 개구부를 형성하고;Patterning the gate electrode material layer to form an opening that partially exposes the insulating layer over the sacrificial insulating layer pattern;

상기 개구부에 의해 노출된 절연층을 식각함과 동시에 상기 희생 절연층 패턴을 완전히 제거하여 상기 절연층에 개구부를 형성하고;Etching the insulating layer exposed by the opening and simultaneously removing the sacrificial insulating layer pattern to form an opening in the insulating layer;

상기 개구부가 형성된 상기 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계들을 포함하는 전자 방출 소자의 제조 방법.And patterning the gate electrode material layer having the opening to form a gate electrode.

제6항에 있어서, The method of claim 6,

상기 희생 절연층 패턴은 상기 게이트 전극과 상기 캐소드 전극의 교차 영역보다 큰 크기로 형성하는 전자 방출 소자의 제조 방법.The method of claim 1, wherein the sacrificial insulating layer pattern is formed to have a size larger than an intersection area between the gate electrode and the cathode electrode.

제6항에 있어서, The method of claim 6,

상기 희생 절연층 패턴은 상기 게이트 전극과 상기 캐소드 전극의 교차 영역과 동일한 크기로 형성하는 전자 방출 소자의 제조 방법.And the sacrificial insulating layer pattern is formed to have the same size as an intersection area between the gate electrode and the cathode electrode.