KR20060104398A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 오염 물질을 유발하는 원인을 제거하여 안정성 및 신뢰도를 높이는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 실리콘 기판 상부에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 측벽에 실리콘 질화막을 포함한 게이트 측벽 스패이서를 형성하는 단계, 상기 실리콘 기판 후면에 증착된 실리콘 질화막을 웨이퍼 테두리 식각에 의해 제거하는 단계 및 열 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
오염 물질, 테두리 식각, 층간 절연막, 게이트 절연막, 폴리실리콘막

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 공정을 나타내는 단면도.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 공정 중 매립용 폴리실리콘막 증착중에 발생하는 이물질을 나타내는 전자현미경 사진.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 실리콘 기판 202 : 게이트 절연막
203 : 게이트 폴리실리콘막 204 : 완충 산화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다. 더욱 자세하게는 반도체 소자의 제조 공정시 발생하는 오염 물질의 원인을 제거하는 공정에 관한 것이다.
DRAM(Dynamic Random Access Memories) 소자의 제조시에 생기는 이물(Defect)은 불가피한 것으로, 수 많은 공정 단계에서 여러 유형과 성분을 갖고 발생한다. 그 중에는 크기와 발생수가 커서 소자의 불량 유발에 큰 영향을 주는 이물도 있고, 그와는 달리 영향을 미미하게 주는 것도 있다.
실리콘 질화막(Si3N4)은 고온의 열이 가해지면 열적 응력(Thermal Stress)에 박리 현상이 일어난다. 특히 증착된 면적이 크고, 두께가 얇으면 더 쉽게 열에 의해 떨어져 나간다. 제조 공정상 실리콘 질화막이 열화학적기상증착방식(LPCVD)에 의해 한 가마(Batch Type)로 여러 웨이퍼가 동시에 입혀지는데, 이때 웨이퍼의 후면에도 함께 형성된다. 여기에 후속 공정의 고온의 열이 가해지면 후면 실리콘 질화막이 동그란 모양의 이물로 떨어져 주변 웨이퍼의 전면에 옮겨지는 문제점이 발생한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다. 이때, 실리콘 기판의 상부에 증착되는 물질에 대한 도시는 생략하고, 상기 실리콘 기판 후면에 증착되는 물질에 한해서만 도시한다.
도 1a에 도시된 바와 같이, 활성 영역이 정의된 실리콘 기판(101)의 상부에 게이트 절연막과 게이트 폴리실리콘막을 차례로 형성시켜 게이트 전극을 형성한다. 상기 게이트 전극은 워드 라인의 역할을 한다.
이때, 상기 실리콘 기판(101)의 후면에도 실리콘 기판(101) 상부의 게이트 전극을 형성하기 위해 증착한 게이트 절연막(102)과 게이트 폴리실리콘막(103)이 차례로 증착된다.
다음으로 도 1b에 도시된 바와 같이, 실리콘 기판(101) 상부 게이트 전극의 측벽 보호막 역할을 할 완충 산화막, 실리콘 질화막(Si3N4막), 측벽 산화막을 차례로 형성한다.
이때, 상기 실리콘 기판(101)의 후면에도 완충 산화막(104), 실리콘 질화막(105), 측벽 산화막(106)이 차례로 증착된다.
다음으로, 도 1c에 도시된 바와 같이, 이온주입으로 소스/드레인 영역을 형성하고, 노광 공정을 통해 쎌(Cell) 영역만을 오픈(Open)시켜 상기 측벽 산화막을 습식 식각하여 제거 한다.
이때, 실리콘 기판(101) 후면의 측벽 산화막(106)이 습식 식각으로 제거 된다.
다음으로, 도 1d에 도시된 바와 같이, 상기 실리콘 기판(101) 상부에 랜딩 플러그 콘택(Landing Plug Contact, LPC)을 형성하기 위한 식각의 정지막과, 상기 게이트 전극의 측벽 보호막의 역할을 수행할 실리콘 질화막(Si3N4막)을 상기 게이트 전극을 포함하는 전체 구조 상에 증착한다.
이때, 실리콘 기판(101) 후면에도 실리콘 질화막(107, Si3N4막)이 증착된다.
다음으로, 층간 절연막(BPSG막)을 상기 실리콘 기판(101) 상부 실리콘 질화 막(107, Si3N4막)이 증착된 전체 구조 상에 증착한 후, 평탄화 공정을 수행한다.
이어서, 상기 실리콘 기판(101) 상부의 층간 절연막을 일부 식각하여, 소스/드레인 영역과 비트 라인 및 축전기를 연결할 콘택홀을 형성한다.
이어서, 상기 실리콘 기판(101) 상부의 콘택홀에 매립용 폴리실리콘막을 매립한다.
이어서, 비트라인, 축전기 및 금속 배선 공정을 수행하여 반도체 소자를 제조한다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 공정 중 실리콘 기판 후면에 증착된 실리콘 질화막에 의한 결함을 나타내는 전자현미경 사진이다.
폴리실리콘막 증착중에 발생하는 이물질은 우선, 도 2a에 도시된 바와 같이, 실리콘 기판 후면의 실리콘 질화막의 일부가 떨어져 나가 작은 구멍이 생기는 것을 확인할 수 있다.
이것은 실리콘 질화막(Si3N4)에 고온의 열이 가해지면 열적 응력(Thermal Stress)에 의해 박리 현상이 일어나기 때문이다.
다음으로, 도 2b에 도시된 바와 같이, 떨어져 나간 상기 실리콘 기판 후면의 실리콘 질화막 일부를 확인할 수 있다.
이렇게 떨어져 나간 상기 실리콘 기판 후면의 실리콘 질화막 일부는 상기 실리콘 기판 상부로 옮겨져 오염 물질이 된다.
다음으로, 도 2c에 도시된 바와 같이, 상기 실리콘 기판 후면 테두리에 위치 하는 오염 물질을 확인할 수 있다.
상기 오염 물질도 후속 공정인 세정 공정시 실리콘 기판 상부로 이동하여 소자의 안정성에 문제를 유발 시킨다.
상술한 바와같은 실리콘 기판 후면의 실리콘 질화막에 의한 결함은 후속 열 공정에 의해 실리콘 기판 후면의 실리콘 질화막에 스트레스를 주는 것에 의해 발생한다. 특히 콘택홀을 매립하기 위한 매립용 폴리실리콘막의 증착은 고온의 열화학적기상증착(LPCVD)방식에 의해 베쓰 타입(Batch Type)으로 한꺼번에 증착되는데, 이때 드러난 후면 실리콘 질화막에 영향을 주어 상기 실리콘 질화막의 일부가 떨어지는 문제점이 생긴다.
또한, 떨어져 나간 실리콘 질화막의 일부는 상기 실리콘 기판 상부로 이동하여 오염 물질이 된다.
그리고, 화학적기계적연마(CMP) 방식으로 매립용 폴리실리콘막을 평탄화할 때, 실리콘 기판 상부로 이동한 오염 물질의 일부가 제거 되지만, 증착 장비에 일부가 남아 후속 공정시 재오염된다. 또한, 화학적기계적연마 방식이 아닌 전면 식각(Blanket Etch)으로 상기 매립용 폴리실리콘막을 평탄화 할시에는 상기 재오염이 더욱 심각해 진다.
이와같은 문제점들을 해결하기 위한 방법으로 후속 열 공정을 퍼니스(Furnace)에서 한꺼번에 여러장의 웨이퍼로 진행하는 것이 아니라, 싱글 타입(Single Type)으로 진행하는 것이 제안되었다.
하지만, 상기 대안 방법도 생산 라인의 신규투자 문제와 저조한 처리량의 문 제점을 야기한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오염 물질을 유발하는 원인을 제거하여 안정성 및 신뢰도를 높이는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 실리콘 기판 상부에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 측벽에 실리콘 질화막을 포함한 게이트 측벽 스패이서를 형성하는 단계, 상기 실리콘 기판 후면에 증착된 실리콘 질화막을 웨이퍼 테두리 식각에 의해 제거하는 단계 및 열 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다. 이때, 실리콘 기판의 상부에 증착되는 물질에 대한 도시는 생략하고, 상기 실리콘 기판 후면에 증착되는 물질에 한해서만 도시한다.
도 3a에 도시된 바와 같이, 실리콘 기판(201)의 활성 영역 상부에 게이트 절 연막과 게이트 폴리실리콘막을 차례로 형성시켜 게이트 전극을 형성한다. 상기 게이트 전극은 워드 라인의 역할을 한다.
이때, 상기 실리콘 기판(201)의 후면에도 실리콘 기판(201) 상부의 게이트 전극을 형성하기 위한 게이트 절연막(202)과 게이트 폴리실리콘막(203)이 차례로 증착된다.
다음으로 도 3b에 도시된 바와 같이, 실리콘 기판(201) 상부 게이트 전극의 측벽 보호막 역할을 하는 완충 산화막, 실리콘 질화막(Si3N4막), 측벽 산화막을 차례로 형성한다.
이때, 상기 실리콘 기판(201)의 후면에도 완충 산화막(204), 실리콘 질화막(205), 측벽 산화막(206)이 차례로 증착된다.
다음으로, 도 3c에 도시된 바와 같이, 이온주입으로 소스/드레인 영역을 형성하고, 노광 공정을 통해 쎌(Cell) 영역 만을 오픈(Open)시켜 상기 측벽 산화막을 습식 식각하여 제거 한다. 이때, 실리콘 기판(201) 후면의 측벽 산화막(206)이 습식 식각으로 제거 된다.
다음으로, 도 3d에 도시된 바와 같이, 상기 실리콘 기판(201) 상부에 랜딩 플러그 콘택(Landing Plug Contact, LPC)을 형성하기 위한 식각의 정지막과, 상기 게이트 전극의 측벽 보호막의 역할을 수행할 실리콘 질화막(Si3N4막)을 상기 게이트 전극을 포함하는 전체 구조 상에 증착한다.
이때, 실리콘 기판(201) 후면에도 실리콘 질화막(207, Si3N4막)이 증착된다.
다음으로, 도 3e에 도시된 바와 같이, 테두리(Bevel) 식각을 통해 실리콘 기판(201)의 테두리 지역(점선) 및 후면의 실리콘 질화막(207, Si3N4막)을 제거한다.
테두리(Bevel) 식각은 웨이퍼의 테두리 지역을 식각하는 것으로, 웨이퍼 전면부, 후면부 및 측면부에 노출된 막을 제거하는 식각을 말한다.
이때, 실리콘 기판(201) 후면의 실리콘 질화막(207,205), 완충 산화막(204), 게이트 폴리실리콘막(203), 게이트 절연막(202)을 모두 제거할 수도 있다.
다음으로, 층간 절연막(BPSG막)을 상기 실리콘 기판(201) 상부 실리콘 질화막(207, Si3N4막)이 증착된 전체 구조 상에 증착한 후, 평탄화 공정을 수행한다.
이어서, 상기 실리콘 기판(201) 상부의 층간 절연막을 일부 식각하여, 소스/드레인 영역과 비트 라인 및 축전기를 연결할 콘택홀을 형성한다.
이어서, 상기 실리콘 기판(201) 상부의 콘택홀에 매립용 폴리실리콘막을 매립한다.
상기 콘택홀을 매립하기 위한 매립용 폴리실리콘막의 증착은 고온의 열화학적기상증착(LPCVD)방식에 의해 베쓰 타입(Batch Type)으로 한꺼번에 증착되는 것이 바람직하다.
이어서, 비트라인, 축전기 및 금속 배선 공정을 수행하여 반도체 소자를 제조한다.
본 발명은 층간 절연막을 증착하기 전 테두리(Bevel) 식각을 통해 실리콘 질화막 또는 실리콘 질화막을 포함하는 실리콘 기판 후면에 증착되는 막을 제거하여 후속 열처리 공정이나, 매립용 폴리실리콘막 증착 공정 중에 생기는 실리콘 질화막의 박리를 방지한다.
따라서, 증착 장치 내의 오염 물질의 원인을 제거함으로 후속 공정시 결함 유발을 억제한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 오염 물질을 유발하는 실리콘 기판 후면의 실리콘 질화막 제거와 테두리 식각을 통한 실리콘 기판 테두리에 위치하는 오염 물질을 제거를 통해 반도체 소자의 안정성 및 신뢰도를 향상 시킨다.

Claims (2)

  1. 실리콘 기판 상부에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 측벽에 실리콘 질화막을 포함한 게이트 측벽 스패이서를 형성하는 단계;
    상기 실리콘 기판 후면에 증착된 실리콘 질화막을 웨이퍼 테두리 식각에 의해 제거하는 단계; 및
    열 공정을 수행하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    테두리 식각은 건식 또는 습식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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