KR20060084923A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

콘택 플러그를 포함하는 반도체 장치를 형성하기 위하여, 우선 동일한 마스크를 사용하여 콘택홀을 갖는 층간 절연막 패턴 및 상기 층간 절연막 패턴을 보호하는 보호막 패턴을 형성한다. 상기 콘택홀 내벽에 스페이서를 형성한다. 상기 콘택홀 내부를 채우도록 제1 도전막을 형성한다. 다음에, 상기 보호막 패턴 및 상기 층간 절연막 패턴 상부면보다 높게 위치하는 제1 도전막을 제거함으로서 콘택 플러그를 형성한다. 상기 공정에 의하면, 상기 콘택 플러그와 원하지 않는 부분과 쇼트되는 불량이 감소된다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
도 1은 종래의 방법에 따라 다층 배선을 형성할 시에 발생되는 문제점을 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 콘택 플러그를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 각 셀들을 고도로 집적시켜야한다.
따라서, 반도체 소자의 디자인 룰(design rule)을 축소시키는 작업이 활발하 게 진행되고 있다. 상기와 같은 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 가지며 다층으로 형성되고 있다.
상기 다층 배선들은 하부 도전성 패턴, 상부 도전성 패턴 및 상기 상,하부 도전성 패턴을 서로 연결시키기 위한 콘택 플러그를 포함한다. 상기 콘택 플러그는 각기 다른 층에 존재하는 도전성 패턴들을 전기적으로 연결시키기 위해 층간 절연층을 부분적으로 식각하여 콘택홀을 형성한 뒤에 상기 콘택홀 내부에 도전성 물질을 채워넣음으로서 형성할 수 있다.
그런데, 상기 도전성 패턴들 간의 간격이 매우 가까워짐에 따라 상기 콘택 플러그와의 오버랩 마진이 매우 줄어들고 있다. 즉, 상기 도전성 패턴과 콘택 플러그가 서로 정확히 얼라인되지 않는 경우에는 인접 도전성 패턴과 콘택 플러그가 서로 접속되는 불량이 발생하게 된다.
도 1은 종래의 방법에 따라 다층 배선을 형성할 시에 발생되는 문제점을 나타내는 단면도이다.
도 1에 도시된 것과 같이, 기판(10) 상에 건식 식각 및 세정 공정을 통해 콘택홀(14)을 형성하면, 상기 콘택홀(14)의 입구 부위가 상기 콘택홀(14)의 저면에 비해 넓어진다. 또한, 상기 콘택홀(14)의 측면과 층간 절연막(12)의 상부면의 연결 부위가 만곡(round)된 형상을 갖게된다. 따라서, 상기 콘택 플러그(16)의 상부면의 면적이 크게 증가된다.
때문에, 상기 콘택 플러그(16) 상에 도전성 패턴(18)을 형성할 시에 상기 도전성 패턴(18)이 약간만 미스얼라인 되더라도 상기 콘택 플러그(16)와 이웃하는 도 전성 패턴(18)이 서로 쇼트되는 불량(20)이 발생하게 된다.
한편, 상기 콘택홀을 형성하기 위한 이방성 식각 공정 후에 세정 공정을 수행하면, 상기 콘택홀의 측벽 부위도 일부 제거되면서 상기 콘택홀의 내부폭이 지나치게 증가하게 된다. 따라서, 원하는 사이즈를 갖는 콘택 플러그를 형성하기가 어려우며, 심한 경우 이웃하는 콘택 플러그가 서로 도통되는 등의 불량이 발생된다.
상기 콘택 플러그를 형성하는 방법의 일 예로서, 사이드월을 갖는 폴리실리콘층 패턴을 마스크로 사용하여 콘택홀을 형성한 후 상기 콘택홀 내부를 매립함으로서 콘택 플러그를 형성하는 방법이 일본 공개 특허 2000-2320933호에 개시되어 있다. 상기 공정에 의하면, 폴리실리콘층 패턴 측벽에 형성된 사이드월에 의해 보다 작은 사이즈의 콘택홀을 형성할 수 있다. 그러나, 상기 마스크로서 사용하는 폴리실리콘층 패턴은 층간 절연막을 이방성 식각할 시에 식각비에 따라 다소 식각되기 때문에, 상기 콘택홀의 입구 부분이 확장되는 것을 완전하게 막을 수 없다. 또한, 상기와 같은 방법으로 콘택홀을 형성하더라도, 이 후 세정 공정 시에 콘택홀의 측벽이 확장되는 것을 방지할 수는 없다.
따라서, 본 발명의 목적은 쇼트 불량이 없는 다층 배선을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 제조 방법으로 우선, 동일한 식각 마스크를 사용하여 콘택홀을 갖는 절연막 패턴 및 상 기 층간 절연막 패턴을 보호하는 보호막 패턴을 형성한다. 상기 콘택홀 내벽에 스페이서를 형성한다. 상기 콘택홀 내부를 채우도록 제1 도전막을 형성한다. 다음에, 상기 보호막 패턴 및 상기 층간 절연막 패턴 상부면보다 높게 위치하는 제1 도전막을 제거함으로서 콘택 플러그를 형성한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법으로 우선, 기판 상에 층간 절연막 및 상기 층간 절연막을 보호하기 위한 보호막을 형성한다. 상기 보호막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 보호막 및 층간 절연막을 식각함으로서 보호막 패턴 및 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 상기 콘택홀 내벽에 스페이서를 형성한다. 상기 콘택홀 내부를 채우도록 제1 도전막을 형성한다. 다음에, 상기 보호막 패턴 및 상기 층간 절연막 패턴 상부면보다 높게 위치하는 제1 도전막을 제거하여 콘택 플러그를 형성한다.
본 발명의 방법에 의해 콘택 플러그를 형성하는 경우, 상기 콘택홀의 입구 부분이 과도하게 식각되지 않기 때문에 상기 콘택홀 입구의 폭이 크게 증가되지 않는다. 따라서, 상기 콘택 플러그의 상부면의 면적이 크게 증가되지 않으므로 상기 콘택 플러그와 이웃하는 도전막 패턴이 서로 쇼트되는 불량을 감소시킬 수 있다.
또한, 본 발명의 방법에 의하면 상기 콘택홀 내벽에 스페이서를 형성하여 상기 콘택홀 내벽을 보호함으로서, 후속의 세정 공정에서 콘택홀의 내부 폭이 증가되는 것을 방지할 수 있다. 이로 인해, 콘택홀의 내부폭이 증가되는 것을 최소화할 수 있으며 이웃하는 콘택홀이 서로 쇼트되는 등의 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2 내지 도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에 부분적으로 소자 분리막(도시안됨)을 형성함으로서 소자 분리 영역 및 액티브 영역을 구분한다.
상기 반도체 기판(100) 상에 실리콘 산화물로 이루어지는 층간 절연막(102)을 형성한다. 여기서, 상기 반도체 기판(100) 상에는 MOS 트랜지스터, 배선 및 로직 소자 등과 같은 반도체 구조물이 형성되어 있는 것이 바람직하다.
상기 층간 절연막(102) 상에, 이 후의 식각 공정 시에 비 식각 영역의 층간 절연막(102)을 보호하기 위한 보호막(104)을 증착한다. 상기 보호막(104)은 상기 층간 절연막(102)과 서로 다른 식각비(etch rate)를 갖는 물질로 형성하는 것이 바람직하다. 구체적으로, 상기 보호막(104)은 특정한 식각 조건 하에서 상기 층간 절연막(102)과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다.
상기 보호막(104)은 도전성 물질을 증착시켜 형성할 수 있다. 보다 바람직하게는, 이 후에 형성되는 제1 도전막과 동일한 물질로 형성할 수 있다. 상기 보호막(104)으로 사용될 수 있는 물질의 구체적인 예로는 폴리실리콘 및 사진 식각 공정에 의해 패터닝할 수 있는 금속 물질을 들 수 있다. 본 실시예에서는, 상기 보호막 (104)으로서 폴리실리콘을 사용한다.
이 후 식각 공정을 수행할 때 비 식각 영역의 층간 절연막(102)을 충분히 보호할 수 있도록 하기 위하여, 상기 보호막(104)은 이 후에 콘택홀 측벽에 형성되는 스페이서용 절연막의 두께보다 더 두껍게 형성하는 것이 바람직하다. 이에 대하여는 이 후에 다시 설명하기로 한다.
다음에, 상기 보호막(104) 상에 콘택홀을 형성하기 위한 부위를 선택적으로 노출하는 포토레지스트 패턴(106)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(106)을 식각 마스크로 사용하여 상기 보호막(104)을 이방성 식각함으로서 보호막 패턴(104a)을 형성한다. 다음에, 상기 보호막(104) 아래에 노출되어 있는 층간 절연막(102)을 순차적으로 이방성 식각함으로서 콘택 형성 영역을 노출하는 콘택홀(108)을 형성한다. 상기 공정에 의해, 상기 층간 절연막(102)은 콘택홀(108)을 갖는 층간 절연막 패턴(102a)으로 전환된다. 여기서, 상기 콘택 형성 영역은 트랜지스터의 소오스/드레인 영역 또는 하부 배선이 될 수 있다.
본 실시예에서는 상기 포토레지스트 패턴(106)을 식각 마스크로 사용하여 보호막(104)뿐 아니라 층간 절연막(102)까지 식각한다. 즉, 상기 보호막(104)은 상기 층간 절연막(102)을 식각하기 위한 하드 마스크로 전혀 사용되지 않는다. 때문에, 상기 식각 공정을 수행하더라도 상기 포토레지스트 패턴에 의해 노출되지 않은 부위의 상기 보호막(104)은 손상되거나 제거되지 않는다.
도 4를 참조하면, 상기 포토레지스트 패턴(106)을 완전히 제거한다. 상기 포 토레지스트 패턴(106)을 제거하기 위해 에싱 공정 및 스트립 공정을 중 적어도 한가지 공정을 수행한다. 상기 포토레지스트 패턴(106)을 제거함으로서, 상기 보호막 패턴(104a)이 노출된다.
도 5를 참조하면, 상기 보호막 패턴(104a)의 표면 및 콘택홀(108)의 내부면 상에 연속적으로 스페이서용 절연막(110)을 형성한다.
상기 스페이서용 절연막(110)은 후속의 세정 공정 시에 상기 콘택홀(108)의 측벽이 일부 제거되는 것을 방지하기 위해 제공된다. 때문에, 상기 스페이서용 절연막(110)은 상기 콘택홀(108) 내부면을 완전히 매립하지는 않으면서 후속의 세정 공정에 의해 제거되는 스페이서용 절연막(110)의 두께보다는 더 두껍게 형성되는 것이 바람직하다. 또한, 상기 스페이서용 절연막(110)의 두께(d2)는 상기 보호막 패턴(104a)의 두께(da)보다 얇게 형성하는 것이 바람직하다.
상기 스페이서용 절연막(110)은 주변의 노출된 막들에 영향을 주지 않으면서 선택적으로 식각할 수 있는 물질로서 형성하는 것이 바람직하다.
구체적으로, 상기 스페이서용 절연막(110)은 상기 층간 절연막 패턴(102a)과 다른 식각비를 갖는 물질을 사용하여 형성하는 것이 바람직하다. 보다 바람직하게는 상기 스페이서용 절연막(110)은 상기 층간 절연막 패턴(102a)과의 식각 선택비가 높은 물질을 사용하여 형성하는 것이 바람직하다.
또한, 상기 스페이서용 절연막(110)은 상기 보호막 패턴(104a)과 다른 식각 비을 갖는 물질을 사용하여 형성하는 것이 바람직하다. 보다 바람직하게는 상기 스페이서용 절연막은 상기 보호막 패턴(104a)과의 식각 선택비가 높은 물질을 사용하 여 형성하는 것이 바람직하다.
본 실시예에서는, 상기 스페이서용 절연막(110)을 실리콘 질화물을 증착시켜 형성한다. 상기 실리콘 질화물은 SiN 또는 SiON계 물질을 포함한다.
도 6을 참조하면, 상기 스페이서용 절연막(110)을 이방성으로 식각함으로서 상기 콘택홀(108)의 측벽에 스페이서를 형성한다. 상기 식각 공정을 수행하면, 상기 콘택홀(108) 저면에는 상기 콘택 형성 영역이 노출된다.
상기 이방성 식각 공정 시에 상기 보호막 패턴(104a)의 가장자리 부위는 상부 및 측부에서 동시에 식각 가스가 가해지므로, 상기 보호막 패턴(104a)의 중심부 표면에 비해 식각율이 높다. 따라서, 상기 보호막 패턴(104a)의 가장자리(105)는 다른 부위에 비해 빠르게 소모되어 만곡된 형상을 가지게 된다.
그러나, 상기 보호막 패턴(104a)이 하부의 층간 절연막 패턴(102a)을 보호함으로서, 상기 층간 절연막 패턴(102a) 상부면과 콘택홀(108)의 측벽이 서로 연결되는 모서리 부위는 상기 이방성 식각에 의해 거의 소모되지 않는다. 따라서, 상기 층간 절연막 패턴(102a) 상부면과 콘택홀(108)의 연결 부위는 만곡된 형상을 갖지 않는다.
특히, 상기 보호막 패턴(104a)이 상기 스페이서용 절연막(110)에 비해 두껍게 형성되어 있는 경우에, 상기 이방성 식각 공정에 의해 형성된 스페이서(110a)는 상기 콘택홀(108) 측벽 전면을 감싸게 된다. 그러므로, 상기 층간 절연막 패턴(102a) 상부면과 콘택홀(108)의 측벽이 서로 연결되는 부위가 상기 이방성 식각에 의해 전혀 소모되지 않는다.
따라서, 상기 콘택홀(108)의 입구 부위의 개구 폭을 거의 증가시키지 않으면서 상기 콘택홀(108)의 측벽에 스페이서(110a)를 형성할 수 있다.
상기 스페이서(110a)를 형성한 이 후에, 상기 콘택홀 저면에 남아있는 저항성 물질(예를 들어, 자연 산화물)들을 완전히 제거하기 위해 상기 콘택홀(108)을 세정한다. 사용할 수 있는 세정액은 희석된 불산(HF) 등을 들 수 있다.
상기 세정 공정에 의해 자연 산화물 등을 제거하여야 하므로, 상기 세정 공정에서 세정액을 사용하면 실리콘 산화물이 다소 식각된다. 그러나, 본 실시예에서는, 상기 콘택홀(108)의 측벽으로 세정액이 침투하는 것을 방지하기 위한 스페이서(110a)가 형성되어 있으므로 상기 세정 공정을 수행하더라도 상기 콘택홀(108)의 측벽이 거의 제거되지 않는다. 따라서, 상기 콘택홀(108)의 내부 폭이 거의 확장되지 않는다.
도 7을 참조하면, 상기 콘택홀(108)의 내부를 완전히 매립하면서 상기 보호막 패턴(104a)상에 제1 도전막(112)을 형성한다. 상기 제1 도전막(112)은 상기 보호막 패턴(104a)과 동일한 도전 물질을 증착시켜 형성하는 것이 바람직하다. 상기와 같이 제1 도전막(112) 및 보호막 패턴(104a)이 동일한 도전 물질로 이루어짐에 따라, 상기 제1 도전막(112)과 보호막 패턴(104a)이 동일한 제거율을 가지기 때문에 후속의 평탄화 공정을 용이하게 수행할 수 있다.
본 실시예에서 상기 제1 도전막(112)은 폴리실리콘을 증착시켜 형성한다.
도 8을 참조하면, 상기 층간 절연막 패턴(102a)이 노출되도록 상기 제1 도전막(112) 및 보호막 패턴(104a)을 부분적으로 제거하여 상기 콘택홀 내부를 채우는 콘택 플러그(112a)를 형성한다. 상기 공정을 수행하고 나면, 상기 보호막 패턴(104a)은 완전히 제거되고, 상기 제1 도전막(112)은 일부가 제거된다.
상기 제1 도전막(112) 및 보호막 패턴(104a)을 부분적으로 제거하는 공정은 화학 기계적 연마 공정 및 전면 건식 식각 공정 중 적어도 하나의 공정을 수행함으로서 달성될 수 있다. 예를 들어, 상기 보호막 패턴(104a) 및 상기 제1 도전막(112)의 표면이 부분적으로 제거되도록 화학 기계적 연마 공정을 수행한 이 후에, 상기 보호막 패턴(104a)이 완전히 제거되고 및 제1 도전막(112)이 부분적으로 제거되도록 전면 건식 식각함으로서 달성될 수 있다.
상기 공정에 의해 콘택 플러그(112a)를 완성한다.
본 실시예에 따르면 상기 층간 절연막 패턴(102a) 상부면과 콘택홀(108)의 측벽이 서로 연결되는 부위가 만곡되지 않기 때문에, 상기 콘택 플러그(112a)의 상부 폭은 하부 폭과 비교하여 크게 증가되지 않음을 알 수 있다.
도 9를 참조하면, 상기 콘택 플러그(112a) 및 층간 절연막 패턴(102a) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 폴리실리콘, 금속 실리사이드 또는 금속을 증착하여 형성할 수 있다. 또는, 이들을 적층시켜 형성할 수도 있다.
본 실시예에서 상기 제2 도전막은 이방성 식각 공정에 의해 패터닝이 가능하고 폴리실리콘에 비해 낮은 저항을 갖는 텅스텐 물질을 증착시켜 형성한다.
상기 제2 도전막 상에 하드 마스크막(도시안됨)을 형성하고 사진 및 식각 공정에 의해 상기 하드 마스크막을 패터닝함으로서 하드 마스크 패턴(116)을 형성한 다.
상기 하드 마스크 패턴(116)을 식각 마스크로 사용하여 상기 제2 도전막을 식각함으로서 상기 콘택 플러그를 경유하는 도전막 패턴(114)을 형성한다. 상기 도전막 패턴은 상기 콘택 플러그를 경유하는 라인 형상을 갖도록 형성할 수 있다.
이하에서는, 상기 도전막 패턴 중에 상기 콘택 플러그(112a)를 경유하는 도전막 패턴은 제1 도전막 패턴(114a)이라 하고, 상기 콘택 플러그(112a)를 경유하지 않는 이웃하는 도전막 패턴은 제2 도전막 패턴(114b)이라 하여 설명한다.
그런데, 상기 콘택 플러그(112a)의 상부면의 넓이가 종래와 같이 지나치게 넓지 않다. 때문에, 상기 도전막 패턴(114)이 다소 미스얼라인 되더라도 상기 제2 도전막 패턴(114b)이 콘택 플러그(112a)가 쇼트되는 등의 불량이 거의 발생되지 않는다. 또한, 상부 배선의 배치 관계상 상기 제1 도전막 패턴(114a)이 상기 콘택 플러그(112a)의 가장자리 부위를 경유하더라도 상기 이웃하는 제2 도전막 패턴(114b)과 콘택 플러그(112a)와의 브릿지 마진을 충분히 확보할 수 있다.
실시예 2
도 10 내지 도 14는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 반도체 기판(200)에 부분적으로 소자 분리막을 형성함으로서 소자 분리 영역 및 액티브 영역을 구분한다.
상기 반도체 기판(200) 상에 실리콘 산화물로 이루어지는 층간 절연막(도시 안됨)을 형성한다. 여기서, 상기 반도체 기판(200) 상에는 MOS 트랜지스터, 배선 및 로직 소자 등과 같은 반도체 구조물이 형성되어 있는 것이 바람직하다.
상기 층간 절연막 상에, 이 후의 식각 공정 시에 비 식각 영역의 층간 절연막을 보호하기 위하여 절연 물질로 이루어지는 보호막(도시안됨)을 증착한다. 상기 보호막은 상기 층간 절연막과 다른 식각비를 갖는 절연 물질로 형성하는 것이 바람직하다. 상기 보호막으로 사용될 수 있는 물질의 예로는 실리콘 질화물을 들 수 있다. 본 실시예에서는, 상기 보호막으로서 실리콘 질화물을 사용한다.
이 후의 식각 공정 시에 비 식각 영역의 층간 절연막을 충분히 보호하기 위해서, 상기 보호막은 이 후에 형성되는 스페이서용 절연막보다는 더 두껍게 형성하는 것이 바람직하다.
상기 보호막 상에 콘택홀 형성 부위를 선택적으로 노출하는 포토레지스트 패턴(206)을 형성한다.
상기 포토레지스트 패턴(206)을 식각마스크로 사용하여 상기 보호막을 이방성 식각함으로서 보호막 패턴(204)을 형성한다. 다음에, 상기 보호막 아래에 노출되어 있는 층간 절연막을 순차적으로 이방성 식각함으로서 콘택 형성 영역을 노출하는 콘택홀(208)을 형성한다. 상기 공정에 의해, 상기 층간 절연막은 콘택홀(208)을 갖는 층간 절연막 패턴(202)으로 전환된다.
도 11을 참조하면, 상기 포토레지스트 패턴(206)을 완전히 제거한다.
상기 보호막 패턴(204)의 표면 및 콘택홀(208)의 내부면 상에 연속적으로 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 상기 보호막 패 턴의 두께보다 얇게 형성하는 것이 바람직하다.
상기 스페이서용 절연막은 상기 층간 절연막 패턴(202)과 다른 식각비를 갖는 물질을 사용하여 형성하는 것이 바람직하다. 보다 바람직하게는 상기 스페이서용 절연막은 상기 층간 절연막 패턴(202)과의 식각 선택비가 높은 물질을 사용하여 형성한다.
상기 스페이서용 절연막은 상기 보호막 패턴(204)과 동일한 절연 물질로 형성할 수 있다. 본 실시예에서는, 상기 스페이서용 절연막은 상기 보호막 패턴(204)과 동일한 물질인 실리콘 질화물을 증착시켜 형성한다.
다음에, 상기 스페이서용 절연막을 이방성으로 식각함으로서 상기 콘택홀(208)의 측벽에 스페이서(210)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 콘택홀(208) 저면에는 상기 콘택 형성 영역이 노출된다.
상기 스페이서용 절연막이 식각된 후 상기 보호막 패턴(204)도 다소 식각된다. 이 때, 상기 보호막 패턴(204)의 가장자리는 상기 보호막 패턴(204)의 중심 부위에 비해 빠르게 식각되어 만곡된 형상을 가질 수 있다. 그러나, 상기 보호막 패턴(204)이 하부의 층간 절연막 패턴(202)을 보호하고 있기 때문에, 상기 층간 절연막 패턴(202)의 상부면과 콘택홀(208)의 측벽이 서로 연결되는 부위는 상기 이방성 식각에 의해 거의 소모되지 않는다. 때문에, 상기 층간 절연막 패턴(202) 상부면과 콘택홀(208)의 연결 부위는 만곡된 형상을 갖지 않는다.
상기 스페이서(210)를 형성한 이 후에, 상기 콘택홀(208) 저면에 남아있는 저항성 물질(예를 들어, 자연 산화물)들을 완전히 제거하기 위해 상기 콘택홀(208) 을 세정한다.
도 12 및 도 13을 참조하면, 상기 콘택홀(208)의 내부를 완전히 매립하면서 상기 보호막 패턴(204) 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 폴리실리콘막, 금속 실리사이드막 또는 금속막으로 형성할 수 있다. 본 실시예에서 상기 제1 도전막은 폴리실리콘을 증착시켜 형성한다.
다음에, 상기 층간 절연막 패턴(202)이 노출되도록 상기 제1 도전막 및 보호막 패턴(204)을 부분적으로 제거함으로서 상기 콘택홀(208) 내부를 채우는 콘택 플러그(212b)를 형성한다. 상기 제1 도전막 및 보호막 패턴(204)의 제거 공정은 화학 기계적 연마 공정 및 전면 건식 식각 공정 중 적어도 하나의 공정을 수행함으로서 달성될 수 있다.
그런데, 상기 제1 도전막 및 보호막 패턴(204)은 서로 다른 물질로 이루어져 있어, 상기 2개의 서로 다른 물질막을 제거하기에 적절한 방법에 의해 제거 공정을 수행하여야 한다.
상기 제거 공정을 수행하기 위한 적절한 방법으로, 서로 다른 제거 특성을 갖는 2회의 화학 기계적 연마 공정을 수행할 수 있다. 구체적으로, 도 12와 같이, 우선 상기 보호막 패턴(204)이 노출될 때까지 상기 제1 도전막을 선택적으로 제거하여 예비 콘택 플러그(212b)를 형성하는 1차 화학 기계적 연마 공정을 수행한다. 상기 1차 화학 기계적 연마 공정은 세리아 슬러리를 사용하여 수행하는 것이 바람직하다. 다음에, 도 13과 같이, 상기 층간 절연막 패턴(212)의 표면이 노출되도록 상기 보호막 패턴(204) 및 예비 콘택 플러그(212a)를 제거함으로서 콘택 플러그 (212b)를 형성하는 2차 화학 기계적 연마 공정을 수행한다. 상기 2차 화학 기계적 연마 공정은 막의 종류에 따른 선택비가 거의 없는 실리카 슬러리를 사용하여 수행하는 것이 바람직하다.
상기 제거 공정을 수행하기 위한 적절한 또다른 방법으로, 화학 기계적 연마 공정을 수행한 이 후에 에치백 공정을 수행할 수 있다. 구체적으로, 도 12에서와 같이, 우선 상기 보호막 패턴(204)이 노출될 때까지 상기 제1 도전막을 선택적으로 제거함으로서 예비 콘택 플러그(212a)를 형성하는 화학 기계적 연마 공정을 수행한다. 상기 화학 기계적 연마 공정은 세리아 슬러리를 사용하여 수행하는 것이 바람직하다. 다음에, 도 13에서와 같이, 상기 층간 절연막 패턴을 노출하도록 상기 보호막 패턴(204) 및 예비 콘택 플러그(212a) 전면 식각함으로서 콘택 플러그를 완성한다. 상기 전면 식각 공정은 상기 보호막 패턴(204)과 에비 콘택 플러그(212a)가 거의 동일한 식각율로 식각되도록 수행하는 것이 바람직하다.
도 14를 참조하면, 상기 콘택 플러그(212b) 및 층간 절연막 패턴(202) 상에 제2 도전막(도시안됨)을 형성한다.
상기 제2 도전막 상에 하드 마스크막(도시안됨)을 형성하고 사진 및 식각 공정에 의해 상기 하드 마스크막을 패터닝함으로서 하드 마스크 패턴(216)을 형성한다.
상기 하드 마스크 패턴(216)을 식각 마스크로 사용하여 상기 제2 도전막을 식각함으로서 상기 콘택 플러그(212b)와 접속하는 도전막 패턴(214)을 형성한다. 상기 도전막 패턴(214)은 상기 콘택 플러그의 상부면을 경유하는 라인 형상을 갖도 록 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 콘택 플러그들 간의 쇼트 불량 또는 콘택 플러그와 이웃하는 도전막 패턴의 쇼트 불량등이 감소되는 반도체 장치를 형성할 수 있다. 따라서, 반도체 장치의 동작 불량을 감소시킬 수 있으며 이로 인해 반도체 장치의 제조 수율 및 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 동일한 식각 마스크를 사용하여 콘택홀을 갖는 층간 절연막 패턴 및 상기 층간 절연막 패턴을 보호하는 보호막 패턴을 형성하는 단계;
    상기 콘택홀 내벽에 스페이서를 형성하는 단계;
    상기 콘택홀 내부를 채우도록 제1 도전막을 형성하는 단계; 및
    상기 보호막 패턴 및 상기 층간 절연막 패턴 상부면보다 높게 위치하는 제1 도전막을 제거하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 보호막 패턴 및 층간 절연막을 형성하는 단계는,
    기판 상에 층간 절연막, 보호막 및 식각 마스크를 순차적으로 형성하는 단계;
    상기 식각 마스크를 사용하여 상기 보호막 및 층간 절연막을 부분적으로 식각함으로서 콘택홀을 형성하는 단계; 및
    상기 식각 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 식각 마스크는 포토레지스트 패턴을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 보호막 패턴은 상기 제1 도전막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 도전막은 폴리실리콘 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 보호막 패턴은 상기 제1 도전막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 보호막 패턴은 상기 제1 층간 절연막 패턴과 서로 다른 식각비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 보호막 패턴은 실리콘 질화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 스페이서는 상기 보호막 패턴과 다른 식각비(etch rate)를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 스페이서는 상기 보호막 패턴과 동일한 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 보호막 패턴 표면 및 콘택홀의 내부면을 따라 연속적으로 스페이서용 절연막을 형성하는 단계; 및
    상기 콘택홀 저면에 형성된 스페이서용 절연막이 제거되도록 상기 스페이서용 절연막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 보호막 패턴은 상기 스페이서용 절연막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 제1 도전막을 형성하는 단계 이 전에,
    상기 콘택홀 및 보호막 패턴의 표면을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    화학 기계적 연마 공정 및 전면 건식 식각 공정 중 적어도 하나의 공정을 수 행함으로서 달성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 콘택 플러그를 형성한 이 후에,
    상기 층간 절연막 패턴 및 상기 콘택 플러그 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 부분적으로 식각하여 상기 콘택 플러그와 접속하는 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 도전막 패턴을 형성하는 단계는,
    상기 도전막 패턴이 라인 형상을 갖도록 상기 제2 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 층간 절연막, 상기 층간 절연막을 보호하기 위한 보호막을 순차적으로 형성하는 단계;
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 보호막 및 층간 절연막을 식각함으로서 보호막 패턴 및 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;
    상기 콘택홀 내벽에 스페이서를 형성하는 단계;
    상기 콘택홀 내부를 채우도록 제1 도전막을 형성하는 단계; 및
    상기 보호막 패턴 및 상기 층간 절연막 패턴 상부면보다 높게 위치하는 제1 도전막을 제거하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 보호막은 실리콘 질화물을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    상기 보호막 패턴 및 상기 제1 도전막의 표면이 부분적으로 제거되도록 화학 기계적 연마 공정을 수행하는 단계; 및
    상기 부분적으로 제거된 보호막 패턴은 완전히 제거되고 및 제1 도전막은 부분적으로 제거되도록 전면 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    상기 보호막 패턴이 노출되도록 상기 제1 도전막의 표면을 선택적으로 1차 화학 기계적 연마하는 단계; 및
    상기 노출된 보호막 패턴 및 제1 도전막의 표면을 2차 화학 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17항에 있어서, 상기 보호막은 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17항에 있어서, 상기 콘택 플러그를 형성한 이 후에,
    상기 층간 절연막 패턴 및 상기 콘택 플러그 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 부분적으로 식각하여 상기 콘택 플러그와 접속하는 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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