KR20060083852A - 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치 - Google Patents

Abstract

픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선하기 위한 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치가 개시된다. 스위칭 소자는 서로 인접하는 게이트 배선들과 서로 인접하는 데이터 배선들에 의해 정의되는 단위 픽셀 영역에 형성된다. 메인 픽셀부는 단위 픽셀 영역의 중앙 영역에 형성된다. 커플링 캐패시터는 스위칭 소자에 연결된다. 서브 픽셀부는 커플링 캐패시터에 연결되고, 단위 픽셀 영역의 잔여 영역에 형성된다. 이에 따라, PVA 구조에서 게이트 배선과 픽셀 전극이 중첩되어 발생하는 추가적인 게이트-소스간 캐패시터의 면적을 메인 픽셀에서 서브 픽셀로 이전시키므로써, 메인 픽셀의 킥백 전압을 감소시켜 픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선할 수 있다.

액정, 수직 배향, VA, PVA, 킥백 전압, 메인 픽셀, 서브 픽셀

Description

어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치{ARRAY SUBSTRATE, AND LIQUID CRYSTAL DISPLAY PANEL AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 2는 도 1에 도시된 액정표시패널을 I-I'으로 절단한 단면도이다.

도 3은 도 2에 도시된 어레이 기판의 평면도이다.

도 4 내지 도 8은 도 3에 도시된 어레이 기판의 제조 방법을 설명하는 평면도들이다.

도 9는 본 발명에 따른 게이트-소스간 캐패시터의 이전을 설명하는 평면도이다.

도 10은 본 발명의 제2 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 11은 도 10에 도시된 어레이 기판의 평면도이다.

도 12는 본 발명의 제3 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 13은 도 12에 도시된 어레이 기판의 평면도이다.

도 14는 본 발명의 제4 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 15는 도 14에 도시된 어레이 기판의 평면도이다.

도 16은 본 발명의 제5 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 17은 도 16에 도시된 어레이 기판의 평면도이다.

도 18은 본 발명의 제6 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 19는 도 18에 도시된 어레이 기판의 평면도이다.

도 20은 본 발명의 제7 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 21은 도 20에 도시된 어레이 기판의 평면도이다.

도 22는 본 발명의 제8 실시예에 따른 액정표시패널을 설명하는 평면도이다.

도 23은 도 22에 도시된 어레이 기판의 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 어레이 기판 180 : 액정층

190 : 컬러필터 기판 110 : 게이트 배선

STL1, STL2 : 하부 스토리지 패턴 CPL, 126 : 커플링 패턴

120 : 소스 배선 124, 128 : 상부 스토리지 패턴

125, 127 : 연장 패턴 142, 146 : 서브 전극

144 : 메인 전극 GL : 게이트 라인

DL : 데이터 라인 MP : 메인 픽셀부

Ccp1, Ccp2 : 커플링 캐패시터 SP1, SP2 : 서브 픽셀부

본 발명은 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치에 관한 것 으로, 보다 상세하게는 픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선하기 위한 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치에 관한 것이다.

일반적으로 액정표시장치(LCD)는 각 화소를 스위칭하는 박막 트랜지스터(TFT)가 형성된 어레이 기판(또는 TFT 기판)과, 공통 전극이 형성된 대향 기판(또는 컬러필터 기판)과, 두 기판 사이에 밀봉된 액정층으로 구성된다. 상기 액정표시장치는 상기 액정층에 전압을 인가하여 광의 투과율을 제어함으로써 화상을 표시한다.

상기 액정표시장치는 상기 액정에 의하여 차폐되지 않은 방향으로만 광이 투과하여 영상을 구현하기 때문에, 상대적으로 다른 표시장치에 비해 시야각이 좁은 단점이 있다. 이에 따라 광시야각을 실현하기 위하여 수직 배향(Vertically Aligned) 모드의 액정표시장치가 개발되었다.

상기 VA 모드의 액정표시장치는 대향하는 면에 수직 배향 처리된 2개의 기판과, 두 기판 사이에 밀봉된 네거티브 타입의 유전율 이방성(Negative type dielectric constant anisotropy)을 갖는 액정층으로 구성된다. 상기 액정층의 액정분자는 수직(homeotropic) 배향의 성질을 갖는다.

동작시, 두 기판 사이에 전압이 인가되지 않을 때에는 기판 표면에 대하여 대략 수직 방향으로 정렬되어 블랙(black)을 표시하고, 소정의 전압이 인가될 때에는 상기 기판 표면에 대략 수평 방향으로 정렬되어 화이트(white)를 표시하며, 상기 화이트 표시를 위한 전압보다 작은 전압이 인가되었을 때에는 상기 기판 표면에 대하여 비스듬하게 경사지도록 배향되어 그레이(gray)를 표시한다.

한편, 액정표시장치, 특히 중소형 액정표시장치에서 협시야각이나 계조 반전은 해결되어야 할 문제점이다. 이를 해결하기 위해, 상대적으로 중소형 액정표시장치에서는 PVA(Patterned Vertically Alignment) 구조를 사용한다. 상기 PVA 모드를 채용하는 액정표시장치는 다중-도메인을 정의하기 위해 컬러필터 기판에 패터닝된 공통 전극층과 어레이 기판에 패터닝된 화소 전극층을 갖는다.

이에 따라, 메인 픽셀에는 상대적으로 높은 킥백 전압이 인가되어 플리커와 같은 화질 불량이 발생되는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 메인 픽셀의 킥백 전압을 감소시켜 픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선하기 위해 최적화된 PVA 픽셀 구조를 갖는 어레이 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기한 어레이 기판을 갖는 액정표시패널을 제공하는 것이다.

본 발명의 또 다른 목적은 상기한 어레이 기판을 갖는 액정표시장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 어레이 기판은 스위칭 소자, 메인 픽셀부, 커플링 캐패시터 및 서브 픽셀부를 포함한다. 상기 스위칭 소자는 서로 인접하는 게이트 배선들과 서로 인접하는 데이터 배선들에 의해 정의되는 단위 픽셀 영역에 형성된다. 예를 들어, 하나의 화소는 제1 및 제2 게이 트 배선들 및 제1 및 제2 데이터 배선들에 의해 정의될 수 있다. 상기 메인 픽셀부는 상기 단위 픽셀 영역의 중앙 영역에 형성된다. 상기 커플링 캐패시터는 상기 스위칭 소자에 연결된다. 상기 서브 픽셀부는 상기 커플링 캐패시터에 연결되고, 상기 단위 픽셀 영역의 잔여 영역에 형성된다.

상기 메인 픽셀부에는 복수의 개구 패턴들이 형성된 것을 특징으로 한다.

상기 서브 픽셀부에는 복수의 개구 패턴들이 형성된 것을 특징으로 한다.

상기 메인 픽셀부는 상기 게이트 배선과 평행하면서 상기 단위 픽셀 영역을 2 분할하는 영역에 형성된 것을 특징으로 한다.

상기 메인 픽셀부는 상기 스위칭 소자에 연결된 것을 특징으로 한다. 상기 메인 픽셀부는 하부에 형성된 제2 커플링 패턴과, 상부에 형성되어 상기 제2 커플링 패턴과 콘택되는 메인 전극을 포함하는 것이 바람직하다. 상기 서브 픽셀부는 하부에 형성된 제1 하부 스토리지 패턴과, 상기 제1 하부 스토리지 패턴과 콘택되는 제1 서브 전극과, 하부에 형성된 제2 하부 스토리지 패턴과, 상기 제1 서브 전극과 분리되면서 상기 제2 하부 스토리지 패턴과 콘택되는 제2 서브 전극을 포함하는 것이 바람직하다.

이때, 상기 메인 전극에는 단위 픽셀 영역의 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된 것을 특징으로 한다.

상기 제1 서브 전극에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된 것을 특징으로 한다.

상기 제2 서브 전극에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서 브 전극에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된 것을 특징으로 한다.

상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 어레이 기판은 메인 스위칭 소자, 메인 픽셀부, 서브 게이트 라인, 서브 스위칭 소자 및 서브 픽셀부를 포함한다. 상기 메인 게이트 라인은 단위 픽셀 영역에 형성된다. 상기 메인 스위칭 소자는 상기 메인 게이트 라인에 연결된다. 상기 메인 픽셀부는 상기 메인 스위칭 소자에 연결되면서 상기 단위 픽셀 영역의 중앙 영역에 형성된다. 상기 서브 게이트 라인은 상기 단위 픽셀 영역에 형성된다. 상기 서브 스위칭 소자는 상기 서브 게이트 라인에 연결된다. 상기 서브 픽셀부는 상기 단위 픽셀 영역의 잔여 영역에 형성된다.

여기서, 다른 실시예에 따른 어레이 기판은 상기 게이트 라인과 수직하도록 형성된 제1 하부 스토리지 패턴과, 단위 픽셀 영역을 가로 방향으로 2분할하는 제1 커플링 패턴을 더 포함하고, 상기 제1 커플링 패턴은 단위 픽셀의 우측 영역에서 상기 제1 하부 스토리지 패턴과 연결된 것을 특징으로 한다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 액정표시패널은 상부 기판, 액정층 및 하부 기판을 포함한다. 상기 상부 기판은 공통전극층을 구비한다. 상기 하부 기판은 상기 상부 기판과의 합체를 통해 상기 액정층을 수용하되, 단위 픽셀 영역의 중앙 영역에 형성된 메인 픽셀부와, 스위칭 소자에 연결된 커플링 캐패시터와, 상기 커플링 캐패시터에 연결되고, 상기 단위 픽셀 영역의 잔여 영역에 형성된 서브 픽셀부를 구비한다.

상기한 본 발명의 또 다른 목적을 실현하기 위하여 일실시예에 따른 액정표시장치는 게이트 라인, 데이터 라인, 스위칭 소자, 메인 픽셀부, 제1 커플링 캐패시터, 제1 서브 픽셀부, 제2 커플링 캐패시터 및 제2 서브 픽셀부를 포함한다. 상기 게이트 라인은 게이트 신호를 전달한다. 상기 데이터 라인은 데이터 신호를 전달한다. 상기 스위칭 소자는 상기 게이트 라인 및 데이터 라인에 연결된다. 상기 메인 픽셀부는 상기 스위칭 소자에 연결된다. 상기 제1 커플링 캐패시터는 일단이 상기 스위칭 소자에 연결된다. 상기 제1 서브 픽셀부는 상기 제1 커플링 캐패시터를 경유하여 상기 스위칭 소자에 연결된다. 상기 제2 커플링 캐패시터는 일단이 상기 스위칭 소자에 연결된다. 상기 제2 서브 픽셀부는 상기 제2 커플링 캐패시터를 경유하여 상기 스위칭 소자에 연결된다.

상기 메인 픽셀부는 일단이 상기 스위칭 소자에 연결되고, 타단이 공통전압에 연결된 메인 액정 캐패시터와, 일단이 상기 스위칭 소자에 연결되고, 타단이 스토리지전압에 연결된 메인 스토리지 캐패시터를 포함하는 것을 특징으로 한다.

상기 제1 서브 픽셀부는 일단이 상기 제1 커플링 캐패시터에 연결되고, 타단이 공통전압에 연결된 제1 액정 캐패시터와, 일단이 상기 제1 커플링 캐패시터에 연결되고, 타단이 스토리지전압에 연결된 제1 스토리지 캐패시터를 포함하는 것을 특징으로 한다.

상기 제2 서브 픽셀부는 일단이 상기 제2 커플링 캐패시터에 연결되고, 타단이 상기 공통전압에 연결된 제2 액정 캐패시터와, 일단이 상기 제2 커플링 캐패시터에 연결되고, 타단이 상기 스토리지전압에 연결된 제2 스토리지 캐패시터를 포함 하는 것을 특징으로 한다.

이러한 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치에 의하면, PVA 구조에서 게이트 배선과 픽셀 전극이 중첩되어 발생하는 추가적인 게이트-소스간 캐패시터의 면적을 메인 픽셀에서 서브 픽셀로 이전시키므로써, 메인 픽셀의 킥백 전압을 감소시켜 플리커와 같이 픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 배선들의 폭이나 두께를 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 관점에서 설명하였고, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라, 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다.

<실시예-1>

도 1은 본 발명의 제1 실시예에 따른 액정표시패널을 설명하는 평면도이고, 도 2는 도 1에 도시된 액정표시패널을 I-I'으로 절단한 단면도이다. 특히, 투과형 어레이 기판을 갖는 액정표시패널을 도시한다.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 액정표시패널은 어레이 기판(100), 액정층(180) 및 상기 어레이 기판(100)과의 합체를 통해 상기 액정층(180)을 수용하는 컬러필터 기판(190)을 포함한다.

상기 어레이 기판(100)은 기판(105) 위에 가로 방향으로 신장된 게이트 배선(110)과, 상기 게이트 배선(110)에서 연장된 게이트 전극(112)과, 상기 게이트 배선(110)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(110)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(100)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(110) 및 게이트 전극(112)을 커버하는 게이트 절연층(113)과, 상기 게이트 전극(112)을 커버하는 액티브층(114)을 포함한다. 상기 액티브층(114)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(100)은 세로 방향으로 신장된 소스 배선(120)과, 상기 소스 배선(120)에서 연장된 소스 전극(122)과, 상기 소스 전극(122)과 일정 간격 이격된 드레인 전극(123)을 포함한다. 여기서, 상기 게이트 전극(112), 반도체층(114), 반도체 불순물층(115), 소스 전극(122) 및 드레인 전극(123)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(100)은 상기 드레인 전극(123)에서 연장된 제1 상부 스토리지 패턴(124), 단위 픽셀 영역의 좌측에 형성되면서 상기 드레인 전극(123)에서 연장된 제1 연장 패턴(125), 상기 제1 연장 패턴(125)에 연결된 제2 커플링 패턴(126)과, 단위 픽셀 영역의 좌측에 형성되면서 상기 제1 연장 패턴(125)에 연결된 제2 연장 패턴(127) 및 상기 제2 연장 패턴(127)에 연결된 제2 상부 스토리지 패턴(128)을 포함한다.

상기 게이트 배선(110)이나 소스 배선(120)은 단일층 또는 이중층 등으로 형성될 수 있다. 상기 단일층으로 형성되는 경우에는 알루미늄(Al)이나 알루미늄(Al)-네오디뮴(Nd) 합금으로 형성될 수 있고, 상기 이중층으로 형성되는 경우에는 크롬(Cr), 몰리브덴(Mo) 또는 몰리브덴 합금막 등의 물리/화학적 특성이 우수한 물질을 하부층으로 형성하고, 알루미늄(Al) 또는 알루미늄 합금 등의 비저항이 낮은 물질을 상부층으로 형성한다.

상기 어레이 기판(100)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전극(126)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(130)과 유기절연층(132)을 포함한다. 상기 패시베이션층(130)과 유기절연층(132)은 소스 전극(122)과 드레인 전극(123) 사이의 채널층(114)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(140)를 절연시키는 역할을 수행한다. 상기 채널층(114)은 반도체층(114)과 상기 반도체층(114) 위에 형성된 반도체 불순물층(115)을 포함한다.

상기 유기절연층(132)의 높이 조절을 통해 상기 액정층(200)의 두께(액정층의 셀갭)를 조절할 수도 있다. 물론, 상기 패시베이션층(130)을 생략할 수도 있다.

상기 어레이 기판(100)은 상기 박막 트랜지스터(TFT)의 드레인 전극(123)에 콘택홀(CNT)을 통해 전기적으로 연결되면서 개구된 패턴 형상을 갖는 픽셀 전극부(140)를 포함한다.

구체적으로, 상기 픽셀 전극부(140)는 제2 커플링 패턴(126)과 콘택되는 메인 전극(144), 제1 하부 스토리지 패턴(STL1)과 콘택되는 제1 서브 전극(142), 상기 제1 서브 전극(142)과 분리되면서 제2 하부 스토리지 패턴과 콘택되는 제2 서브 전극(146)을 포함한다.

상기 메인 전극(144)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 제1 서브 전극(142)에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 제2 서브 전극(146)에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극(142)에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된다. 상기 메인 전극(144) 및 제1 및 제2 서브 전극(142, 146)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(144) 및 제1 및 제2 서브 전극(142, 146)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

한편, 상기 컬러필터 기판(190)은 단위 픽셀 영역에 대응하여 투명 기판 (192)상에 형성된 색화소층(194)과, 상기 색화소층(194)위에 형성되면서, 어레이 기판(100)에 형성된 픽셀 전극(140)의 개구 패턴을 커버하면서 일부 영역이 개구된 공통 전극부(196)를 포함하여, 상기 어레이 기판(100)과의 합체를 통해 상기 액정층(180)을 수용한다. 상기 액정층(180) 내의 액정분자들은 수직 배향(Vertical Alignment, VA) 모드로 배열된다.

평면상에서 관찰할 때, 상기 메인 전극(144) 및 제1 및 제2 서브 전극(142, 146) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

도 3은 도 1에 도시된 액정표시장치의 단위 픽셀을 설명하는 등가 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 게이트 라인(GL), 데이터 라인(DL), 스위칭 소자(TFT), 메인 픽셀부(MP), 제1 커플링 캐패시터(Ccp1), 제1 서브 픽셀부(SP1), 제2 커플링 캐패시터(Ccp2) 및 제2 서브 픽셀부(SP2)를 포함한다.

상기 게이트 라인(GL)은 상기 스위칭 소자(TFT)를 액티브시키는 게이트 신호를 상기 스위칭 소자(TFT)에 전달하고, 상기 데이터 라인(DL)은 상기 스위칭 소자(TFT)에 데이터 신호를 전달한다.

상기 메인 픽셀부(MP)는 일단이 상기 스위칭 소자(TFT)에 연결되고, 타단이 공통전압(Vcom)에 연결된 메인 액정 캐패시터(Clcm) 및 일단이 상기 스위칭 소자(TFT)에 연결되고, 타단이 스토리지전압(Vst)에 연결된 메인 스토리지 캐패시터(Cstm)를 포함한다.

상기 제1 커플링 캐패시터(Ccp1)는 일단이 상기 스위칭 소자(TFT)에 연결되고, 타단이 상기 제1 서브 픽셀부(SP1)에 연결된다.

상기 제1 서브 픽셀부(SP1)는 일단이 상기 제1 커플링 캐패시터(Ccp1)에 연결되고, 타단이 공통전압(Vcom)에 연결된 제1 액정 캐패시터(Clcs1) 및 일단이 상기 제1 커플링 캐패시터(Ccp1) 연결되고, 타단이 스토리지전압(Vst)에 연결된 제1 스토리지 캐패시터(Csts1)를 포함한다.

상기 제2 커플링 캐패시터(Ccp2)는 일단이 상기 스위칭 소자(TFT)에 연결되고, 타단이 상기 제2 서브 픽셀부(SP2)에 연결된다.

상기 제2 서브 픽셀부(SP2)는 일단이 상기 제2 커플링 캐패시터(Ccp2)에 연결되고, 타단이 상기 공통전압(Vcom)에 연결된 제2 액정 캐패시터(Clcs2) 및 일단이 상기 제2 커플링 캐패시터(Ccp2)에 연결되고, 타단이 상기 스토리지전압(Vst)에 연결된 제2 스토리지 캐패시터(Csts2)를 포함한다.

도 4 내지 도 8은 도 1에 도시된 어레이 기판의 제조 방법을 설명하는 평면도들이다. 특히, TFT에 근접하는 드레인 배선과 원접하는 드레인 배선 각각에 형성된 콘택홀을 갖는 어레이 기판을 도시한다. 특히, 도 4는 게이트 배선의 형성을 설명하고, 도 5는 액티브 개구 패턴의 형성을 설명하고, 도 6은 소스-드레인 배선의 형성을 설명하고, 도 7은 콘택홀이 형성된 유기절연막을 설명하고, 도 8은 ITO와 같은 픽셀 전극을 설명한다.

도 4를 참조하면, 유리나 세라믹 등의 절연 물질로 이루어진 투명 기판(105) 위에 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 또는 텅스텐(W) 등과 같은 재질의 금속을 증착한다.

이어, 증착된 금속을 패터닝하여 가로 방향으로 신장되고 세로 방향으로 배열되는 복수의 게이트 라인(110)들과, 박막 트랜지스터를 정의하기 위해 게이트 라인(110)으로부터 연장된 게이트 전극(112)과, 단위 픽셀 영역내에서 상기 게이트 라인(110)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 형성한다.

이어, 상기 게이트 라인(110), 게이트 전극(112), 제1 및 제2 하부 스토리지 패턴(STL1, STL2) 및 제1 커플링 패턴(CPL)을 포함하는 기판의 전면에 질화 실리콘 등을 플라즈마 화학 기상 증착법으로 적층하여 게이트 절연층(113)을 형성한다. 상기 게이트 절연층(113)은 상기 기판(105)의 전면에 형성될 수도 있고, 상기 게이트 라인(110), 게이트 전극(112), 제1 및 제2 하부 스토리지 패턴(STL1, STL2) 및 제1 커플링 패턴(CPL)을 커버하도록 패터닝될 수도 있다.

도 5에 도시된 바와 같이, 상기 게이트 절연층(113) 위에 아몰퍼스-실리콘(a-Si) 막 및 n+ 아몰퍼스 실리콘(a-Si) 막을 형성하고, 박막 트랜지스터를 정의하기 위해 일부 영역을 패터닝하여 상기 게이트 전극(112)이 위치한 영역에 액티브층(114)을 형성한다.

이어, 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구 리(Cu) 또는 텅스텐(W) 등과 같은 금속을 증착한다.

도 6에 도시된 바와 같이, 증착된 금속을 패터닝하여 복수의 데이터 라인(120)들, 상기 데이터 라인(120)에서 연장된 소스 전극(122), 상기 소스 전극(122)에서 일정 간격 이격된 드레인 전극(123), 상기 드레인 전극(123)에서 연장된 제1 상부 스토리지 패턴(124), 상기 드레인 전극(123)에서 연장된 제1 연장 패턴(125), 상기 제1 연장 패턴(125)에 연결된 제2 커플링 패턴(126)과, 상기 제1 연장 패턴(125)에 연결된 제2 연장 패턴(127) 및 상기 제2 연장 패턴(127)에 연결된 제2 상부 스토리지 패턴(128)을 형성한다.

상기 제1 상부 스토리지 패턴(124)에는 제1 콘택홀(CNTST1)이 형성된다. 상기 제2 커플링 패턴(126)은 단위 픽셀 영역의 가로 방향으로 2분할하면서 제1 커플링 패턴(CPL)을 커버한다. 상기 제2 상부 스토리지 패턴(128)에는 제2 콘택홀(CNTST2)이 형성된다.

도 7에 도시한 바와 같이, 상기 도 6에 의한 결과물이 형성된 기판 위에 스핀 코팅 방법으로 레지스트를 적층하여 패시베이션층(130)과 유기절연층(132)을 형성한다.

이어, 서로 인접하는 게이트 라인(110)들과 서로 인접하는 데이터 라인(120)들에 의해 정의되는 단위 픽셀 영역에서 상기 패시베이션층(130)과 유기절연층(132)의 일부를 제거하여 상기 제1 콘택홀(CNTST1)에 대응하는 영역에 제3 콘택홀(CNTST3)을 형성한다. 또한, 상기 제2 콘택홀(CNTST2)에 대응하는 영역에 제4 콘택홀(CNTST4)을 형성하고, 상기 제2 커플링 패턴(126)에 대응하는 영역에 제5 콘택홀 (CNTCP)을 형성한다.

도 8에 도시한 바와 같이, 단위 픽셀 영역내에서 상기 제3 콘택홀(CNTST3)과 제1 콘택홀(CNTST1)을 통해 제1 하부 스토리지 패턴(STL1)과 연결되고, 제4 콘택홀(CNTST4)과 제2 콘택홀(CNTST2)을 통해 제2 하부 스토리지 패턴(STL2)과 연결되며, 제5 콘택홀(CNTCP)을 통해 제2 커플링 패턴(126)과 연결되는 픽셀 전극부(140)를 형성한다.

구체적으로, 상기 픽셀 전극부(140)는 제2 커플링 패턴(126)과 콘택되는 메인 전극(144), 제1 하부 스토리지 패턴(STL1)과 콘택되는 제1 서브 전극(142), 상기 제1 서브 전극(142)과 분리되면서 제2 하부 스토리지 패턴과 콘택되는 제2 서브 전극(146)을 포함한다.

상기 메인 전극(144)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 제1 서브 전극(142)에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 제2 서브 전극(146)에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된다. 상기 메인 전극(144) 및 제1 및 제2 서브 전극(142, 146)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(144), 제1 서브 전극(142) 및 제2 서브 전극(146)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다. 상기 메인 전극(144), 제1 서브 전극(142) 및 제2 서브 전극(146)은 전면 도포된 후 패터닝될 수 있다. 상기 메인 전극(144), 제1 서브 전극(142) 및 제2 서브 전극(146)은 부분적으로 형성되도록 도포될 수도 있다.

도면상에서는 관찰자 관점에서 상기 메인 전극(144), 제1 서브 전극(142) 및 제2 서브 전극(146)이 상기 게이트 라인(110)의 에지와 데이터 라인(120)의 에지에서 일정 간격만큼 각각 이격된 것을 도시하였으나, 최소의 폭을 갖고서 오버레이될 수도 있다.

이상에서 설명한 바와 같이, 본 발명의 제1 실시예에 따르면, 단위 픽셀 영역의 중앙 영역에 스위칭 소자(TFT)와 직접적으로 연결되는 메인 픽셀부를 형성하고, 단위 픽셀 영역의 가장자리 영역에 커플링 캐패시터를 통해 상기 스위칭 소자(TFT)와 간접적으로 연결되는 서브 픽셀부를 형성하므로써, 상기 메인 픽셀부의 킥백 전압을 현저히 감소시킬 수 있다.

이에 대해서는 하기하는 도 9를 참조하여 보다 상세히 설명한다.

도 9는 본 발명에 따른 게이트-소스간 캐패시터의 이전을 설명하는 평면도이다.

도 9를 참조하면, 일반적인 게이트-소스간 캐패시턴스(Cgs1)는 채널층 위에서 게이트 배선과 드레인 배선이 오버레이되는 면적에 의해 정의된다. 본 발명에 따른 추가적인 게이트-소스간 캐패시턴스(Cgs2)는 게이트 배선(110)과 픽셀 전극(142)이 오버레이되는 면적에 의해 정의된다.

이처럼, 추가적인 게이트-소스간 캐패시턴스(Cgs2)의 면적을 메인 픽셀에서 서브 픽셀로 이전시키므로써, 메인 픽셀의 킥백 전압을 현저히 감소시킨다. 즉, 일반적인 게이트-소스간 캐패시턴스(Cgs1)의 면적과 추가적인 게이트-소스간 캐패시턴스(Cgs2)의 면적 비는 대략 60 대 40이다.

상기 킥백 전압(Vk)은 하기하는 수학식 1에 의해 정의된다.

여기서, Cgs는 게이트-소스간 캐패시턴스이고, Cst는 스토리지 캐패시턴스이며, Clc는 액정 캐패시턴스이고, Von은 게이트 온 전압이고, Voff는 게이트 오프 전압이다.

따라서, 플리커 특성 등의 픽셀의 RMS 원인에 의한 화질 불량에 유리하다.

또한, 본 발명에 따른 PVA 모드의 액정표시장치에서는 저계조 잔상 개선에 효과가 있다. 왜냐하면, 서브 픽셀의 감마 곡선이 중간 계조까지 블랙을 유지하기 때문이다.

<실시예-2>

도 10은 본 발명의 제2 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 11은 도 10에 도시된 어레이 기판(200)의 평면도이다. 특히, 스위칭 소자(TFT) 에 원접하는 드레인 배선에 형성된 콘택홀을 갖는 어레이 기판을 도시한다.

도 10 및 도 11을 참조하면, 본 발명의 제2 실시예에 따른 어레이 기판(200)은 기판 위에 가로 방향으로 신장된 게이트 배선(210)과, 상기 게이트 배선(210)에서 연장된 게이트 전극(212)과, 상기 게이트 배선(210)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(210)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(200)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(210) 및 게이트 전극(212)을 커버하는 게이트 절연층(213)과, 상기 게이트 전극(212)을 커버하는 액티브층(214)을 포함한다. 상기 액티브층(214)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(200)은 세로 방향으로 신장된 소스 배선(220)과, 상기 소스 배선(220)에서 연장된 소스 전극(222)과, 상기 소스 전극(222)과 일정 간격 이격된 드레인 전극(223)을 포함한다. 여기서, 상기 게이트 전극(212), 반도체층(214), 반도체 불순물층(215), 소스 전극(222) 및 드레인 전극(223)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(200)은 상기 드레인 전극(223)에서 연장된 제1 상부 스토리지 패턴(224), 단위 픽셀 영역의 우측에 형성되면서 상기 드레인 전극(223)에서 연장된 제1 연장 패턴(225), 상기 제1 연장 패턴(225)에 연결된 제2 커플링 패턴 (226)과, 단위 픽셀 영역의 우측에 형성되면서 상기 제1 연장 패턴(225)에 연결된 제2 연장 패턴(227) 및 상기 제2 연장 패턴(227)에 연결된 제2 상부 스토리지 패턴(228)을 포함한다.

상기 어레이 기판(200)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전극(226)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(230)과 유기절연층(232)을 포함한다. 상기 패시베이션층(230)과 유기절연층(232)은 소스 전극(222)과 드레인 전극(223) 사이의 채널층(214)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(240)를 절연시키는 역할을 수행한다. 상기 채널층(214)은 반도체층(214)과 상기 반도체층(214) 위에 형성된 반도체 불순물층(215)을 포함한다.

상기 유기절연층(232)의 높이 조절을 통해 상기 액정층(200)의 두께(액정층의 셀갭)를 조절할 수도 있다. 물론, 상기 패시베이션층(230)을 생략할 수도 있다.

상기 어레이 기판(200)은 콘택홀(CNTST1)을 통해 하부의 제2 커플링 패턴(224)과 연결되면서 개구된 개구 패턴 형상을 갖는 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 단위 픽셀 영역의 하측과 상측에 각각 형성되면서 단위 픽셀 영역의 우측을 통해 연결된 메인 전극(244) 및 서브 전극(242)을 포함한다. 상기 메인 전극(244)은 우측 방향으로 향하는 쐐기 형상을 정의하고, 상기 서브 전극(242)은 상기 메인 전극(244)이 미형성된 영역에 형성된다.

상기 메인 전극(244)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 개구 패턴에 의해 형성된 서브 전극(242)의 폭은 균일한 것이 바람직하다.

상기 서브 전극(242)의 하측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성되고, 상기 서브 전극(242)의 상측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 서브 전극(242)의 상측에 형성된 2개의 개구 패턴은 상기 서브 전극(242)의 하측에 형성된 2개의 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭된다.

상기 메인 및 서브 전극(244, 242)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(244) 및 서브 전극(242)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

이상에서 설명한 본 발명의 제1 실시예에 따르면, 게이트 배선과 픽셀 전극이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

이상에서 설명한 본 발명의 제2 실시예에 따르면, 유기막 콘택홀의 갯수를 2개로 감소시키므로써, 공정 및 유기막 재료의 불량에 대한 마진을 확보할 수 있다.

일반적인 수퍼-PVA 구조에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 2 포인트로 형성되는 반면, 본 발명의 제2 실시예에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 1 포인트로 형성되므로 게이트-소스간 쇼트 포인트를 감소시킬 수 있다. 상기 게이트-소스간 쇼트 포인트 불량은 삼층막 배선(MoAlMo)위에 유기막을 덮는 공정에서 메인 불량 중의 하나이다.

일반적인 수퍼-PVA 구조에서는 서브 픽셀이 두개로 형성되어 픽셀 결함(pixel defect)에 의한 검사에서 불리했으나, 본 발명의 제2 실시예에 따르면, 서브 픽셀을 하나로 형성하므로써, 픽셀 결합 검사에 유리하고, 어레이 검사의 소요 시간을 줄일 수 있다.

<실시예-3>

도 12는 본 발명의 제3 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 13은 도 12에 도시된 어레이 기판(300)의 평면도이다. 특히, 스위칭 소자(TFT)에 근접하는 스토리지 배선과 원접하는 스토리지 배선 각각에 콘택홀을 형성하고, 중앙 부위의 스토리지 배선의 폭을 증가시킨 어레이 기판을 도시한다.

도 12 및 도 13을 참조하면, 본 발명의 제3 실시예에 따른 어레이 기판(300)은 기판 위에 가로 방향으로 신장된 게이트 배선(310)과, 상기 게이트 배선(310)에서 연장된 게이트 전극(312)과, 상기 게이트 배선(310)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(310)들과 평행하도록 형성된 제1 및 제2 하부 스토리 지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(300)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(310) 및 게이트 전극(312)을 커버하는 게이트 절연층(미도시)과, 상기 게이트 전극(312)을 커버하는 액티브층(314)을 포함한다. 상기 액티브층(314)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(300)은 세로 방향으로 신장된 소스 배선(320)과, 상기 소스 배선(320)에서 연장된 소스 전극(322)과, 상기 소스 전극(322)과 일정 간격 이격된 드레인 전극(323)을 포함한다. 여기서, 상기 게이트 전극(312), 반도체층(314), 반도체 불순물층(315), 소스 전극(322) 및 드레인 전극(323)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(300)은 상기 드레인 전극(323)에서 연장되면서 상기 제1 하부 스토리지 패턴(STL1)을 노출시키는 제1 상부 스토리지 패턴(324), 단위 픽셀 영역의 좌측에 형성되면서 상기 제1 상부 스토리지 패턴(324)에서 연장된 제1 연장 패턴(325), 상기 제1 연장 패턴(325)에 연결된 제2 커플링 패턴(326)과, 단위 픽셀 영역의 좌측에 형성되면서 상기 제1 연장 패턴(325)에 연결된 제2 연장 패턴(327) 및 상기 제2 연장 패턴(327)에 연결되면서 상기 제2 하부 스토리지 패턴(STL2)을 노출시키는 제2 상부 스토리지 패턴(328)을 포함한다.

상기 어레이 기판(300)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전 극(326)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다. 상기 패시베이션층과 유기절연층은 소스 전극(322)과 드레인 전극(323) 사이의 채널층(314)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(340)를 절연시키는 역할을 수행한다. 상기 채널층(314)은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(300)은 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(326)과 연결되면서 개구된 개구 패턴 형상을 갖는 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 제2 커플링 패턴(326)과 콘택되는 메인 전극(344), 제1 하부 스토리지 패턴(STL1)과 콘택되는 제1 서브 전극(342), 상기 제1 서브 전극(342)과 분리되면서 제2 하부 스토리지 패턴(STL2)과 콘택되는 제2 서브 전극(346)을 포함한다.

상기 메인 전극(344)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 제1 서브 전극(342)에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 제2 서브 전극(346)에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극(342)에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된다. 상기 메인 전극(344) 및 제1 및 제2 서브 전극(342, 346)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(344) 및 제1 및 제2 서브 전극(342, 346)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

평면상에서 관찰할 때, 상기 메인 전극(344) 및 제1 및 제2 서브 전극(342, 346) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

이상에서 설명한 본 발명의 제3 실시예에 따르면, 게이트 배선과 픽셀 전극이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

<실시예-4>

도 14는 본 발명의 제4 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 15는 도 14에 도시된 어레이 기판(400)의 평면도이다. 특히, 스위칭 소자(TFT)에 근접하는 드레인 배선과 원접하는 드레인 배선에 형성된 콘택홀과 중앙 부위의 스토리지 배선의 폭을 증가시킨 어레이 기판을 도시한다.

도 14 및 도 15를 참조하면, 본 발명의 제4 실시예에 따른 어레이 기판(400)은 기판 위에 가로 방향으로 신장된 게이트 배선(410)과, 상기 게이트 배선(410)에 서 연장된 게이트 전극(412)과, 상기 게이트 배선(410)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(410)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(400)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(410) 및 게이트 전극(412)을 커버하는 게이트 절연층(미도시)과, 상기 게이트 전극(412)을 커버하는 액티브층(414)을 포함한다. 상기 액티브층(414)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(400)은 세로 방향으로 신장된 소스 배선(420)과, 상기 소스 배선(420)에서 연장된 소스 전극(422)과, 상기 소스 전극(422)과 일정 간격 이격된 드레인 전극(423)을 포함한다. 여기서, 상기 게이트 전극(412), 반도체층(414), 반도체 불순물층(415), 소스 전극(422) 및 드레인 전극(423)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(400)은 제1 상부 스토리지 패턴(424), 제1 연장 패턴(425), 제2 커플링 패턴(426), 제2 연장 패턴(427) 및 제2 상부 스토리지 패턴(428)을 포함한다.

구체적으로, 상기 제1 상부 스토리지 패턴(424)은 상기 드레인 전극(423)에서 연장되면서 상기 제1 하부 스토리지 패턴(STL1) 위에 형성된다. 상기 제1 연장 패턴(425)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 상 부 스토리지 패턴(424)에서 연장된다. 상기 제2 커플링 패턴(426)은 상기 제1 연장 패턴(425)에 연결되면서 상기 제1 커플링 패턴(CPL)을 커버한다. 상기 제2 연장 패턴(427)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 연장 패턴(425)에 연결된다. 상기 제2 상부 스토리지 패턴(428)은 상기 제2 연장 패턴(427)에 연결되면서 상기 제2 하부 스토리지 패턴(STL2) 위에 형성된다.

상기 어레이 기판(400)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전극(426)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다. 상기 패시베이션층과 유기절연층은 소스 전극(422)과 드레인 전극(423) 사이의 채널층(414)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(440)를 절연시키는 역할을 수행한다. 상기 채널층(414)은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(400)은 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(426)과 연결되면서 개구된 개구 패턴 형상을 갖는 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 제2 커플링 패턴(426)과 콘택되는 메인 전극(444), 제1 하부 스토리지 패턴(STL1)과 콘택되는 제1 서브 전극(442), 상기 제1 서브 전극(442)과 분리되면서 제2 하부 스토리지 패턴(STL2)과 콘택되는 제2 서브 전극(446)을 포함한다.

상기 메인 전극(444)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다.

상기 제1 서브 전극(442)에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다.

상기 제2 서브 전극(446)에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극(442)에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된다. 상기 메인 전극(444) 및 제1 및 제2 서브 전극(442, 446)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(444) 및 제1 및 제2 서브 전극(442, 446)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

평면상에서 관찰할 때, 상기 메인 전극(444) 및 제1 및 제2 서브 전극(442, 446) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

이상에서 설명한 본 발명의 제4 실시예에 따르면, 게이트 배선과 픽셀 전극이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

<실시예-5>

도 16은 본 발명의 제5 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 17은 도 16에 도시된 어레이 기판(500)의 평면도이다. 특히, 스위칭 소자(TFT)에 근접하는 드레인 배선에 콘택홀을 형성하고, 중앙 부위의 스토리지 배선의 폭을 증가시킨 어레이 기판을 도시한다.

도 16 및 도 17을 참조하면, 본 발명의 제5 실시예에 따른 어레이 기판(500)은 기판 위에 가로 방향으로 신장된 게이트 배선(510)과, 상기 게이트 배선(510)에서 연장된 게이트 전극(512)과, 상기 게이트 배선(510)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(510)들과 평행하도록 형성된 제1 하부 스토리지 패턴(STL)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(500)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(510) 및 게이트 전극(512)을 커버하는 게이트 절연층(미도시)과, 상기 게이트 전극(512)을 커버하는 액티브층(514)을 포함한다. 상기 액티브층(514)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(500)은 세로 방향으로 신장된 소스 배선(520)과, 상기 소스 배선(520)에서 연장된 소스 전극(522)과, 상기 소스 전극(522)과 일정 간격 이격된 드레인 전극(523)을 포함한다. 여기서, 상기 게이트 전극(512), 반도체층(514), 반도체 불순물층(515), 소스 전극(522) 및 드레인 전극(523)은 박막 트랜지 스터(TFT)를 정의한다.

상기 어레이 기판(500)은 상기 드레인 전극(523)에서 연장되면서 제1 하부 스토리지 패턴(STL) 위에 형성된 제1 상부 스토리지 패턴(524), 단위 픽셀 영역의 좌측에 형성되면서 상기 제1 상부 스토리지 패턴(524)에서 연장된 제1 연장 패턴(525), 상기 제1 연장 패턴(525)에 연결되면서 제1 커플링 패턴(CPL)을 커버하는 제2 커플링 패턴(526)을 포함한다.

상기 어레이 기판(500)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전극(526)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다. 상기 패시베이션층과 유기절연층은 소스 전극(522)과 드레인 전극(523) 사이의 채널층(514)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(540)를 절연시키는 역할을 수행한다. 상기 채널층(514)은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(500)은 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(526)과 연결되면서 개구된 개구 패턴 형상을 갖는 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 단위 픽셀 영역의 하측과 상측에 각각 형성되면서 단위 픽셀 영역의 우측을 통해 연결된 메인 전극(544) 및 서브 전극(542)을 포함한다. 상기 메인 전극(544)은 우측 방향을 향하는 쐐기 형상을 정의하고, 상기 서브 전극(542)은 상기 서브 전극(542)이 미형성된 영역에 형성된다.

상기 서브 전극(542)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 개구 패턴에 의해 형성된 서브 전극(542)의 폭은 균일한 것이 바람직하다.

상기 메인 전극(544)의 하측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성되고, 상기 메인 전극(544)의 상측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 메인 전극(544)의 상측에 형성된 2개의 개구 패턴은 상기 메인 전극(544)의 하측에 형성된 2개의 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭된다.

상기 메인 및 서브 전극(544, 542)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(544) 및 서브 전극(542)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

평면상에서 관찰할 때, 상기 메인 전극(544) 및 서브 전극(542) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

이상에서 설명한 본 발명의 제5 실시예에 따르면, 게이트 배선과 픽셀 전극이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽 셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

이상에서 설명한 본 발명의 제5 실시예에 따르면, 유기막 콘택홀의 갯수를 2개로 감소시키므로써, 공정 및 유기막 재료의 불량에 대한 마진을 확보할 수 있다.

일반적인 수퍼-PVA 구조에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 2 포인트로 형성되는 반면, 본 발명의 제5 실시예에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 1 포인트로 형성되므로 게이트-소스간 쇼트 포인트를 감소시킬 수 있다. 상기 게이트-소스간 쇼트 포인트 불량은 삼층막 배선(MoAlMo)위에 유기막을 덮는 공정에서 메인 불량 중의 하나이다.

일반적인 수퍼-PVA 구조에서는 서브 픽셀이 두개로 형성되어 픽셀 결함(pixel defect)에 의한 검사에서 불리했으나, 본 발명의 제5 실시예에 따르면, 서브 픽셀을 하나로 형성하므로써, 픽셀 결합 검사에 유리하고, 어레이 검사의 소요 시간을 줄일 수 있다.

<실시예-6>

도 18은 본 발명의 제6 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 19는 도 18에 도시된 어레이 기판(600)의 평면도이다. 특히, 도 1과 비교할 때 스위칭 소자(TFT)에 근접하는 드레인 배선과 원접하는 드레인 배선 각각에 콘택홀을 형성하고, 상기 근접하는 드레인 배선과 원접하는 드레인 배선을 연결하는 배선 을 픽셀의 중앙부위로 이동시킨 어레이 기판을 도시한다.

도 18 및 도 19를 참조하면, 본 발명의 제6 실시예에 따른 어레이 기판(600)은 기판 위에 가로 방향으로 신장된 게이트 배선(610)과, 상기 게이트 배선(610)에서 연장된 게이트 전극(612)과, 상기 게이트 배선(610)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(610)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(600)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(610) 및 게이트 전극(612)을 커버하는 게이트 절연층(미도시)과, 상기 게이트 전극(612)을 커버하는 액티브층(614)을 포함한다. 상기 액티브층(614)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(600)은 세로 방향으로 신장된 소스 배선(620)과, 상기 소스 배선(620)에서 연장된 소스 전극(622)과, 상기 소스 전극(622)과 일정 간격 이격된 드레인 전극(623)을 포함한다. 여기서, 상기 게이트 전극(612), 반도체층(614), 반도체 불순물층(615), 소스 전극(622) 및 드레인 전극(623)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(600)은 제1 상부 스토리지 패턴(624), 제1 연장 패턴(625), 제2 커플링 패턴(626), 제2 연장 패턴(627) 및 제2 상부 스토리지 패턴(628)을 포함한다.

구체적으로, 상기 제1 상부 스토리지 패턴(624)은 상기 드레인 전극(623)에서 연장되면서 상기 제1 하부 스토리지 패턴(STL1) 위에 형성된다. 상기 제1 연장 패턴(625)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 상부 스토리지 패턴(624)에서 연장된다. 상기 제2 커플링 패턴(626)은 상기 제1 연장 패턴(625)에 연결되면서 상기 제1 커플링 패턴(CPL)을 커버한다. 상기 제2 연장 패턴(627)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 연장 패턴(625)에 연결된다. 상기 제2 상부 스토리지 패턴(628)은 상기 제2 연장 패턴(627)에 연결되면서 상기 제2 하부 스토리지 패턴(STL2) 위에 형성된다.

상기 어레이 기판(600)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전극(626)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다. 상기 패시베이션층과 유기절연층은 소스 전극(622)과 드레인 전극(623) 사이의 채널층(614)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(640)를 절연시키는 역할을 수행한다. 상기 채널층(614)은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(600)은 개구된 개구 패턴 형상을 갖고서, 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(626)과 연결된 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 제2 커플링 패턴(626)과 콘택되는 메인 전극(644), 제1 하부 스토리지 패턴(STL1)과 콘택되는 제1 서브 전극(642), 상기 제1 서브 전극(642)과 분리되면서 제2 하부 스토리지 패턴(STL2)과 콘택되는 제2 서브 전극(646)을 포함한다.

상기 메인 전극(644)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다.

상기 제1 서브 전극(642)에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다.

상기 제2 서브 전극(646)에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극(642)에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된다. 상기 메인 전극(644) 및 제1 및 제2 서브 전극(642, 446)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(644) 및 제1 및 제2 서브 전극(642, 446)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

평면상에서 관찰할 때, 상기 메인 전극(644) 및 제1 및 제2 서브 전극(642, 446) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

이상에서 설명한 본 발명의 제6 실시예에 따르면, 게이트 배선과 픽셀 전극 이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

이상에서 설명한 본 발명의 제6 실시예에 따르면, 드레인 배선을 단위 픽셀의 중앙에 배치하므로써, 소스 배선과 드레인 배선간에 발생하는 쇼트를 방지할 수 있다.

<실시예-7>

도 20은 본 발명의 제7 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 21은 도 20에 도시된 어레이 기판(700)의 평면도이다. 특히, 도 2와 비교할 때 스위칭 소자(TFT)에 원접하는 드레인 배선에 콘택홀을 형성하고, 상기 근접하는 드레인 배선과 원접하는 드레인 배선을 연결하는 배선을 픽셀의 중앙부위로 이동시킨 어레이 기판을 도시한다.

도 20 및 도 21을 참조하면, 본 발명의 제7 실시예에 따른 어레이 기판(700)은 기판 위에 가로 방향으로 신장된 게이트 배선(710)과, 상기 게이트 배선(710)에서 연장된 게이트 전극(712)과, 상기 게이트 배선(710)에서 이격되면서 단위 픽셀 영역내에서 상기 게이트 라인(710)들과 평행하도록 형성된 제1 및 제2 하부 스토리지 패턴(STL1, STL2)과, 단위 픽셀 영역의 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다.

상기 어레이 기판(700)은 질화규소(SiNx) 등의 재질로 이루어져 상기 게이트 배선(710) 및 게이트 전극(712)을 커버하는 게이트 절연층(미도시)과, 상기 게이트 전극(712)을 커버하는 액티브층(714)을 포함한다. 상기 액티브층(714)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(700)은 세로 방향으로 신장된 소스 배선(720)과, 상기 소스 배선(720)에서 연장된 소스 전극(722)과, 상기 소스 전극(722)과 일정 간격 이격된 드레인 전극(723)을 포함한다. 여기서, 상기 게이트 전극(712), 반도체층(714), 반도체 불순물층(715), 소스 전극(722) 및 드레인 전극(723)은 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(700)은 제1 상부 스토리지 패턴(724), 제1 연장 패턴(725), 제2 커플링 패턴(726), 제2 연장 패턴(727) 및 제2 상부 스토리지 패턴(728)을 포함한다.

구체적으로, 상기 제1 상부 스토리지 패턴(724)은 상기 드레인 전극(723)에서 연장되면서 상기 제1 하부 스토리지 패턴(STL1) 위에 형성된다. 상기 제1 연장 패턴(725)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 상부 스토리지 패턴(724)에서 연장된다. 상기 제2 커플링 패턴(726)은 상기 제1 연장 패턴(725)에 연결되면서 상기 제1 커플링 패턴(CPL)을 커버한다. 상기 제2 연장 패턴(727)은 단위 픽셀 영역을 세로로 분할하도록 센터에 형성되면서 상기 제1 연장 패턴(725)에 연결된다. 상기 제2 상부 스토리지 패턴(728)은 상기 제2 연장 패턴(727)에 연결되면서 상기 제2 하부 스토리지 패턴(STL2) 위에 형성된다.

상기 어레이 기판(700)은 상기 박막 트랜지스터(TFT)를 덮으면서 드레인 전 극(726)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다. 상기 패시베이션층과 유기절연층은 소스 전극(722)과 드레인 전극(723) 사이의 채널층(714)을 커버하여 보호하는 역할과, 상기 박막 트랜지스터(TFT)와 픽셀 전극부(740)를 절연시키는 역할을 수행한다. 상기 채널층(714)은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(700)은 개구된 개구 패턴 형상을 갖고서, 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(726)과 연결된 픽셀 전극부를 포함한다.

구체적으로, 상기 픽셀 전극부는 단위 픽셀 영역의 하측과 상측에 각각 형성되면서 단위 픽셀 영역의 우측을 통해 연결된 메인 전극(742) 및 서브 전극(744)을 포함한다. 상기 서브 전극(744)은 우측 방향으로 향하는 쐐기 형상을 정의하고, 상기 메인 전극(742)은 상기 서브 전극(744)이 미형성된 영역에 형성된다.

상기 서브 전극(744)에는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된다. 상기 거울 대칭되는 Y-자 형상의 분기부는 90도의 각도를 갖는다. 상기 개구 패턴에 의해 형성된 서브 전극(744)의 폭은 균일한 것이 바람직하다.

상기 메인 전극(742)의 하측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성되고, 상기 메인 전극(742)의 상측에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된다. 상기 메인 전극(742)의 상측에 형성된 2개의 개구 패턴은 상기 메인 전극(742)의 하측에 형성된 2개의 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭된다.

상기 메인 및 서브 전극(742, 744)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(742) 및 서브 전극(744)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

이상에서 설명한 본 발명의 제7 실시예에 따르면, 게이트 배선과 픽셀 전극이 오버레이되어 발생하는 추가적인 게이트-소스간 캐패시터(Cgs) 면적을 메인 픽셀에서 서브 픽셀로 이전시킴으로써, 메인 픽셀의 킥백 전압을 감소시켜 화질 불량을 개선할 수 있다.

이상에서 설명한 본 발명의 제7 실시예에 따르면, 유기막 콘택홀의 갯수를 2개로 감소시키므로써, 공정 및 유기막 재료의 불량에 대한 마진을 확보할 수 있다.

일반적인 수퍼-PVA 구조에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 2 포인트로 형성되는 반면, 본 발명의 제7 실시예에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 1 포인트로 형성되므로 게이트-소스간 쇼트 포인트를 감소시킬 수 있다. 상기 게이트-소스간 쇼트 포인트 불량은 삼층막 배선(MoAlMo)위에 유기막을 덮는 공정에서 메인 불량 중의 하나이다.

일반적인 수퍼-PVA 구조에서는 서브 픽셀이 두개로 형성되어 픽셀 결함(pixel defect)에 의한 검사에서 불리했으나, 본 발명의 제7 실시예에 따르면, 서브 픽셀을 하나로 형성하므로써, 픽셀 결합 검사에 유리하고, 어레이 검사의 소요 시간을 줄일 수 있다.

이상에서 설명한 본 발명의 제7 실시예에 따르면, 드레인 배선을 단위 픽셀의 중앙에 배치하므로써, 소스 배선과 드레인 배선간에 발생하는 쇼트를 방지할 수 있다.

상술한 본 발명의 제1 내지 제7 실시예에서는 메인 픽셀과 서브 픽셀의 변환이 하나의 스위칭 소자가 단위 픽셀 영역에 형성된 구조에서 이루어지는 것을 설명하였으나, 하기하는 본 발명의 제8 실시예와 같이 두 개의 스위칭 소자가 단위 픽셀 영역에 형성된 구조를 통해서도 이루어질 수 있다.

<실시예-8>

도 22는 본 발명의 제8 실시예에 따른 액정표시패널을 설명하는 평면도이다. 도 23은 도 22에 도시된 어레이 기판(800)의 평면도이다. 특히, 단위 픽셀 영역에 2개의 스위칭 소자(TFT)를 형성하되, 중앙 부위의 스토리지 배선과 연결된 드레인 전극을 갖는 스위칭 소자(TFT)가 형성된 영역을 메인 픽셀로 정의하고, 가장자리의 스토리지 배선과 연결된 드레인 전극을 갖는 스위칭 소자(TFT)가 형성된 영역을 서브 픽셀로 정의한 것을 도시한다.

도 22 및 도 23을 참조하면, 본 발명의 제8 실시예에 따른 어레이 기판(800)은 단위 픽셀 영역에서 가로 방향으로 신장된 제1 및 제2 게이트 배선(810M, 810S) 과, 상기 제1 및 제2 게이트 배선(810M, 810S) 각각에서 연장된 제1 및 제2 게이트 전극(812M, 812S)과, 상기 제1 및 제2 게이트 배선(810M, 810S)에서 이격되면서 단위 픽셀 영역내에서 상기 제1 게이트 라인(810M)과 수직하도록 형성된 제1 하부 스토리지 패턴(STL)과, 단위 픽셀 영역을 가로 방향으로 2분할하는 제1 커플링 패턴(CPL)을 포함한다. 상기 제1 커플링 패턴(CPL)은 단위 픽셀의 우측 영역에서 제1 하부 스토리지 패턴(STL)과 연결된다.

상기 어레이 기판(800)은 질화규소(SiNx) 등의 재질로 이루어져 상기 제1 및 제2 게이트 배선(810M, 810S)과, 제1 및 제2 게이트 전극(812M, 812S)을 커버하는 게이트 절연층(미도시)과, 상기 제1 및 제2 게이트 전극(812M, 812S) 각각을 커버하는 제1 및 제2 액티브층(814M, 814S)을 포함한다. 상기 제1 및 제2 액티브층(814M, 814S)은 a-Si과 같은 반도체층과, 상기 반도체층 위에 형성된 n+ a-Si과 같은 반도체 불순물층을 포함한다.

상기 어레이 기판(800)은 세로 방향으로 신장된 소스 배선(820)과, 상기 소스 배선(820)에서 연장된 제1 및 제2 소스 전극(822M, 822S)과, 상기 제1 및 제2 소스 전극(822M, 822S)과 일정 간격 각각 이격된 제1 및 제2 드레인 전극(823M, 823S)을 포함한다. 여기서, 상기 제1 게이트 전극(812M), 제1 액티브층(814M), 제1 소스 전극(822M) 및 제1 드레인 전극(823M)은 메인 박막 트랜지스터(TFT)를 정의한다. 또한, 상기 제2 게이트 전극(812S), 제2 액티브층(814S), 제2 소스 전극(822S) 및 제2 드레인 전극(823S)은 서브 박막 트랜지스터(TFT)를 정의한다.

상기 어레이 기판(800)은 상기 제2 드레인 전극(823S)에서 연장되면서 제1 하부 스토리지 패턴(STL) 위에 형성된 상부 스토리지 패턴(824S), 단위 픽셀 영역의 우측에 형성되면서 상기 상부 스토리지 패턴(824S)에서 연장된 제1 연장 패턴(825S)을 포함한다.

상기 어레이 기판(800)은 상기 제1 드레인 전극(823M)에서 연장되면서 제1 커플링 패턴(CPL)을 커버하는 제2 커플링 패턴(826)을 포함한다.

상기 어레이 기판(800)은 상기 메인 및 서브 박막 트랜지스터를 덮으면서 상부 스토리지 패턴(824S)의 일부와 제2 커플링 패턴(826)의 일부를 노출시키도록 순차적으로 적층된 패시베이션층(미도시)과 유기절연층(미도시)을 포함한다.

상기 패시베이션층과 유기절연층은 제1 소스 전극(822M)과 제1 드레인 전극(823M) 사이의 제1 채널층(814M)과, 제2 소스 전극(822S)과 제2 드레인 전극(823S) 사이의 제2 채널층(814S)을 커버하여 보호하는 역할과, 상기 메인 및 서브 박막 트랜지스터와 픽셀 전극부를 절연시키는 역할을 수행한다. 상기 제1 및 제2 채널층(814M, 814S) 각각은 반도체층과 상기 반도체층 위에 형성된 반도체 불순물층을 포함한다.

상기 어레이 기판(800)은 콘택홀(CNTCP)을 통해 하부의 제2 커플링 패턴(826)과 전기적으로 연결되면서 개구된 개구 패턴 형상을 갖는 메인 전극부(844)와, 콘택홀(CNTST1)을 통해 하부의 상부 스토리지 패턴(824S)과 전기적으로 연결되면서 개구된 형상을 갖는 서브 전극부(842)를 포함한다.

상기 메인 전극부(844)는 우측 방향을 향하는 쐐기 형상을 정의하고, 상기 서브 전극(842)은 상기 서브 전극(842)이 미형성된 영역, 즉 단위 픽셀 영역의 하 측 및 상측에 형성된다.

상기 메인 전극부(844)는 단위 픽셀 영역을 가로 방향을 중심축으로 거울 대칭되면서 서로 연결된 3개의 V-자 형상의 개구 패턴을 포함한다. 상기 개구 패턴들중 큰 사이즈의 개구 패턴과 중간 사이즈의 개구 패턴은 양 에지에서 연결되고, 상기 중간 사이즈의 개구 패턴과 작은 사이즈의 개구 패턴은 중앙부에서 연결된다. 상기 V-자 형상의 내각은 90도이다. 상기 V-자 형상의 개구 패턴의 폭은 균일한 것이 바람직하다.

상기 서브 전극(842)의 하측에는 상기 V-자 형상의 개구 패턴과 평행하는 2개의 개구 패턴이 형성되고, 상기 서브 전극(842)의 상측에는 상기 V-자 형상의 개구 패턴과 평행하는 2개의 개구 패턴이 형성된다. 상기 서브 전극(842)의 상측에 형성된 2개의 개구 패턴은 상기 서브 전극(842)의 하측에 형성된 2개의 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭된다.

상기 메인 및 서브 전극(844, 842)에 복수의 개구 패턴들을 형성하는 것은 향후 컬러필터 기판간의 합체를 통해 수용되는 액정층의 도메인을 복수 개로 분할하기 위함이다.

상기 메인 전극(844) 및 서브 전극(842)은 투명한 도전성 물질로 형성될 수 있다. 이러한 투명한 도전성 물질의 예로서는 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 아연(Zinc Oxide, ZO) 등을 들 수 있다.

평면상에서 관찰할 때, 상기 메인 전극(844) 및 서브 전극(842) 각각에 의해 서로 다른 복수의 도메인들이 형성된다. 따라서, 상기한 어레이 기판이나 컬러필터 기판에 형성되어 액정을 배향하는 배향막의 표면을 일정한 방향으로 러빙(rubbing)하는 공정의 생략도 가능하고, 상기 배향막을 형성하지 않아도 무방하다.

이상에서 설명한 바와 같이, 본 발명에 따르면 PVA 구조에서, 게이트 배선과 픽셀 전극이 중첩되어 발생하는 추가적인 게이트-소스간 캐패시터의 면적을 메인 픽셀에서 서브 픽셀로 이전시키므로써, 메인 픽셀의 킥백 전압을 감소시켜 플리커와 같이 픽셀의 RMS 원인에 의해 발생되는 화질 불량을 개선할 수 있다.

또한, 서브 픽셀의 감마 곡선이 중간 계조까지 블랙을 유지하기 때문에 PVA의 저계조 잔상 개선에 효과가 있다.

또한, 유기막 콘택홀의 갯수를 2개로 감소시키므로써, 공정 및 유기막 재료의 불량에 대한 마진을 확보할 수 있다.

또한, 일반적인 수퍼-PVA 구조에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 2 포인트로 형성되는 반면, 본 발명에서는 게이트 배선과 소스 배선간의 오버레이 부분에 1 포인트, 하부 기판의 공통전극층과 소스 배선간의 오버레이 부분에 1 포인트로 형성되므로 게이트-소스간 쇼트 포인트를 감소시킬 수 있다.

또한, 일반적인 수퍼-PVA 구조에서는 서브 픽셀이 두개로 형성되어 픽셀 결함(pixel defect)에 의한 검사에서 불리했으나, 본 발명에 따르면, 서브 픽셀을 하나로 형성하므로써, 픽셀 결합 검사에 유리하고, 어레이 검사의 소요 시간을 줄일 수 있다.

또한, 이상에서 설명한 본 발명에 따르면, 드레인 배선을 단위 픽셀의 중앙에 배치하므로써, 소스 배선과 드레인 배선간에 발생하는 쇼트를 방지할 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

1. 서로 인접하는 게이트 배선들과 서로 인접하는 데이터 배선들에 의해 정의되는 단위 픽셀 영역에 형성된 스위칭 소자;

   상기 단위 픽셀 영역의 중앙 영역에 형성된 메인 픽셀부;

   상기 스위칭 소자에 연결된 제1단을 갖는 커플링 캐패시터; 및

   상기 커플링 캐패시터의 제2단에 연결되고, 상기 단위 픽셀 영역의 잔여 영역에 형성된 서브 픽셀부를 포함하는 어레이 기판.
2. 제1항에 있어서, 상기 메인 픽셀부에는 복수의 개구 패턴들이 형성된 것을 특징으로 하는 어레이 기판.
3. 제1항에 있어서, 상기 서브 픽셀부에는 복수의 개구 패턴들이 형성된 것을 특징으로 하는 어레이 기판.
4. 제1항에 있어서, 상기 메인 픽셀부는 상기 게이트 배선과 평행하면서 상기 단위 픽셀 영역을 2 분할하는 영역에 형성된 것을 특징으로 하는 어레이 기판.
5. 제1항에 있어서, 상기 메인 픽셀부는 상기 스위칭 소자에 연결된 것을 특징으로 하는 어레이 기판.
6. 제1항에 있어서, 상기 메인 픽셀부는

   하부에 형성된 제2 커플링 패턴; 및

   상부에 형성되어 상기 제2 커플링 패턴과 콘택되는 메인 전극을 포함하는 것을 특징으로 하는 어레이 기판.
7. 제6항에 있어서, 상기 서브 픽셀부는

   하부에 형성된 제1 하부 스토리지 패턴;

   상기 제1 하부 스토리지 패턴과 콘택되는 제1 서브 전극;

   하부에 형성된 제2 하부 스토리지 패턴; 및

   상기 제1 서브 전극과 분리되면서 상기 제2 하부 스토리지 패턴과 콘택되는 제2 서브 전극을 포함하는 것을 특징으로 하는 어레이 기판.
8. 제7항에 있어서, 상기 메인 전극에는 단위 픽셀 영역의 가로 방향을 중심축으로 거울 대칭되는 2개의 Y-자 형상의 개구 패턴이 형성된 것을 특징으로 하는 어레이 기판.
9. 제8항에 있어서, 상기 제1 서브 전극에는 상기 Y-자 형상의 분기부와 평행하는 2개의 개구 패턴이 형성된 것을 특징으로 하는 어레이 기판.
10. 제9항에 있어서, 상기 제2 서브 전극에는 상기 Y-자 형상의 분기부와 평행하면서 상기 제1 서브 전극에 형성된 개구 패턴과 가로 방향의 중심축을 기준으로 거울 대칭되는 2개의 개구 패턴이 형성된 것을 특징으로 하는 어레이 기판.
11. 제1항에 있어서, 상기 메인 픽셀부는 메인 액정 캐패시터를 갖는 메인 캐패시터를 포함하는 것을 특징으로 하는 어레이 기판.
12. 제11항에 있어서, 상기 메인 캐패시터는 메인 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 어레이 기판.
13. 제1항에 있어서, 상기 서프 픽셀부는 상기 커플링 캐패시터의 상기 제2단에 연결된 액정 캐패시터를 갖는 최소한 하나의 캐패시터를 포함하는 것을 특징으로 하는 어레이 기판.
14. 제13항에 있어서, 상기 최소한 하나의 캐패시터는 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 어레이 기판.
15. 제1항에 있어서, 상기 단위픽셀영역은 절연막 상에 배치된 제1 및 제2 게이트 배선들 및 제1 및 제2 데이터 배선들에 의해 정의되는 것을 특징으로 하는 어레이 기판.
16. 단위 픽셀 영역에 형성된 메인 게이트 라인;

    상기 메인 게이트 라인에 연결된 메인 스위칭 소자;

    상기 메인 스위칭 소자에 연결되면서 상기 단위 픽셀 영역의 중앙 영역에 형성된 메인 픽셀부;

    상기 단위 픽셀 영역에 형성된 서브 게이트 라인;

    상기 서브 게이트 라인에 연결된 서브 스위칭 소자; 및

    상기 단위 픽셀 영역의 잔여 영역에 형성된 서브 픽셀부를 포함하는 어레이 기판.
17. 제16항에 있어서, 상기 게이트 라인과 수직하도록 형성된 제1 하부 스토리지 패턴과, 단위 픽셀 영역을 가로 방향으로 2분할하는 제1 커플링 패턴을 더 포함하고,

    상기 제1 커플링 패턴은 단위 픽셀의 우측 영역에서 상기 제1 하부 스토리지 패턴과 연결된 것을 특징으로 하는 어레이 기판.
18. 공통전극층을 구비하는 상부 기판;

    액정층; 및

    상기 상부 기판과의 합체를 통해 상기 액정층을 수용하되, 단위 픽셀 영역의 중앙 영역에 형성된 메인 픽셀부와, 스위칭 소자에 연결된 커플링 캐패시터와, 상 기 커플링 캐패시터에 연결되고, 상기 단위 픽셀 영역의 잔여 영역에 형성된 서브 픽셀부를 구비하는 하부 기판을 포함하는 액정표시패널.
19. 제18항에 있어서, 상기 메인 픽셀부 및 서브 픽셀부 각각에는 복수의 개구 패턴들이 형성되고,

    상기 액정층을 상기 단위 픽셀 영역에서 복수의 도메인 영역으로 분할하기 위해 상기 공통전극층에는 복수의 개구 패턴들이 형성된 것을 특징으로 하는 액정표시패널.
20. 게이트 신호를 전달하는 게이트 라인;

    데이터 신호를 전달하는 데이터 라인;

    상기 게이트 라인 및 데이터 라인에 연결된 스위칭 소자;

    상기 스위칭 소자에 연결된 메인 픽셀부;

    일단이 상기 스위칭 소자에 연결된 제1 커플링 캐패시터;

    상기 제1 커플링 캐패시터를 경유하여 상기 스위칭 소자에 연결된 제1 서브 픽셀부;

    일단이 상기 스위칭 소자에 연결된 제2 커플링 캐패시터; 및

    상기 제2 커플링 캐패시터를 경유하여 상기 스위칭 소자에 연결된 제2 서브 픽셀부를 포함하는 것을 특징으로 하는 액정표시장치.
21. 제20항에 있어서, 상기 메인 픽셀부는

    일단이 상기 스위칭 소자에 연결되고, 타단이 공통전압에 연결된 메인 액정 캐패시터; 및

    일단이 상기 스위칭 소자에 연결되고, 타단이 스토리지전압에 연결된 메인 스토리지 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치.
22. 제20항에 있어서, 상기 제1 서브 픽셀부는

    일단이 상기 제1 커플링 캐패시터에 연결되고, 타단이 공통전압에 연결된 제1 액정 캐패시터; 및

    일단이 상기 제1 커플링 캐패시터에 연결되고, 타단이 스토리지전압에 연결된 제1 스토리지 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치.
23. 제20항에 있어서, 상기 제2 서브 픽셀부는

    일단이 상기 제2 커플링 캐패시터에 연결되고, 타단이 상기 공통전압에 연결된 제2 액정 캐패시터; 및

    일단이 상기 제2 커플링 캐패시터에 연결되고, 타단이 상기 스토리지전압에 연결된 제2 스토리지 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치.

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