KR20060079350A

KR20060079350A - 반도체 소자의 소자분리막 형성방법

Info

Publication number: KR20060079350A
Application number: KR1020040117121A
Authority: KR
Inventors: 김종수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2006-07-06

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 산화막 및 라이너 질화막을 순차적으로 형성하는 단계와, 상기 라이너 질화막을 방벽(防壁)으로 상기 반도체 기판을 수직 식각하여 상기 트렌치 하부에 딥 트렌치(deep trench)를 형성하는 단계와, 상기 딥 트렌치와 소정 깊이 트렌치에 APL(Advanced Planarization Layer) 산화막을 형성하는 단계와, 상기 결과물 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화 공정을 수행하여 소자분리막을 형성하는 단계를 포함함으로써, 보이드(void)의 발생을 개선할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다.

Description

반도체 소자의 소자분리막 형성방법{Method for Forming Device Isolation Film of Semiconductor Device}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 도시하는 공정 단면도.

도 2는 종래 기술에 따른 소자분리막과 소자분리막 간에 보이드가 발생한 것을 도시하는 사진.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시하는 공정 단면도.

<도면의 주요부분에 대한 부호의 설명>

10, 110 : 반도체 기판 12, 112 : 산화막

14, 114 : 질화막 16, 116 : APL 산화막

18, 118 : 고밀도 플라즈마 산화막 20 : 보이드

22 : 필드 스탑 불순물층 40, 140 : CMP 장비

130 : 딥 트렌치

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 더욱 상세하게는 고집적 반도체 소자의 소자분리막 형성시 좁은 트렌치를 매립하는 산화막을 매립 특성이 우수한 APL(Advanced Planarization Layer) 물질로 형성하는 경우 트렌치 식각시 반도체 기판을 오목하게 리세스하여 단차를 낮춤으로써 보이드(void)의 발생을 개선할 수 있는 소자분리막 형성방법에 관한 것이다.

반도체 소자가 고집적화되어 감에 따라, 소자분리막 형성을 위한 트렌치의 공간이 좁아지면서 트렌치 매립에 어려움이 있다. 이러한 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.

먼저 도 1a를 참조하면, 반도체 기판(10)을 식각하여 트렌치(미도시)를 형성한 다음, 상기 트렌치에 열 산화 공정을 수행하여 그 표면에 산화막(12)을 형성하고, 산화막(12) 상부에 라이너 질화막(14)을 형성한다. 이때, 트렌치의 측벽에 산화막(12) 및 라이너 질화막(14)이 형성되기 때문에 트렌치 공간이 많이 좁아지게 된다.

다음, 상기 결과물의 트렌치에 APL 산화막(16)을 매립한 뒤 열에 의해 흐르게 하여 1차 매립을 하고, 그 상부 전면에 고밀도 플라즈마 산화막(18)을 증착하여 2차 매립을 한 다음, CMP 장비(40)를 이용하여 고밀도 플라즈마 산화막(18)에 평탄화 공정을 수행함으로써 도 1b에 도시된 바와 같은 반도체 소자의 소자분리막을 형성할 수 있다. 또한, 상기에서 소자분리막 하부에 불순물을 주입하여 필드 스탑 불순물층(22)을 형성한다.

이때, APL 산화막(16) 매립시 트렌치 공간이 넓은 영역에서는 증착 두께가 얇기 때문에 문제가 되지 않지만, 특히 I-타입의 트렌치를 적용하는 경우에는 트렌치 공간이 좁은 영역, 특히 셀 영역에서는 APL 산화막(16)이 트렌치 상부까지 증착되게 되어 보이드(20)가 발생하는 문제점이 있다. 이처럼 보이드(20)가 발생하는 것은 APL 산화막(16)과 고밀도 플라즈마 산화막(18)의 식각 선택비가 서로 다르기 때문에, 고밀도 플라즈마 산화막(18)이 연마에 의해 제거될 때에 APL 산화막(16)이 노출됨으로 인해 나타나는 것이다.

도 2는 종래 기술에 따른 소자분리막과 소자분리막 간에 보이드가 발생한 것을 도시하는 사진으로, 이러한 보이드가 발생하게 되면 게이트 레지듀(gate residue)가 남게 되어 쇼트가 발생하는 문제점이 있었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 100㎚ 이하의 기술 개발 과정에서 소자분리막 형성을 위해 매립 특성이 우수한 APL 물질을 사용함에 있어, 트렌치 식각시에 반도체 기판을 오목하게 리세스하여 단차를 낮춤으로써 보이드의 발생을 개선할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다:

(a) 반도체 기판을 식각하여 트렌치를 형성하는 단계;

(b) 상기 트렌치 표면에 산화막 및 라이너 질화막을 순차적으로 형성하는 단계;

(c) 상기 라이너 질화막을 방벽으로 상기 반도체 기판을 수직 식각하여 상기 트렌치 하부에 딥 트렌치(deep trench)를 형성하는 단계;

(d) 상기 딥 트렌치와 소정 깊이 트렌치에 APL(Advanced Planarization Layer) 산화막을 형성하는 단계; 및

(e) 상기 결과물 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화 공정을 수행하여 소자분리막을 형성하는 단계.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시하는 공정 단면도이다.

도 3a를 참조하면, 소정의 하부 구조를 구비하는 반도체 기판(110) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고 나서, 상기 패드 질화막 상부에 감광막 패턴을 형성한 후, 이를 식각 마스크로 소정의 식각 공정을 수행하여 반도체 기판(110)을 식각함으로써 트렌치(미도시)를 형성한다.

다음, 상기 트렌치에 열 산화 공정을 수행하여 그 표면에 산화막(112)을 형성하고, 산화막(112) 상부에 라이너 질화막(114)을 형성한다. 이때, 트렌치의 측벽에 산화막(112) 및 라이너 질화막(114)이 형성되기 때문에 트렌치 공간이 많이 좁아지게 된다.

도 3b를 참조하면, 라이너 질화막(114)을 방벽으로 반도체 기판(110)을 수직 식각하여 상기 트렌치 하부를 더 식각함으로써 반도체 기판(110)이 오목하게 리세스된 모양의 딥 트렌치(deep trench)(130)를 형성한다.

상기 수직 식각공정은 질산(HNO₃)과 불산(HF)의 혼합 용액을 이용한 습식 식각 공정에 의한 것으로, 상기 질산 용액 대 불산 용액의 부피비는 200 : 1로 조정하는 것이 바람직하다.

도 3c를 참조하면, 딥 트렌치(130)와 그 상부의 트렌치에 APL 물질을 0℃에서 증착한 다음 300∼400℃, 바람직하게는 350℃ 정도의 열을 가하여 흐르게 하는 방법으로 APL 물질을 매립하되, 좁은 공간의 트렌치 상부까지 APL 물질이 채워지지 않도록 하여 APL 산화막(116)을 형성한다.

그런 다음, APL 산화막(116)을 "A"로 표시된 점선 부분까지 제거함으로써 APL 산화막(116)이 트렌치 상부까지 채워지는 것을 더욱 방지할 수 있다.

도 3d를 참조하면, 상기 결과물 상부에 고밀도 플라즈마 산화막(118)을 증착한 후 CMP 장비(140)를 이용하여 고밀도 플라즈마 산화막(118)에 평탄화 공정을 수행함으로써 도 3e에 도시된 바와 같은 반도체 소자의 소자분리막을 형성할 수 있다.

본 발명에 의하면, 종래 기술에서와 같이 소자분리막 하부에 필드 스탑 불순물을 주입하는 공정을 수행하지 않아도 된다.

상기한 바와 같이, 본 발명은 100㎚ 이하 DRAM 기술에서 발생되는 현상으로, 소자분리막 형성시 트렌치를 매립하는 APL 산화막(116)은 매립 특성이 우수하긴 하지만 트렌치의 좁은 공간으로 인해 APL 산화막(116)이 트렌치 상부까지 높게 형성되는 문제점을 개선하기 위한 것이다. 이를 위해, 본 발명에서는 트렌치 아랫 부분을 더 식각하여 반도체 기판(110)이 오목하게 리세스된 모양으로 딥 트렌치 (130)를 형성하는 것에 의해 트렌치 내에서의 APL 산화막(116)의 높이가 낮아지기 때문에 고밀도 플라즈마 산화막(118)을 더욱 깊게까지 증착할 수 있어 보이드 발생을 방지할 수 있게 된다.

아울러, 본 발명의 다른 실시예에 의하면 소자분리막의 하부에 필드 스탑 불순물을 주입하는 공정을 더 수행함으로써 두 소자간 펀치(punch) 특성을 개선할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에서는 고집적 반도체 소자의 소자분리막 형성시 좁은 트렌치를 매립하는 산화막을 매립 특성이 우수한 APL 물질로 형성함에 있어 트렌치 식각시 반도체 기판을 오목하게 리세스하여 단차를 낮춘 다음 APL 물질이 트렌치 상부까지 채워지지 않도록 트렌치를 매립한 후 고밀도 플라즈마 산화막을 형성함으로써 보이드가 발생하지 않는 소자분리막을 얻을 수 있고, 아울러 소자분리막 하부에 별도의 필드 스탑 불순물을 주입하지 않아도 되는 이점이 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

(a) 반도체 기판을 식각하여 트렌치를 형성하는 단계;

(b) 상기 트렌치 표면에 산화막 및 라이너 질화막을 순차적으로 형성하는 단계;

(c) 상기 라이너 질화막을 방벽으로 상기 반도체 기판을 수직 식각하여 상기 트렌치 하부에 딥 트렌치(deep trench)를 형성하는 단계;

(d) 상기 딥 트렌치와 소정 깊이 트렌치에 APL(Advanced Planarization Layer) 산화막을 형성하는 단계; 및

(e) 상기 결과물 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화 공정을 수행하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제 1 항에 있어서,

상기 수직 식각공정은 질산(HNO₃)과 불산(HF)의 혼합 용액을 이용한 습식 식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제 1 항에 있어서,

상기 APL 산화막은 0℃에서 증착한 다음 300∼400℃의 열처리 공정으로 형성 되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제 1 항에 있어서,

상기 (d) 단계 이후 (e) 단계 전에, 상기 APL 산화막을 소정 부분 제거하는 공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.