KR20060079028A

KR20060079028A - Plasma display panel

Info

Publication number: KR20060079028A
Application number: KR1020040118594A
Authority: KR
Inventors: 이승준; 최경우
Original assignee: 엘지전자 주식회사
Priority date: 2004-12-31
Filing date: 2004-12-31
Publication date: 2006-07-05

Abstract

본 발명은 어드레스 기간의 방전특성을 개선할 수 있는 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel which can improve the discharge characteristics of the address period.

본 발명에 따른 플라즈마 디스플레이 패널은 상부 기판에 소정의 간격을 두고 나란하게 형성되는 스캔전극 및 서스테인 전극과; 상기 스캔전극 및 서스테인 전극과 교차하도록 하부 기판상에 형성되며, 상기 스캔전극과 중첩되는 영역이 나머지 영역보다 두껍게 형성되는 어드레스 전극을 구비한다.According to an exemplary embodiment of the present invention, a plasma display panel includes: a scan electrode and a sustain electrode formed side by side at a predetermined interval on an upper substrate; And an address electrode formed on the lower substrate so as to intersect the scan electrode and the sustain electrode, and an area overlapping the scan electrode is formed thicker than the remaining area.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}Plasma Display Panel

도 1은 일반적인 플라즈마 디스플레이 패널의 전극 배치를 나타낸 도면.1 is a view showing an electrode arrangement of a typical plasma display panel.

도 2는 종래의 3전극 교류 면방전형 PDP의 방전셀을 나타내는 사시도.2 is a perspective view showing a discharge cell of a conventional three-electrode AC surface discharge type PDP.

도 3은 종래의 방전셀에 형성되는 방전공간을 간략하게 나타낸 도면.3 is a view briefly showing a discharge space formed in a conventional discharge cell.

도 4는 본 발명에 따른 PDP의 방전셀을 나타낸 도면.4 is a view showing a discharge cell of the PDP according to the present invention;

도 5는 도 4에 나타낸 방전셀의 하부기판을 90°회전시켜 간략하게 나타낸 단면도.FIG. 5 is a cross-sectional view schematically illustrating a 90 ° rotation of a lower substrate of the discharge cell shown in FIG.

도 6은 플라즈마 디스플레이 패널의 한 프레임을 나타낸 도면.6 shows one frame of a plasma display panel;

도 7은 도 4의 전극들에 인가되는 구동파형을 나타내는 파형도.7 is a waveform diagram illustrating driving waveforms applied to the electrodes of FIG. 4.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

1 : 방전셀 10, 40 : 상부기판1: discharge cell 10, 40: upper substrate

12, 42 : 투명전극 13, 43 : 금속 버스전극12, 42: transparent electrode 13, 43: metal bus electrode

14, 44 : 상부 유전체층 16,46 : 보호막14, 44: upper dielectric layer 16, 46: protective film

18, 48 : 하부기판 22, 52 : 하부 유전체층18, 48: lower substrate 22, 52: lower dielectric layer

24, 54 : 격벽 26, 46 : 형광체층24, 54: partition 26, 46: phosphor layer

50 : 돌출부50: protrusion

본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 어드레스 기간의 방전특성을 개선할 수 있는 플라즈마 디스플레이 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a plasma display panel capable of improving discharge characteristics of an address period.

최근까지도 주류를 이루고 있는 음극선관(Cathod Ray Tube : CRT) 또는 브라운관은 무게와 부피가 크다는 단점 때문에, 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판 표시 장치(Flat Panel Display : FPD)가 개발되고 있다.Cathode ray tube (CRT) or CRT tube, which has been the mainstream until recently, has the disadvantage of being bulky and bulky. Therefore, many types of flat panel displays (FPD) can overcome the limitations of this cathode ray tube. Is being developed.

이러한 평판 표시 장치에는 액정 표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함), 전계 방출 표시장치(Field Emission Display : FED), 일렉트로 루미네센스(Elcctro Luminescence : EL) 등이 있다.Such flat panel displays include liquid crystal displays (LCDs), plasma display panels (hereinafter referred to as "PDPs"), field emission displays (FEDs), and electroluminescence (Elcctro). Luminescence (EL).

이와같은 표시 장치 중 대형 패널의 제작이 용이한 PDP가 주목받고 있다.Among such display devices, PDP, which is easy to manufacture a large panel, is drawing attention.

PDP는 He+Xe, Ne+Xe, He+Ne+Xe 가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로서 문자 또는 그래픽을 포함한 화상 및 동영상을 표시하게 된다. 이러한 PDP는 비디오 데이터에 따라 화소들 각각의 방전 기간을 조절함으로써 화상을 표시하며, 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다.The PDP emits phosphors by 147 nm ultraviolet rays generated during the discharge of He + Xe, Ne + Xe, and He + Ne + Xe gases, thereby displaying images and video including characters or graphics. Such a PDP displays an image by adjusting the discharge period of each pixel according to the video data, and provides a greatly improved image quality by the recent technology development.

특히, 3전극 교류 면방전형 PDP는 방전시 유전체층을 이용하여 벽전하를 축적함으로 인해 방전에 필요한 전압을 낮추게 되며, 플라즈마의 스퍼터링(Sputtering)으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 지닌다.In particular, the three-electrode AC surface discharge type PDP lowers the voltage required for discharge by accumulating wall charges using a dielectric layer during discharge, and has advantages of low voltage driving and long life because it protects the electrodes from sputtering of plasma.

도 1은 일반적인 플라즈마 디스플레이 패널의 전극 배치를 나타낸 도면이다.1 is a diagram illustrating an electrode arrangement of a general plasma display panel.

도 1은 방전셀(1)을 포함하는 PDP의 전체적인 전극 배치 구조를 도시한 것이다. 도 1에서 방전셀(1)은 스캔전극 라인들(Y1 내지 Ym), 서스테인 전극 라인들(Z1 내지 Zm) 및 어드레스 전극 라인들(또는 데이터 전극 라인들, X1 내지 Xn)의 교차 지점마다 구성됨을 알 수 있다.FIG. 1 shows the overall electrode arrangement structure of a PDP including a discharge cell 1. In FIG. 1, the discharge cell 1 is configured at each intersection of scan electrode lines Y1 to Ym, sustain electrode lines Z1 to Zm, and address electrode lines (or data electrode lines X1 to Xn). Able to know.

스캔전극 라인들(Y1 내지 Ym)은 스캔 펄스와 서스테인 펄스를 공급하여 방전셀들(1)이 라인 단위로 스캔되도록 함과 아울러 방전셀들(1)에서 방전이 유지되도록 한다.The scan electrode lines Y1 to Ym supply the scan pulse and the sustain pulse so that the discharge cells 1 are scanned in units of lines and the discharge is maintained in the discharge cells 1.

서스테인전극 라인들(Z1 내지 Zm)은 공통적으로 서스테인 펄스를 공급하여 스캔전극 라인들(Y1 내지 Ym)과 함께 방전셀들(1)에서 방전이 유지되게 한다. 어드레스 전극라인들(X1 내지 Xn)은 스캔 펄스와 동기되는 데이터 펄스를 라인 단위로 공급하여 데이터 펄스의 논리값에 따라 방전이 유지될 방전셀들(1)이 선택되게 한다.The sustain electrode lines Z1 to Zm commonly supply a sustain pulse to maintain the discharge in the discharge cells 1 together with the scan electrode lines Y1 to Ym. The address electrode lines X1 to Xn supply data pulses synchronized with scan pulses in line units so that the discharge cells 1 in which discharges are to be maintained are selected according to the logic value of the data pulses.

도 2는 종래의 3전극 교류 면방전형 PDP의 방전셀을 나타내는 사시도이다.2 is a perspective view showing a discharge cell of a conventional three-electrode AC surface discharge type PDP.

도 2를 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 시스테인전극(Z)과, 하부기판(18) 상에 형성된 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y, 12Z)과, 투명전극(12Y, 12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y, 13Z)을 포함한다.Referring to FIG. 2, the discharge cells of the three-electrode AC surface discharge type PDP include scan electrodes Y and cysteine electrodes Z formed on the upper substrate 10, and address electrodes X formed on the lower substrate 18. ). Each of the scan electrode Y and the sustain electrode Z has a line width smaller than that of the transparent electrodes 12Y and 12Z and the transparent electrodes 12Y and 12Z, and is formed on the metal bus electrode 13Y, which is formed at one edge of the transparent electrode. 13Z).

투명전극(12Y, 12Z)은 통상 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인 듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO)등의 금속으로 상부기판(10) 상에 형성된다. 금속버스전극(13Y, 13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y, 12Z) 상에 형성되어 저항이 높은 투명전극(12Y, 12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인 전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다.The transparent electrodes 12Y and 12Z are usually made of metal such as indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). It is formed on (10). The metal bus electrodes 13Y and 13Z are usually formed of metal such as chromium (Cr) and formed on the transparent electrodes 12Y and 12Z, thereby reducing the voltage drop caused by the transparent electrodes 12Y and 12Z having high resistance. The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan electrode Y and the sustain electrode Z side by side.

보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통산 산화마그네슘(MgO)이 이용된다.The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. Magnesium oxide (MgO) is used as the protective film 16.

어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인 전극(Z)과 교차되는 방향으로 형성된다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode X is formed, and the phosphor layer 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode X is formed in a direction crossing the scan electrode Y and the sustain electrode Z.

상부 유전체층(14)과 하부 유전체층(22)에는 방전으로 형성된 벽전하들이 축적된다. 이러한, 유전체층(14, 22)과 보호막(16)은 외부에서 인가되는 방전 전압을 낮출수 있게 한다.Wall charges formed by discharge are accumulated in the upper dielectric layer 14 and the lower dielectric layer 22. The dielectric layers 14 and 22 and the protective layer 16 can lower the discharge voltage applied from the outside.

격벽(24)은 상하부 기판(10, 18)과 함께 방전 공간을 마련한다. 그리고, 격벽(4)은 어드레스 전극(20)과 나란하게 형성되어 가스 방전에 의해 생성된 자외선 및 가시광선이 이 인접한 방전셀에 누설되는 것을 방지한다. 상/하부기판(10, 18)과 격벽(24) 사이에 마련된 방전공간에는 가스 방전을 위한 He, Ne, Ar, Xe, Kr 등 의 불활성 가스, 이들이 조합된 방전가스(또는 혼합가스), 또는 방전에 의해 자외선을 발생시킬 수 있는 엑시머(Excimer) 가스가 충진된다.The partition wall 24 provides a discharge space together with the upper and lower substrates 10 and 18. The partition wall 4 is formed in parallel with the address electrode 20 to prevent the ultraviolet rays and the visible light generated by the gas discharge from leaking into the adjacent discharge cells. In the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24, an inert gas such as He, Ne, Ar, Xe, Kr for discharging the gas, a discharge gas (or a mixed gas) in which these are combined, or Excimer gas, which may generate ultraviolet rays, is filled by the discharge.

형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광선을 발생하게 된다.The phosphor layer 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red (R), green (G), and blue (B).

앞에서 말한 바와 같이, 종래의 3전극 교류 면방전형 AC PDP는 상부 기판(10)에 형성되는 스캔전극(Y) 및 서스테인 전극(Z)과 하부기판(18)에 형성되는 어드레스 전극(X)에 의해 방전이 이루어진다. 방전에 의해 형광체(26)로부터 발생하는 가시광선은 상부기판(10)을 통해 PDP 패널 전면으로 방출된다. 이를 위해, 스캔전극(Y) 및 서스테인 전극(Z)이 투명전극으로 형성된다.As mentioned above, the conventional three-electrode AC surface discharge type AC PDP is formed by the scan electrode Y formed on the upper substrate 10 and the sustain electrode Z and the address electrode X formed on the lower substrate 18. Discharge is made. Visible light generated from the phosphor 26 by the discharge is emitted to the front surface of the PDP panel through the upper substrate 10. To this end, the scan electrode Y and the sustain electrode Z are formed as transparent electrodes.

도 3은 종래의 방전셀에 형성되는 방전공간을 간략하게 나타낸 도면으로 한판을 90° 회전시켜 나타낸 도면이다.3 is a view schematically showing a discharge space formed in a conventional discharge cell by rotating the plate 90 °.

도 3을 참조하면, 방전이 일어날 방전셀(1)을 선택하기 위한 어드레스 방전시, 어드레스 전극(X)와 스캔전극(Y)에 각각 정극성 전압 데이터 펄스(DP)와 부극성 스캔펄스(-SCNP)가 인가되어 방전을 일으킴으로서 방전셀을 선택하게 된다. 이 어드레스 방전에 의해 서스테인 기간의 방전이 일어나도록 방전셀(1) 내의 환경을 조성한다.Referring to FIG. 3, in the address discharge for selecting the discharge cell 1 to be discharged, the positive voltage data pulse DP and the negative scan pulse (−) are applied to the address electrode X and the scan electrode Y, respectively. SCNP) is applied to generate a discharge to select a discharge cell. The environment in the discharge cell 1 is created so that discharge in the sustain period is caused by this address discharge.

이러한 어드레스 방전은 형광체층(26) 및 하부 유전체층(22)과 상부 유전체층(14) 및 보호막(16)에 리셋기간(RP)에 형성된 벽전하와 어드레스 전극(X)과 스캔전극(Y)에 인가되는 고전압 펄스에 의해 발생된다. 형광체층(26), 보호막(16) 및 유전체층(14, 22)에의해 축적된 벽전하는 스캔전극(Y)과 어드레스 전극(X)에 공급 되는 고전압 펄스의 전위를 낮추는 역할을 한다. 즉 정극성 벽전하가 충전된 전극에 정극성 고전압 펄스를 인가하면, 정극성 벽전하의 전위와 정극성 고전압 펄스의 전위가 합쳐짐으로 해서 방전이 발생하게 된다.The address discharge is applied to the wall charges formed in the reset period RP in the phosphor layer 26, the lower dielectric layer 22, the upper dielectric layer 14, and the passivation layer 16 and to the address electrode X and the scan electrode Y. Is generated by a high voltage pulse. The wall charges accumulated by the phosphor layer 26, the protective film 16, and the dielectric layers 14 and 22 lower the potential of the high voltage pulses supplied to the scan electrode Y and the address electrode X. That is, when the positive high voltage pulse is applied to the electrode charged with the positive wall charge, the electric potential of the positive wall charge and the electric potential of the positive high voltage pulse are combined to generate a discharge.

이와 같은 원리에 의해 발생되는 방전은 보호막(16)과 형광체층(26) 사이의 방전 공간에서 일어난다. 특히, 스캔전극(Y)과 어드레스 전극(X)의 사이에서 일어나는 방전의 전극간 거리(T2)는 도 3과 같다. 이 전극간 거리(T2)는 방전셀 내부에서 방전이 일어나게 하기 위한 전압을 결정하는 거리이다. 통상, 대기중에서 1cm 떨어진 두 전극간에 방전을 일으키기 위해선, 대략 3000[V]의 전압이 필요한다. 방전셀 내부에서는 두 전극간 거리(T2)와 충전된 벽전하에 의해 방전전압이 결정되다. 즉, 이 전극간 거리(T2)는 PDP의 방전특성과 직결되는 요소로 방전공간내의 가스를 여기시켜 플라즈마 상태 즉, 이온화 되도록 하는 효율과 관계된다.The discharge generated by this principle occurs in the discharge space between the protective film 16 and the phosphor layer 26. In particular, the inter-electrode distance T2 of the discharge occurring between the scan electrode Y and the address electrode X is shown in FIG. 3. This inter-electrode distance T2 is a distance for determining the voltage for causing the discharge to occur inside the discharge cell. Normally, a voltage of approximately 3000 [V] is required to cause a discharge between two electrodes 1 cm away from the atmosphere. Inside the discharge cell, the discharge voltage is determined by the distance T2 between the two electrodes and the charged wall charge. In other words, the distance T2 between the electrodes is related to the efficiency of exciting the gas in the discharge space and causing the plasma state, i.e., ionization, to be directly related to the discharge characteristics of the PDP.

전극간 거리(T2)가 짧아지면, 전극에 인가되는 고전압 펄스의 전위는 낮아져서 PDP의 구동에 따른 소비전력은 감소시킬 수 있지만, 실제 가스를 여기하기 위한 방전거리(T1) 또한 짧아진다. 짧아진 방전거리(T1)에 의해 방전공간내의 가스가 충분히 여기되지 않게된다. 방전공간내의 가스가 충분히 여기되지 않으며, 방전시 발생되는 자외선의 양이 적어지기 때문에 결국 형광체로부터 방출되는 가시광선의 양도 적어지게 된다. 즉, PDP의 표시품질이 저하된다.When the distance T2 between the electrodes is shortened, the potential of the high voltage pulse applied to the electrode is lowered, so that power consumption due to driving of the PDP can be reduced, but the discharge distance T1 for exciting the actual gas is also shortened. The gas in the discharge space is not sufficiently excited by the shortened discharge distance T1. Since the gas in the discharge space is not sufficiently excited and the amount of ultraviolet rays generated at the time of discharge becomes small, the amount of visible light emitted from the phosphor eventually decreases. In other words, the display quality of the PDP is degraded.

반면에, 전극간 거리(T2)가 늘어나면, 방전거리(T1)도 늘어나고 방전시 가스의 활성도가 증가하여 자외선의 방출량이 늘어남으로 인해 형광체가 방출하는 가시광선의 양이 증가하여 표시품질이 좋아진다. 하지만, 더 높은 전위의 펄스를 인가 해야 하기 때문에 PDP의 전력 소비량이 증가하고, 구동부에 따르는 부담도 커지게 된다.On the other hand, when the distance T2 between the electrodes increases, the discharge distance T1 also increases, the activity of the gas increases during discharge, and the amount of visible light emitted by the phosphor increases due to an increase in the amount of ultraviolet rays emitted, thereby improving display quality. . However, since a pulse of a higher potential must be applied, the power consumption of the PDP increases, and the burden on the driver increases.

즉, 전극간 거리(T2)에 따른 방전특성을 좋게하면, 방전전압과 관계된 방전특성이 나빠지고, 방전 전압과 관계된 방전특성을 좋게하면, 방전거리와 관계된 방전특성이 나빠지는 문제점이 있다. 이로인해, 어드레스 방전시의 방전 전압은 낮추면서 방전거리를 유지하는 방법이 요구되고 있다.That is, if the discharge characteristic according to the distance T2 between the electrodes is improved, the discharge characteristic related to the discharge voltage becomes worse, and when the discharge characteristic related to the discharge voltage is improved, the discharge characteristic related to the discharge distance becomes worse. Thus, there is a demand for a method of maintaining the discharge distance while lowering the discharge voltage during address discharge.

따라서, 본 발명의 목적은 어드레스 기간의 방전특성을 개선할 수 있는 플라즈마 디스플레이 패널을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a plasma display panel which can improve the discharge characteristics of the address period.

상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널은 상부 기판에 소정의 간격을 두고 나란하게 형성되는 스캔전극 및 서스테인 전극과; 상기 스캔전극 및 서스테인 전극과 교차하도록 하부 기판상에 형성되며, 상기 스캔전극과 중첩되는 영역이 나머지 영역보다 두껍게 형성되는 어드레스 전극을 구비한다.In order to achieve the above object, the plasma display panel according to the present invention includes a scan electrode and a sustain electrode formed side by side at a predetermined interval on the upper substrate; And an address electrode formed on the lower substrate so as to intersect the scan electrode and the sustain electrode, and an area overlapping the scan electrode is formed thicker than the remaining area.

상기 스캔 전극 및 서스테인 전극을 덮도록 상기 상부 기판 상에 형성되는 유전체층과, 상기 유전체층 상에 형성되는 보호막을 더 구비한다.A dielectric layer formed on the upper substrate to cover the scan electrode and the sustain electrode, and a protective film formed on the dielectric layer.

상기 어드레스전극을 덮도록 형성되는 유전체층과, 상기 유전체층 및 상기 격벽 상에 도포되는 형광체를 더 구비한다.And a dielectric layer formed to cover the address electrode, and a phosphor coated on the dielectric layer and the partition wall.

상기 목적 외에 본 발명의 다른 특징 및 효과들은 첨부도면을 참조한 실시예 에 대한 설명을 통해 드러나게 될 것이다.Other features and effects of the present invention in addition to the above object will be revealed through the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 7을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 4 to 7.

도 4는 본 발명에 따른 PDP의 방전셀을 나타낸 도면이다.4 is a view showing a discharge cell of the PDP according to the present invention.

도 4를 참조하면, 상부기판(40), 상부기판에 형성된 스캔전극(Y), 서스테인 전극(Z), 상부 유전체층(44), 보호막(46)과 하부기판(48), 하부기판에 형성된 격벽(56), 하부 유전체층(52), 형광체층(56) 및 돌출부(50)를 갖는 어드레스 전극(X)를 구비한다.Referring to FIG. 4, barrier ribs formed on the upper substrate 40, the scan electrode Y formed on the upper substrate, the sustain electrode Z, the upper dielectric layer 44, the passivation layer 46 and the lower substrate 48, and the lower substrate. And an address electrode X having a lower dielectric layer 52, a phosphor layer 56, and a protrusion 50. As shown in FIG.

상부기판(40)상에는 스캔전극(Y) 및 서스테인전극(Z)이, 하부기판(48) 상에는 돌출부(50)를 갖는 어드레스전극(X)을 형성된다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(42Y, 42Z)과, 투명전극(42Y, 42Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(43Y, 43Z)을 포함한다.The scan electrode Y and the sustain electrode Z are formed on the upper substrate 40, and the address electrode X having the protrusion 50 is formed on the lower substrate 48. Each of the scan electrode Y and the sustain electrode Z has a line width smaller than the line widths of the transparent electrodes 42Y and 42Z and the transparent electrodes 42Y and 42Z, and the metal bus electrodes 43Y formed at one edge of the transparent electrode. 43Z).

어드레스 전극(X)은 격벽(54)와 나란하게 하부기판(48) 상에 형성되고, 하부유전체층(52)은 이 어드레스 전극(X)을 덮도록 하부기판(48)상에 도포된다. 어드레스 전극(X)에는 도 4와 같이 돌출부(50)가 형성된다. 이 돌출부(50)는 상부기판(40)에 형성된 스캔전극(Y)과 어드레스 전극(X)이 교차하는 부분에 형성되어, 어드레스 기간(AP)에 어드레스 전극(X)과 스캔전극(Y)간의 대항방전시 전극간거리를 짧게하여 방전전압이 낮아지도록 한다.The address electrode X is formed on the lower substrate 48 in parallel with the partition wall 54, and the lower dielectric layer 52 is applied on the lower substrate 48 to cover the address electrode X. The protrusion 50 is formed on the address electrode X as shown in FIG. 4. The protrusion 50 is formed at a portion where the scan electrode Y formed on the upper substrate 40 and the address electrode X intersect each other, and thus, between the address electrode X and the scan electrode Y during the address period AP. In the case of counter discharge, shorten the distance between electrodes to lower the discharge voltage.

투명전극(42Y, 42Z)은 통상 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 인듐 틴 징크 옥사이드(ITZO)등의 금속으로 상부기판(40) 상에 형성된다. 금속버스전극(43Y, 43Z)은 통상 크롬(Cr), 금(Ag) 등의 금속으로 투명전극(42Y, 42Z) 상에 형성되어 저항이 높은 투명전극(42Y, 42Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인 전극(Z)이 나란하게 형성된 상부기판(40)에는 상부 유전체층(44)과 보호막(46)이 적층된다.The transparent electrodes 42Y and 42Z are usually formed on the upper substrate 40 by using a metal such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO). The metal bus electrodes 43Y and 43Z are usually formed of metals such as chromium (Cr) and gold (Ag) and formed on the transparent electrodes 42Y and 42Z to reduce the voltage drop caused by the transparent electrodes 42Y and 42Z having high resistance. Play a role. The upper dielectric layer 44 and the passivation layer 46 are stacked on the upper substrate 40 having the scan electrode Y and the sustain electrode Z side by side.

보호막(46)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전제층(44)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(46)으로는 통산 산화마그네슘(MgO)이 이용된다.The passivation layer 46 prevents damage to the upper dielectric layer 44 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. Magnesium oxide (MgO) is used as the protective film 46.

어드레스전극(X)이 형성된 하부기판(48) 상에는 하부 유전체층(52), 격벽(54)이 형성되며, 하부 유전체층(52)과 격벽(54) 표면에는 형광체층(56)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인 전극(Z)과 교차되는 방향으로 형성된다.The lower dielectric layer 52 and the partition wall 54 are formed on the lower substrate 48 on which the address electrode X is formed, and the phosphor layer 56 is coated on the surfaces of the lower dielectric layer 52 and the partition wall 54. The address electrode X is formed in a direction crossing the scan electrode Y and the sustain electrode Z.

상부 유전체층(44)과 하부 유전체층(52)에는 방전으로 형성된 벽전하들이 축적된다. 이러한, 유전체층(44, 52)과 보호막(46)은 외부에서 인가되는 방전 전압을 낮출수 있게 한다.Wall charges formed by discharge are accumulated in the upper dielectric layer 44 and the lower dielectric layer 52. The dielectric layers 44 and 52 and the protective layer 46 can lower the discharge voltage applied from the outside.

격벽(54)은 상하부 기판(40, 48)과 함께 방전 공간을 마련한다. 그리고, 격벽(54)은 어드레스 전극(X)과 나란하게 형성되어 가스 방전에 의해 생성된 자외선 및 가시광선이 이 인접한 방전셀에 누설되는 것을 방지한다. 상/하부기판(40, 48)과 격벽(54) 사이에 마련된 방전공간에는 가스 방전을 위한 He, Ne, Ar, Xe, Kr 등의 불활성 가스, 이들이 조합된 방전가스(또는 혼합가스), 또는 방전에 의해 자외 선을 발생시킬 수 있는 엑시머 가스가 충진된다.The partition wall 54 provides a discharge space together with the upper and lower substrates 40 and 48. The partition wall 54 is formed in parallel with the address electrode X to prevent the ultraviolet rays and the visible light generated by the gas discharge from leaking into the adjacent discharge cells. In the discharge space provided between the upper and lower substrates 40 and 48 and the partition wall 54, an inert gas such as He, Ne, Ar, Xe, Kr for discharging the gas, a discharge gas (or a mixed gas) in combination thereof, or The excimer gas, which can generate ultraviolet rays, is filled by the discharge.

형광체층(56)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광선을 발생하게 된다.The phosphor layer 56 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red (R), green (G), and blue (B).

도 5는 도 4에 나타낸 방전셀의 하부기판을 90° 회전시켜 간략하게 나타낸 단면도이다.FIG. 5 is a cross-sectional view schematically illustrating a 90 ° rotation of the lower substrate of the discharge cell shown in FIG.

도 5와 같이, 방전공간내에서 어드레스 전극(X)에는 돌출부(50)가 형성된다.As shown in FIG. 5, the protrusion 50 is formed in the address electrode X in the discharge space.

이 돌출부(50)는 어드레스 전극(X)의 전 구간에 형성되는 것이 아니라, 스캔전극(Y)과 어드레스 전극(X) 교차하는 부분에 국소적으로 형성된다. 이 돌출부(50)는 어드레스전극(X)의 성형시 스캔전극(Y)과의 교차부만을 두껍게하여 형성된다.The protrusion 50 is not formed in the entire section of the address electrode X, but is formed locally at the portion where the scan electrode Y and the address electrode X intersect. The protrusion 50 is formed by thickening only the intersection with the scan electrode Y when the address electrode X is formed.

어드레스 기간(AP)에 스캔전극(Y)에 부극성 스캔펄스(-SCNP)가 인가되고, 어드레스 전극(X)에 정극성 데이터 펄스(DP)가 인가되면, 방전셀 내부에서는 셀 선택을 위한 어드레스 방전이 발생한다.When the negative scan pulse (-SCNP) is applied to the scan electrode Y in the address period AP and the positive data pulse DP is applied to the address electrode X, an address for selecting a cell inside the discharge cell is applied. Discharge occurs.

이때, 실제 방전이 일어나는 방전거리(T1)와, 어드레스 방전을 일으키기 위한 스캔펄스(-SCNP)와 데이터 펄스(DP)의 전위를 결정하기 위한 전극간 거리(T2, T2')는 달라지게 된다.At this time, the discharge distance T1 at which the actual discharge occurs, and the distances T2 and T2 'between the electrodes for determining the potential of the scan pulse (-SCNP) and the data pulse DP for causing the address discharge are different.

도 5에서 T1은 방전거리를, T2는 종래의 전극간 거리를 나타내고, T2'은 본 발명에 따른 전극간 거리를 나타낸다. 도 5에서와 같이. 어드레스전극(X)과 스캔전극(Y)의 교차부분에 형성된 돌출부(50)는 종전의 전극간 거리(T2)보다, 돌출부(50)의 두께 만큼의 거리를 감소시킨 전극간 거리(T2')를 제공한다.In FIG. 5, T1 represents a discharge distance, T2 represents a conventional interelectrode distance, and T2 'represents an interelectrode distance according to the present invention. As in FIG. 5. The protrusion 50 formed at the intersection of the address electrode X and the scan electrode Y has an inter-electrode distance T2 'which is reduced by a thickness of the protrusion 50 rather than the distance T2 between the electrodes. To provide.

이로인해 돌출부(50)를 가지는 어드레스 전극(X)은 방전전압을 낮추는 것이 가능해진다. 이는 어드레스 기간(AP)의 어드레스 방전뿐만 아니라 스캔전극(Y)과 어드레스 전극(X)간의 방전시에 모두 적용이 된다.This makes it possible to lower the discharge voltage of the address electrode X having the protrusions 50. This applies not only to the address discharge of the address period AP but also to the discharge between the scan electrode Y and the address electrode X.

반대로, 방전전압을 유지하면서 방전거리를 늘리는 것이 가능하다. 종래에는 방전거리를 늘리기 위해서는 방전전압을 높여야 하며, 이는 구동부의 부담으로 이어졌다. 하지만, 본 발명에서는 돌출부(50)가 형성된 어드레스 전극(X)에 의해 돌출부(50)의 두께보다 작은 범위내에서 방전전압을 높이지 않고도 방전 거리를 늘리는 것이 가능하다. 방전거리를 늘릴경우, 리셋기간과 어드레스 기간에 방전공간내의 더 많은 가스를 여기시켜 이온화 상태로 만들 수 있어 방전효율이 향상된다.On the contrary, it is possible to increase the discharge distance while maintaining the discharge voltage. Conventionally, in order to increase the discharge distance, the discharge voltage must be increased, which leads to a burden on the driving unit. However, in the present invention, it is possible to increase the discharge distance without increasing the discharge voltage within a range smaller than the thickness of the protrusion 50 by the address electrode X on which the protrusion 50 is formed. When the discharge distance is increased, more gas in the discharge space can be excited and brought into an ionized state during the reset period and the address period, thereby improving the discharge efficiency.

도 6은 플라즈마 디스플레이 패널의 한 프레임을 나타낸 도면이다.6 is a diagram illustrating one frame of the plasma display panel.

도 6을 참조하면, PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 리셋시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.Referring to FIG. 6, the PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into a reset period for resetting the full screen, an address period for selecting a scan line and a cell in the selected scan line, and a sustain period for implementing gradation according to the number of discharges.

여기서, 리셋 기간은 상승 램프 파형이 공급되는 셋업 기간과 하강 램프 파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우 도 3과 같이 1/60초에 해당하는 프레임 기간(16.67ms)은 8개의 시브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋 기간, 어드레스 기간과 서스테인 기간으로 나누어지게 된다. 각 서브필드의 리셋 기간과 어드레스 기간은 각 서브필드 마다 동일한 반면 에 서스테인 기간은 각 서브필드에서 2ⁿ(n=0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가된다.Here, the reset period is divided into a setup period in which the rising ramp waveform is supplied and a set down period in which the falling ramp waveform is supplied. For example, when displaying an image with 256 gray levels, a frame period (16.67 ms) corresponding to 1/60 second is divided into eight sieve fields SF1 to SF8 as shown in FIG. As described above, each of the eight subfields SF1 to SF8 is divided into a reset period, an address period, and a sustain period. The reset period and the address period of each subfield are the same for each subfield, while the sustain period is increased at a rate of 2 ⁿ (n = 0, 1, 2, 3, 4, 5, 6, 7) in each subfield. .

도 7은 도 4의 전극들에 인가되는 구동파형을 나타내는 파형도이다.7 is a waveform diagram illustrating driving waveforms applied to the electrodes of FIG. 4.

도 7을 참조하면, PDP는 전화면의 방전셀들을 초기화하기 위한 위한 리셋 기간(RP), 셀을 선택하기 위한 어드레스 기간(AP), 선택된 방전셀들의 방전을 유지시키기 위한 서스테인 기간(SP) 및 방전셀 내의 벽전하를 소거하기 위한 소거기간(EP)을 포함한다.Referring to FIG. 7, the PDP includes a reset period RP for initializing the discharge cells of the full screen, an address period AP for selecting a cell, a sustain period SP for maintaining the discharge of the selected discharge cells, and An erasing period EP for erasing wall charges in the discharge cell.

서브필들(SFn)가 시작되는 리셋기간(RP)의 셋업기간(SU)에는 모든스캔전극들(Y1 내지 Ym)에 포지티브 램프파형(PR)이 인가되며, 서스테인전극들(Z)과 어드레스 전극들(X)에는 0[V]가 인가된다. 셋업기간(SU)의 포지티브 램프파형(PR)에 의해 스캔 전극들(Y1 내지 Ym) 상의 전압은 정극성의 서스테인전압(Vs)으로부터 그 보다 높은 리셋전압(Vr)까지 점진적으로 상승한다. 이 포지티브 램프파형(PR)에 의해 전화면의 셀들 내에서 스캔 전극들(Y1 내지 Ym)과 어드레스 전극들(X1 내지 Xn) 사이에 빛이 거의 발생되지 않는 암방전(Dark Discharge)이 발생됨과 동시에 스캔전극들(Y1 내지 Ym)과 서스테인전극들(Z1 내지 Zm) 사이에도 암방전이 일어난다. 이러한 암방전의 결과로, 셋업기간(SU)의 직후에는 어드레스 전극들(X1 내지 Xn)과 서스테인전극들(Z1 내지 Zm) 상에 정극성의 벽전하가 남게되며, 스캔전극들(Y1 내지 Ym) 상에는 부극성의 벽전하가 남게 된다.In the setup period SU of the reset period RP in which the subfills SFn start, the positive ramp waveform PR is applied to all the scan electrodes Y1 to Ym, and the sustain electrodes Z and the address electrodes are applied. 0 [V] is applied to the field X. Due to the positive ramp waveform PR of the setup period SU, the voltage on the scan electrodes Y1 to Ym gradually rises from the positive sustain voltage Vs to a higher reset voltage Vr. The positive ramp waveform PR generates dark discharge in which almost no light is generated between the scan electrodes Y1 to Ym and the address electrodes X1 to Xn in the cells of the full screen. Dark discharge occurs between the scan electrodes Y1 to Ym and the sustain electrodes Z1 to Zm. As a result of this dark discharge, positive wall charges remain on the address electrodes X1 to Xn and the sustain electrodes Z1 to Zm immediately after the setup period SU, and the scan electrodes Y1 to Ym. Negative wall charges remain on the phase.

셋업기간(SU)에 이어서, 리셋기간(RP)의 셋다운 기간(SD)에는 전압이 정극성 의 서스테인전압(Vs)로부터 부극성의 소거전압(Ve)까지 점진적으로 낮아지는 네가티브 램프파형(NR)이 스캔전극들(Y1 내지 Ym)에 인가된다. 이와 동시에, 서스테인 전극들(Z1 내지 Zm)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극들(X1 내지 Xn)에는 0[V]가 인가된다. 네가티브 램프파형(NR)에 의해 전화면의 방전셀들 내에서 스캔전극들(Y1 내지 Ym)과 어드레스 전극들(X1 내지 Xn) 사이에 암방전이 발생됨과 동시에 스캔전극들(Y1 내지 Ym)과 서스테인전극들(Z1 내지 Zm) 사이에도 암방전이 일어난다. 이 셋다운기간(SD)의 암방전의 결과로, 각 방전셀들 내의 벽전하 분포는 어드레스의 최적 조건으로 변하게 된다. 이때, 각 방전셀들 내에서 스캔전극들(Y1 내지 Ym)과 어드레스전극들(X1 내지 Xn) 상에는 어드레스 방전에 불필요한 과도 벽전하들이 소거되고 일정한 양의 벽전하들이 남는다. 그리고, 서스테인전극들(Z) 상의 벽전하들은 스캔전극들(Y)로부터 이동되는 부극성 벽전하들이 쌓이면서 그 극성이 정극성에서 부극성으로 반전한다.Following the setup period SU, the negative ramp waveform NR in which the voltage is gradually lowered from the positive sustain voltage Vs to the negative erase voltage Ve in the set down period SD of the reset period RP. It is applied to these scan electrodes Y1 to Ym. At the same time, a positive sustain voltage Vs is applied to the sustain electrodes Z1 to Zm, and 0 [V] is applied to the address electrodes X1 to Xn. Due to the negative ramp waveform NR, dark discharge is generated between the scan electrodes Y1 to Ym and the address electrodes X1 to Xn in the discharge cells of the full screen, and simultaneously with the scan electrodes Y1 to Ym. Dark discharge also occurs between the sustain electrodes Z1 to Zm. As a result of the dark discharge in this set-down period SD, the wall charge distribution in each of the discharge cells is changed to the optimum condition of the address. At this time, the excess wall charges unnecessary for the address discharge are erased on the scan electrodes Y1 to Ym and the address electrodes X1 to Xn in each discharge cell, and a certain amount of wall charges remains. The wall charges on the sustain electrodes Z are inverted from the positive polarity to the negative polarity as the negative wall charges transferred from the scan electrodes Y accumulate.

어드레스기간(AP)에는 부극성의 스캔펄스(-SCNP)가 스캔전극들(Y1 내지 Ym)에 순차적으로 인가됨과 동시에 그 스캔펄스(-SCNP)에 동기되어 어드레스전극들(X1 내지 Xn)에 정극성의 데이터펄스(DP)가 인가된다. 스캔펄스(-SCNP)의 전압은 0[V]나 그와 가까운 부극성 스캔바이어스전압(Vyb)으로부터 부극성의 스캔전압(-Vy)까지 낮아지는 스캔전압(Vsc)이다. 데이터펄스(DP)의 전압은 정극성 데이터전압(Va)이다. 이 어드레스기간 동안(AP), 서스테인전극들(Z1 내지 Zm)에는 정극성 서스테인전압(Vs)이나 그 보다 낮은 정극성 바이어스 저압(Vzb)이 공급된다. 스캔전압(Vsc)과 데이터전압(Va)이 인가되는 온셀들(On-Cells) 내에는 스캔전극들(Y1 내지 Ym)과 어드레스전극들(X1 내지 Xn) 사이에 어드레스 방전이 발생된다.In the address period AP, the negative scan pulses -SCNP are sequentially applied to the scan electrodes Y1 to Ym, and at the same time, the positive electrodes are applied to the address electrodes X1 to Xn in synchronization with the scan pulses -SCNP. The surname data pulse DP is applied. The voltage of the scan pulse (-SCNP) is the scan voltage Vsc which is lowered from the negative scan bias voltage Vyb to 0 [V] or close to the negative scan voltage -Vy. The voltage of the data pulse DP is the positive data voltage Va. During this address period (AP), the sustain electrodes Z1 to Zm are supplied with a positive sustain voltage Vs or a lower positive bias low voltage Vzb. In the on-cells to which the scan voltage Vsc and the data voltage Va are applied, an address discharge is generated between the scan electrodes Y1 to Ym and the address electrodes X1 to Xn.

서스테인기간(SP)에는 스캔전극들(Y1 내지 Ym)과 서스테인전극들(Z1 내지 Zm)에 정극성 서스테인전압(Vs)의 서스테인펄스(SUSP)이 교대로 인가된다. 그러면 어드레스방전에 의해 선택된 온셀들은 매 서스테인펄스(SUSP) 마다 스캔전극들(Y1 내지 Ym)과 서스테인 전극들(Z1 내지 Zm) 사이에서 서스테인 방전이 일어난다. 이에 반하여, 오프셀들(Off-Cells)은 서스테인 기간(SP) 동안 방전이 일어나지 않는다.In the sustain period SP, a sustain pulse SSUS of the positive sustain voltage Vs is alternately applied to the scan electrodes Y1 to Ym and the sustain electrodes Z1 to Zm. Then, sustain discharges are generated between the scan electrodes Y1 to Ym and the sustain electrodes Z1 to Zm at every sustain pulse SSUS in the on-cells selected by the address discharge. On the contrary, the off-cells do not discharge during the sustain period SP.

서브필드(SFn)의 소거기간(EP)에는 서스테인전극들(Z)에 소거 램프파형(ERR)이 인가된다. 이 소거기간(EP) 동안 스캔전극들(Y1 내지 Ym)과 어드레스전극들(X1 내지 Xn)에는 0[V]가 인가된다. 소거 램프파형(ERR)은 전압이 0[V]로부터 정극성의 서스테인전압(Vs)까지 점진적으로 상상하는 램프파형이다. 이 소거 램프파형(ERR)에 의해 서스테인방전이 일어난 온셀 내에는 스캔전극(Y1 내지 Ym)과 서스테인 전극들(Z1 내지 Zm) 사이에서 소거 방전이 일어난다. 이 소거 방전에 의해서 온셀들 내의 벽전하 들이 소거된다.In the erase period EP of the subfield SFn, the erase ramp waveform ERR is applied to the sustain electrodes Z. 0 [V] is applied to the scan electrodes Y1 to Ym and the address electrodes X1 to Xn during this erasing period EP. The erase ramp waveform ERR is a ramp waveform whose voltage is gradually imagined from 0 [V] to a positive sustain voltage Vs. The erase discharge is generated between the scan electrodes Y1 to Ym and the sustain electrodes Z1 to Zm in the on-cell in which the sustain discharge has been caused by the erase ramp waveform ERR. By this erase discharge, wall charges in the on cells are erased.

본 발명의 목적은 어드레스 기간의 방전특성을 개선할 수 있는 플라즈마 디스플레이 패널을 제공하는 것이다.An object of the present invention is to provide a plasma display panel which can improve the discharge characteristics of the address period.

상술한 바와 같이, 본 발명의 플라즈마 디스플레이 패널은 스캔전극과의 교차부를 두껍게 형성한 어드레스전극을 제공한다. 이에 따라, 본 발명의 플라즈마 디스플레이 패널은 방전거리를 유지하면서 전극간 거리를 감소함으로써 스캔전극과 어드레스 전극의 방전시에 필요한 방전전압을 낮추는 것이 가능하다. 이로인해, 본 발명의 플라즈마 디스플레이 패널은 방전전압을 낮춤으로서 전력소비를 저감하는 것이 가능하다.As described above, the plasma display panel of the present invention provides an address electrode having a thicker intersection with the scan electrode. Accordingly, the plasma display panel of the present invention can reduce the discharge voltage required for discharging the scan electrode and the address electrode by reducing the distance between the electrodes while maintaining the discharge distance. As a result, the plasma display panel of the present invention can reduce power consumption by lowering the discharge voltage.

또한, 본 발명의 플라즈마 디스플레이 패널은 방전전압을 종전과 동일하게 유지하면서, 종전보다 더 긴 방전거리를 제공하는 것도 가능하다. 이로인해, 본 발명의 플라즈마 디스플레이 패널은 긴 방전거리에 의해 종래보다 방전가스를 여기시키는 효율이 증가하여 결과적으로 발광효율을 증가시키는 것이 가능하다.In addition, the plasma display panel of the present invention can provide a discharge distance longer than before while maintaining the discharge voltage as before. Due to this, the plasma display panel of the present invention can increase the efficiency of exciting the discharge gas by the long discharge distance than before, and consequently it is possible to increase the luminous efficiency.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 수정 및 변경이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various modifications and changes can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the invention, but should be defined by the claims.

Claims

상부 기판에 소정의 간격을 두고 나란하게 형성되는 스캔전극 및 서스테인 전극과;Scan electrodes and sustain electrodes formed side by side at a predetermined interval on the upper substrate;

상기 스캔전극 및 서스테인 전극과 교차하도록 하부 기판상에 형성되며, 상기 스캔전극과 중첩되는 영역이 나머지 영역보다 두껍게 형성되는 어드레스 전극을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And an address electrode formed on the lower substrate so as to intersect the scan electrode and the sustain electrode, wherein an area overlapping the scan electrode is formed thicker than the remaining area.

제 1 항에 있어서,The method of claim 1,

상기 스캔 전극 및 서스테인 전극을 덮도록 상기 상부 기판 상에 형성되는 유전체층과,A dielectric layer formed on the upper substrate to cover the scan electrode and the sustain electrode;

상기 유전체층 상에 형성되는 보호막을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And a passivation layer formed on the dielectric layer.

제 1 항에 있어서,The method of claim 1,

상기 하부 기판은The lower substrate is

상기 어드레스전극을 덮도록 형성되는 유전체층과,A dielectric layer formed to cover the address electrode;

상기 유전체층 및 상기 격벽 상에 도포되는 형광체를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And a phosphor coated on the dielectric layer and the partition wall.