KR20030079485A - Driving method of plasma display panel - Google Patents
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Abstract
Description
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving a plasma display panel, and more particularly, to a method for driving a plasma display panel capable of causing stable sustain discharge.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.Plasma Display Panel (hereinafter referred to as "PDP") is an ultraviolet light generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne, etc. discharges to display an image by emitting phosphors. do. Such PDPs are not only thin and large in size, but also have improved in image quality due to recent technology development.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP is formed on a scan / sustain electrode 30Y and a common sustain electrode 30Z formed on an upper substrate 10, and a lower substrate 18. An address electrode 20X is provided.
주사/서스테인전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다.Each of the scan / sustain electrode 30Y and the common sustain electrode 30Z has a line width smaller than the line widths of the transparent electrodes 12Y and 12Z and the transparent electrodes 12Y and 12Z, and is formed on one edge of the transparent electrode. (13Y, 13Z). The transparent electrodes 12Y and 12Z are usually formed on the upper substrate 10 by indium tin oxide (ITO). The metal bus electrodes 13Y and 13Z are usually formed of metals such as chromium (Cr) and formed on the transparent electrodes 12Y and 12Z to reduce voltage drop caused by the transparent electrodes 12Y and 12Z having high resistance.
주사/서스테인전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / sustain electrode 30Y and the common sustain electrode 30Z side by side. In the upper dielectric layer 14, wall charges generated during plasma discharge are accumulated. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22),격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor layer 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 30Y and the common sustain electrode 30Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor layer 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert mixed gas is injected into the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다.The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into an initialization period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray levels according to the number of discharges. Here, the initialization period is divided into a setup period in which the rising ramp waveform is supplied and a set down period in which the falling lamp waveform is supplied.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into an initialization period, an address period, and a sustain period. The initialization period and the address period of each subfield are the same for each subfield, while the sustain period is increased at a rate of 2 n (n = 0,1,2,3,4,5,6,7) in each subfield. .
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.3 shows driving waveforms of a PDP supplied to two subfields.
도 3에 있어서, Y는 주사/서스테인전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.In Fig. 3, Y represents a scan / sustain electrode, and Z represents a common sustain electrode. And X represents an address electrode.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.Referring to FIG. 3, the PDP is driven by being divided into an initialization period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다.In the initialization period, the rising ramp waveform Ramp-up is applied to all the scan / sustain electrodes Y simultaneously. This rising ramp waveform (Ramp-up) causes a slight discharge in the cells of the full screen to generate wall charges in the cells. During the set-down period, after the rising ramp waveform Ramp-up is supplied, the falling ramp waveform Ramp-down falling from the positive voltage lower than the peak voltage of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y. At the same time.
하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.Ramp-down generates weak erase discharges in the cells, thereby eliminating unnecessary charges during wall charges and space charges generated by setup discharges, and uniformly distributing the wall charges required for address discharges in the cells of the full screen. Will remain.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.On the other hand, the positive sustain DC voltage of the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. Finally, after the sustain discharge is completed, an erase ramp waveform (erase) having a small pulse width is supplied to the common sustain electrode (Z) to erase wall charges in the cell.
이와 같은 종래의 PDP의 셋업기간에는 주사/서스테인전극(Y)에는 정극성의 전압이 공급되고 공통서스테인전극(Z)에는 부극성의 전압이 공급된다. 따라서, 셋업기간에 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되며 공통서스테인전극(Z)에는 정극성의 벽전하가 형성된다. 셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성의 전압에서 떨어지는 하강 램프파형(Ramp-down)이 인가되고, 이에 따라 과도하고 불균형하게 형성된 불요 벽전하가 소거되어 셀 내의 벽전하는 일정량으로 줄어들게 된다.In the conventional setup period of the PDP, the positive voltage is supplied to the scan / sustain electrode Y, and the negative voltage is supplied to the common sustain electrode Z. Therefore, negative wall charges are formed in the scan / sustain electrode Y and positive wall charges are formed in the common sustain electrode Z during the setup period. In the set-down period, a falling ramp waveform (falling-down) falling from a positive voltage lower than the peak voltage of the rising ramp waveform (Ramp-up) is applied, thereby eliminating excessive and unbalanced unnecessary wall charges, thereby removing wall charge in the cell. It will be reduced to a certain amount.
이어서, 어드레스 기간에 주사/서스테인전극(Y)에는 부극성의 전압이 인가되고 공통서스테인전극(Z)에는 정극성의 전압이 인가된다. 또한, 어드레스전극(X)에는 데이터전압이 인가된다. 이때, 방전셀에서는 어드레스 방전이 일어난다. 이를 도 5를 참조하여 상세히 설명하면, 먼저 셋다운 기간에 부극성의 벽전하가 형성된주사/서스테인전극(Y)에 부극성의 전압이 인가된다. 또한, 셋다운 기간에 정극성의 벽전하가 형성된 어드레스전극(X)에 정극성의 전압이 인가된다.Subsequently, a negative voltage is applied to the scan / sustain electrode Y and a positive voltage is applied to the common sustain electrode Z in the address period. In addition, a data voltage is applied to the address electrode X. At this time, address discharge occurs in the discharge cell. This will be described in detail with reference to FIG. 5. First, a negative voltage is applied to the scan / sustain electrode Y in which negative wall charges are formed in the setdown period. In addition, a positive voltage is applied to the address electrode X in which the positive wall charges are formed in the set-down period.
이때, 주사/서스테인전극(Y)에 형성된 부극성의 벽전하와 외부에서 공급된 부극성의 전압값이 합쳐지고, 어드레스전극(X)에 형성된 정극성의 벽전하와 외부에서 공급된 정극성이 전압값이 합쳐지게 된다. 따라서, 주사/서스테인전극(Y)과 어드레스전극(X)간에 높은 전압차가 발생되고, 이에 따라 주사/서스테인전극(Y)과 어드레스전극(X)간에 어드레스 방전이 발생된다. 어드레스 방전이 발생되면 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성되고, 어드레스전극(X)에는 부극성의 벽전하가 형성된다.At this time, the negative wall charges formed on the scan / sustain electrode Y and the negative voltage values supplied from the outside are combined, and the positive wall charges formed on the address electrode X and the positive polarity supplied from the outside are the voltages. The values are added together. Therefore, a high voltage difference is generated between the scan / sustain electrode Y and the address electrode X, and thus an address discharge is generated between the scan / sustain electrode Y and the address electrode X. When the address discharge is generated, positive wall charges are formed on the scan / sustain electrode Y, and negative wall charges are formed on the address electrode X.
다시 말하여, 어드레스 방전이 발생된 방전셀들에 포함된 전극들(X,Y,Z)에는 셋다운 기간에 형성된 벽전하들과 반대 극성을 가지는 벽전하들이 형성된다. 그리고, 어드레스 방전이 발생되지 않은 방전셀들에 포함된 전극들(X,Y,Z)은 셋다운 기간에 형성된 벽전하를 유지한다.In other words, wall charges having opposite polarities to the wall charges formed in the setdown period are formed in the electrodes X, Y, and Z included in the discharge cells in which the address discharge is generated. In addition, the electrodes X, Y, and Z included in the discharge cells in which the address discharge is not generated maintain the wall charges formed in the set down period.
이어서, 서스테인 기간에 주사/서스테인전극(Y)에는 정극성의 전압이 인가된다. 어드레스 방전에 발생된 방전셀에 포함되어 있는 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성되어 있다. 따라서, 외부로부터 공급되는 정극성의 전압과 자신에게 형성되어 있는 벽전하의 전압값이 합쳐져 서스테인 방전이 일어나게 된다.Next, a positive voltage is applied to the scan / sustain electrode Y in the sustain period. Positive wall charges are formed in the scan / sustain electrodes Y included in the discharge cells generated in the address discharge. Therefore, the positive voltage supplied from the outside and the voltage value of the wall charges formed therein are added together to generate a sustain discharge.
한편, 어드레스 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있다. 따라서, 외부로부터 공급되는정극성의 전압과 자신에게 형성되어 있는 벽전하가 서로 반대극성을 갖기 때문에 서스테인 방전이 일어나지 않는다.On the other hand, negative wall charges are formed in the scan / sustain electrodes Y included in the discharge cells in which no address discharge has occurred. Therefore, the sustain discharge does not occur because the positive voltage supplied from the outside and the wall charges formed therein have opposite polarities.
이와같은 종래의 PDP는 어드레스기간에 충분한 벽전하가 형성되어야만 안정된 서스테인 방전을 일으킬 수 있다. 이와 같이 어드레스기간에 충분한 벽전하를 형성하기 위해서는 높은 구동전압을 공급해야 한다. 하지만, 높은 구동전압을 공급하기 위해서는 고전압용 드라이버가 사용되어야 하기 때문에 제조비용이 상승하는 단점이 있다. 또한, 어드레스기간에 높은 구동전압을 공급하게 되면 강한 어드레스 방전이 일어나게 되고, 이에 따라 콘트라스트가 저하되는 단점이 있다. 따라서, 종래의 PDP에서는 어드레스기간에 형성시킬 수 있는 벽전하의 양에 한계가 있다.Such a conventional PDP can cause stable sustain discharge only when sufficient wall charge is formed in the address period. In order to form sufficient wall charge in the address period as described above, a high driving voltage must be supplied. However, since a high voltage driver must be used to supply a high driving voltage, manufacturing cost increases. In addition, when a high driving voltage is supplied in the address period, a strong address discharge occurs, and therefore, a contrast decreases. Therefore, in the conventional PDP, there is a limit to the amount of wall charges that can be formed in the address period.
이와 같이 어드레스기간에 충분한 벽전하가 형성되지 않으면 서스테인기간에 충분한 서스테인 방전을 일으킬 수 없다. 실제로, 첫번째 서스테인펄스가 공급될 때 대부분의 방전셀에서 서스테인방전이 일어나지 않는다. 다시 말하여, 적어도 2개 이상의 서스테인펄스가 공급되어야만 안정된 서스테인 방전이 일어나게 된다. 따라서, 종래의 PDP에서는 낮은 계조를 가지는 화상을 표시하기 곤란했다. 또한, 어드레스방전이 발생된 방전셀들에서도 서스테인방전이 발생되지 않는 문제점이 나타나고 있다.Thus, if sufficient wall charges are not formed in the address period, sufficient sustain discharge cannot be generated in the sustain period. In practice, sustain discharge does not occur in most discharge cells when the first sustain pulse is supplied. In other words, a stable sustain discharge occurs only when at least two sustain pulses are supplied. Therefore, it is difficult to display an image having a low gradation in a conventional PDP. In addition, there is a problem in that sustain discharge does not occur even in discharge cells in which address discharge occurs.
따라서, 본 발명의 목적은 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method of driving a plasma display panel that can cause stable sustain discharge.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.1 is a perspective view showing a discharge cell structure of a conventional three-electrode AC surface discharge type plasma display panel.
도 2는 종래의 플라즈마 디스플레이 패널의 한 프레임에 포함되어 있는 서브필드를 나타내는 도면.2 is a diagram showing a subfield included in one frame of a conventional plasma display panel.
도 3은 도 2에 도시되어 있는 서브필드동안 각각의 전극에 인가되는 구동파형을 나타내는 파형도.FIG. 3 is a waveform diagram showing driving waveforms applied to respective electrodes during the subfields shown in FIG. 2; FIG.
도 4는 도 2에 도시된 초기화기간 동안 전극들에 형성되는 벽전하들을 나타내는 도면.4 is a view showing wall charges formed on the electrodes during the initialization period shown in FIG.
도 5는 어드레스 방전이 발생되었을 때 전극들에 형성되는 벽전하들을 나타내는 도면5 shows wall charges formed on electrodes when an address discharge is generated;
도 6은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.6 is a waveform diagram showing a driving method of a plasma display panel according to a first embodiment of the present invention;
도 7은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.7 is a waveform diagram showing a method of driving a plasma display panel according to a second embodiment of the present invention;
도 8은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.8 is a waveform diagram showing a driving method of a plasma display panel according to a third embodiment of the present invention;
도 9는 어드레스 강화기간에 어드레스 방전이 발생된 방전셀들에 형성된 벽전하들의 증가를 나타내는 도면.9 is a diagram showing an increase in wall charges formed in discharge cells in which address discharge has occurred during an address enhancement period;
도 10는 어드레스 강화기간에 어드레스 방전이 발생되지 않은 방전셀들에 형성된 벽전하들의 감소를 나타내는 도면.Fig. 10 is a view showing the reduction of wall charges formed in discharge cells in which address discharge has not occurred in an address enhancement period.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10 : 상부기판12Y,12Z : 투명전극10: upper substrate 12Y, 12Z: transparent electrode
13Y,13Z : 버스전극14,22 : 유전체층13Y, 13Z: bus electrodes 14, 22: dielectric layer
16 : 보호막18 : 하부기판16: protective film 18: lower substrate
20X : 어드레스전극24 : 격벽20X: address electrode 24: partition wall
26 : 형광체층30Y : 주사/서스테인전극26: phosphor layer 30Y: scan / sustain electrode
30Z : 공통서스테인전극30Z: common sustain electrode
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법의 서브필드는, 방전셀에 균일한 벽전하를 형성시키기 위한 초기화기간과, 방전셀을 선택하기 위하여 어드레스 방전을 일으키는 어드레스 기간과, 어드레스 방전이 일어난 방전셀에 형성된 벽전하들을 강화시키기 위한 어드레스 강화기간과, 어드레스 방전이 일어난 방전셀들에서 계조값에 따른 소정횟수의 서스테인 방전을 일으키는 서스테인 기간을 포함한다.In order to achieve the above object, a subfield of the method for driving a plasma display panel of the present invention includes an initialization period for forming uniform wall charges in the discharge cells, an address period for causing an address discharge to select a discharge cell, and an address. An address strengthening period for strengthening the wall charges formed in the discharge cells in which the discharge has occurred, and a sustain period in which the sustain discharge causes a predetermined number of sustain discharges according to the gray scale value in the discharge cells in which the address discharge has occurred.
상기 어드레스 강화기간에 어드레스 방전이 일어나지 않은 방전셀에 형성된 벽전하들은 그 양이 감소된다.The amount of wall charges formed in the discharge cells in which no address discharge has occurred in the address enhancement period is reduced.
상기 어드레스 강화기간에 주사/서스테인전극은 공통서스테인전극 보다 낮은 전압값으로 설정된다.In the address enhancement period, the scan / sustain electrode is set to a lower voltage value than the common sustain electrode.
상기 어드레스 강화기간에 주사/서스테인전극에 부극성의 강화펄스가 공급되는 단계와, 어드레스 강화기간에 공통서스테인전극에 기저전위가 공급되는 단계를 포함한다.Supplying a negative strengthening pulse to the scan / sustain electrode during the address enhancement period, and supplying a ground potential to the common sustain electrode during the address enhancement period.
상기 부극성의 강화펄스는 기저전위로부터 제 1전압값까지 서서히 낮아진다.The negative strengthening pulse is gradually lowered from the base potential to the first voltage value.
상기 어드레스 강화기간에 공통서스테인전극에 정극성의 강화펄스가 공급되는 단계와, 어드레스 강화기간에 주사/서스테인전극에 기저전위가 공급되는 단계를 포함한다.Supplying a positive strengthening pulse to the common sustain electrode in the address enhancement period, and supplying a ground potential to the scan / sustain electrode in the address enhancement period.
상기 강화펄스는 기저전위로부터 제 1전압값까지 서서히 증가한다.The strengthening pulse gradually increases from the base potential to the first voltage value.
상기 어드레스 강화기간에 주사/서스테인전극에 정극성의 강화펄스가 공급되는 단계와, 어드레스 강화기간에 공통서스테인전극에 정극성의 직류전압이 공급되는 단계를 포함한다.Supplying a positive strengthening pulse to the scan / sustain electrode during the address enhancement period, and supplying a positive DC voltage to the common sustain electrode during the address enhancement period.
상기 강화펄스는 제 1전압값으로부터 기저전위까지 서서히 낮아진다.The strengthening pulse is gradually lowered from the first voltage value to the ground potential.
상기 정극성의 강화펄스는 정극성의 직류전압보다 낮은 전압값을 갖는다.The positive strengthening pulse has a voltage value lower than that of the positive DC voltage.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 10.
도 6은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.6 is a waveform diagram illustrating a method of driving a plasma display panel according to a first embodiment of the present invention.
도 6에 있어서, Y는 주사/서스테인전극을 나타내며, Z는 공통서스테인전극을 나타내는다. 그리고, X는 어드레스전극을 나타낸다.In Fig. 6, Y represents a scan / sustain electrode, and Z represents a common sustain electrode. X represents an address electrode.
도 6을 참조하면, 본 발명의 제 1실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 벽전하를 강화시키기 위한 어드레스 강화기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.Referring to FIG. 6, the PDP according to the first embodiment of the present invention includes an initialization period for initializing a full screen, an address period for selecting a cell, an address enhancement period for strengthening wall charges of a selected cell, and a selection cell. The drive is divided into a sustain period for maintaining the discharge.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다.In the initialization period, the rising ramp waveform Ramp-up is applied to all the scan / sustain electrodes Y simultaneously. This rising ramp waveform (Ramp-up) causes a slight discharge in the cells of the full screen to generate wall charges in the cells. During the set-down period, after the rising ramp waveform Ramp-up is supplied, the falling ramp waveform Ramp-down falling from the positive voltage lower than the peak voltage of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y. At the same time.
하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.Ramp-down generates weak erase discharges in the cells, thereby eliminating unnecessary charges during wall charges and space charges generated by setup discharges, and uniformly distributing the wall charges required for address discharges in the cells of the full screen. Will remain.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.On the other hand, the positive sustain DC voltage of the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.
어드레스 강화기간에는 부극성의 강화펄스(STP)가 주사/서스테인전극들(Y)에 공통적으로 인가된다. 어드레스 강화기간에 공통서스테인전극(Z)은 강화펄스(STP)의 전압보다 높은 전압(기저전위)을 유지한다. 주사/서스테인전극들(Y)에 부극성의 강화펄스(STP)가 공급되면 어드레스방전이 발생된 방전셀내에 형성된 벽전하들이 강화된다. 이와 같은, 강화펄스(STP)의 전압레벨은 스캔펄스(Scan)의 전압레벨보다 낮게 설정된다. 다시 말하여, 강화펄스(STP)는 기저전위로부터 소정 부극성의 전압까지 서서히 낮아지게 된다.In the address enhancement period, a negative enhancement pulse STP is commonly applied to the scan / sustain electrodes Y. FIG. In the address enhancement period, the common sustain electrode Z maintains a voltage (base potential) higher than that of the enhancement pulse STP. When the negative strengthening pulse STP is supplied to the scan / sustain electrodes Y, the wall charges formed in the discharge cells in which the address discharge is generated are strengthened. As such, the voltage level of the enhanced pulse STP is set lower than the voltage level of the scan pulse Scan. In other words, the reinforcement pulse STP is gradually lowered from the base potential to a predetermined negative voltage.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. Finally, after the sustain discharge is completed, an erase ramp waveform (erase) having a small pulse width is supplied to the common sustain electrode (Z) to erase wall charges in the cell.
이와 같은 본 발명의 PDP의 셋업기간에는 주사/서스테인전극(Y)에는 정극성의 전압이 공급되고 공통서스테인전극(Z)에는 상대적인 부극성의 전압이 공급된다. 따라서, 초기화기간에 주사/서스테인전극(Y)에는 도 9와 같이 부극성의 벽전하가 형성되며 공통서스테인전극(Z)에는 정극성의 벽전하가 형성된다. 셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성의 전압에서 떨어지는 하강 램프파형(Ramp-down)이 인가되고, 이에 따라 과도하고 불균형하게 형성된 불요 벽전하가 소거되어 셀 내의 벽전하는 일정량으로 줄어들게 된다.In the setup period of the PDP of the present invention, a positive voltage is supplied to the scan / sustain electrode Y, and a relatively negative voltage is supplied to the common sustain electrode Z. Accordingly, negative wall charges are formed in the scan / sustain electrode Y as shown in FIG. 9 and positive wall charges are formed in the common sustain electrode Z during the initialization period. In the set-down period, a falling ramp waveform (falling-down) falling from a positive voltage lower than the peak voltage of the rising ramp waveform (Ramp-up) is applied, thereby eliminating excessive and unbalanced unnecessary wall charges, thereby removing wall charge in the cell. It will be reduced to a certain amount.
이어서, 어드레스 기간에 주사/서스테인전극(Y)에는 부극성의 전압이 인가되고 공통서스테인전극(Z)에는 정극성의 전압이 인가된다. 또한, 어드레스전극(X)에는 정극성의 데이터전압이 인가된다. 이때, 방전셀에서는 어드레스 방전이 일어난다. 상세히 설명하면, 어드레스 기간에 주사/서스테인전극(Y)에 공급된 부극성의 전압은 초기화기간에 형성된 부극성의 벽전하와 그 전압값이 합쳐지고, 어드레스전극(X)에 공급된 데이터전압은 초기화기간에 형성된 정극성의 벽전하와 그 전압값이 합쳐진다.Subsequently, a negative voltage is applied to the scan / sustain electrode Y and a positive voltage is applied to the common sustain electrode Z in the address period. In addition, a positive data voltage is applied to the address electrode X. At this time, address discharge occurs in the discharge cell. In detail, the negative voltage supplied to the scan / sustain electrode Y in the address period is combined with the negative wall charges formed in the initialization period and its voltage value, and the data voltage supplied to the address electrode X is The positive wall charges formed during the initialization period and their voltage values are added together.
따라서, 주사/서스테인전극(Y)과 어드레스전극(X)간에 높은 전압차가 발생되고, 이에 따라 주사/서스테인전극(Y)과 어드레스전극(X)간에 어드레스 방전이 발생된다. 어드레스 방전이 발생되면 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성되고 어드레스전극(X)에는 부극성의 벽전하가 형성된다.Therefore, a high voltage difference is generated between the scan / sustain electrode Y and the address electrode X, and thus an address discharge is generated between the scan / sustain electrode Y and the address electrode X. When the address discharge is generated, positive wall charges are formed on the scan / sustain electrode Y, and negative wall charges are formed on the address electrode X.
다시 말하여, 어드레스 방전이 발생된 방전셀들에 포함된 전극들(X,Y,Z)에는 셋다운 기간에 형성된 벽전하들과 반대 극성을 가지는 벽전하들이 형성된다. 그리고, 어드레스 방전이 발생되지 않은 방전셀들에 포함된 전극들(X,Y,Z)은 도 10과 같이 셋 다운 기간에 형성된 벽전하를 유지한다.In other words, wall charges having opposite polarities to the wall charges formed in the setdown period are formed in the electrodes X, Y, and Z included in the discharge cells in which the address discharge is generated. The electrodes X, Y, and Z included in the discharge cells in which the address discharge is not generated maintain the wall charges formed in the set down period as shown in FIG. 10.
이어서 어드레스 강화기간에 주사/서스테인전극(Y)에는 부극성의 강화펄스(STP)가 공급된다. 부극성의 강화펄스(STP)는 기저전위로부터 소정 부극성의 전압까지 서서히 낮아지게 된다. 어드레스 강화기간에 공통서스테인전극(Z)은 기저전위를 유지한다. 즉, 어드레스 강화기간에 주사/서스테인전극(Y)의 전압은 공통서스테인전극(Z)의 전압보다 낮게 설정된다. 따라서, 방전셀내의 정극성의 전하들은 주사/서스테인전극(Y)으로 공급되어 주사/서스테인전극(Y)에 형성된 정극성의 벽전하들이 증가한다. 한편, 공통서스테인전극(Z)은 주사/서스테인전극(Y)보다 상대적으로 높은 전위가 공급되기 때문에 공통서스테인전극(Z)에 형성된 부극성의 벽전하들이 증가하게 된다.Subsequently, a negative strengthening pulse STP is supplied to the scan / sustain electrode Y during the address strengthening period. The negative strengthening pulse STP is gradually lowered from the base potential to a predetermined negative voltage. The common sustain electrode Z maintains a ground potential during the address enhancement period. That is, the voltage of the scan / sustain electrode Y is set lower than the voltage of the common sustain electrode Z in the address enhancement period. Accordingly, the positive charges in the discharge cell are supplied to the scan / sustain electrode Y so that the positive wall charges formed on the scan / sustain electrode Y increase. On the other hand, since the common sustain electrode Z is supplied with a relatively higher potential than the scan / sustain electrode Y, the negative wall charges formed on the common sustain electrode Z increase.
이어서, 서스테인 기간에 주사/서스테인전극(Y)에는 정극성의 전압이 인가된다. 어드레스 방전에 발생된 방전셀에 포함되어 있는 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성되어 있다. 따라서, 외부로부터 공급되는 정극성의 전압과 자신에게 형성되어 있는 벽전하의 전압값이 합쳐져 서스테인 방전이 일어나게 된다. 한편, 본 발명에서는 어드레스 강화기간동안 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 형성된 변전하양이 증가하기 때문에(즉, 변전압이 증가한다.) 첫번째 서스테인 펄스(sus) 공급시점부터 안정된 서스테인 방전을 일이킬 수 있다.Next, a positive voltage is applied to the scan / sustain electrode Y in the sustain period. Positive wall charges are formed in the scan / sustain electrodes Y included in the discharge cells generated in the address discharge. Therefore, the positive voltage supplied from the outside and the voltage value of the wall charges formed therein are added together to generate a sustain discharge. On the other hand, in the present invention, since the amount of substation charges formed on the scan / sustain electrode Y and the common sustain electrode Z increases during the address enhancement period (that is, the change in voltage increases), from the time of supplying the first sustain pulse su It can cause stable sustain discharge.
이와 반대로, 어드레스 방전이 발생되지 않은 방전셀들은 셋다운 기간에 형성된 벽전하들을 유지한다. 즉, 어드레스 방전셀이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성됨과 아울러 공통서스테인전극(Z)에는 정극성의 벽전하가 형성된다.On the contrary, the discharge cells in which the address discharge has not been generated retain the wall charges formed in the setdown period. That is, negative wall charges are formed on the scan / sustain electrode Y included in the discharge cells in which the address discharge cells are not generated, and positive wall charges are formed on the common sustain electrode Z.
이후, 어드레스 강화기간에 주사/서스테인전극(Y)에는 부극성의 강화펄스(STP)가 공급된다. 부극성의 강화펄스(STP)는 기저전위로부터 소정 부극성의 전압까지 서서히 낮아지게 된다. 어드레스 강화기간에 공통서스테인전극(Z)은 기저전위를 유지한다. 즉, 어드레스 강화기간에 주사/서스테인전극(Y)의 전압은 공통서스테인전극(Z)의 전압보다 낮게 설정된다. 따라서, 방전셀내의 정극성의 전하들은 주사/서스테인전극(Y)으로 공급되고, 이에 따라 주사/서스테인전극(Y)에 형성된 부극성의 벽전하 양이 감소하게 된다. 또한, 공통서스테인전극(Z)은 주사/서스테인전극(Y)보다 상대적으로 높은 전위가 공급되기 때문에 정극성의 벽전하 양이 감소하게 된다.Thereafter, the negative strengthening pulse STP is supplied to the scan / sustain electrode Y during the address strengthening period. The negative strengthening pulse STP is gradually lowered from the base potential to a predetermined negative voltage. The common sustain electrode Z maintains a ground potential during the address enhancement period. That is, the voltage of the scan / sustain electrode Y is set lower than the voltage of the common sustain electrode Z in the address enhancement period. Therefore, the positive charges in the discharge cell are supplied to the scan / sustain electrode Y, thereby reducing the amount of wall charges of the negative electrode formed on the scan / sustain electrode Y. In addition, since the common sustain electrode Z is supplied with a relatively higher potential than the scan / sustain electrode Y, the positive wall charge amount is reduced.
다시 말하여, 어드레스 방전이 발생되지 않은 방전셀들에 형성된 벽전하들은어드레스 강화기간에 그 양이 줄어들게 된다. 따라서, 서스테인 기간에 오방전이 발생되는 것을 방지할 수 있다.In other words, the wall charges formed in the discharge cells in which the address discharge has not occurred are reduced in the amount of the address enhancement period. Therefore, it is possible to prevent the occurrence of erroneous discharge in the sustain period.
도 7은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.7 is a waveform diagram illustrating a method of driving a plasma display panel according to a second embodiment of the present invention.
도 7을 참조하면, 본 발명의 제 2실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 벽전하를 강화시키기 위한 어드레스 강화기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.Referring to FIG. 7, the PDP according to the second embodiment of the present invention includes an initialization period for initializing a full screen, an address period for selecting a cell, an address enhancement period for strengthening wall charges of a selected cell, and a selected cell. The driving is divided into a sustain period for maintaining the discharge.
이와 같은 본 발명의 제 2실시예의 초기화기간, 어드레스 기간 및 서스테인 기간에 공급되는 파형 및 동작과정은 본 발명의 제 1실시예의 그것과 동일하다. 따라서, 초기화기간, 어드레스기간 및 서스테인기간에 대한 상세한 설명은 생략하기로 한다.The waveforms and the operational procedures supplied to the initialization period, address period and sustain period of the second embodiment of the present invention are the same as those of the first embodiment of the present invention. Therefore, detailed description of the initialization period, the address period and the sustain period will be omitted.
본 발명의 제 2실시예에 의한 어드레스 강화기간에는 정극성의 강화펄스(STP)가 주사/서스테인전극들(Y)에 공통적으로 인가됨과 아울러 정극성의 전압이 공통/서스테인전극들(Z)에 인가된다. 주사/서스테인전극들(Y)에 인가되는 강화펄스(STP)는 소정의 전압으로부터 기저전압까지 서서히 낮아진다. 이때, 강화펄스(STP)의 전압레벨은 공통/서스테인전극들(Z)에 공급되는 정극성 전압의 전압레벨보다 낮게 설정된다.In the address enhancement period according to the second embodiment of the present invention, the positive enhancement pulse STP is commonly applied to the scan / sustain electrodes Y, and the positive voltage is applied to the common / sustain electrodes Z. . The reinforcement pulse STP applied to the scan / sustain electrodes Y is gradually lowered from the predetermined voltage to the base voltage. At this time, the voltage level of the reinforcement pulse STP is set lower than the voltage level of the positive voltage supplied to the common / sustain electrodes Z.
다시 말하여, 주사/서스테인전극들(Y)에는 공통/서스테인전극들(Z)보다 낮은 전압, 즉 상대적인 부극성의 전압이 인가되게 된다. 이와 같은 전압이 주사/서스테인전극들(Y)에 인가되면 도 9와 같이 어드레스방전이 발생된 방전셀들에 포함되어 있는 주사/서스테인전극들(Y)에 형성되어 있는 정극성의 벽전하들이 증가하게 된다. 또한, 주사/서스테인전극들(Y)보다 상대적으로 높은 전압을 공급받은 공통서스테인전극들(Z)에 형성되어 있는 부극성의 벽전하들이 증가하게 된다.In other words, a voltage lower than the common / sustain electrodes Z, that is, a relative negative voltage is applied to the scan / sustain electrodes Y. When such a voltage is applied to the scan / sustain electrodes Y, the positive wall charges formed in the scan / sustain electrodes Y included in the discharge cells in which the address discharge is generated as shown in FIG. 9 are increased. do. In addition, negative wall charges formed on the common sustain electrodes Z that are supplied with a voltage higher than the scan / sustain electrodes Y are increased.
상세히 설명하면, 어드레스 방전이 발생된 방전셀의 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성됨과 아울러 공통서스테인전극(Z)에는 부극성의 벽전하가 형성된다. 따라서, 주사/서스테인전극(Y)에 정극성의 강화펄스(STP)가 공급되고, 공통서스테인전극(Z)에 강화펄스(STP)보다 높은 전압값을 가지는 정극성의 전압이 공급되면 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 형성된 벽전하들이 증가하게 된다. 다시 말하여, 방전셀내의 정극성의 전하들은 상대적으로 낮은 전위를 가지는 주사/서스테인전극(Y)으로 공급되고, 방전셀내의 부극성의 전하들은 상대적으로 높은 전위를 가지는 공통서스테인전극(Z)으로 공급되게 된다.In detail, positive wall charges are formed on the scan / sustain electrode Y of the discharge cells in which the address discharge is generated, and negative wall charges are formed on the common sustain electrode Z. Therefore, when the positive strengthening pulse STP is supplied to the scan / sustain electrode Y, and the positive voltage having the voltage value higher than the strengthening pulse STP is supplied to the common sustain electrode Z, the scan / sustain electrode ( The wall charges formed on Y) and the common sustain electrode Z increase. In other words, the positive charges in the discharge cell are supplied to the scan / sustain electrode Y having a relatively low potential, and the negative charges in the discharge cell are supplied to the common sustain electrode Z having a relatively high potential. Will be.
한편, 어드레스 방전이 발생되지 않은 방전셀의 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성됨과 아울러 공통서스테인전극(Z)에는 정극성의 벽전하가 형성된다. 어드레스 강화기간에 주사/서스테인전극(Y)에는 정극성의 전하가 공급되고, 공통서스테인전극(Z)에는 부극성의 전하가 공급된다. 따라서, 어드레스 방전이 발생되지 않은 방전셀의 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 형성된 벽전하들은 그 양이 감소하게 된다.On the other hand, negative wall charges are formed on the scan / sustain electrode Y of the discharge cells in which no address discharge has occurred, and positive wall charges are formed on the common sustain electrode Z. During the address enhancement period, the positive charge is supplied to the scan / sustain electrode Y, and the negative charge is supplied to the common sustain electrode Z. Therefore, the amount of wall charges formed in the scan / sustain electrode Y and the common sustain electrode Z of the discharge cell in which the address discharge has not occurred is reduced.
도 8은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면이다.8 is a view showing a method of driving a plasma display panel according to a third embodiment of the present invention.
도 8을 참조하면, 본 발명의 제 3실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 벽전하를 강화시키기 위한 어드레스 강화기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.Referring to FIG. 8, the PDP according to the third embodiment of the present invention includes an initialization period for initializing a full screen, an address period for selecting a cell, an address enhancement period for strengthening wall charges of a selected cell, and a selected cell. The driving is divided into a sustain period for maintaining the discharge.
이와 같은 본 발명의 제 3실시예의 초기화기간, 어드레스 기간 및 서스테인 기간에 공급되는 파형 및 동작과정은 본 발명의 제 1실시예의 그것과 동일하다. 따라서, 초기화기간, 어드레스기간 및 서스테인기간에 대한 상세한 설명은 생략하기로 한다.The waveforms and the operational procedures supplied to the initialization period, address period and sustain period of the third embodiment of the present invention are the same as those of the first embodiment of the present invention. Therefore, detailed description of the initialization period, the address period and the sustain period will be omitted.
본 발명의 제 3실시예에 의한 어드레스 강화기간에 공통서스테인전극들(Z)에는 정극성의 강화펄스(STP)가 공급됨과 아울러 주사/서스테인전극들(Y)에는 기저전위가 공급된다. 공통서스테인전극들(Z)에 공급되는 정극성의 강화펄스(STP)는 소정의 전압으로부터 기저전압까지 서서히 낮아진다.In the address enhancement period according to the third embodiment of the present invention, the positive sustain pulse STP is supplied to the common sustain electrodes Z and the ground potential is supplied to the scan / sustain electrodes Y. The positive strengthening pulse STP supplied to the common sustain electrodes Z is gradually lowered from a predetermined voltage to a base voltage.
어드레스 강화기간에 공통서스테인전극들(Z)에 정극성의 강화펄스(STP)가 공급되면 공통서스테인전극들(Z)의 전압값은 주사/서스테인전극들(Y)보다 높게 설정된다. 즉, 주사/서스테인전극들(Y)은 공통서스테인전극들(Z)에 비하여 상대적인 부극성의 전위를 갖게된다. 따라서, 어드레스 방전이 발생된 방전셀들에 포함된 주사/서스테인전극들(Y) 및 공통서스테인전극들(Z)에 형성된 벽전하들이 강화된다.When the positive strengthening pulse STP is supplied to the common sustain electrodes Z during the address enhancement period, the voltage values of the common sustain electrodes Z are set higher than that of the scan / sustain electrodes Y. That is, the scan / sustain electrodes Y have a relative negative potential relative to the common sustain electrodes Z. FIG. Therefore, the wall charges formed in the scan / sustain electrodes Y and the common sustain electrodes Z included in the discharge cells in which the address discharge is generated are strengthened.
상세히 설명하면, 어드레스 방전이 발생된 방전셀의 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성됨과 아울러 공통서스테인전극(Z)에는 부극성의 벽전하가 형성된다. 이후, 어드레스 강화기간에 공통서스테인전극(Z)에 정극성의 강화펄스(STP)가 공급되면 방전셀내의 부극성의 전하들이 공통서스테인전극(Z)으로 공급되어 공통서스테인전극(Z)에 형성된 부극성의 벽전하들이 강화된다. 마찬가지로, 상대적으로 부극성의 전하를 가지는 주사/서스테인전극(Y)으로 정극성의 전하들이 공급되어 주사/서스테인전극(Z)에 형성된 부극성의 벽전하들이 강화된다.In detail, positive wall charges are formed on the scan / sustain electrode Y of the discharge cells in which the address discharge is generated, and negative wall charges are formed on the common sustain electrode Z. Subsequently, when the positive strengthening pulse STP is supplied to the common sustain electrode Z during the address enhancement period, the negative charges in the discharge cell are supplied to the common sustain electrode Z to form the negative polarity formed on the common sustain electrode Z. Wall charges are strengthened. Similarly, positive charges are supplied to the scan / sustain electrode Y having a relatively negative charge, thereby strengthening the negative wall charges formed on the scan / sustain electrode Z. FIG.
한편, 어드레스 방전이 발생되지 않은 방전셀의 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성됨과 아울러 공통서스테인전극(Z)에는 정극성의 벽전하가 형성된다. 어드레스 강화기간에 주사/서스테인전극(Y)에는 정극성의 전하가 공급되고, 공통서스테인전극(Z)에는 부극성의 전하가 공급된다. 따라서, 어드레스 방전이 발생되지 않은 방전셀의 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 형성된 벽전하들은 그 양이 감소하게 된다.On the other hand, negative wall charges are formed on the scan / sustain electrode Y of the discharge cells in which no address discharge has occurred, and positive wall charges are formed on the common sustain electrode Z. During the address enhancement period, the positive charge is supplied to the scan / sustain electrode Y, and the negative charge is supplied to the common sustain electrode Z. Therefore, the amount of wall charges formed in the scan / sustain electrode Y and the common sustain electrode Z of the discharge cell in which the address discharge has not occurred is reduced.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 어드레스 방전이 발생된 방전셀에 형성된 벽전하를 강화시키기 위한 어드레스 강화기간을 추가함으로써 안정된 서스테인 방전을 일으킬 수 있다. 또한, 어드레스 강화기간에는 어드레스 방전에 발생되지 않은 방전셀에 형성된 벽전하 양을 감소시킴으로써 서스테인 오방전을 방지할 수 있다.As described above, according to the driving method of the plasma display panel according to the present invention, stable sustain discharge can be caused by adding an address strengthening period for strengthening wall charges formed in the discharge cells in which the address discharge is generated. In addition, during the address enhancement period, sustained false discharge can be prevented by reducing the amount of wall charges formed in the discharge cells not generated in the address discharge.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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