JPH10303414A - 絶縁ゲート型半導体装置およびそれを用いた加速度センサ - Google Patents
絶縁ゲート型半導体装置およびそれを用いた加速度センサInfo
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- JPH10303414A JPH10303414A JP10691297A JP10691297A JPH10303414A JP H10303414 A JPH10303414 A JP H10303414A JP 10691297 A JP10691297 A JP 10691297A JP 10691297 A JP10691297 A JP 10691297A JP H10303414 A JPH10303414 A JP H10303414A
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Abstract
(57)【要約】
【課題】絶縁ゲート型半導体装置の高速化、低スイッチ
ング損失化を図る。 【解決手段】ゲート酸化膜５の上方に２６０ｎｍの空間
６をおいてゲート電極９が設けられた絶縁ゲート形トラ
ンジスタとし、缶タイプのケースに封入し、０．１Ｐａ
以下の高真空に減圧して封止する。シリコン酸化膜と、
比誘電率がシリコン酸化膜より小さい低誘電率領域とが
直列に接続されたゲート絶縁膜を有するゲート絶縁形半
導体装置とすることによって、ゲート絶縁膜に起因する
容量を低減し、かつシリコン基板と良好な界面特性を得
る。
ング損失化を図る。 【解決手段】ゲート酸化膜５の上方に２６０ｎｍの空間
６をおいてゲート電極９が設けられた絶縁ゲート形トラ
ンジスタとし、缶タイプのケースに封入し、０．１Ｐａ
以下の高真空に減圧して封止する。シリコン酸化膜と、
比誘電率がシリコン酸化膜より小さい低誘電率領域とが
直列に接続されたゲート絶縁膜を有するゲート絶縁形半
導体装置とすることによって、ゲート絶縁膜に起因する
容量を低減し、かつシリコン基板と良好な界面特性を得
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電流制御のための
絶縁ゲートを有する絶縁ゲート型半導体装置に関する。
絶縁ゲートを有する絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】電流制御のためのゲート電極が半導体基
板と絶縁膜で絶縁されている絶縁ゲート型半導体装置
が、制御の容易さやスイッチングの速さから、個別半導
体素子としても集積回路としても広く使用されている。
そのような絶縁ゲート構造のゲート絶縁膜として、シリ
コンの酸化膜を用いるいわゆるＭＯＳ半導体装置が一般
的である。
板と絶縁膜で絶縁されている絶縁ゲート型半導体装置
が、制御の容易さやスイッチングの速さから、個別半導
体素子としても集積回路としても広く使用されている。
そのような絶縁ゲート構造のゲート絶縁膜として、シリ
コンの酸化膜を用いるいわゆるＭＯＳ半導体装置が一般
的である。
【０００３】近年、ＭＯＳ半導体装置の高速化が強く要
求されてきている。ＭＯＳ構造を有する半導体素子およ
び集積回路の高速化はひとえに、ＭＯＳ構造の高速スイ
ッチング化に帰着される。ＭＯＳ構造の高速スイッチン
グ化を図るためには、ゲート配線、電極の低抵抗化
と、ゲート入力容量などゲート絶縁膜に起因した容量
の低減とが不可欠である。
求されてきている。ＭＯＳ構造を有する半導体素子およ
び集積回路の高速化はひとえに、ＭＯＳ構造の高速スイ
ッチング化に帰着される。ＭＯＳ構造の高速スイッチン
グ化を図るためには、ゲート配線、電極の低抵抗化
と、ゲート入力容量などゲート絶縁膜に起因した容量
の低減とが不可欠である。
【０００４】については、従来より、多結晶シリコン
より低抵抗の各種金属シリサイドの適用や、多層配線化
による配線抵抗の低減が試みられている。
より低抵抗の各種金属シリサイドの適用や、多層配線化
による配線抵抗の低減が試みられている。
【０００５】
【発明が解決しようとする課題】一方、については、
シリコン酸化膜（比誘電率εr ＝３．９）に代えて、よ
り低い誘電率の材料の適用が考えられる。最近、層間絶
縁膜の低誘電率化のために種々の低誘電率絶縁膜（フロ
ロカーボン膜、ふっ素化アモルファスカーボン膜、ふっ
素樹脂膜、テトラメチルシランなど）による低誘電率化
の開発が進められている。［例えば、Semiconductor Wo
rld 誌1997年2 月号72頁] しかし、これらをゲート絶縁
膜用途に使用しようとすると、層間絶縁膜用途とは違っ
て、更に、シリコンとの界面制御の点で問題があり、そ
のまま適用することは困難である。
シリコン酸化膜（比誘電率εr ＝３．９）に代えて、よ
り低い誘電率の材料の適用が考えられる。最近、層間絶
縁膜の低誘電率化のために種々の低誘電率絶縁膜（フロ
ロカーボン膜、ふっ素化アモルファスカーボン膜、ふっ
素樹脂膜、テトラメチルシランなど）による低誘電率化
の開発が進められている。［例えば、Semiconductor Wo
rld 誌1997年2 月号72頁] しかし、これらをゲート絶縁
膜用途に使用しようとすると、層間絶縁膜用途とは違っ
て、更に、シリコンとの界面制御の点で問題があり、そ
のまま適用することは困難である。
【０００６】もう一つの容量低減の方法としては、従
来技術の延長で考えるならば、キャパシタ面積の微細化
がある。しかし、キャパシタ面積の微細化は、一般にス
ケーリング則にのっとれば、その厚さも薄くする必要が
あるため、キャパシタ容量の低減にはさほど効果的でな
い。仮に、それが可能であったとしても素子耐圧からく
る制限があって、さほど微細にできない。
来技術の延長で考えるならば、キャパシタ面積の微細化
がある。しかし、キャパシタ面積の微細化は、一般にス
ケーリング則にのっとれば、その厚さも薄くする必要が
あるため、キャパシタ容量の低減にはさほど効果的でな
い。仮に、それが可能であったとしても素子耐圧からく
る制限があって、さほど微細にできない。
【０００７】上記の問題に鑑み本発明の目的は、ゲート
絶縁膜に起因した容量が低減でき、しかもシリコンと良
好な界面を形成できるゲート構造をもつ絶縁ゲート型半
導体装置を提供することにある。
絶縁膜に起因した容量が低減でき、しかもシリコンと良
好な界面を形成できるゲート構造をもつ絶縁ゲート型半
導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記課題の解決のため本
発明は、電流制御のための絶縁ゲートを有する絶縁ゲー
ト型半導体装置において、シリコン酸化膜と比誘電率が
シリコン酸化膜より小さい低誘電率領域とが直列に接続
されたゲート絶縁膜を有するものとする。シリコン酸化
膜の比誘電率をεOX、厚さをｄOX、シリコン酸化膜に直
列に形成される誘電体ｉの比誘電率をεi 、厚さを
ｄi 、真空の誘電率をε0 とすると、それぞれの比容量
（単位面積当たりの容量）ＣOX、Ｃi は、次式で表され
る。
発明は、電流制御のための絶縁ゲートを有する絶縁ゲー
ト型半導体装置において、シリコン酸化膜と比誘電率が
シリコン酸化膜より小さい低誘電率領域とが直列に接続
されたゲート絶縁膜を有するものとする。シリコン酸化
膜の比誘電率をεOX、厚さをｄOX、シリコン酸化膜に直
列に形成される誘電体ｉの比誘電率をεi 、厚さを
ｄi 、真空の誘電率をε0 とすると、それぞれの比容量
（単位面積当たりの容量）ＣOX、Ｃi は、次式で表され
る。
【０００９】
【数１】
【００１０】
【数２】 シリコン酸化膜と誘電体を直列にしたとき、全容量Ｃ
は、
は、
【００１１】
【数３】 となる。今、εOX＝３．９ε0 、ｄOX＝１×１０
-7［ｍ］として、誘電体ｉを真空とすると、εi ＝ε0
［真空でなくとも、比誘電率が１に近い物質をシリコン
酸化膜上に積層してもよい］Ｃi ＜＜ ＣOXであるため
には、
-7［ｍ］として、誘電体ｉを真空とすると、εi ＝ε0
［真空でなくとも、比誘電率が１に近い物質をシリコン
酸化膜上に積層してもよい］Ｃi ＜＜ ＣOXであるため
には、
【００１２】
【数４】
【００１３】
【数５】 でなければならない。 ＞＞として一桁以上と考えれ
ば、 ｄi ＞ ２．６×１０-7［ｍ］＝２６０［ｎｍ］ となる。この条件が満たされれば、
ば、 ｄi ＞ ２．６×１０-7［ｍ］＝２６０［ｎｍ］ となる。この条件が満たされれば、
【００１４】
【数６】 これに対し、従来技術の延長で考えれば、
【００１５】
【数７】 であるため、ゲート容量を従来比で１／１０に小さくす
ることができる。
ることができる。
【００１６】すなわち、上記簡単な計算からシリコン基
板に形成されたシリコン酸化膜（ここまでは、従来技
術）の上にそれよりも低い比誘電率の材料を配置し、そ
の上に電極を設けたゲート構造とすることにより、この
キャパシタ容量はシリコン酸化膜でなく、それよりも低
い誘電率の材料できまるキャパシタとなる。そして、ゲ
ート容量を低減することができる。
板に形成されたシリコン酸化膜（ここまでは、従来技
術）の上にそれよりも低い比誘電率の材料を配置し、そ
の上に電極を設けたゲート構造とすることにより、この
キャパシタ容量はシリコン酸化膜でなく、それよりも低
い誘電率の材料できまるキャパシタとなる。そして、ゲ
ート容量を低減することができる。
【００１７】また、この構造にすれば、シリコン基板と
ゲートキャパシタの境界には必ずシリコン酸化膜が介在
するため、シリコン基板の界面は従来技術で十分制御で
きる。例えば、前記の低誘電率領域が１Ｐａ以下の圧力
に減圧されているものとすれば、真空の誘電率に近い誘
電率をもつことになり、ゲート電極の容量としては、低
誘電率領域の容量が支配的になる。
ゲートキャパシタの境界には必ずシリコン酸化膜が介在
するため、シリコン基板の界面は従来技術で十分制御で
きる。例えば、前記の低誘電率領域が１Ｐａ以下の圧力
に減圧されているものとすれば、真空の誘電率に近い誘
電率をもつことになり、ゲート電極の容量としては、低
誘電率領域の容量が支配的になる。
【００１８】そして、吸着ガスの放出による該領域の低
真空化を防止するためのガス吸着剤が配置されているも
のとすれば、放出ガスによる真空度の低下が抑制され
る。また、比誘電率がシリコン酸化膜より小さい低誘電
率の気体を満たした空間を低誘電率領域としてもよい。
そのようにすれば、真空の誘電率に極めて近い誘電率を
もつことになり、ゲート電極の容量としては、低誘電率
領域の容量が支配的になる。
真空化を防止するためのガス吸着剤が配置されているも
のとすれば、放出ガスによる真空度の低下が抑制され
る。また、比誘電率がシリコン酸化膜より小さい低誘電
率の気体を満たした空間を低誘電率領域としてもよい。
そのようにすれば、真空の誘電率に極めて近い誘電率を
もつことになり、ゲート電極の容量としては、低誘電率
領域の容量が支配的になる。
【００１９】低誘電率の気体としては、水素、ヘリウ
ム、アルゴン、窒素、二酸化炭素、四塩化炭素、一酸化
炭素、二硫化炭素、亜酸化窒素、ネオン、メタン、エタ
ン、アセチレン、アセトアルデヒド、アセトン、メタノ
ール、エタノール、メチルアミン、エチルアミン、塩化
アセチル、塩化イソプロピル、塩化エチル、塩化プロピ
ル、塩化メチル、蟻酸エチル、クロロホルム、ジエチル
エーテル、１，２ジクロロエタン、ジクロロジフルオロ
メタン、ジメチルアミン、臭化エチル、臭化ビニル、臭
化メチル、トルエン、ニトロメタン、ブチレン、ヘプタ
ン、ベンゼン、ペンタン、２ペンテン、沃化メチル、沃
化エチル等がある。これらはいずれもシリコン酸化膜よ
り小さい比誘電率をもつ。アセトン、エタノール等は、
常温では液体であり、液体状態での比誘電率が大きい。
従って、そのような物質は、液化しないように微量を封
入するか、或いは気化する高温で使用する。
ム、アルゴン、窒素、二酸化炭素、四塩化炭素、一酸化
炭素、二硫化炭素、亜酸化窒素、ネオン、メタン、エタ
ン、アセチレン、アセトアルデヒド、アセトン、メタノ
ール、エタノール、メチルアミン、エチルアミン、塩化
アセチル、塩化イソプロピル、塩化エチル、塩化プロピ
ル、塩化メチル、蟻酸エチル、クロロホルム、ジエチル
エーテル、１，２ジクロロエタン、ジクロロジフルオロ
メタン、ジメチルアミン、臭化エチル、臭化ビニル、臭
化メチル、トルエン、ニトロメタン、ブチレン、ヘプタ
ン、ベンゼン、ペンタン、２ペンテン、沃化メチル、沃
化エチル等がある。これらはいずれもシリコン酸化膜よ
り小さい比誘電率をもつ。アセトン、エタノール等は、
常温では液体であり、液体状態での比誘電率が大きい。
従って、そのような物質は、液化しないように微量を封
入するか、或いは気化する高温で使用する。
【００２０】また、低誘電率領域が、例えば比誘電率が
シリコン酸化膜より小さいポリエチレン、ポリプロピレ
ン、ポリスチレン等の炭化水素重合体、或いはポリテト
ラフロロエチレン（以下ＰＴＦＥと記す）のようなフッ
素を含む炭化水素重合体等の低誘電率の固体であっても
よい。
シリコン酸化膜より小さいポリエチレン、ポリプロピレ
ン、ポリスチレン等の炭化水素重合体、或いはポリテト
ラフロロエチレン（以下ＰＴＦＥと記す）のようなフッ
素を含む炭化水素重合体等の低誘電率の固体であっても
よい。
【００２１】
【発明の実施の形態】以下、実施例を参照しながら本発
明の実施の形態を説明する。なお、以下に記するｎ、ｐ
を冠した領域や層は、それぞれ電子、正孔を多数キャリ
アとする領域、層である。 ［実施例１］図１は、本発明の第一の実施例（以下実施
例１と記す）の絶縁ゲート型トランジスタの断面図であ
る。シリコンのｐ基板１の表面層にｎソース領域２、ｎ
ドレイン領域３が、いずれも拡散深さ０．２μｍに形成
されている。ｐ基板１の選択酸化により形成した厚いフ
ィールド酸化膜４の厚さは１μｍである。フィールド酸
化膜４を形成していない部分に形成された薄いゲート酸
化膜５の厚さは１００ｎｍであり、ゲート長は２μｍで
ある。ｎソース領域２、ｎドレイン領域３に接触してそ
れぞれソース電極７、ドレイン電極８が設けられてい
る。ゲート酸化膜５の上方に２６０ｎｍの空間６をおい
てゲート電極９が設けられている。ソース電極７、ドレ
イン電極８およびゲート電極９は、アルミニウム（Ａ
ｌ）と銅（Ｃｕ）の蒸着によりそれぞれ厚さ０．５μ
ｍ、１μｍに形成されている。なお、ゲート酸化膜５と
ゲート電極９との間の空間６は、プラズマＣＶＤ法によ
り形成されたＬＴＯ酸化膜の犠牲層をエッチングするこ
とによって形成した。更に、ゲート酸化膜５上に直接ゲ
ート電極９を形成した従来構造の比較素子も試作した。
明の実施の形態を説明する。なお、以下に記するｎ、ｐ
を冠した領域や層は、それぞれ電子、正孔を多数キャリ
アとする領域、層である。 ［実施例１］図１は、本発明の第一の実施例（以下実施
例１と記す）の絶縁ゲート型トランジスタの断面図であ
る。シリコンのｐ基板１の表面層にｎソース領域２、ｎ
ドレイン領域３が、いずれも拡散深さ０．２μｍに形成
されている。ｐ基板１の選択酸化により形成した厚いフ
ィールド酸化膜４の厚さは１μｍである。フィールド酸
化膜４を形成していない部分に形成された薄いゲート酸
化膜５の厚さは１００ｎｍであり、ゲート長は２μｍで
ある。ｎソース領域２、ｎドレイン領域３に接触してそ
れぞれソース電極７、ドレイン電極８が設けられてい
る。ゲート酸化膜５の上方に２６０ｎｍの空間６をおい
てゲート電極９が設けられている。ソース電極７、ドレ
イン電極８およびゲート電極９は、アルミニウム（Ａ
ｌ）と銅（Ｃｕ）の蒸着によりそれぞれ厚さ０．５μ
ｍ、１μｍに形成されている。なお、ゲート酸化膜５と
ゲート電極９との間の空間６は、プラズマＣＶＤ法によ
り形成されたＬＴＯ酸化膜の犠牲層をエッチングするこ
とによって形成した。更に、ゲート酸化膜５上に直接ゲ
ート電極９を形成した従来構造の比較素子も試作した。
【００２２】このようにしてできた絶縁ゲート型トラン
ジスタ、および比較素子を缶タイプのケースに封入し、
内部を１Ｐａ以下の圧力に減圧して封止し、スイッチン
グ性能を調べた。。図２（ａ）は、実施例１の絶縁ゲー
ト型トランジスタのソース電極７・ドレイン電極８間に
１０Ｖを印加し、ゲート電極９に５Ｖのオンオフ信号を
印加した時のスイッチング波形を示した波形図、図２
（ｂ）は比較素子のスイッチング波形を示した波形図で
ある。
ジスタ、および比較素子を缶タイプのケースに封入し、
内部を１Ｐａ以下の圧力に減圧して封止し、スイッチン
グ性能を調べた。。図２（ａ）は、実施例１の絶縁ゲー
ト型トランジスタのソース電極７・ドレイン電極８間に
１０Ｖを印加し、ゲート電極９に５Ｖのオンオフ信号を
印加した時のスイッチング波形を示した波形図、図２
（ｂ）は比較素子のスイッチング波形を示した波形図で
ある。
【００２３】比較素子のスイッチングのオンオフ時間
は、約２０〜３０ｎｓであるのに対し、実施例１の絶縁
ゲート型トランジスタのオンオフ時間は５〜７ｎｓであ
り、スイッチング時間が１／４程度に短くなっているこ
とがわかる。このようにスイッチング時間が短かけれ
ば、高速化に対応できるだけでなく、スイッチング損失
を大幅に低減できる。
は、約２０〜３０ｎｓであるのに対し、実施例１の絶縁
ゲート型トランジスタのオンオフ時間は５〜７ｎｓであ
り、スイッチング時間が１／４程度に短くなっているこ
とがわかる。このようにスイッチング時間が短かけれ
ば、高速化に対応できるだけでなく、スイッチング損失
を大幅に低減できる。
【００２４】真空封止しても長期間の内には吸着ガスの
放出により、真空度が低下する。これを防止するため、
缶内にゲッタ剤として、チタンを蒸着すると、更に長期
信頼性にすぐれた絶縁ゲート型トランジスタとすること
ができる。また、缶内に、誘電率の小さい安定な気体を
封入しても良い。 ［実施例２］実施例１の絶縁ゲート型トランジスタはそ
の製造工程が複雑な上、真空パッケージが必要なことか
ら、その用途は特殊なものに限定される。そこで、従来
のパッケージでの使用が可能な汎用型とすべく、図３の
構造とした。
放出により、真空度が低下する。これを防止するため、
缶内にゲッタ剤として、チタンを蒸着すると、更に長期
信頼性にすぐれた絶縁ゲート型トランジスタとすること
ができる。また、缶内に、誘電率の小さい安定な気体を
封入しても良い。 ［実施例２］実施例１の絶縁ゲート型トランジスタはそ
の製造工程が複雑な上、真空パッケージが必要なことか
ら、その用途は特殊なものに限定される。そこで、従来
のパッケージでの使用が可能な汎用型とすべく、図３の
構造とした。
【００２５】すなわち、実施例１と同様にして、ｎソー
ス領域２、ｎドレイン領域３、フイールド酸化膜４、ゲ
ート酸化膜５を形成した後、四ふっ化炭素ガスを用いた
プラズマＣＶＤでＰＴＦＥ膜１０を２６０ｎｍの厚さに
堆積した。ＣＶＤの条件は、圧力１００Ｐａ、高周波電
力は３００Ｗである。続いて、ＡｌとＣｕの蒸着膜のゲ
ート電極９を形成する。その後、このゲート電極９をマ
スクにして、酸素プラズマで先のＰＴＦＥ膜１０をエッ
チングする。 このような構造の絶縁ゲート型トランジ
スタを樹脂モールドして封止し、実施例１と同様のスイ
ッチング速度を測定した。
ス領域２、ｎドレイン領域３、フイールド酸化膜４、ゲ
ート酸化膜５を形成した後、四ふっ化炭素ガスを用いた
プラズマＣＶＤでＰＴＦＥ膜１０を２６０ｎｍの厚さに
堆積した。ＣＶＤの条件は、圧力１００Ｐａ、高周波電
力は３００Ｗである。続いて、ＡｌとＣｕの蒸着膜のゲ
ート電極９を形成する。その後、このゲート電極９をマ
スクにして、酸素プラズマで先のＰＴＦＥ膜１０をエッ
チングする。 このような構造の絶縁ゲート型トランジ
スタを樹脂モールドして封止し、実施例１と同様のスイ
ッチング速度を測定した。
【００２６】ＰＴＦＥ膜１０の誘電率は約２であり、実
施例２の絶縁ゲート型トランジスタのスイッチングのオ
ンオフ時間は、約１０ｎｓｅｃであった。実施例１に比
べてスイッチング時間は長めであるが、従来のものに比
べれば半分であり、スイッチング損失の低減には有効で
あることがわかる。この例では、実施例１と違い真空封
止の必要が無く、パッケージングが容易であり、またガ
ス放出の問題もない。
施例２の絶縁ゲート型トランジスタのスイッチングのオ
ンオフ時間は、約１０ｎｓｅｃであった。実施例１に比
べてスイッチング時間は長めであるが、従来のものに比
べれば半分であり、スイッチング損失の低減には有効で
あることがわかる。この例では、実施例１と違い真空封
止の必要が無く、パッケージングが容易であり、またガ
ス放出の問題もない。
【００２７】［実施例３］図４は、本発明の第三の実施
例（以下実施例３と記す）の加速度センサの斜視断面図
である。この加速度センサは、絶縁ゲート型トランジス
タを応用したもので、構造は図１の実施例１と良く似て
いる。但しゲート電極９は、多結晶シリコン層からな
り、ゲート長は１０μｍ（幅２０μｍ）である。そし
て、そのゲート電極９上に、横、８μｍ、高さ２０μｍ
のニッケルのおもり１１が、レジストマスクの電気メッ
キで形成されている。なお、おもり１１とゲート電極９
との間の密着性を保つために、その間に下地金属とし
て、０．５μｍのチタン層１２が蒸着されている。
例（以下実施例３と記す）の加速度センサの斜視断面図
である。この加速度センサは、絶縁ゲート型トランジス
タを応用したもので、構造は図１の実施例１と良く似て
いる。但しゲート電極９は、多結晶シリコン層からな
り、ゲート長は１０μｍ（幅２０μｍ）である。そし
て、そのゲート電極９上に、横、８μｍ、高さ２０μｍ
のニッケルのおもり１１が、レジストマスクの電気メッ
キで形成されている。なお、おもり１１とゲート電極９
との間の密着性を保つために、その間に下地金属とし
て、０．５μｍのチタン層１２が蒸着されている。
【００２８】このおもり１１に加わった加速度による力
（Ｆ＝ｍα）がゲート電極９を撓ませることにより、空
間６の距離が変わり、その結果、絶縁ゲート型トランジ
スタのしきい値電圧が変わる。これらを電子回路で処理
することにより、加速度を検出するものである。なお、
この加速度センサは、アルゴンを１気圧封入したケース
に密封パッケージされ、リード線のみ外部に取り出され
ている。
（Ｆ＝ｍα）がゲート電極９を撓ませることにより、空
間６の距離が変わり、その結果、絶縁ゲート型トランジ
スタのしきい値電圧が変わる。これらを電子回路で処理
することにより、加速度を検出するものである。なお、
この加速度センサは、アルゴンを１気圧封入したケース
に密封パッケージされ、リード線のみ外部に取り出され
ている。
【００２９】このように半導体技術を応用して微小で、
応答速度の速い加速度センサを実現することができる。
以上、絶縁ゲート型トランジスタの例をあげて、本発明
を説明したが、絶縁ゲート型トランジスタに限らず、絶
縁ゲートバイポーラトランジスタ、絶縁ゲート型サイリ
スタ等、絶縁ゲートを有する半導体装置に適用できるも
のであることは勿論である。
応答速度の速い加速度センサを実現することができる。
以上、絶縁ゲート型トランジスタの例をあげて、本発明
を説明したが、絶縁ゲート型トランジスタに限らず、絶
縁ゲートバイポーラトランジスタ、絶縁ゲート型サイリ
スタ等、絶縁ゲートを有する半導体装置に適用できるも
のであることは勿論である。
【００３０】
【発明の効果】以上説明したように本発明によれば、シ
リコン基板に形成されたシリコン酸化膜のゲート酸化膜
上にそれよりも低い比誘電率の材料を配置し、その上に
ゲート電極を設けた絶縁ゲート構造とすることにより、
ゲート容量を大幅に低減することができ、高速化に対応
できるだけでなく、スイッチング損失を大幅に低減でき
る。また加速度センサとしても、微小で高速なものがで
きる。
リコン基板に形成されたシリコン酸化膜のゲート酸化膜
上にそれよりも低い比誘電率の材料を配置し、その上に
ゲート電極を設けた絶縁ゲート構造とすることにより、
ゲート容量を大幅に低減することができ、高速化に対応
できるだけでなく、スイッチング損失を大幅に低減でき
る。また加速度センサとしても、微小で高速なものがで
きる。
【図１】実施例１の絶縁ゲート型トランジスタの部分断
面図
面図
【図２】実施例１および比較例の絶縁ゲート型トランジ
スタのスイッチング波形図
スタのスイッチング波形図
【図３】実施例２の絶縁ゲート型トランジスタの部分断
面図
面図
【図４】実施例３の加速度センサの斜視断面図
１ ｐ基板 ２ ｎソース領域 ３ ｎドレイン領域 ４ フイールド酸化膜 ５ ゲート酸化膜 ６ 空間 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 １０ ＰＴＦＥ膜 １１ おもり １２ チタン層
Claims (9)
- 【請求項１】電流制御のための絶縁ゲートを有する絶縁
ゲート型半導体装置において、シリコン酸化膜と、比誘
電率がシリコン酸化膜より小さい低誘電率領域とが直列
に接続されたゲート絶縁膜を有することを特徴とする絶
縁ゲート型半導体装置。 - 【請求項２】前記の低誘電率領域が１Ｐａ以下の圧力に
減圧されていることを特徴とする請求項１記載の絶縁ゲ
ート型半導体装置。 - 【請求項３】低誘電率領域が１Ｐａ以下に減圧され、か
つ吸着ガスの放出による該領域の低真空化を防止するた
めのガス吸着剤が配置されていることを特徴とする請求
項２記載の絶縁ゲート型半導体装置。 - 【請求項４】低誘電率領域が、比誘電率がシリコン酸化
膜より小さい低誘電率の気体を封入した空間であること
を特徴とする請求項１記載の絶縁ゲート型半導体装置。 - 【請求項５】低誘電率の気体が、水素、ヘリウム、アル
ゴン、窒素、二酸化炭素、臭素、四塩化炭素、一酸化炭
素、二硫化炭素、亜酸化窒素、ネオン、二酸化硫黄、メ
タン、エタン、アセチレン、アセトアルデヒド、アセト
ン、メタノール、エタノール、メチルアミン、エチルア
ミン、塩化アセチル、塩化イソプロピル、塩化エチル、
塩化プロピル、塩化メチル、蟻酸エチル、クロロホル
ム、ジエチルエーテル、１，２ジクロロエタン、ジクロ
ロジフルオロメタン、ジメチルアミン、臭化エチル、臭
化ビニル、臭化メチル、トルエン、ニトロメタン、ブチ
レン、ヘプタン、ベンゼン、ペンタン、２ペンテン、沃
化メチル、沃化エチルの少なくとも一種を主成分とする
気体であることを特徴とする請求項４記載の絶縁ゲート
型半導体装置。 - 【請求項６】低誘電率領域が、比誘電率がシリコン酸化
膜より小さい低誘電率の固体であることを特徴とする請
求項１記載の絶縁ゲート型半導体装置。 - 【請求項７】低誘電率の固体が、比誘電率がシリコン酸
化膜より小さい炭化水素重合体であることを特徴とする
請求項６記載の半導体装置。 - 【請求項８】低誘電率の固体が、比誘電率がシリコン酸
化膜より小さいフッ素を含む炭化水素重合体であること
を特徴とする請求項７記載の半導体装置。 - 【請求項９】ゲート電極上におもりが形成されており、
そのおもりに加速度が加えられることによって、絶縁ゲ
ート部に加わる力による変形から加速度を検出すること
を特徴とする請求項１ないし８のいずれかに記載の絶縁
ゲート型半導体装置を用いた加速度センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10691297A JPH10303414A (ja) | 1997-04-24 | 1997-04-24 | 絶縁ゲート型半導体装置およびそれを用いた加速度センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10691297A JPH10303414A (ja) | 1997-04-24 | 1997-04-24 | 絶縁ゲート型半導体装置およびそれを用いた加速度センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303414A true JPH10303414A (ja) | 1998-11-13 |
Family
ID=14445655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10691297A Pending JPH10303414A (ja) | 1997-04-24 | 1997-04-24 | 絶縁ゲート型半導体装置およびそれを用いた加速度センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303414A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058258A1 (en) * | 2002-01-07 | 2003-07-17 | Honeywell Internation Inc. | Contactless acceleration switch |
| JP2006100819A (ja) * | 2004-09-16 | 2006-04-13 | Stmicroelectronics Sa | 変形可能なゲートをもつｍｏｓトランジスタ |
| KR100617051B1 (ko) | 2004-12-27 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2008270641A (ja) * | 2007-04-24 | 2008-11-06 | Elpida Memory Inc | 電界効果トランジスタ |
| JP2012053050A (ja) * | 2011-10-05 | 2012-03-15 | Univ Of Tokyo | 非単結晶トランジスタ集積回路 |
-
1997
- 1997-04-24 JP JP10691297A patent/JPH10303414A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6720634B2 (en) | 2002-01-07 | 2004-04-13 | Honeywell International Inc. | Contactless acceleration switch |
| US6858458B2 (en) | 2002-01-07 | 2005-02-22 | Honeywell International Inc. | Contactless acceleration switch |
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| JP2012053050A (ja) * | 2011-10-05 | 2012-03-15 | Univ Of Tokyo | 非単結晶トランジスタ集積回路 |
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