KR20060070767A - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은, 하지 금속층을 포함하는 반도체 기판 위에 비아 홀과 금속 배선 트렌치 및 식각 정지층을 포함하는 이중 다마신 구조의 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계, 상기 확산 장벽층을 식각하여 상기 비아 홀 및 금속 배선 트렌치의 측벽에 스페이서를 형성하면서 상기 스페이서가 가리지 않은 상기 비아 홀 하부의 노출된 상기 확산 장벽층을 제거하는 단계, 상기 비아 홀 하부의 상기 식각 정지층을 과도 식각하여 상기 하지 금속층을 노출시키는 단계, 상기 노출된 하지 금속층의 표면에 형성된 산화막을 제거하는 단계 및 상기 산화막이 제거된 하지 금속층의 표면을 시드층으로 하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다. 이로써, 금속 도금층 형성을 위한 별도의 시드층을 증착하지 않고 비아 내부에 보이드를 형성하지 않으면서 반도체 소자의 금속 배선을 형성하는 것이 가능하다.The present invention provides a method of forming an insulating film pattern having a double damascene structure including a via hole, a metal wiring trench, and an etch stop layer on a semiconductor substrate including an underlying metal layer, and forming a diffusion barrier layer on a surface of the insulating film pattern. Etching the diffusion barrier layer to form a spacer in sidewalls of the via hole and the metal interconnect trench, while removing the exposed barrier layer under the via hole not covered by the spacer, etching the lower portion of the via hole. Exposing the underlying metal layer by over-etching a stop layer, removing an oxide film formed on the surface of the exposed underlying metal layer, and forming a metal wiring using the surface of the removed underlying metal layer as a seed layer. It provides a method for forming metal wiring of a semiconductor device comprising. Thereby, it is possible to form the metal wiring of the semiconductor device without depositing a separate seed layer for forming the metal plating layer and without forming a void inside the via.

과도 식각, 식각 정지층, 하지 금속층, 시드층Transient Etching, Etch Stopping Layer, Base Metal Layer, Seed Layer

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 단면도.1A to 1F are cross-sectional views showing a metal wiring formation method of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 130, 135: 절연층 100, 130, 135: insulation layer

100a: 하지 금속층 105, 115: 식각 정지층100a: base metal layer 105, 115: etch stop layer

110: 비아 홀 120: 금속 배선 트렌치110: via hole 120: metal wiring trench

125: 하드 마스크 140: 확산 장벽층125: hard mask 140: diffusion barrier layer

150: 스페이서 160: 금속 산화막150: spacer 160: metal oxide film

170: 금속 도금층 180: 식각 정지층170: metal plating layer 180: etch stop layer

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는, 절연막 패턴의 비아와 트렌치를 내부 보이드 없이 완전히 금속층으로 매립할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices in which vias and trenches of an insulating film pattern can be completely embedded in a metal layer without internal voids.                         

반도체 소자에 금속 배선을 형성하는데 있어서, 종래부터 전해 도금법, 무전해 도금법, PVD법 및 CVD법 등 다양한 금속 증착법들이 적용되어 왔다.In forming a metal wiring in a semiconductor device, various metal deposition methods such as an electrolytic plating method, an electroless plating method, a PVD method, and a CVD method have been conventionally applied.

특히, 무전해 도금법은 외부에서 전기를 가하지 않고도 무전해 도금 용액 내에 존재하는 물질들의 자발적인 산화·환원 반응에 의하여 막(예를 들면, 구리막)을 형성시키는 방법이다. 이 경우, 무전해 도금 용액 내에는 용액 안정 또는 pH 조절 등을 위한 첨가제가 들어가거나, 액상 반응을 억제하기 위한 환원제가 포함되기도 한다. 무전해 도금의 경우에는 도금되어야 할 표면에서 자발적으로 산화·환원 반응이 일어나 도금이 진행되어야 하기 때문에, 그 표면이 활성화되어야 하며, 이러한 활성화를 위해 활성화 욕(Activation Bath)에 담구어 Pd 와 같은 활성화 입자를 형성시킨다.In particular, the electroless plating method is a method of forming a film (for example, a copper film) by spontaneous oxidation / reduction reaction of materials existing in the electroless plating solution without applying electricity from the outside. In this case, the electroless plating solution may contain additives for solution stabilization or pH control, or may contain a reducing agent for suppressing the liquid phase reaction. In the case of electroless plating, the surface must be activated because the oxidation / reduction reaction occurs spontaneously on the surface to be plated, and the surface must be activated. For this activation, the surface is immersed in an activation bath and activated such as Pd. To form particles.

그러나, Pd 입자는 구리막의 불순물로 작용하여 구리막의 비저항을 높이는 문제점이 있다. 이러한 문제를 해결하기 위해, 보호막으로서 Al 을 증착하는 방법이 제안되었는데, 이는 표면에 증착된 Al 이 무전해 도금액의 높은 pH 로 인해 용해되면서 구리막 표면이 드러나도록 하여 추가적인 표면 활성화가 필요 없도록 하는 방법이다.However, Pd particles act as impurities in the copper film, thereby increasing the specific resistance of the copper film. In order to solve this problem, a method of depositing Al as a protective film has been proposed, which causes the Al deposited on the surface to dissolve due to the high pH of the electroless plating solution so that the surface of the copper film is exposed so that no additional surface activation is required. to be.

상술한 바와 같은 종래의 무전해 도금법을 이용한 금속 배선 매립 공정에 의할 경우, 절연막 패턴의 상부면까지 활성화되어 그 상부면의 표면에 비정상적인 금속막이 성장하게 되는 문제점이 있다. 따라서, 종래와 같은 무전해 도금법만을 이용하여 금속 배선을 증착하는데에는 한계가 있다.In the case of the metal wire filling process using the conventional electroless plating method as described above, there is a problem in that an abnormal metal film is grown on the upper surface of the insulating film pattern to be activated. Therefore, there is a limit in depositing a metal wiring using only the electroless plating method as in the prior art.

이러한 한계를 극복하기 위해 PVD법으로 구리 확산 장벽층과 구리 시드층을 증착하고 그 상부에 전기 도금법으로 구리막을 형성하여 비아나 트렌치를 매립한 후 CMP 공정으로 다층 금속 배선 공정을 마무리하는 방식이 제안되고 있다. 그러나, PVD 구리 시드층은 층덮힘성이 열악하기 때문에, 높은 단차비를 가지는 좁은 비아와 트렌치에 오버행(Overhang)이 형성되거나 증착 불연속점이 발생하게 된다. 이로 인해 후속 구리 전기도금 공정에서 비아 내부에 보이드가 형성되는 문제가 있다. 이에 대한 대안으로, CVD법으로 구리 시드층을 형성하는 기술에 관한 연구가 진행되고 있으나, 열악한 접착성이나 공정 안정성 및 고비용 등의 문제로 그 해결책을 제시하지 못하고 있는 실정이다.In order to overcome this limitation, a method of depositing a copper diffusion barrier layer and a copper seed layer by PVD method, forming a copper film by electroplating method, filling a via or trench, and finishing a multi-layer metal wiring process by CMP process is proposed. have. However, because the PVD copper seed layer is poor in layer coverage, overhangs are formed in narrow vias and trenches having high step ratios, or deposition discontinuities occur. This causes a problem in that voids are formed inside the vias in subsequent copper electroplating processes. As an alternative to this, researches on a technique of forming a copper seed layer by CVD have been conducted, but the situation has not been suggested due to poor adhesiveness, process stability, and high cost.

본 발명은, 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로, 절연막 패턴의 비아와 트렌치를 내부 보이드 없이 완전히 금속층으로 매립할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device in which vias and trenches of an insulating film pattern can be completely filled with a metal layer without internal voids.

상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 하지 금속층을 포함하는 반도체 기판 위에 비아 홀과 금속 배선 트렌치 및 식각 정지층을 포함하는 이중 다마신 구조의 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계; 상기 확산 장벽층을 식각하여 상기 비아 홀 및 금속 배선 트렌치의 측벽에 스페이서를 형성하면서, 상기 스페이서가 가리지 않은 상기 비아 홀 하부의 노출된 상기 확산 장벽층을 제거하는 단계; 상기 비아 홀 하부의 상기 식각 정지층을 과도 식각하여 상기 하지 금속층을 노출 시키는 단계; 상기 노출된 하지 금속층의 표면에 형성된 산화막을 제거하는 단계; 및 상기 산화막이 제거된 하지 금속층의 표면을 시드층으로 하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the metal wiring forming method of the semiconductor device according to the present invention, forming an insulating film pattern of a double damascene structure including a via hole, a metal wiring trench and an etch stop layer on a semiconductor substrate including a base metal layer. Doing; Forming a diffusion barrier layer on a surface of the insulating film pattern; Etching the diffusion barrier layer to form a spacer in sidewalls of the via hole and the metal interconnect trench, while removing the exposed diffusion barrier layer under the via hole not covered by the spacer; Overetching the etch stop layer under the via hole to expose the underlying metal layer; Removing an oxide film formed on a surface of the exposed underlying metal layer; And forming a metal wiring using the surface of the base metal layer from which the oxide film is removed as a seed layer.

본 발명에 의하면, 확산 장벽층을 식각하여 스페이서를 형성하면서 스페이서가 가리지 않은 비아 홀 하부의 확산 장벽층도 함께 식각하여 식각 정지층을 노출시킨 후, 노출된 식각 정지층을 과도 식각하여 하지 금속층 일부를 노출시킨 다음 그 표면에 산화막 제거 처리를 함으로써, 하지 금속층을 시드층으로 사용할 수 있도록 하고 있다. 이로써, 별도의 시드층 증착 공정을 거치지 않고 무전해 도금법을 실시하더라도 금속 도금층을 선택적으로 바텀업(Bottom-Up) 성장시킬 수 있다. 따라서, 본 발명은 상술한 PVD법으로 시드층을 형성한 후 전기 도금하는 종래기술의 문제점을 해결하고, 공정 안정성을 향상시킬 수 있다.According to the present invention, the diffusion barrier layer is etched to form a spacer while the diffusion barrier layer under the spacer hole is not etched together to expose the etch stop layer, and then the etch stop layer is over-etched to partially etch the underlying metal layer. After exposing the oxide film, the oxide film is removed on the surface thereof, so that the underlying metal layer can be used as the seed layer. As a result, even if the electroless plating method is performed without a separate seed layer deposition process, the metal plating layer may be selectively bottom-up grown. Therefore, the present invention can solve the problems of the prior art of electroplating after forming the seed layer by the above-described PVD method, it is possible to improve the process stability.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시형태에 관해 상세하게 설명한다. 도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 단면도이다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment of this invention is described in detail with reference to an accompanying drawing. 1A to 1F are cross-sectional views showing a metal wiring formation method of a semiconductor device according to the present invention.

우선, 도 1a 를 참조하면, 반도체 기판(미도시) 상에 하지 금속층(100a)을 포함하는 절연층(100)을 적층하고, 그 위에 식각 정치층(105), 비아 레벨 절연층(130), 트렌치 레벨 식각 정지층(115), 트렌치 레벨 절연층(135) 및 하드 마스크(125)를 적층한다. 비아 퍼스트(Via First)나 트렌치 퍼스트(Trench First) 등의 공정을 통해 비아 홀(110)과 트렌치(120)를 포함하는 이중 다마신 구조의 절연막 패턴을 형성한 다음, 그 패턴의 표면에 확산 장벽층(140)을 형성한다. 확산 장벽층 (140)의 경우, PVD법에 의하여 100Å 이상 증착하여 형성하는 것이 바람직하며, 비아 패턴 측벽에는 10Å 이상 증착하는 것이 좋다. 확산 장벽층(140)은 Ti 계열, W 계열 또는 Ta 계열 등의 금속성 확산 장벽층이면 좋으며, 이를 토대로 하는 산화막이나 질화막도 무방하다.First, referring to FIG. 1A, an insulating layer 100 including a base metal layer 100a is laminated on a semiconductor substrate (not shown), and an etching stop layer 105, a via level insulating layer 130, The trench level etch stop layer 115, the trench level insulating layer 135, and the hard mask 125 are stacked. A double damascene insulating layer pattern including the via hole 110 and the trench 120 is formed through a process such as via first or trench first, and then a diffusion barrier is formed on the surface of the pattern. Form layer 140. In the case of the diffusion barrier layer 140, it is preferable to form by depositing 100 kV or more by the PVD method, and to deposit 10 kPa or more on the via pattern sidewalls. The diffusion barrier layer 140 may be a metal diffusion barrier layer such as a Ti series, a W series, or a Ta series, and may be an oxide film or a nitride film based thereon.

다음으로 도 1b 를 참조하면, 확산 장벽층(140)에, 예를 들면, 플라즈마 식각 공정을 실시하여 스페이서(150)를 형성한다. 이 경우, 절연막 패턴의 상부면에 형성된 확산 장벽층(140) 및 비아 홀(110) 하부의 스페이서(150)가 없는 부분에 존재하는 확산 장벽층(140)은 플라즈마 식각 시 함께 제거된다. 이로 인해, 식각 정지층(180)이 노출된다. 또한, 상기 플라즈마 식각 공정은, 예를 들면 Ar 을 이용한 플라즈마 식각 공정과 같이, 종래 알려진 바와 같은 방법으로 실시하면 된다.Next, referring to FIG. 1B, a spacer 150 is formed on the diffusion barrier layer 140 by, for example, performing a plasma etching process. In this case, the diffusion barrier layer 140 formed on the upper surface of the insulating layer pattern and the diffusion barrier layer 140 existing in the portion without the spacer 150 under the via hole 110 are removed together during plasma etching. As a result, the etch stop layer 180 is exposed. In addition, the plasma etching step may be performed by a method known in the art, such as, for example, a plasma etching step using Ar.

도 1c 를 참조하면, 노출된 확산 장벽층(180)을 과도 식각하여 하지 금속층(100a)의 일부를 노출시키는 공정을 수행한다. 과도 식각에 의해, 하지 금속층(100a)의 표면이 노출되면서 외부 공기와의 접촉으로 생긴 금속 산화막(160: 예를 들면, CuxO1-x)이 형성된다.Referring to FIG. 1C, the exposed diffusion barrier layer 180 is excessively etched to expose a portion of the underlying metal layer 100a. Due to the excessive etching, the metal oxide film 160 (for example, Cu x O 1-x ) formed by contact with the outside air is formed while the surface of the underlying metal layer 100a is exposed.

도 1d 를 참조하면, 금속 산화막(150)을 제거한다. 산화막 제거 방법으로는, 예를 들어 구리 산화막(160)의 경우, 듀얼 프리퀀시 에칭(Dual Frequency Etching)법이나 리액티브 클리닝(Reactive Cleaning)법을 사용하면 좋다.Referring to FIG. 1D, the metal oxide film 150 is removed. As the oxide film removal method, for example, in the case of the copper oxide film 160, a dual frequency etching method or a reactive cleaning method may be used.

다음으로, 도 1e 를 참조하면, 과도 식각된 하지 금속층(100a)의 표면을 시드층으로 하는 무전해 도금법 등의 전기 도금법을 수행한다. 170 은 전기 도금법의 실시로 인해 형성되고 있는 금속 도금층(170)을 나타낸다. 무전해 도금법은 금속 산화막(160)을 제거한 후 시간 지연 없이 곧바로 실시하는 것이 바람직하다. 무전해 도금 시 무전해 도금 용액은, 예를 들면, CuSO4 와 같은 구리 양이온을 포함하는 물질이나 HCHO 와 같은 환원제 및 pH 조절과 용액 안정을 위한 첨가제를 포함하는 것이 좋다. 이 경우, 무전해 도금액은 Cu2+ 이온의 농도가 10-4 내지 10M 이 되도록 하며, 도금 용액의 pH 는 10 내지 13 으로, 도금 용액의 온도는 20 내지 100℃ 를 유지하도록 하는 것이 바람직하다.Next, referring to FIG. 1E, an electroplating method such as an electroless plating method using a surface of the over-etched underlying metal layer 100a as a seed layer is performed. 170 represents the metal plating layer 170 formed by the implementation of the electroplating method. The electroless plating method is preferably performed immediately after removing the metal oxide film 160 without time delay. In electroless plating, the electroless plating solution may include, for example, a material containing a copper cation such as CuSO 4 or a reducing agent such as HCHO and additives for pH control and solution stability. In this case, the electroless plating solution is such that the concentration of Cu 2+ ions is 10 −4 to 10M, the pH of the plating solution is 10 to 13, and the temperature of the plating solution is preferably maintained at 20 to 100 ° C.

도 1f 를 참조하면, 예를 들면, 수소 아닐링(Annealing)을 통해 표면 처리를 실시한 다음 후속 매립 공정을 수행한다. 후속 전기 도금 공정이 수행되면서 도 1f 에 나타낸 바와 같이 금속 매립층(170)이 비아 홀(110)과 트렌치(120)를 매립하게 되면 전기 도금을 중단한다. 그 후, CMP 공정을 수행하여 과도 도금층 부분을 제거하는 등의 마무리 공정을 실시하여 금속 배선을 형성한다.Referring to FIG. 1F, surface treatment is carried out, for example, via hydrogen annealing, followed by subsequent landfill processes. As the subsequent electroplating process is performed, as shown in FIG. 1F, when the metal buried layer 170 fills the via hole 110 and the trench 120, electroplating is stopped. Thereafter, a CMP process is performed to perform a finishing process such as removing the over-plated layer portion to form a metal wiring.

본 발명의 금속 배선 형성 방법에 따르면, 별도의 시드층 증착 공정을 거치지 않고 무전해 도금법을 실시하여 금속 도금층을 형성할 수 있으며, 금속 배선의 형성 과정에서 비아 내부에 보이드를 형성하기 않은 상태로 절연막 패턴 내부를 매립할 수 있다.According to the metallization forming method of the present invention, the metallization layer can be formed by performing an electroless plating method without a separate seed layer deposition process, and the insulating film without forming voids in the vias during the metallization formation process The interior of the pattern can be embedded.

Claims (6)

하지 금속층을 포함하는 반도체 기판 위에 비아 홀과 금속 배선 트렌치 및 식각 정지층을 포함하는 이중 다마신 구조의 절연막 패턴을 형성하는 단계;Forming an insulating film pattern having a dual damascene structure including a via hole, a metal wiring trench, and an etch stop layer on the semiconductor substrate including the underlying metal layer; 상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계;Forming a diffusion barrier layer on a surface of the insulating film pattern; 상기 확산 장벽층을 식각하여 상기 비아 홀 및 금속 배선 트렌치의 측벽에 스페이서를 형성하면서, 상기 스페이서가 가리지 않은 상기 비아 홀 하부의 노출된 상기 확산 장벽층을 제거하는 단계;Etching the diffusion barrier layer to form a spacer in sidewalls of the via hole and the metal interconnect trench, while removing the exposed diffusion barrier layer under the via hole not covered by the spacer; 상기 비아 홀 하부의 상기 식각 정지층을 과도 식각하여 상기 하지 금속층을 노출시키는 단계;Over-etching the etch stop layer below the via hole to expose the underlying metal layer; 상기 노출된 하지 금속층의 표면에 형성된 산화막을 제거하는 단계; 및Removing an oxide film formed on a surface of the exposed underlying metal layer; And 상기 산화막이 제거된 하지 금속층의 표면을 시드층으로 하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming a metal wiring using the surface of the base metal layer from which the oxide film has been removed as a seed layer. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선을 형성한 후에, 수소, 헬륨 또는 아르곤 분위기에서 아닐링 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.After forming the metal wirings, performing an annealing process in a hydrogen, helium or argon atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 확산 장벽층은 PVD법, CVD법, ALD법 중 하나에 의해 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The diffusion barrier layer is formed by one of the PVD method, the CVD method, and the ALD method. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 아르곤을 이용한 플라즈마 식각 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming the spacers by a plasma etching process using argon. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 듀얼 프리퀀시 에칭(Dual Frequency Etching) 방법이나 리액티브 클리닝(Reactive Cleaning) 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the oxide film is removed by a dual frequency etching method or a reactive cleaning method. 제 1 항에 있어서,The method of claim 1, 상기 산화막을 제거하는 단계와 상기 금속 배선을 형성하는 단계는 시간 지연 없이 연속적으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Removing the oxide film and forming the metal wirings are performed continuously without time delay.
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