KR20060068850A - Bonding pad structure of semiconductor device and method for manufacturing thereof - Google Patents

Bonding pad structure of semiconductor device and method for manufacturing thereof Download PDF

Info

Publication number
KR20060068850A
KR20060068850A KR1020040107774A KR20040107774A KR20060068850A KR 20060068850 A KR20060068850 A KR 20060068850A KR 1020040107774 A KR1020040107774 A KR 1020040107774A KR 20040107774 A KR20040107774 A KR 20040107774A KR 20060068850 A KR20060068850 A KR 20060068850A
Authority
KR
South Korea
Prior art keywords
metal
bonding pad
region
signal line
via contact
Prior art date
Application number
KR1020040107774A
Other languages
Korean (ko)
Inventor
김형동
안효주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040107774A priority Critical patent/KR20060068850A/en
Publication of KR20060068850A publication Critical patent/KR20060068850A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 디바이스의 본딩 패드 구조 및 그 제조방법에 관한 것이다. 본 발명에서는, 인접한 본딩 패드 영역 사이에 신호선이 형성되는 하부 메탈층 상부에 비아 콘택을 통해 전기적으로 연결되는 상부 메탈층을 상기 신호선 영역쪽으로 확장시켜 형성한 뒤, 상기 상부 메탈층에 본딩 패드 영역을 형성한다. 상기 상부 메탈층은 하부 메탈층에 비해 보다 넓은 면적을 가지므로, 그 상부 표면에 형성되는 본딩 패드 영역 또한 하부 메탈층에 형성되는 본딩 패드 영역에 비해 보다 넓게 형성시킬 수 있으므로, 동일 디자인룰 하에서 프로빙 마진을 증대시킬 수 와이어 본딩시 페일을 줄여 반도체 디바이스 신뢰성 및 생산성을 증가시킬 수 있게 된다.
The present invention relates to a bonding pad structure of a semiconductor device and a method of manufacturing the same. According to the present invention, an upper metal layer electrically connected through a via contact is formed on the lower metal layer in which signal lines are formed between adjacent bonding pad regions, and the bonding pad region is formed on the upper metal layer. Form. Since the upper metal layer has a larger area than the lower metal layer, the bonding pad region formed on the upper surface of the upper metal layer may also be formed wider than the bonding pad region formed on the lower metal layer. This can increase margins and reduce fail during wire bonding, increasing semiconductor device reliability and productivity.

반도체, 본딩 패드, 프로빙, 와이어, 비아 콘택Semiconductors, Bonding Pads, Probing, Wire, Via Contacts

Description

반도체 디바이스의 본딩 패드 구조 및 그 제조방법{bonding pad structure of semiconductor device and method for manufacturing thereof} Bonding pad structure of semiconductor device and method for manufacturing thereof             

도 1은 종래 기술에 따른 다층 본딩 패드를 포함하는 디램의 단면구조도이다.1 is a cross-sectional view of a DRAM including a multilayer bonding pad according to the prior art.

도 2는 종래 기술에 따른 본딩 패드의 평면구조도이다.2 is a plan view of a bonding pad according to the prior art.

도 3은 종래 기술에 따른 본딩 패드의 단면구조도이다.3 is a cross-sectional view of a bonding pad according to the prior art.

도 4는 본 발명의 바람직한 실시예에 따른 본딩 패드의 평면구조도이다. 4 is a plan view of a bonding pad according to a preferred embodiment of the present invention.

도 5는 본 발명의 바람직한 실시예에 따른 본딩 패드의 단면구조도이다.5 is a cross-sectional view of a bonding pad according to a preferred embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

200: 제1메탈 202: 제1비아 콘택 200: first metal 202: first via contact

204: 제2메탈 206: 신호선 204: second metal 206: signal line

208: 제2비아 콘택 210: 제3메탈208: second via contact 210: third metal

212: 절연막
212: insulating film

본 발명은 반도체 디바이스 구조 및 그 제조방법에 관한 것으로서, 보다 상세하게는 반도체 디바이스의 본딩 패드 구조 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device structure and a method of manufacturing the same, and more particularly, to a bonding pad structure of a semiconductor device and a method of manufacturing the same.

최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이러한 반도체 디바이스의 고집적화 및 대용량화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화기술 또한 눈부신 발전을 거듭하고 있다.Recently, with the rapid development of the information communication field and the rapid popularization of information media such as computers, semiconductor devices are also rapidly developing. As a result, it is required to operate at high speed and have a large storage capacity in terms of its functional aspects, and thus the degree of integration of semiconductor devices is gradually increasing. Due to the trend toward higher integration and higher capacity of semiconductor devices, as the size of each unit device constituting the memory cell is reduced, a high integration technology for forming a multilayer structure within a limited area has also been remarkably developed.

일반적으로 고집적 반도체 회로는 도전막과 층간절연막의 적층구조로 이루어지고, 층간절연막을 사이에 두고 형성되어 있는 상하 도전막은 비아콘택등으로 서로 연결하는 방식으로 제조된다. 하기의 도 1에는 이와 같이 도전막과 층간절연막이 다층 구조로 이루어져 있는 디램의 단면구조도가 도시되어 있다.In general, a highly integrated semiconductor circuit is composed of a laminated structure of a conductive film and an interlayer insulating film, and the upper and lower conductive films formed with the interlayer insulating film interposed therebetween are manufactured by connecting to each other by a via contact or the like. 1 illustrates a cross-sectional structure diagram of a DRAM in which the conductive film and the interlayer insulating film have a multilayer structure.

도 1을 참조하면, 우선 참조부호 A는 메모리 셀 영역을 나타내고, 참조부호 A`는 본딩 패드 영역을 나타낸다. 상기 메모리 셀 영역의 반도체 기판(100)은 소자분리막(102)에 의해 필드 영역과 액티브 영역으로 구분되며, 상기 액티브 영역 상부에는 게이트 산화막(104), 폴리실리콘등의 도전막(106) 및 측벽 스페이서(108)로 이루어진 게이트 영역이 형성되어 있다. 그리고 도면상으로 도시되지는 않았지만, 상기 게이트 영역 주변의 반도체 기판 하부로는 소오스 및 드레인으로서 기능하는 불순물 확산 영역이 형성되어 있다. Referring to FIG. 1, first, reference numeral A denotes a memory cell region, and reference numeral A` denotes a bonding pad region. The semiconductor substrate 100 of the memory cell region is divided into a field region and an active region by an isolation layer 102. A gate oxide layer 104, a conductive layer 106 such as polysilicon, and sidewall spacers are disposed on the active region. A gate region consisting of 108 is formed. Although not shown in the drawings, an impurity diffusion region is formed under the semiconductor substrate around the gate region and functions as a source and a drain.

한편, 인접한 셀 트랜지스터의 공통 드레인 영역에는 제1층간절연막(110)을 관통하는 다이렉트 콘택에 의해 상기 공통 드레인 영역과 전기적으로 연결되는 비트 라인(112)이 형성되어 있다. 그리고, 각각의 셀 트랜지스터의 소오스 영역에는 제2층간절연막(114)을 관통하는 버리드 콘택(116)에 의해 상기 소오스 영역과 전기적으로 연결되는, 하부전극(118), 유전체막(120) 및 상부전극(122)으로 이루어진 캐패시터가 형성되어 있다. 그리고, 상기 캐패시터가 형성되어 있는 반도체 기판(100) 상부에는 제3층간절연막(124)이 형성되어 있으며, 상기 제3층간절연막(124) 상부에는 제1메탈(126)이 형성되어 있다. 그리고, 상기 제1메탈(126)은 배선간 절연막(128)을 관통하여 형성된 비아 콘택(130)을 통해 제2메탈(132)과 전기적으로 연결되어 있으며, 상기 제2메탈(132) 상부에는 절연막(134)이 형성되어 있다. 이때, 참조부호 A`로 나타낸 본딩 패드 영역에는 상기 제2메탈(132)의 상부 표면이 노출되도록 상기 절연막(134)을 식각함으로써, 참조부호 B로 나타낸 것과 같이 와이어가 연결되어질 본딩 패드가 형성된다. Meanwhile, a bit line 112 electrically connected to the common drain region is formed in the common drain region of the adjacent cell transistor by a direct contact penetrating through the first interlayer insulating layer 110. In the source region of each cell transistor, the lower electrode 118, the dielectric layer 120, and the upper portion are electrically connected to the source region by a buried contact 116 penetrating through the second interlayer insulating layer 114. A capacitor consisting of an electrode 122 is formed. A third interlayer insulating film 124 is formed on the semiconductor substrate 100 on which the capacitor is formed, and a first metal 126 is formed on the third interlayer insulating film 124. In addition, the first metal 126 is electrically connected to the second metal 132 through the via contact 130 formed through the inter-wire insulating layer 128, and an insulating film on the second metal 132. 134 is formed. In this case, by bonding the insulating layer 134 to expose the upper surface of the second metal 132 in the bonding pad region indicated by reference numeral A`, a bonding pad to which a wire is connected is formed, as indicated by reference numeral B. FIG. .

한편, 반도체 소자의 집적도가 증가함에 따라 칩 내부의 집적회로를 칩 외부의 집적회로와 연결시키기 위한 본딩 와이어가 형성되는 본딩 패드의 크기도 점차 줄어들고 있다. 따라서, 와이어가 연결되어질 프로빙 마진(probing margin)이 감소하여 와이어가 본딩 패드로부터 분리되거나 본딩 패드를 벗어난 영역에 본딩되는등의 문제점이 발생되어 반도체 디바이스의 수율을 저하시키는 원인이 되기도 한다. 그러면, 하기에서는 도 2 및 도 3을 참조하여, 종래 기술에 따른 본딩 패드 구조의 문제점을 보다 상세하게 살펴보기로 하자. 도 2는 종래 기술에 따른 본딩 패드의 평면구조를 나타내며, 도 3은 상기 도 2의 C-C` 방향으로의 단면구조를 나타낸다.Meanwhile, as the degree of integration of semiconductor devices increases, the size of the bonding pads on which bonding wires are formed to connect the integrated circuits inside the chip with the integrated circuits outside the chip is gradually decreasing. As a result, a probing margin to which the wire is connected is reduced, thereby causing a problem such that the wire is separated from the bonding pad or bonded to an area outside the bonding pad, thereby lowering the yield of the semiconductor device. 2 and 3, the problem of the bonding pad structure according to the prior art will be described in detail below. FIG. 2 illustrates a planar structure of a bonding pad according to the prior art, and FIG. 3 illustrates a cross-sectional structure in the direction C-C ′ of FIG. 2.

도 2 및 도 3을 참조하면, 제1메탈(100)과 제2메탈(104)이 비아 콘택(102)을 통해 서로 전기적으로 연결되어 있다. 그리고, 상기 제2메탈(104) 상부에는 산화막등의 절연막(106)이 형성되어 있으며, 상기 제2메탈(104) 상부 표면에는 와이어가 연결되어질 본딩 패드 영역(참조부호 D)이 형성되어 있다. 그리고, 인접한 상기 본딩 패드 영역 사이에는 신호선(108)이 형성되어 있는데, 이러한 신호선(108)은 통상적으로 상기 제2메탈(104)을 형성하는 과정에서 상기 제2메탈(104)과 수평선상으로 인접한 영역에 동시에 형성되어진다.2 and 3, the first metal 100 and the second metal 104 are electrically connected to each other through the via contact 102. An insulating film 106 such as an oxide film is formed on the second metal 104, and a bonding pad region (reference numeral D) to which wires are connected is formed on an upper surface of the second metal 104. In addition, a signal line 108 is formed between adjacent bonding pad regions, and the signal line 108 is generally adjacent to the second metal 104 on a horizontal line in the process of forming the second metal 104. It is formed simultaneously in the area.

이와 같이, 인접한 본딩 패드 영역(D) 사이에는 제2메탈로 이루어진 신호선(108)이 위치하고 있으므로, 참조부호 E로 나타낸 패드 피치 영역에서 상기 신호선(108), 상기 신호선(108)과 제2메탈(104)까지의 구간(참조부호 F) 및 참조부호 G로 나타낸 패드 에칭 마진 구간을 제외한 구간(참조부호 D)이 실제 와이어를 본딩하기 위해 사용되는 패드 사이즈가 된다. As such, since the signal line 108 made of the second metal is positioned between the adjacent bonding pad regions D, the signal line 108, the signal line 108, and the second metal (in the pad pitch region indicated by reference E). The section up to 104 (reference F) and the section (reference D) excluding the pad etching margin section indicated by reference G are the pad sizes used for bonding the actual wire.

상기 도 2 및 도 3을 통해 알 수 있는 바와 같이, 종래의 2nd 메탈을 이용한 본딩 패드 구조하에서는 일정한 패드 피치 영역내에서 실제 사용 가능한 본딩 패드 구간은 신호선(108), 상기 신호선(108)과 제2메탈간 구간(F), 그리고 패드 에칭 마진 구간(D)으로 인해 제한될 수 밖에 없었다. 이처럼 칩 내부의 집적회로를 칩 외부의 집적회로와 연결시키기 위한 와이어가 형성되어질 본딩 패드 영역(D)의 면적이 제한됨으로 인해, 와이어 본딩시 프로빙 마진이 부족하여 와이어가 본딩 패드 영역에 정확히 본딩되지 못하는 등의 문제점이 발생하게 되고, 이는 결국 반도체 디바이스에 페일을 유발시켜 전체 수율을 저하시키는 원인이 되고 있다.
As can be seen from FIG. 2 and FIG. 3, in the conventional bonding pad structure using 2nd metal, the bonding pad section which can be actually used within a constant pad pitch area includes the signal line 108, the signal line 108 and the second. Due to the intermetallic section (F), and the pad etching margin section (D) was bound to be limited. As such, since the area of the bonding pad region D in which the wire for connecting the integrated circuit inside the chip to the integrated circuit outside the chip is to be formed is limited, the probing margin is insufficient during wire bonding, so that the wire is not bonded to the bonding pad region. Problems such as failure occurs, which eventually causes a failure in the semiconductor device, causing a decrease in the overall yield.

상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 와이어 본딩을 위한 패드 영역을 충분히 확보할 수 있도록 하는 반도체 디바이스의 본딩 패드 구조 및 그 제조방법을 제공함에 있다. DISCLOSURE OF THE INVENTION An object of the present invention for solving the above-described problems is to provide a bonding pad structure of a semiconductor device and a method of manufacturing the same so as to sufficiently secure a pad region for wire bonding.

본 발명의 다른 목적은, 와이어 본딩을 위한 프로빙 마진을 충분히 확보할 수 있도록 하는 반도체 디바이스의 본딩 패드 구조 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a bonding pad structure of a semiconductor device and a method of manufacturing the same so as to sufficiently secure a probing margin for wire bonding.

본 발명의 다른 목적은, 반도체 디바이스의 신뢰성 및 생산성을 향상시킬 수 있도록 하는 본딩 패드 구조 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a bonding pad structure and a method of manufacturing the same that can improve the reliability and productivity of a semiconductor device.

상기한 목적들을 달성하기 위한 본 발명에 따른 본딩 패드 구조는, 신호선이 동일선상에 인접하여 형성되어 있는 하부 메탈; 상기 하부 메탈 상부에 형성되어 있는 비아 콘택; 상기 비아 콘택 상부에 형성되어 상기 하부 메탈과 전기적으로 연결되어 있으며, 상기 하부 메탈에 수평선상으로 인접하여 형성되어 있는 신호선 영역과 수직선상으로 일부 오버랩되어, 상기 하부 메탈에 비해 보다 넓은 면적으로 형성된 상부 메탈; 및 상기 상부 메탈 상부에 형성되며, 상기 신호선 영역쪽으로 오버랩되도록 확장 형성된 상부 메탈로 인해 상기 신호선 영역쪽으로 확장 형성된 본딩 패드 영역을 포함함을 특징으로 한다. Bonding pad structure according to the present invention for achieving the above object is, the lower metal signal line is formed adjacent to the same line; A via contact formed on the lower metal; An upper portion formed on the via contact and electrically connected to the lower metal, and partially overlapping a signal line region formed adjacent to the lower metal on a horizontal line in a vertical line to form a larger area than the lower metal. metal; And a bonding pad region formed on the upper metal and extending toward the signal line region due to the upper metal extending to overlap the signal line region.                         

또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 본딩 패드 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판에 도전물질을 증착한 뒤에 이를 패터닝하여, 상기 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 제1메탈을 형성하는 단계와; 상기 제1메탈 상부에 제1비아 콘택을 형성한 뒤, 상기 제1비아 콘택을 통해 상기 제1메탈과 전기적으로 연결되는 제2메탈 및 상기 제2메탈과 수평선상으로 인접한 영역에 신호선을 형성하는 단계와; 상기 제2메탈 상부에 제2비아 콘택을 형성한 뒤, 상기 제2메탈과 전기적으로 연결되는 제3메탈을 상기 신호선과 수직선상으로 일부 오버랩되도록 확장시킴으로써, 상기 제2메탈에 비해 보다 넓은 면적으로 형성하는 단계와; 상기 제3메탈 상부에 절연막을 증착한 뒤, 상기 제3메탈의 상부 표면이 드러나도록 상기 절연막을 패터닝함으로써, 와이어 본딩이 실시되어질 본딩 패드 영역을 상기 제3메탈이 상기 신호선과 수직선상으로 일부 오버랩되도록 확장된 영역쪽으로 확장시켜 형성하는 단계를 포함함을 특징으로 한다.
In addition, the method of manufacturing a bonding pad according to the present invention for achieving the above object is, by depositing a conductive material on the semiconductor substrate on which the cell transistor is formed and then patterning it, it is electrically connected to the conductive region of the cell transistor Forming one metal; Forming a first via contact on the first metal, and then forming a signal line on a second metal electrically connected to the first metal through the first via contact and an area horizontally adjacent to the second metal; Steps; After forming a second via contact on the second metal, the third metal electrically connected to the second metal is extended to partially overlap the signal line in a vertical line, thereby providing a larger area than that of the second metal. Forming; After depositing an insulating film on the third metal, the insulating film is patterned so that the upper surface of the third metal is exposed, thereby partially overlapping the bonding pad region where the wire bonding is to be performed, with the third metal perpendicular to the signal line. And extending toward the enlarged region so as to form the same.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 형태로 다양하게 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention. The present invention is not limited to the embodiments disclosed below, but can be embodied in various forms without departing from the scope of the present invention in various ways, only the present embodiment to complete the disclosure of the present invention, It is provided to fully inform the knowledge of the scope of the invention.

도 4는 본 발명의 바람직한 실시예에 따른 본딩 패드의 평면구조를 나타내 며, 도 5는 상기 도 4의 H-H`방향으로의 단면구조를 나타낸다.4 illustrates a planar structure of a bonding pad according to a preferred embodiment of the present invention, and FIG. 5 illustrates a cross-sectional structure in the H-H ′ direction of FIG. 4.

도 4 및 도 5를 참조하면, 셀 트랜지스터(도시되지 않음)의 도전성 영역과 전기적으로 연결되는 제1메탈(200)이 형성되어 있으며, 상기 제1메탈(200) 상부에는 제1비아 콘택(202) 및 제2메탈(204)이 형성되어 있다. 그리고, 인접한 두 개의 상기 제2메탈(204) 사이에는 신호선(206)이 형성되어 있는데, 이러한 신호선(206)은 상기 제2메탈(204)을 형성하는 과정에서 상기 제2메탈(204)과 수평선상으로 인접한 영역에 형성되어진다.4 and 5, a first metal 200 electrically connected to a conductive region of a cell transistor (not shown) is formed, and a first via contact 202 is formed on the first metal 200. ) And a second metal 204 are formed. In addition, a signal line 206 is formed between two adjacent second metals 204, and the signal line 206 is horizontal with the second metal 204 in the process of forming the second metal 204. Formed in adjacent areas.

한편, 상기 제2메탈(204) 상부에는 제2비아 콘택(208)이 형성되어 있으며, 상기 제2비아 콘택(208) 상부에는 제3메탈(210)이 형성되어 있다. 그리고, 상기 제3메탈(210) 상부에는 산화막등으로 이루어진 절연막(212)이 형성되어 있으며, 상기 제3메탈(210) 상부 표면에는 와이어가 연결되어질 본딩 패드 영역(참조부호 I3)이 형성되어 있다.The second via contact 208 is formed on the second metal 204, and the third metal 210 is formed on the second via contact 208. An insulating film 212 made of an oxide film or the like is formed on the third metal 210, and a bonding pad region (reference numeral I3) to which wires are connected is formed on an upper surface of the third metal 210. .

여기서, 상기 제3메탈(210)을 형성하는 과정에서는, 인접한 제3메탈 사이에 신호선을 구비할 필요가 없으므로, 상기 제2메탈(204)에 비해 보다 넓은 면적으로 형성할 수 있게 된다. 즉, 도 5에 도시된 것과 같이, 상기 제3메탈(210)은 인접한 제2메탈(204) 사이에 형성되어 있는 신호선(206)과 일정 부분 오버랩되는 영역까지 확장시켜 형성할 수 있다. 따라서, 상기 제3메탈(210)에 형성되어 있는 본 발명에 따른 본딩 패드 영역(I3) 또한 도 2 및 도 3에 도시되어 있는 종래의 2nd 메탈 구조하에서의 본딩 패드 영역에 비해 보다 넓게 형성하는 것이 가능하다. 즉, 본 발명에 따른 본딩 패드 영역(I3)은 종래의 2nd 메탈 구조하에서의 제2메탈에 형성되 었던 본딩 패드 영역(I1)과 신호선(206) 쪽으로 일부 확장시킨 면적에 형성되는 본딩 패드 영역(I2)을 합한 면적이므로, 제2메탈 영역에만 형성되었던 종래의 본딩 패드 영역에 비해 보다 넓은 본딩 패드 영역을 확보할 수 있게 된다.Here, in the process of forming the third metal 210, since there is no need to provide a signal line between the adjacent third metal, it is possible to form a larger area than the second metal 204. That is, as shown in FIG. 5, the third metal 210 may be formed to extend to a region partially overlapping the signal line 206 formed between the adjacent second metal 204. Accordingly, the bonding pad region I3 according to the present invention formed on the third metal 210 may also be formed wider than the bonding pad region under the conventional 2nd metal structure shown in FIGS. 2 and 3. Do. That is, the bonding pad region I3 according to the present invention is a bonding pad region I2 formed in a portion of the bonding pad region I1 formed on the second metal under the conventional 2nd metal structure and partially extended toward the signal line 206. Since the summation area, the bonding pad region wider than the conventional bonding pad region formed only in the second metal region can be secured.

본 발명에서와 같이, 3rd 메탈을 구비하여 본딩 패드를 형성함에 있어서는, 2nd 메탈 구조하에서 존재하는 인접한 패드 사이에 위치한 신호선 및 상기 신호선과 패드 사이의 공간 영역이 제외되므로, 상기 제외된 구간 만큼 제3메탈을 확장시켜 형성하는 것이 가능해지고, 그로 인해 상기 제3메탈에 형성되는 본딩 패드 영역 또한 디자인룰 범위내에서 최대로 확장할 수 있게 되는 것이다. 그 결과, 종래에서와 같은 2nd 메탈 구조하에서의 본딩 패드 영역 대비 동일 패드 피치내에서 본딩 패드 면적을 보다 확장시켜 프로빙 마진을 증대시킬 수 있게 된다. 그리고, 프로빙 마진이 확보됨으로 인해 와이어 본딩 작업이 보다 수월해짐으로써 반도체 디바이스 신뢰성이 향상되고, 페일이 감소되어 전체 수율이 증가되는 결과를 가져올 수 있다.
As in the present invention, in forming the bonding pad with 3rd metal, a signal line positioned between adjacent pads existing under a 2nd metal structure and a space region between the signal line and the pad are excluded, and thus, the third portion may be excluded. It is possible to form the metal by expanding it, so that the bonding pad region formed in the third metal can also be maximized within the design rule range. As a result, the probing margin can be increased by further expanding the bonding pad area within the same pad pitch as compared to the bonding pad area under the 2nd metal structure as in the related art. In addition, as the probing margin is secured, the wire bonding operation may be easier, and thus the semiconductor device reliability may be improved, and the failing may be reduced, thereby increasing the overall yield.

상기한 바와 같이 본 발명에 의하면, 인접한 본딩 패드 영역 사이에 신호선이 형성되는 하부 메탈층 상부에 비아 콘택을 통해 전기적으로 연결되는 상부 메탈층을 상기 신호선 영역쪽으로 확장시켜 형성한 뒤, 상기 상부 메탈층에 본딩 패드 영역을 형성한다. 상기 상부 메탈층은 하부 메탈층에 비해 보다 넓은 면적을 가지므로, 그 상부 표면에 형성되는 본딩 패드 영역 또한 하부 메탈층에 형성되는 본딩 패드 영역에 비해 보다 넓게 형성성할 수 있다. 그 결과, 동일 디자인룰 하에서 프로빙 마진을 증대시켜 와이어 본딩시 페일을 줄임으로써, 반도체 디바이스 신뢰성 및 생산성을 증가시킬 수 있게 된다.As described above, according to the present invention, the upper metal layer is formed by extending the upper metal layer electrically connected to the signal line region through a via contact on an upper portion of the lower metal layer in which signal lines are formed between adjacent bonding pad regions. Bonding pad regions are formed on the substrate. Since the upper metal layer has a larger area than the lower metal layer, the bonding pad region formed on the upper surface of the upper metal layer may also be formed wider than the bonding pad region formed on the lower metal layer. As a result, it is possible to increase the probing margin under the same design rule and to reduce the failing during wire bonding, thereby increasing the semiconductor device reliability and productivity.

Claims (6)

반도체 디바이스의 본딩 패드 구조에 있어서:In the bonding pad structure of a semiconductor device: 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 하부 메탈;A bottom metal electrically connected to the conductive region of the cell transistor; 상기 하부 메탈 상부에 형성되어 있는 비아 콘택;A via contact formed on the lower metal; 상기 비아 콘택 상부에 형성되어 상기 하부 메탈과 전기적으로 연결되어 있으며, 상기 하부 메탈에 비해 보다 넓은 면적으로 형성된 상부 메탈; 및An upper metal formed on the via contact and electrically connected to the lower metal, the upper metal having a larger area than the lower metal; And 상기 상부 메탈 상부에 증착된 절연막을 일부 식각하여 상기 상부 메탈의 상부 표면을 노출시킴으로써 형성된 본딩 패드 영역을 포함함을 특징으로 하는 반도체 디바이스의 본딩 패드 구조.And a bonding pad region formed by partially etching the insulating film deposited on the upper metal to expose the upper surface of the upper metal. 제 1항에 있어서, 상기 하부 메탈과 수평선상으로 인접한 영역에 신호선이 형성되어 있음을 특징으로 하는 반도체 디바이스의 본딩 패드 구조. 2. The bonding pad structure of claim 1, wherein a signal line is formed in an area adjacent to the lower metal on a horizontal line. 반도체 디바이스의 본딩 패드 구조에 있어서:In the bonding pad structure of a semiconductor device: 신호선이 동일선상에 인접하여 형성되어 있는 하부 메탈;A lower metal having a signal line adjacent to the same line; 상기 하부 메탈 상부에 형성되어 있는 비아 콘택;A via contact formed on the lower metal; 상기 비아 콘택 상부에 형성되어 상기 하부 메탈과 전기적으로 연결되어 있 으며, 상기 하부 메탈에 수평선상으로 인접하여 형성되어 있는 신호선 영역쪽으로 확장되어 상기 하부 메탈에 비해 보다 넓은 면적으로 형성된 상부 메탈; 및An upper metal formed on an upper portion of the via contact and electrically connected to the lower metal, and extending toward a signal line region adjacent to the lower metal on a horizontal line, the upper metal having a larger area than the lower metal; And 상기 상부 메탈 상부에 형성되며, 상기 신호선 영역쪽으로 확장 형성된 본딩 패드 영역을 포함함을 특징으로 하는 반도체 디바이스의 본딩 패드 구조.And a bonding pad region formed on the upper metal and extending toward the signal line region. 반도체 디바이스의 본딩 패드 구조에 있어서:In the bonding pad structure of a semiconductor device: 신호선이 동일선상에 인접하여 형성되어 있는 하부 메탈;A lower metal having a signal line adjacent to the same line; 상기 하부 메탈 상부에 형성되어 있는 비아 콘택;A via contact formed on the lower metal; 상기 비아 콘택 상부에 형성되어 상기 하부 메탈과 전기적으로 연결되어 있으며, 상기 하부 메탈에 수평선상으로 인접하여 형성되어 있는 신호선 영역과 수직선상으로 일부 오버랩되어, 상기 하부 메탈에 비해 보다 넓은 면적으로 형성된 상부 메탈; 및An upper portion formed on the via contact and electrically connected to the lower metal, and partially overlapping a signal line region formed adjacent to the lower metal on a horizontal line in a vertical line to form a larger area than the lower metal. metal; And 상기 상부 메탈 상부에 형성되며, 상기 신호선 영역쪽으로 오버랩되도록 확장 형성된 상부 메탈로 인해 상기 신호선 영역쪽으로 확장 형성된 본딩 패드 영역을 포함함을 특징으로 하는 반도체 디바이스의 본딩 패드 구조. And a bonding pad region formed on the upper metal and extending toward the signal line region due to the upper metal extending to overlap the signal line region. 반도체 디바이스의 본딩 패드 제조방법에 있어서:In the method of manufacturing a bonding pad of a semiconductor device: 셀 트랜지스터가 형성되어 있는 반도체 기판에 도전물질을 증착한 뒤에 이를 패터닝하여, 상기 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 제1메탈을 형성하는 단계와;Depositing and patterning a conductive material on a semiconductor substrate having a cell transistor formed thereon, thereby forming a first metal electrically connected to a conductive region of the cell transistor; 상기 제1메탈 상부에 제1비아 콘택을 형성한 뒤, 상기 제1비아 콘택을 통해 상기 제1메탈과 전기적으로 연결되는 제2메탈을 형성하는 단계와;Forming a first via contact on the first metal, and then forming a second metal electrically connected to the first metal through the first via contact; 상기 제2메탈 상부에 제2비아 콘택을 형성한 뒤, 상기 제2메탈과 전기적으로 연결되는 제3메탈을 상기 제2메탈에 비해 보다 넓은 면적으로 형성하는 단계와;Forming a second via contact on the second metal, and then forming a third metal electrically connected to the second metal in a larger area than the second metal; 상기 제3메탈 상부에 절연막을 증착한 뒤, 상기 제3메탈의 상부 표면이 드러나도록 상기 절연막을 패터닝함으로써, 와이어 본딩이 실시되어질 본딩 패드 영역을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 본딩 패드 제조방법.Depositing an insulating film on the third metal, and then patterning the insulating film so that the upper surface of the third metal is exposed, thereby forming a bonding pad region to be wire bonded. Bonding pad manufacturing method. 반도체 디바이스의 본딩 패드 제조방법에 있어서:In the method of manufacturing a bonding pad of a semiconductor device: 셀 트랜지스터가 형성되어 있는 반도체 기판에 도전물질을 증착한 뒤에 이를 패터닝하여, 상기 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 제1메탈을 형성하는 단계와;Depositing and patterning a conductive material on a semiconductor substrate having a cell transistor formed thereon, thereby forming a first metal electrically connected to a conductive region of the cell transistor; 상기 제1메탈 상부에 제1비아 콘택을 형성한 뒤, 상기 제1비아 콘택을 통해 상기 제1메탈과 전기적으로 연결되는 제2메탈 및 상기 제2메탈과 수평선상으로 인접한 영역에 신호선을 형성하는 단계와;Forming a first via contact on the first metal, and then forming a signal line on a second metal electrically connected to the first metal through the first via contact and an area horizontally adjacent to the second metal; Steps; 상기 제2메탈 상부에 제2비아 콘택을 형성한 뒤, 상기 제2메탈과 전기적으로 연결되는 제3메탈을 상기 신호선과 수직선상으로 일부 오버랩되도록 확장시킴으로써, 상기 제2메탈에 비해 보다 넓은 면적으로 형성하는 단계와;After forming a second via contact on the second metal, the third metal electrically connected to the second metal is extended to partially overlap the signal line in a vertical line, thereby providing a larger area than that of the second metal. Forming; 상기 제3메탈 상부에 절연막을 증착한 뒤, 상기 제3메탈의 상부 표면이 드러나도록 상기 절연막을 패터닝함으로써, 와이어 본딩이 실시되어질 본딩 패드 영역을 상기 제3메탈이 상기 신호선과 수직선상으로 일부 오버랩되도록 확장된 영역쪽으로 확장시켜 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 본딩 패드 제조방법.After depositing an insulating film on the third metal, the insulating film is patterned so that the upper surface of the third metal is exposed, thereby partially overlapping the bonding pad region where the wire bonding is to be performed, with the third metal perpendicular to the signal line. And forming an extension toward the enlarged region so that the bonding pad is formed.
KR1020040107774A 2004-12-17 2004-12-17 Bonding pad structure of semiconductor device and method for manufacturing thereof KR20060068850A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040107774A KR20060068850A (en) 2004-12-17 2004-12-17 Bonding pad structure of semiconductor device and method for manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040107774A KR20060068850A (en) 2004-12-17 2004-12-17 Bonding pad structure of semiconductor device and method for manufacturing thereof

Publications (1)

Publication Number Publication Date
KR20060068850A true KR20060068850A (en) 2006-06-21

Family

ID=37163099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040107774A KR20060068850A (en) 2004-12-17 2004-12-17 Bonding pad structure of semiconductor device and method for manufacturing thereof

Country Status (1)

Country Link
KR (1) KR20060068850A (en)

Similar Documents

Publication Publication Date Title
US20220406743A1 (en) Semiconductor device
US8552472B2 (en) Integrated circuit devices including vertical channel transistors with shield lines interposed between bit lines and methods of fabricating the same
KR20210134141A (en) Semiconductor device
TWI782400B (en) Semiconductor device and method of manufacturing the same
WO2020039574A1 (en) Semiconductor device and method for manufacturing same
JP5294604B2 (en) Nonvolatile memory device and method of forming the same
US20080220575A1 (en) Method of fabricating dynamic random access memory
JP5697952B2 (en) Semiconductor device, semiconductor device manufacturing method, and data processing system
US8779487B2 (en) Semiconductor devices including storage node landing pads separated from bit line contact plugs
US11805655B2 (en) Memory device
US6930341B2 (en) Integrated circuits including insulating spacers that extend beneath a conductive line
US20220285208A1 (en) Semiconductor chip structure
JP2002158294A (en) Semiconductor memory device having metal contact structure and manufacturing method thereof
KR101227339B1 (en) Semiconductor device and method for forming the same
KR20230007006A (en) Semiconductor device including a via structure and method for manufacturing the same
KR101177486B1 (en) Semiconductor device and method for forming the same
KR20200133686A (en) Semiconductor memory device and manufacturing method thereof
JP2008186976A (en) Semiconductor device and its manufacturing method
TW202139473A (en) Semiconductor structure and manufacturing method thereof
KR20060068850A (en) Bonding pad structure of semiconductor device and method for manufacturing thereof
US20220068949A1 (en) Semiconductor storage device
KR101139461B1 (en) Semiconductor device and method for forming the same
KR20090111050A (en) Semiconductor device and method of manufacturing the same
KR20040029525A (en) Flash memory device and method for manufacturing the same
JP2023034974A (en) Semiconductor device and substrate

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination